JP2003515915A - パワーｍｏｓ素子及びｍｏｓ素子の製造方法 - Google Patents

パワーｍｏｓ素子及びｍｏｓ素子の製造方法

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Abstract

(57)【要約】 第１のドーピングタイプにドーピングされているドリフト領域、第１のドーピングタイプを補足する第２のドーピングタイプにドーピングされ、ドリフト領域に隣接するチャンネル領域及び第１のドーピングタイプにドーピングされ、チャンネル領域に隣接するソース領域を含むパワーＭＯＳ素子。このパワーＭＯＳ素子は、さらに、ドリフト領域まで延び、絶縁体によってトランジスタ領域から絶縁されている導電材料を含む基本的に平行なゲートトレンチ（１２ａ〜１２ｆ）を含んでいる。それぞれのゲートトレンチは接続ゲートトレンチ（２２ａ，２２ｂ）によって接続され、ゲート接続部のみが接続ゲートトレンチの接続孔を介して活性ゲートトレンチに、導電状態に接続されている。製造には、三つのフォトリソグラフィのステップで十分であり、第１にはゲートトレンチと接続ゲートトレンチをエッチングするため、第２には接続ゲートトレンチだけでなくソース領域及びチャンネル領域のための接続孔を形成するため、そして最後にはゲート接続部（２４）とソース接続部（２０）を形成するためのものである。このように、付加的なコストを必要とせずにゲート接続部（２４）が素子の中央又は他のどのような場所にも配置できるフレキシブルな配置コンセプトが可能である。また、付加的な製造工程を必要とせず、縁部終端構造（２６ａ，２６ｂ）を周囲の浮遊輪又は浮遊電界面というかたちで活性トランジスタ領域の形成と並行して形成することもできる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パワーＭＯＳ素子及びパワーＭＯＳ素子の製造方法、詳しくは、ゲ
ートが複数のトレンチを有し、ソース接続部とゲート接続部が正面側に位置し、
ドレイン接続部が裏面側に位置し、素子を流れる電流の流れが実質的に正面と裏
面に直交する、つまり、垂直である、垂直型パワーＭＯＳ素子に関する。
【０００２】
【従来の技術と課題】
垂直型パワーＭＯＳＦＥＴ構造は、長年知られている。早くも１９８５年に、
Ｄａｉｓｕｋｅ Ｕｅｄａ等がトレンチゲートを有するパワーＭＯＳ素子を“Ne
w Vertical Power MOSFET Structure with Extremely Reduced On−Res
istance”（電子部品に関するＩＥＥＥ報、ＥＤ−３２巻、１号、１９８５年１
月）で発表した。この構造において、ゲートはウェハの表面に水平に位置するの
ではなく、異方性プラズマエッチングを施されたトレンチの側面に垂直に位置し
ている。この素子は、全裏面ドレイン接続部と上部ソース接続部を有する。
【０００３】 このタイプの垂直型パワートランジスタでは、チャンネル抵抗のオン時の全抵
抗に対する割合は、電流の強さの低減に伴って大きくなる。トランジスタにおけ
る電力散逸を低減するために、チップ領域を大きくするか、またはトランジスタ
のチャンネル幅を大きくする。このトレンチ技術は、従来のＤＭＯＳ技術に比べ
て、有効トランジスタ面積ごとのチャンネル幅を有意義に増加させる。この場合
、技術パラメータのみが要因を規定し、ＤＭＯＳ概念の場合のように電気的パラ
メータが要因を規定することがないからである。
【０００４】 Ｓ．Ｍａｔｓｕｍｏｔｏ等による“A High−Performance Self−Aligned U
MOSFET with a Vertical Trench Contact Structure”（電子装置に関す
るＩＥＥＥ報、４１巻、５号、１９９４年５月）では、パワーＭＯＳ素子が開示
され、層の順に、強くｎにドープされたソース層、ｐにドープされたチャンネル
層、弱くｎにドープされたドリフト層、強くｎにドープされた基板層を有し、そ
の裏面にドレイン接続部が接続されている。ポリシリコンを充填されたトレンチ
は、二酸化シリコンによって上面に対して絶縁され、ゲートトレンチを形成する
。素子の上面に位置するソース接続部は、金属を充填した接続孔を通じてソース
領域にもチャンネル領域にも接続され、ソース領域及びチャンネル領域を同じ電
位に保つ。接続孔を用いてソース領域とチャンネル領域に同時に接触することに
よって、省空間サーキットの設計が可能になる。接続孔の形成において高いアス
ペクト比が形成され、適合するように沈積された金属が、接続孔を空間なく埋め
るように挿入される。タングステンがこれに使用される。
【０００５】 Ｄ． Ｋｉｎｚｅｒ等による“A High−Density Self−Aligned 4−Mask−
Planar VDMOS Process”（１９９６年５月２０日〜２３日、ＵＳＡ、マウイに
おけるＩＳＰＳＤ９６会報、２４３〜２４７ページ）には、パワーＭＯＳトラン
ジスタの一般的な製造方法が説明されている。この製造には通常四つのマスクが
使用され、第１のマスクは、フィールドオキサイドに、活性セルが収納されるべ
き開口を形成するために用いられる。第２のマスクはゲートマスクである。第３
のマスクは接続マスクとして使用され、第４つまり最後のマスクはメタルマスク
である。このマスクはソース金属とゲート金属を分離する。ゲート接続部は全ゲ
ート幅上の有効ゲート上に直接形成される。この技術がトレンチゲートを有する
パワー素子に応用される場合、ゲートトレンチ形成のためにさらなるマスクが必
要である。従って、従来は、ゲートトレンチを有する垂直型パワー素子を製造す
るために、五つのマスクが使用されていた。
【０００６】 Ｕｅｄａ、Ｍａｔｓｕｍｏｔｏ、Ｋｉｚｅｒが、ドープされた半導体基板の上
又は中に層状に形成された垂直型パワーＭＯＳ素子を記載しているのに対し、Ｒ
ｉｃｈａｒｄ Ｋ． Ｗｉｌｌｉａｍｓ等は“A 30−V P−channel Trench
Gated DMOSFET with 900 μΩ−ｃｍ2 Specific On−Resistance at 2.
7V”（１９９６年５月２０日〜２３日、ＵＳＡ、マウイにおけるＩＳＰＳＤ９６
会報、５３〜５７ページ）で、チャンネル領域及びソース領域を形成するために
局部的に形成されたｎ領域及びｐ領域を有する垂直型パワー素子を説明している
。
【０００７】 全領域マスクを使用しないドーピング領域の形成がＷＯ９３／２６０４７に記
載されている。そこで説明されているシリコンカーバイドパワーＭＯＳＦＥＴは
、活性領域と接続領域を含んでいる。接続領域は、端面での縁部破壊が電力持続
能力を制限しないように、パワー素子の切断面又はウェハの縁部に向かう電気的
強さを増大する。活性領域はドリフト領域、一般領域及びソース領域に対して絶
縁しているゲートトレンチを含み、このゲートトレンチは公知のイオントレンチ
エッチング法によって形成される。酸化後、トレンチにポリシリコン又は金属を
充填する。ゲートトレンチは（ポリシリコン）ゲート接続部に接触し、ソース接
続部及びドレイン接続部はそれぞれ素子の正面、裏面に取り付けられている。縁
部の非接触トレンチは、それぞれ電位的に「浮遊の」電界面及び電界輪を形成す
る。
【０００８】 ＷＯ９５／０９４３９はさらなるシリコンカーバイド電界効果素子を説明して
いる。この素子は、層状にドープされた基板に形成されたいくつかのゲートトレ
ンチを有している。トレンチはその中に絶縁体によって絶縁された導電材料とし
てポリシリコンを含んでいる。基板は、上面に広面積のソース接続部を有し、裏
面に広面積のドレイン接続部を有している。ゲートトレンチは、貫通孔により、
ソース接続部及びゲートトレンチの導電材料を取り巻く絶縁体と接触している。
単独のＦＥＴ素子がいくつか、ソース接続部の上方に配置されソース接続部から
絶縁されたメタライゼーションにより、導電性のゲート電極に接触することによ
って、並列に接続されている。
【０００９】 これらの公知のパワーＭＯＳ素子の不利な点は、ソース接続部の形成後、さら
なるマスキング工程でソース金属接続部に貫通孔を形成し、その下に位置するゲ
ート絶縁体がゲートトレンチ内のゲート電極に接触可能にしなければならないこ
とである。これらのゲートトレンチが高電流を扱えるように並列に接続されてい
る場合、ゲートトレンチの方への貫通孔を絶縁し、ソース電極の上方にゲート電
極を形成するさらなるステップが必要である。このことは、二つのメタライゼー
ション層が上下に存在し、これらは互いに絶縁されなければならないので、この
製造方法は高いコストを必要とする。さらに、公知のパワーＭＯＳ素子は、Ｕｅ
ｄａに記載されているように、通常ソース領域と同じ電位にセットされるチャン
ネル領域を接続するステップが必要である。
【００１０】 本発明の目的は、その製造が最低数のステップでなされるように、融通性のあ
る設計が可能なパワーＭＯＳ素子を創造することである。
【００１１】
【発明の構成、作用及び効果】
前記目的は、請求項１記載のパワーＭＯＳ素子及び請求項１６記載のパワーＭ
ＯＳ素子の製造方法により、達成される。
【００１２】 本発明は、個々のトランジスタの並列接続を達成するためには、通常の個々の
ゲートトレンチ間の接触の概念から離れ、それを放棄しなければならないという
認識に基づいている。個々のゲートトレンチの従来の接触の代わりに、本発明で
は、接続ゲートトレンチが設けられ、個々のゲートトレンチがそこに導かれるか
又は個々のゲートトレンチを互いに電気接続する。この接続ゲートトレンチの主
な機能は、もはやチャンネルを流れる電流を制御するのではなく、その代わりに
個々のゲートトレンチを互いに接続することである。こういう理由で、このゲー
トトレンチ幅は極めて任意に選択可能であり、またこの場合、パワーＭＯＳ素子
の電気的パラメータは確定されているので、これを活性ゲートトレンチの幅に応
用する必要はない。接続ゲートトレンチの幅はこのようにより大きく設定するの
が好ましく、高い割合で不良品ができるという危険を伴うことなく、節約的で信
頼できる方法で、接続ゲートトレンチに接続孔を形成することができるようにす
る。これらの接続孔を通じて、平らなゲート接続部は接続ゲートトレンチに接続
され、そして、垂直型パワーＭＯＳ素子に適当なゲート電位を与えることができ
る接続孔への充填物によって、活性ゲートトレンチに接続される。
【００１３】 本発明に係るパワーＭＯＳ素子は全体として、少なくとも三つのフォトリソグ
ラフィのステップで製造することができる。局部的にｐ又はｎの領域にドープす
るために余分なマスクは必要ではない。代わりに、層状に形成されたドリフト領
域、チャンネル領域及びソース領域を有する基板を使用する。第１のフォトリソ
グラフィのステップは複数のゲートトレンチ及び接続ゲートトレンチを形成する
ためのものである。好ましくは、このステップで、終端構造、つまり、活性領域
の周囲にいくつかの浮遊トレンチを含むもの、あるいは、電界面構造に類似し、
ソース領域とドレイン領域に短絡したトレンチ部を含むもののどちらかが規定さ
れ得る。
【００１４】 第２のフォトリソグラフィのステップはソース領域とチャンネル領域に接触し
、接続ゲートトレンチに接触するための接続孔を形成するためのものである。複
数の活性ゲートトレンチは外方には接触しておらず、しかし接続ゲートトレンチ
によってそれらは接触していること明記しておく。最後に、第３のフォトリソグ
ラフィのステップは、広面積のソース接続部が、平らなゲート接続部が位置する
接続ゲートトレンチの上方部分を除いて実質的にパワーＭＯＳ素子全体を覆うよ
うに、金属接続部を形成するためである。もし何らかの特別な縁部構造が与えら
れる場合、ソース接続部はこれらの縁部構造には存在しない。
【００１５】 接続ゲートトレンチは活性領域の周りの閉じられたトレンチであることが好ま
しい。活性領域は、ゲートトレンチの両端にゲート電位を与えることができるよ
うに、その両端で活性ゲートトレンチと接触している。この構造の利点は、パワ
ーＭＯＳ素子の切断面内の活性領域の終端がこの段階ですでに得られ、パワーＭ
ＯＳ素子における、大きすぎないドレイン−ソース電圧に関する制限が縁部破壊
を防止するに充分であることである。このように、低電圧クラスにおいて、どの
ような種類の特別な縁部終端構造も必要ではなく、これにより、自動車産業や消
費者エリアというような大量市場で特別に重要な要因である、コスト削減が可能
になる。
【００１６】 付加的な接続ゲートトレンチを介するゲートトレンチの接続は、付加的な技術
的ステップを必要とせず、物理的なゲート接続部をユーザーの希望に応じて、パ
ワーＭＯＳ素子の縁部又はパワーＭＯＳ素子の中央、あるいは全体としてどのよ
うな場所にも配置することを可能にする。ゲート接続部の配置は、接続ゲートト
レンチの存在によって、活性ゲートトレンチの位置とは無関係になるからである
。
【００１７】
【発明の実施の形態】
本発明の好ましい実施形態を、下記の添付図面を参照して、以下に詳細に説明
する。
【００１８】 図１は本発明に係るパワーＭＯＳ素子の平面図である。図１はパワーＭＯＳ 素子の一部のみ、例えば、完全な実質的に正方形のパワーＭＯＳ素子を得るため
に縦軸及び横軸に反映することができる一部を示していることを明記しておく。
周知のように、パワーＭＯＳ素子は並列接続された複数のトランジスタを含み、
パワーＭＯＳ素子を流れる全体の電流が異なる個々の電流に分けられるように、
各トランジスタのドレイン−ソース電流は比較的小さくなるように接続されてい
る。大電流を小さな損失のみで接続するためには、パワーＭＯＳ素子の全体のオ
ン時の抵抗値が小さいことが重要である。これは多くのトランジスタの並列接続
で簡単に達成できる。全体のオン時の抵抗値は全ての個々のオン時の抵抗値の並
列接続に等しいからである。他方、全ての個々のトランジスタの並列接続は、パ
ワーＭＯＳ素子が耐え得る高電圧が各トランジスタ全てに等しく印加することに
なり、特にパワーＭＯＳ素子の縁部、つまり切断面近くに配置されているトラン
ジスタに関しては、この高電圧が界面効果による破壊を誘発する可能性がある。
こういう理由で、高電圧クラスのものに関しては、このような縁部破壊を防止す
るために特別な予防策が取られる。
【００１９】 図１は、複数のゲートトレンチ１２ａ〜１２ｆを示し、これらは、例えば、ゲ
ート酸化物のような絶縁体１４によって、各ソース領域１６ａ〜１６ｅから絶縁
されている。ソース領域１６ａ〜１６ｅは、導電材料が充填されたソース接続孔
１８ａ〜１８ｅを介して、広面積ソース接続部２０に接続されている。図１中、
明瞭さを期して、この広面積ソース接続部２０は「透明」なものとして描かれて
いる。各ゲートトレンチ１２ａ〜１２ｆは、全て、導電材料が充填された接続孔
を通じてゲート接続部２４に接続されている接続ゲートトレンチ２２に導入され
ている。
【００２０】 図１から明らかなように、接続ゲートトレンチは接続領域２２ａと細長い領域
２２ｂを含み、接続ゲートトレンチがパワーＭＯＳ素子の活性領域を囲むように
なっている。小さなドレイン−ソース電圧のためには、接続ゲートトレンチ２２
による活性領域の終焉で、縁部破壊を避けるに充分であろう。高電圧クラスのた
めに、縁部の終端構造が備えられている。図１の実施形態において、この縁部終
端構造は、第１の縁部終端構造２６ａと第２の縁部終端構造２６ｂを含んでいる
。後述するように、縁部終端構造の形成にはいくつかの選択可能なものがある。
【００２１】 本発明に係るパワーＭＯＳ素子は、少なくとも三つのマスキング／リソグラフ
ィのステップで、最低限の工程で、故に、最低限のコストで、製造することがで
きる。第１のリソグラフィのステップは、ゲートトレンチ１２ａ〜１２ｆ、ゲー
ト接続トレンチ２２及び縁部終端トレンチ２６ａ，２６ｂを形成するために行わ
れる。第２のリソグラフィのステップは、ソース領域のための接続孔１８ａ〜１
８ｅとゲート領域のための接続孔２３を形成するために行われる。第３つまり最
後のリソグラフィのステップは、縁部終端のための可能な表面金属構造（図６参
照）だけでなく、ソース接続部２０とゲート接続部２４を限定するために行われ
る。
【００２２】 図２はパワーＭＯＳ素子の別の実施形態の平面図である。この実施形態におい
ては、ゲート接続部２４は素子の中央に位置し、ソース接続部２０はゲート接続
部２４の周囲に位置している。図２に示すパワーＭＯＳ素子はさらに複数のゲー
トトレンチ１２を含み、これらは、図２に示されているように、パワーＭＯＳ素
子の各四半分に平行に配置されている。少なくとも２〜３個のトレンチのみが図
示されているだけであることを明記しておかねばならない。図２には示されてい
ないが、さらに複数のゲートトレンチがソース接続部２０の下方に設けられてい
ることは明らかである。実質的に平行なゲートトレンチのそれぞれは、接続トレ
ンチ２２によって互いに接続されている。ゲート接続トレンチ２２は、個々の活
性ゲートトレンチを互いに接続するために対角状に延びる延長部分２２ｃ〜２２
ｆを含んでいる。これらはゲート接続トレンチの幅広の接続部分２２ａにつなが
っている。ゲート接続トレンチは、図１に示されているように、接続孔（図２で
は図示せず）によってゲート接続部２４に接続されている。
【００２３】 図３は、ゲート接続部２４がやはり中央に位置するパワーＭＯＳ素子の平面図
である。図２に示した実施形態とは異なり、接続ゲートトレンチ２２の延長部分
２２ｃ〜２２ｆは対角線状に延びるのではなく、互いに平行に延びている。これ
らはそれぞれ順に、ゲート接続部２４がその上方に配置されている接続ゲートト
レンチの接続部分２２ａに接続され、適当な接続孔（図３では図示せず）によっ
て、接続ゲートトレンチを介してゲートトレンチ１２に電気的に接続されている
。図３に示されている実施形態は、さらに、活性領域の周囲に縁部終端トレンチ
２６ａ，２６ｂと、ゲート接続部２４が形成されている活性領域の中央に付加的
縁部終端トレンチ２６ａ〜２６ｃを含んでいる。これにより、パワーＭＯＳ素子
の全活性領域が、印加可能な最高ドレイン−ソース電圧を低減するかもしれない
界面効果が発生しないように、確実に保護される。図３より明かなように、縁部
終端構造を付加的に設置しなくとも、小さなドレイン−ソース電圧に対しては十
分なある種の縁部終端構造が得られるように、図１と同様に、接続ゲートトレン
チを素子全体の周囲に形成してもよい。この場合、接続ゲートトレンチは、個々
の活性ゲートトレンチを電気接続し、つまり、個々のトランジスタを並列接続し
、ある種の縁部終端構造を形成するように機能する。
【００２４】 図４Ａ〜図４Ｄは、パワーＭＯＳ素子の異なる製造ステップを、図１中線Ａ−
Ａでの断面図で示している。図４Ａは製造過程の最初の段階にある本発明に係る
パワーＭＯＳ素子を示す。これは強くｎにドープされているドレイン領域４０を
含む。この強くｎにドープされた領域の次に、弱くｎにドープされたドリフト領
域４２があり、次にｐにドープされたチャンネル領域４４が形成される。強くｎ
にドープされたソース領域４６は半導体基板の表面を形成し、その上に、図４Ａ
によると、トレンチエッチングマスク４８が既に形成されている。本発明の好ま
しい実施形態では、トレンチエッチングマスクは２層であり、窒化物層４８ａと
酸化物層４８ｂとからなる。この第１のマスク４８はゲートトレンチ１２、縁部
終端トレンチ２６及び接続ゲートトレンチ（図４では図示せず）を規定する。
【００２５】 この応用例ではＮＭＯＳトランジスタを説明しているが、この応用例の説明は
全てＰＭＯＳトランジスタにも該当することは、当業者にとって明白である。但
し、この場合、ｎへのドーピングの代わりにｐへのドーピングが、ｐへのドーピ
ングの代わりにｎへのドーピングが行われなければならない。
【００２６】 図４から明かなように、層４２〜４６のドーピングは特別なドーピングマスク
を使用して局部的に行われるのではなく、全域一体的に行われる。さらに、例え
ばシリコンからなる強くｎにドープされた基板４０上に、りんで弱くドープされ
た層が形成され、ドリフト領域になる。この弱くドープされた層上に、ホウ素で
ドープされた層がエピタキシアル成長で形成され、これがチャンネル領域４４を
規定する。この、閾値に必要なドーピングを含むｐにドープされた層上に、ヒ素
又はりんで強くドープされた層が形成され、ソース領域４６となる。あるいは、
層４４及び４６は、少なくとも層４２及び４４の合計の厚さを有する弱くｎにド
ープされたエピタキシー層に、全域をインプラントすることによって形成するこ
とも可能である。当業者によく知られているように、インプランテーションの技
術とエピタキシー成長の技術は明らかに組合せ可能である。ドーピングプロフィ
ルがエピタキシーとインプランテーションの組合せによって行われる場合、つま
り、チャンネル領域４４がエピタキシーによって形成され、ソース領域４６がイ
ンプランテーションによって形成される場合、ソースのインプランテーションは
、後述するように、トレンチのエッチングとその充填の後に行われる。
【００２７】 あるいは、半導体基板を使用し、その中にチャンネル領域とソース領域をイン
プラントすることも可能である。上面を完成した後、裏面への配置が２０μｍの
厚さに磨き削られ、強くドーピングされた領域がこの裏面にインプラントされる
。その上に、裏面ドレイン接続部が最後に設けられる。この場合、エピタキシー
ステップは一度も必要ではない。
【００２８】 全ての各インプランテーションステップの後には、各インプランテーションス
テップの後あるいは次々に直接引き続くインプランテーションステップの後に、
９００℃〜１１００℃の温度のオーブンでの外方拡散ステップが実行される。エ
ピタキシー層の厚さとインプランテーションそれぞれの外方拡散時間がそれぞれ
の電圧クラスに必要なドーピングプロフィルを決定する。インプランテーション
の助けを有するドーピングプロフィルの形成において、典型的には厚さ２８ｎｍ
のいわゆるスクリーニング酸化物がその前に設けられることが好ましい。
【００２９】 既に説明したように、図４Ａは第１のマスク４８を示し、これは、実行される
トレンチエッチング加工によって、レジストマスク又は窒化物（４８ａ）と酸化
物（４８ｂ）の連続層からなるハードマスクのどちらかである。ハードマスクの
これらの層はＣＶＤ（化学蒸着）又は／及びＬＰ層として形成される。あるいは
、ハードマスクは単に酸化物のみで構成されていてもよい。
【００３０】 トレンチエッチングの後、一度又は幾度かの清浄酸化が実行され、これはゲー
ト誘電体５０が形成される前に再び除去される。ゲート誘電体５０には、５３ｎ
ｍの公称厚さを有する熱形酸化ジクロルエタンが好ましい。他の層厚み又は酸化
物／窒化物／酸化物層からなる誘電体が、ＤＲＡＭの製造に使用されるのと同様
に、使用され得る。
【００３１】 トレンチ１２，２６，２２（図１参照）には、導電材料５２が充填される。ｎ + にドープされたポリシリコンがこれに使用される。あるいは、薄いポリシリコ
ン層とＣＶＤタングステン層の組合せもまた、各トレンチを完全に充填するのに
適している。ケイ化によって、非常に低い抵抗のゲートターミナルが得られ、５
００ＭＨｚを超える範囲で使用される高速パワーＭＯＳトランジスタに必要であ
る。
【００３２】 トレンチへの充填に使用される導電材料５２は、トレンチの充填材料がトレン
チ内に島のように（図４Ｃ，４Ｄ参照）残るように、プラズマ又は湿式エッチン
グ加工であるいはＣＭＰ（化学的機械的平面化）によって全体的に浸食される。
【００３３】 あるいは、既に述べたように、ソースのインプランテーションも実行可能であ
る。インプラントされたドーピング基板の活性化は、さらなる温度ステップによ
って行われるか、あるいはＢＰＳＧ（りん化ホウ素ケイ酸ガラス）又は酸化シラ
ンが使用される場合、中間酸化物として、リフロー又はタングステンのケイ酸化
の間に行われる。
【００３４】 図４Ｃに示されているように、余分な導電材料５２を除去した後、低温度ＣＶ
Ｄで絶縁層５４の分離が行われ、これによりディスク状の表面に向かってトレン
チが絶縁される。ドープされたＢＰＳＤとドープされていないＣＶＤ酸化物又は
酸化物と窒化物の組合せを使用することも可能である。このような材料を中間酸
化物５４として使用することにより、最後の不動態化が不必要になり、素子のコ
ストをさらに節約できる。
【００３５】 適当なマスク（図４Ｃでは図示せず）によって、接続孔５６が中間酸化物５４
、ソース領域４６、ゲート絶縁体５０及びチャンネル領域４４にエッチングされ
る。この接続孔エッチングのために、マスキングステップとエッチングステップ
を含む第２のフォトリソグラフィのステップが実行される。図４Ｃには図示され
ていないが、接続孔５６のエッチングと同時に接続ゲートトレンチ（図１中２２
）の接続孔も形成される。ゲート接続はこのようにして、ソースとチャンネル間
の接続と同時に行われる。ゲート接続のための余分なマスキング工程や類似の工
程は必要ではない。
【００３６】 最近の露光装置が使用される場合、その高い調節精度はトレンチと接続部の間
のわずかの距離を十分に考慮に入れているので、自動調節工程の指示は全く不必
要である。接続部は、シリコンの深さまで絶縁層５４をエッチングすることで形
成され、前述したように、ソース領域４６とチャンネル領域４４が露光され、同
時に接続される。
【００３７】 空洞の接続孔は好ましくは、接続孔のエッチングから派生するレジストマスク
を有する自動調節マスクを形成し、小さいエネルギーで角度０°で実行される接
続孔のインプランテーション５８（図４Ｄ参照）のために、ウェハ表面上になお
も存在する。この接続孔のインプランテーションは、ソース領域４６とチャンネ
ル領域４４の間に低抵抗の接続を行うことによって産業上の使用に必要な強健さ
を保障する。図５Ｂ及び５Ｃは接続孔のインプランテーションのためのさらなる
可能性を示している。接続孔のインプランテーションと電界形成ドーピングプロ
フィルの形成は他のどのようなフォト技術をも必要としないし、また、自動調節
できる。
【００３８】 図４Ｄは、接続孔５６（図４Ｃ参照）が既に充填された状態のパワーＭＯＳ素
子を示す。接続孔への充填は、矛盾なく蒸着できるメタライゼーション６０によ
って行われる。この目的のために、ＣＶＤタングステンが使用される。あるいは
、ＣＶＤアルミニウムや「熱い」アルミニウムもまた使用可能である。熱いアル
ミニウムとは溶ける直前のアルミニウムである。タングステンを使用する場合、
Ｔｉ／ＴｉＮのバリアを使用することが好ましい。メタライゼーションによって
、接続孔５６の底部のチャンネル領域４４と接続孔５６の横のソース領域４６と
が接続される。
【００３９】 その後、メタライゼーション面６２がウェハの上面全部に蒸着される。本発明
によれば、これは純粋なアルミニウム層か又はタングステンとアルミニウムの組
合せである。前者の場合、いわゆるタングステンプラグを接続孔に残すために、
接続孔を充填した後、全域タングステンでエッチングをしなければならない。こ
の上に、低抵抗の配電と接着のために、アルミニウム層がスパッタされる。後者
の場合、タングステン層をエッチングする必要はなく、タングステン層の上にさ
らに厚いアルミニウム層をスパッタする。タングステン層は、窒化物が除去され
た場所のディスク面を不動態化させるために、窒化物層の上に不活性金属として
機能する。
【００４０】 第３つまり最後のフォトリソグラフィのステップは、トランジスタの周辺部と
広面積ソースターミナル２０とゲートターミナル２４の間の間隙に金属を形成す
るために行われる。ディスクの裏側における基板の薄肉化の後に、裏側に適当な
半田付け可能な金属、例えばＴｉ／Ｎｉ／Ａｇの層を設け、ドレイン接続部６４
を形成する。
【００４１】 図５Ａ〜５Ｃには、数種の工程が示されている。図５Ａは、ソース領域４６（
図４Ａ参照）がインプランテーションによって形成される前にトレンチがマスク
４８によって形成される場合を示す。図５Ｂでは、接続孔５６が非常に深い。図
５Ｃでは、接続孔はそれほど深くはないが、符号６４で示すように、さらに一つ
又はいくつかの高エネルギーのインプランテーションが接続孔で実行され、その
後、外への拡散が起こる。こうして図５Ｂ及び５Ｃに示されているように、いく
らか波打ったドーピングプロフィル６６が形成され、これにより、ＷＯ９５／０
９４３９に記載されているように電界形成特性が得られる。そして、トランジス
タの強度がさらに増す。これらのさらなる方策は、他のどんなマスキングステッ
プも必要とせず、接続孔５６を通じてのソースとチャンネル領域の接続を行うこ
とによってなされることを、再度述べておく。
【００４２】 ２０ボルト以上の電気強度を有する垂直型パワー素子は、特別な縁部終端構造
によってその端部を区切るべきである。この構成の目的は、側に対する逆バイア
スの電位を下げること、及びできる限り理想的なｐｎ転移の逆電圧を得るために
早期の破壊が起らないようにスペース／チャージ領域を形成することである。高
電圧素子に特に採用されている縁部終端構造の従来の形は、電界輪、電界面又は
、今まで素子の周辺部に部分的に異なるドーピングで局部的なインプランテーシ
ョンを行うことによって形成されてきたＪＴＥ（接合型端部延長）構造である。
ドーピング層４２，４４，４６が全域として形成される場合、局部的インプラン
テーションによって形成された縁部構造を採用することができない。この場合、
付加的な予防策なしに、スペース／チャージ領域が有効トランジスタ上から各ト
ランジスタの切断線まで延びる。切断線の結晶面、これは理想的ではないが、こ
のせいで、早期の破壊と漏電がこの切断端部で発生するかもしれない。
【００４３】 このような効果を抑えるために、図６，７に示されている図１のパワーＭＯＳ
素子の線Ｂ−Ｂでの断面である縁部終端構造が使用される。図６は浮遊輪として
機能し、切断面６８に沿って配置された複数の終端トレンチ２６による縁部終端
構造を示す。これらの終端トレンチは外側に向かって増大していく断面を有し、
この方法でより良い電界形成が達成できる。図６には、接続ゲートトレンチ２２
の接続孔への接続もまた示されているが、この接続孔は、接続孔５６（図４Ｃ参
照）と同様に、同じ第２のフォトリソグラフィのステップによるソース及びチャ
ンネル領域のために形成されている。接続孔５６と同様に、この接続孔はまた接
続孔金属６０で充填され、第３のフォトリソグラフィのステップでこの接続孔金
属６０上にゲート接続部２４が形成される。図６中接続ゲートトレンチ２２から
左側に延びている点線はこれがトランジスタの有効領域であること、または実質
的に平行で、接続ゲートトレンチ２２によって互いに電気接続されている活性ゲ
ートトレンチが、このポイントから延びていることを示している。
【００４４】 図７は電界面のような効果を生み出すさらなる別の縁部終端構造を示す。オリ
エンテーションのために接続ゲートトレンチ２２を再度図７に示し、それに引き
続き図７中右側に、非常に広い終端トレンチ２６’を示しているが、この終端ト
レンチはその左部分のみ示している。この領域は底部まで中間酸化物５４で覆わ
れている。このトレンチ２６’において、その幅広のために、ポリシリコンから
なる「ショルダー」５２を除いて、全ポリシリコンがエッチングバックのステッ
プで（図４Ｂと図４Ｃの間）除去されてしまっている。このポリシリコンは中間
酸化物により外側に対して絶縁され、また、絶縁体５０により内側に対して絶縁
されている。これは接続孔７０に接触している。この接続孔７０は第２のフォト
リソグラフィのステップで別の接続孔７２と共に形成される。この二つの接続孔
は終端金属７４によって互いに接続され、２５ボルトを超える電圧クラスに対し
て十分な電気的強さを与える「電界面のような」構造を形成するために、ソース
及びチャンネル領域が終端トレンチ２６’の周辺に残されたポリシリコン５２で
短絡されるようにする。これにより、切断面６８はトランジスタの電気的強さに
悪影響を及ぼさない。
【００４５】 あるいは、縁部終端トレンチ２６’のポリシリコンショルダー（図７中５２）
を浮遊的に作動することもできる。この場合、接続孔７０，７２及び終端メタラ
イゼーション７４は不必要である。
【００４６】 実質的に、最初に説明した製造方法は低電圧域のための垂直型パワーＭＯＳト
ランジスタを少なくとも３ステップで製造可能にする。少なくとも三つのリソグ
ラフィのステップという限定はトランジスタの製造コスト削減を可能にし、特に
工程の複雑さは全工程数の減少によって緩和される。このように、コストが削減
され、生産量が増大する。工程数の減少は同時に全体的な生産量を高める。この
ように製造された素子は特にコストが重要な要因になる大量市場、例えば、自動
車産業や消費分野に適している。
【００４７】 明確にするために、実施形態であるトランジスタの製造のための詳しい工程順
序を下記に示す。
【００４８】 ａ）酸化（層の厚さ：１〜１００ｎｍ、２８ｎｍ）； ｂ）チャンネルのインプランテーション（エネルギー：１５０〜３６０ｋｅＶ
、量：１Ｅ１３〜５Ｅ１４-2）； ｃ）ソースのインプランテーション（エネルギー：１２０〜１８０ｋｅＶ、量
：５Ｅ１４〜５Ｅ１５ｃｍ-2）； ｄ）第１のフォト技術：トレンチエッチング工程のためのマスキング（ハード
マスク：酸化ＣＶＤ又は窒化物と酸化ＣＶＤの組合わせ）； ｅ）適当な深さを有するトレンチのエッチング（深さ：１〜１０μｍ，２．５
μｍ）； ｆ）清浄酸化（温度：約１０８０℃，組成物：乾燥）； ｇ）清浄酸化物の除去； ｈ）必要ならば、第２の清浄酸化； ｉ）必要ならば、第２の清浄酸化物の除去； ｊ）ゲートの酸化（厚さ：２８〜１２０ｎｍ）； ｋ）ドープされたポリシリコン又はＰＯＣＬ3コーティングを有するか又は薄
いポリシリコン層上にタングステンを有する２層又は数層のトレンチへの充填及
びそれに引き続くケイ化； ｌ）ポリシリコン（タングステン）の全域のエッチングバック又はＣＭＰ（化
学的機械的平面化）による侵食； ｍ）中間酸化物の分離； ｎ）第２のフォト技術：接続孔の形成； ｏ）接続孔の適当な深さへのエッチング（同時にソースとチャンネルの接続）
； ｐ）必要ならば、接続強化及びアバランシェ防止構造の形成のための接続孔の
インプランテーション； ｑ）インプランテーションの焼き及び外方への拡散（温度：９００〜１１００
℃，時間：１０秒〜３０分）； ｒ）バリアの蒸着（チタン／窒化チタン（Ｔｉ／ＴｉＮｉ），厚さ：５０〜１
５０ｎｍ）； ｓ）タングステンの接続孔への充填； ｔ）（ａ）タングステンの全域エッチングバック又は（ｂ）タングステンの導
電体層としての残存； ｕ）肉厚アルミニウムの蒸着又は銅のメタライゼーション、これはステップ（
ｔ）の（ｂ）でタングステンがエッチングバックされなかった場合、省略するこ
とができる； ｖ）第３のフォトリソグラフィのステップ：メタライゼーション形成； ｗ）アルミニウムの湿式又はプラズマ形成； ｘ）必要ならば、ウェハの研磨； ｙ）裏面への半田付け可能なメタライゼーションの蒸着； 本発明に係る製造方法は下記の利点をもたらす。
【００４９】 前述したように、この製造方法は三つのマスクしか使用しない。
【００５０】 ソース／チャンネル領域は接続ゲートトレンチによって同時に活性化される。
【００５１】 さらに、ゲート接続は、特別なトレンチつまり接続ゲートトレンチに合わせた
もので、ソース−チャンネル間の接続のために使用される接続孔と同じ工程でエ
ッチングされる接続孔（長孔）によって行われる。好ましくは、ゲート接続のた
めの接続孔の確実な位置決めのために、接続ゲートトレンチは活性ゲートトレン
チよりもわずかに広く設定される。
【００５２】 さらに、活性ゲートトレンチは適当な角度でゲート接続トレンチに引き込まれ
る。図１及び図３に示す実施形態では、この角度は９０°である。図２に示す実
施形態では、この鋭角は４５°である。
【００５３】 あるいは、活性ゲートトレンチは、それらがゲート接続トレンチに対峙する前
に、角度９０°でゲート接続トレンチに再び対峙するように変更可能である。こ
の変更は活性ゲートトレンチの曲げ又は湾曲工程の挿入であろう。角度９０°は
ある意味、鋭角ではないという利点がある。
【００５４】 トランジスタの縁部終端構造の形成は活性トレンチ、接続ゲートトレンチ及び
接続孔の形成と平行して行われる。縁部終端構造は電界面のような構造であるか
、または逆電圧クラスに適応される空間を有する一つ又はいくつかの周囲トレン
チからなるものであってもよい。これは、縁部終端構造のためのさらなるマスク
を必要とせずに得られるものである。
【００５５】 付加的なリソグラフィのステップを必要とせず、活性領域の形成と並行して縁
部終端構造を形成することにより、高い耐アバランシェ性を有する強固なトラン
ジスタ概念が得られる。
【００５６】 さらに、最後の不動態化は省略できる。中間酸化物は酸化物と窒化物の層状の
ものとして形成され、不動態化はＴｉ／ＴｉＮバリアによって使用され、非常に
不動態化効果のある濃縮酸化シランの中間酸化物が挿入されているので、不動態
化は既に中間酸化物上のタングステン層によってなされている。その上、接続孔
エッチングのためのマスクとエッチングされた中間酸化物が接続孔のインプラン
テーションのためのマスキングとして機能するので、自己調節可能な接続孔のイ
ンプランテーションが実行される。
【００５７】 最後に、局部的なｐ又はｎにドープされた領域は省略できる。必要なドーパン
トプロフィルは安価で、全域インプランテーション及び／又はエピタキシー層に
よって簡単に製作できるからである。
【００５８】 本発明の典型的な実施形態は下記の表１に示す寸法を有している。
【００５９】
【表１】
【図面の簡単な説明】
【図１】 ゲート接続部が素子の縁部に位置するパワーＭＯＳ素子の平面図。
【図２】 ゲート接続部が素子の中央に位置するパワーＭＯＳ素子の平面図。
【図３】 ゲート接続部が素子の中央に位置し、ゲートトレンチが接続ゲートトレンチに
直角に接続しているパワーＭＯＳ素子の平面図。
【図４】 図１のパワーＭＯＳ素子を、図１中線Ａ−Ａで切断した一連の断面図。
【図５】 本発明に係る図１のパワーＭＯＳ素子の異なる製造ステップ中のものを、図１
中線Ａ−Ａで切断した断面図、異なる工程を説明する。
【図６】 周辺浮遊輪に類似した縁部終端構造を有する図１のパワーＭＯＳ素子を、図１
中線Ｂ−Ｂで切断した断面図。
【図７】 浮遊電界面に類似した縁部終端構造を有する図１のパワーＭＯＳ素子を、図１
中線Ｂ−Ｂで切断した断面図。
【手続補正書】
【提出日】平成１３年９月４日（２００１．９．４）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】 ＷＯ９５／０９４３９はさらなるシリコンカーバイド電界効果素子を説明して
いる。この素子は、層状にドープされた基板に形成されたいくつかのゲートトレ
ンチを有している。トレンチはその中に絶縁体によって絶縁された導電材料とし
てポリシリコンを含んでいる。基板は、上面に広面積のソース接続部を有し、裏
面に広面積のドレイン接続部を有している。ゲートトレンチは、貫通孔により、
ソース接続部及びゲートトレンチの導電材料を取り巻く絶縁体と接触している。
単独のＦＥＴ素子がいくつか、ソース接続部の上方に配置されソース接続部から
絶縁されたメタライゼーションにより、導電性のゲート電極を互いに接続するこ
とによって、並列に接続されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】 この公知のパワーＭＯＳ素子の不利な点は、ソース接続部の形成後、さらなる
マスキング工程でソース金属接続部に貫通孔を形成し、その下に位置するゲート
絶縁体がゲートトレンチ内のゲート電極に接触可能にしなければならないことで
ある。これらのゲートトレンチが高電流を扱えるように並列に接続されている場
合、ゲートトレンチの方への貫通孔を絶縁し、ソース電極の上方にゲート電極を
形成する付加的なさらなるステップが必要である。このことは、二つのメタライ
ゼーション層が互いに上下に位置し、互いに絶縁されなければならないので、こ
の製造方法は高いコストを必要とする。さらに、この公知のパワーＭＯＳ素子は
、Ｕｅｄａに記載されているように、通常ソース領域と同じ電位にセットされる
チャンネル領域を接続するステップを必要とする。 米国特許第５７６３９１５号明細書は、ポリシリコンが配置され、ゲート酸化 物によって周囲の半導体材料から絶縁されている正方形状に分岐しているゲート トレンチを含むＤＭＯＳトランジタを開示している。このゲートトレンチは各ト ランジスタセルを形成する正方形を規定し、各正方形には一つのソース接続部が 配置され、複数のソース接続部が裏面のドレイン接続部と共に複数のトランジス タをそれぞれ並列配列し、これらは全体としてＤＭＯＳトランジスタを形成する 。正方形状に分岐されたゲートトレンチは、これらもまたトレンチとして形成さ れている複数の平行なゲートロータを介して、接続トレンチに接続されている。 ソース接続部はそれぞれのトランジスタ上の連続的な金属面によって形成でき、 このソース接続部は酸化物によって貫通孔を介してソース領域と接触している。 ゲート接続部は、ゲートトレンチ及びゲートロータよりも幅広の接続トレンチに 、貫通孔を介して接続されている。 ＥＰ−Ａ−０５８３０２３は六つのマスキングステップを含むＤＭＯＳトラン ジスタの製造方法を開示している。このＤＭＯＳトランジスタはいくつかの電界 輪を有する終端構造を含み、これらの電界輪が互いに近接して配列できるように 、全ての隣り合う電界輪の組合せは一つの絶縁トレンチによって絶縁されている 。これらの電界輪及びトレンチは、この活性トランジスタの対応する部分と同じ ステップで形成される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】 本発明の目的は、その製造が最低数のステップでなされるように、融通性のあ
る設計が可能なパワーＭＯＳ素子を提供することである。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB02 BB04 BB14 BB40 CC05 DD37 DD43 DD65 DD75 DD78 DD84 FF02 FF18 FF22 FF26 GG09 GG10 GG14 GG18 HH16 HH18 HH20 【要約の続き】 を必要とせずにゲート接続部（２４）が素子の中央又は 他のどのような場所にも配置できるフレキシブルな配置 コンセプトが可能である。また、付加的な製造工程を必 要とせず、縁部終端構造（２６ａ，２６ｂ）を周囲の浮 遊輪又は浮遊電界面というかたちで活性トランジスタ領 域の形成と並行して形成することもできる。

Claims (33)

    【特許請求の範囲】
  1. 【請求項１】 以下のものを含むパワーＭＯＳ素子、 第１のドーピングタイプのドーピングを有するドリフト領域（４２）、 第２のドーピングタイプのドーピングを有するチャンネル領域（４４）であり
    、第２のドーピングタイプは前記第１のドーピングタイプを補足するものであり
    、チャンネル領域（４４）はドリフト領域（４２）に隣接している、 第１のドーピングタイプのドーピングを有するソース領域（４６）であり、ソ
    ース領域（４６）はチャンネル領域（４４）に隣接している、 ソース領域（４６）及びチャンネル領域（４４）を通り、ドリフト領域（４２
    ）まで実質的に平行に延びている複数のゲートトレンチ（１２）であり、ゲート
    トレンチは、絶縁体（５０）によってソース領域（４６）、チャンネル領域（４
    ４）及びドリフト領域（４２）から電気的に絶縁されている導電材料（５２）を
    含む、 ソース領域（４６）及びチャンネル領域（４４）を通り、ドリフト領域（４２
    ）まで延びている接続ゲートトレンチ（２２）であり、接続ゲートトレンチ（２
    ２）は、絶縁体（５０）によってソース領域（４６）、チャンネル領域（４４）
    及びドリフト領域（４２）から電気的に絶縁されている導電材料（５２）を含む
    、 ソース領域（４６）に接するソース接続構造（２０，６０）、 チャンネル領域（４４）に接するチャンネル接続構造（２０，６０）、 接続ゲートトレンチに接するゲート接続部（２４）であり、ゲート接続部（２
    ４）は、接続ゲートトレンチの絶縁体（５０）を貫通し、導電材料（６０）が充
    填された接続孔を介して、接続ゲートトレンチ（２２）の導電材料（５２）に接
    続されている。
  2. 【請求項２】 請求項１記載のパワーＭＯＳ素子であり、前記接続孔（５６）
    を受け入れる接続ゲートトレンチ（２２）の幅は、複数のゲートトレンチ（１２
    ）の一つの幅よりも大きい。
  3. 【請求項３】 請求項１又は請求項２記載のパワーＭＯＳ素子であり、前記接
    続ゲートトレンチ（２２）は第１接続領域（２２ａ）、第２接続領域、第１の細
    長い領域（２２ｂ）及び第２の細長い領域を含み、 第１接続領域（２２ａ）は複数のゲートトレンチ（１２）の第１端部を互いに
    接続し、 第２接続領域は複数のゲートトレンチ（１２）の第２端部を互いに接続し、 第１及び第２の細長い領域（２２ｂ）は、複数のゲートトレンチ（１２）によ
    って限定される活性領域が完全に接続ゲートトレンチ（２２）によって囲まれる
    ように、第１及び第２接続領域（２２ａ）を互いに接続する。
  4. 【請求項４】 請求項１、請求項２又は請求項３記載のパワーＭＯＳ素子であ
    り、複数のゲートトレンチ（１２）のうちの一つと接続ゲートトレンチ（２２）
    の間の角度が実質的に９０°である。
  5. 【請求項５】 請求項１、請求項２、請求項３又は請求項４記載のパワーＭＯ
    Ｓ素子であり、ゲート接続部（２４）はパワーＭＯＳ素子の縁部（６８）に位置
    し、その一部がパワーＭＯＳ素子の活性領域の上にのみ広がっている。
  6. 【請求項６】 請求項１又は請求項２記載のパワーＭＯＳ素子であり、ゲート
    接続部（２４）は実質的にパワーＭＯＳ素子の中央に位置し、全てではないにし
    てもそのほとんどの部分がパワーＭＯＳ素子の活性領域の上に広がっている。
  7. 【請求項７】 請求項６記載のパワーＭＯＳ素子であり、接続ゲートトレンチ
    （２２）はパワーＭＯＳ素子の中央の活性領域を囲み、活性領域の周囲に配列さ
    れている平行なゲートトレンチ（１２）を互いに接続する延長部分（２２ｃ〜２
    ２ｆ）を有している。
  8. 【請求項８】 請求項７記載のパワーＭＯＳ素子であり、パワーＭＯＳ素子は
    矩形状であり、複数のゲートトレンチ（１２）は四つの小グループを含み、各小
    グループ内のゲートトレンチ（１２）はパワーＭＯＳ素子の各辺に平行であり、
    接続ゲートトレンチ（２２）の延長部分はそれぞれ、パワーＭＯＳ素子の四辺に
    比して環状の接続ゲートトレンチ（２２）の方向に対角線状に延びている。
  9. 【請求項９】 請求項１、請求項２、請求項３、請求項４、請求項５，請求項
    ６、請求項７又は請求項８記載のパワーＭＯＳ素子であり、さらにパワーＭＯＳ
    素子の活性領域を完全に囲み、少なくとも終端トレンチ（２６）の一部を含む縁
    部終端構造（２６）を備えている。
  10. 【請求項１０】 請求項９記載のパワーＭＯＳ素子であり、前記縁部終端構造
    は、所定の逆電圧クラスを満たすために、互いに接触しておらず、互いの間の距
    離がパワーＭＯＳ素子の周辺部に向かって大きくなっている複数の平行な終端ト
    レンチ（２６ａ，２６ｂ）を含む。
  11. 【請求項１１】 請求項９記載のパワーＭＯＳ素子であり、前記縁部終端構造
    は、ソース領域、ドレイン領域及びチャンネル領域とは反対側の縁部に、絶縁体
    （５０）によって絶縁されている導電材料（５２）を有する終端トレンチ（２６
    ’）の一部を含み、この縁部終端構造の導電材料（５２）は接続孔（７０）、上
    面メタライゼーション（７４）及び接続孔（７２）を介してソース領域（４６）
    及びドレイン領域（４４）に導電可能に接続されており、パワーＭＯＳ素子の縁
    部（６８）は終端トレンチ（２６’）内にある。
  12. 【請求項１２】 請求項１、請求項２、請求項３、請求項４、請求項５，請求
    項６、請求項７、請求項８、請求項９，請求項１０又は請求項１１記載のパワー
    ＭＯＳ素子であり、ソース接続構造及びチャンネル接続構造は、導電材料（６０
    ）を充填した共通の接続孔（５６）を含み、この接続孔は、ソース領域（４６）
    とチャンネル領域（４４）が一つの接続部によって同電位に保たれるように、ソ
    ース領域（４６）を通じてチャンネル領域（４４）まで延びている。
  13. 【請求項１３】 請求項１、請求項２、請求項３、請求項４、請求項５，請求
    項６、請求項７、請求項８、請求項９、請求項１０、請求項１１又は請求項１２
    記載のパワーＭＯＳ素子であり、ドリフト領域（４２）、チャンネル領域（４４
    ）及びソース領域（４６）は、第１のドーピングタイプのドーピングで強くドー
    プされた基板層（４０）上の平らなエピタキシー層である。
  14. 【請求項１４】 請求項１、請求項２、請求項３、請求項４、請求項５，請求
    項６、請求項７、請求項８、請求項９、請求項１０、請求項１１又は請求項１２
    記載のパワーＭＯＳ素子であり、ドリフト領域（４２）、チャンネル領域（４４
    ）及びソース領域（４６）は、第１のドーピングタイプのドーピングで強くドー
    プされた基板層上の平らなインプランテーション層である。
  15. 【請求項１５】 請求項１２記載のパワーＭＯＳ素子であり、チャンネル領域
    とソース領域の間の縁部は、接続孔（５６）を通じての接続孔インプランテーシ
    ョン（６６）のために、パワーＭＯＳ素子の主面と平行ではない。
  16. 【請求項１６】 以下のステップを含むパワーＭＯＳ素子の製造方法、 第１のドーピングタイプのドーピングを有するドリフト領域（４２）、該第１
    のドーピングタイプを補足する第２のドーピングタイプのドーピングを有し、該
    ドリフト領域（４２）に隣接しているチャンネル領域（４４）、第１のドーピン
    グタイプのドーピングを有し、チャンネル領域（４４）に隣接しているソース領
    域（４６）を有する基板を準備する、 実質的に平行なゲートトレンチ（１２）及び接続トレンチ（２２）をフォトリ
    ソグラフィにより形成するステップで、複数の実質的に平行なゲートトレンチ（
    １２）は、ゲートトレンチがソース領域（４６）及びチャンネル領域（４４）を
    通じてドリフト領域（４２）に延びるように、接続ゲートトレンチ（２２）によ
    り導電可能に互いに接続されるように形成する、 絶縁体（５０）によって、ソース領域（４６）、チャンネル領域（４４）及び
    ドリフト領域（４２）から絶縁されている導電材料（５２）を含ませるように、
    ゲートトレンチ（１２）及び接続ゲートレンチ（２２）を加工する、 ソース領域（４６）、チャンネル領域（４４）及び接続ゲートトレンチ（２２
    ）と接触する接続孔（５６）をフォトリソグラフィで形成するステップで、接続
    ゲートトレンチ（２２）は接続ゲートトレンチ（２２）に関する接続孔を介して
    接触可能であるようにする、 接続孔（５６）に導電材料（６０）を充填する、 ゲート接続部（２４）、ソース接続部（２０）及びチャンネル接続部（２０）
    をフォトリソグラフィで形成する。
  17. 【請求項１７】 請求項１６記載の方法であり、フォトリソグラフィのステッ
    プはそれぞれ、マスクを形成するステップ及び特定の深さにエッチングするステ
    ップを含む。
  18. 【請求項１８】 請求項１６又は請求項１７記載の方法であり、基板を準備す
    るステップは下記のステップを含む、 チャンネル領域（４４）を第１のドーピングタイプにドープされた半導体基板
    にインプラントする、 前記半導体基板にソース領域（４６）をインプラントする。
  19. 【請求項１９】 請求項１６又は請求項１７記載の方法であり、基板を準備す
    るステップは下記のステップを含む、 半導体基板上にチャンネル領域（４４）のエピタキシアル成長を行う、 エピタキシアル成長されたチャンネル領域（４４）にソース領域（４６）をイ
    ンプラントする。
  20. 【請求項２０】 請求項１６、請求項１７、請求項１８又は請求項１９記載の
    方法であり、ゲートトレンチ（１２）と接続ゲートトレンチ（２２）のフォトリ
    ソグラフィによる形成のステップの後に、少なくとも一回の清浄酸化とそれに引
    き続く清浄酸化物の除去が行われる。
  21. 【請求項２１】 請求項１６、請求項１７、請求項１８、請求項１９又は請求
    項２０記載の方法であり、ゲートトレンチ（１２）及び接続ゲートトレンチ（２
    ２）を形成するステップは以下のステップを含む、 絶縁体（５０）を形成するためにゲート酸化を行う、 酸化されたトレンチに導電材料（５２）を充填する、 導電体がトレンチ内にのみ残るように導電材料を除去する、 中間酸化物（５４）を設ける。
  22. 【請求項２２】 請求項２１記載の方法であり、中間酸化物（５４）は、例え
    ばりん化ホウ素ケイ酸ガラス（ＢＰＳＧ）、酸化シラン又は酸化物と窒化物の組
    合せのような、ドープされた又はドープされていないＣＶＤ酸化物を含む。
  23. 【請求項２３】 請求項１６、請求項１７、請求項１８、請求項１９、請求項
    ２０、請求項２１又は請求項２２記載の方法であり、ゲートトレンチ（１２）及
    び接続ゲートトレンチ（２２）をフォトリソグラフィで形成し、加工するステッ
    プにおいて、少なくとも一つの終端トレンチ（２６）が、複数のゲートトレンチ
    （１２）と接続トレンチ（２２）によって確定されるパワーＭＯＳ素子の活性領
    域を囲むように形成される。
  24. 【請求項２４】 請求項１６、請求項１７、請求項１８、請求項１９、請求項
    ２０、請求項２１、請求項２２又は請求項２３記載の方法であり、接続孔（５６
    ）のフォトリソグラフィによる形成の後に、チャンネル領域（４４）との低抵抗
    接続を可能にするために、接続孔のインプランテーション（６４）が行われる。
  25. 【請求項２５】 請求項１６、請求項１７、請求項１８、請求項１９、請求項
    ２０、請求項２１、請求項２２、請求項２３又は請求項２４記載の方法であり、
    接続孔をフォトリソグラフィで形成するステップの後に、チャンネル領域（４４
    ）及びドリフト領域（４２）のドーピングプロフィルを変更するために、さらな
    る接続孔のインプランテーション（６６）が行われる。
  26. 【請求項２６】 請求項１６、請求項１７、請求項１８、請求項１９、請求項
    ２０、請求項２１、請求項２２、請求項２３、請求項２４又は請求項２５記載の
    方法であり、接続孔（５６）に導電材料（６０）を充填し、これにより、ソース
    領域（４６）とチャンネル領域（４４）が短絡され、接続ゲートトレンチ（２２
    ）が接続される。
  27. 【請求項２７】 請求項１６、請求項１７、請求項１８、請求項１９、請求項
    ２０、請求項２１、請求項２２、請求項２３、請求項２４、請求項２５又は請求
    項２６記載の方法であり、ゲート接続部（２４）、ソース及びチャンネル接続部
    （２０）をフォトリソグラフィで形成する前に、タングステン、アルミニウム又
    はタングステンとアルミニウムの組合せを含む全域金属層（６２）が蒸着される
    。
  28. 【請求項２８】 請求項１６、請求項１７、請求項１８、請求項１９、請求項
    ２０、請求項２１、請求項２２、請求項２３、請求項２４、請求項２５、請求項
    ２６又は請求項２７記載の方法であり、ゲート接続部（２４）、ソース接続部及
    びチャンネル接続部（２０）をフォトリソグラフィで形成するステップで、ソー
    ス接続部（２０）は、ゲート接続部（２４）が位置する接続ゲート（２２）の周
    りの領域を除いて、実質的にパワーＭＯＳ素子の全表面上に広がるように形成さ
    れる。
  29. 【請求項２９】 請求項２３、請求項２４、請求項２５、請求項２６、請求項
    ２７又は請求項２８記載の方法であり、ゲートトレンチ（１２）及び接続ゲート
    トレンチ（２２）のフォトリソグラフィによる形成及び加工のステップで、互い
    に接触せず、互いの間の距離がパワーＭＯＳ素子の縁部に向かって大きくなる複
    数の終端トレンチ（２６）が形成される。
  30. 【請求項３０】 請求項２３、請求項２４、請求項２５、請求項２６、請求項
    ２７又は請求項２８記載の方法であり、前記終端トレンチは、ゲートトレンチ（
    １２）の幅の５〜２５倍の幅を有し、接続孔のフォトリソグラフィによる形成の
    ステップでは、接続孔（２７）が、ソース領域（４６）及び終端トレンチ（２６
    ’）に隣接するチャンネル領域（４４）と終端トレンチ（２６’）縁部の導電材
    料（５２）に形成され、ゲート接続部（２４）、ソース接続部及びチャンネル接
    続部（２２）のフォトリソグラフィによる形成のステップでは、終端トレンチ（
    ２６’）内の接続孔（７０）とソース領域（４６）及びチャンネル領域（４４）
    内の接続孔（７２）との間の金属接続部（７４）が電界面のような構成を生み出
    すように形成される。
  31. 【請求項３１】 請求項２８、請求項２９又は請求項３０記載の方法であり、
    接続ゲートトレンチ、ソース接続部（２０）及びゲート接続部（２４）は、ゲー
    ト接続部（２４）が実質的にパワーＭＯＳ素子の中央に位置するように配置され
    ている。
  32. 【請求項３２】 請求項１６又は請求項１７記載の方法であり、ゲートトレン
    チ（１２）を形成するステップは下記のステップを含む、 ゲートトレンチ（１２）内にゲート酸化物（５０）を形成する、 ゲート酸化物（５０）上にポリシリコン層を設ける、 ポリシリコン上にタングステンを設ける、 ケイ化が起こるように前記配置の熱処理を行う。
  33. 【請求項３３】 請求項１６又は請求項１７記載の方法であり、 基板を準備するステップは以下のステップを含む、 第１のドーピングタイプでドープされた半導体基板にチャンネル領域（４４）
    をインプラントする、 前記半導体基板にソース領域（４６）をインプラントする、 ゲート接続部（２４）、ソース接続部（２０）及びチャンネル接続部（２０）
    のフォトリソグラフィによる形成のステップの後に、さらに以下のステップを含
    む、 前記半導体基板の、ゲートトレンチ（１２）が形成されている面とは反対の面
    上を研磨する、 強くドープされた領域を、半導体基板の研磨された側から半導体基板にインプ
    ラントする、 ドレイン接続部を形成するために、裏面のメタライゼーションを設ける。
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