JPH11191591A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 各コンタクトホールの深度の差異に拘らず、
コンタクト電極のカベレージに優れ、コンタクトホール
の浅い領域においても、設計の柔軟性が高い半導体装置
およびその製造方法を提供する。 【解決手段】 基板１の表面部の不純物拡散領域３ａ，
３ｂおよび基板１上のポリシリコン膜４でなるＭＯＳト
ランジスタ１０および素子分離用酸化膜６の上にポリシ
リコン膜７が形成され、第一層配線２４との層間絶縁膜
９の表面から各電極コンタクト部への距離が互いに異な
る半導体装置における電極の形成において、絶縁膜９の
堆積前に、基板１の表面からポリシリコン膜４までの距
離以上であって、基板１の表面からポリシリコン膜７ま
での距離未満の膜厚で、各電極コンタクト部分の深度の
差異を緩和する金属堆積膜８ａ，８ｂ，８ｃを基板１の
表面に露出した各不純物拡散領域３ａ，３ｂ，ウェル２
の上に形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、各コンタクトホールの深度
の差異に拘らず、コンタクト電極が適切に形成され、設
計の柔軟性が高い半導体装置およびその製造方法に関す
る。

【０００２】

【従来の技術】半導体装置の集積度は、近年ますます高
度化し、これに伴って、配線層と各半導体素子の能動領
域とを接続する電極コンタクトの形成技術にも高度な微
細化技術が要求されている。

【０００３】ここで、電極コンタクトの形成に関する従
来の技術について図面を参照しながら説明する。

【０００４】図１３ないし図１７は、ＭＯＳトランジス
タ３０を備えた半導体装置６０に関して、従来の技術に
よるコンタクト電極の作成方法を示す略示断面図であ
る。

【０００５】先ず、図１３に示すように、半導体基板１
上に素子分離のためのフィールド酸化膜６を選択酸化法
で形成した後、基板表面にゲート酸化膜となる熱酸化膜
１５を形成し、これら熱酸化膜１５およびフィールド酸
化膜６の上にゲートとなるポリシリコン膜１４および上
層配線となるポリシリコン膜７をそれぞれ選択形成す
る。

【０００６】その後、ポリシリコン膜１４をイオン注入
マスクとしてその周辺部に自己整合的にイオン注入によ
り不純物を注入した後、熱処理により拡散させ、ソース
またはドレインとなる不純物拡散領域１３ａ，１３ｂを
形成する。

【０００７】その後、半導体基板１上の全面に層間絶縁
膜９を堆積した後、エッチバックまたは化学的機械的研
磨法（ＣＭＰ：Ｃhemical Ｍechanical Ｐolishing）に
より平坦化する。

【０００８】次に、図１４に示すように、ガラスマスク
を用いたＰＥＰ（Ｐhoto Ｅngraving Ｐrocess）による
レジストパターニングの後、ポリシリコン膜７，１４お
よび不純物拡散領域１３ａ，１３ｂに達するコンタクト
ホール１１，３２，２３をそれぞれエッチングで形成す
る。

【０００９】同図に示すように、ポリシリコン膜７，１
４および不純物拡散領域１３ａ，１３ｂについて電極コ
ンタクトを取るための基板表面からの距離がそれぞれ異
なるため、各コンタクトホール１１，３２，２３の層間
絶縁膜９の表面からの深さは、それぞれ場所によって大
幅に異なっている。

【００１０】コンタクトホール１１，３２，２３を形成
した後は、このコンタクトホール１１，３２，２３内に
金属電極を形成する工程に移行する。

【００１１】半導体装置の微細化が今日ほど進展してい
ない時代には、単に配線材料をスパッタリングでコンタ
クトホールに埋込むことにより電極の形成を行ってい
た。しかしながら、近年の微細化技術の進展により、コ
ンタクトホールの口径が小さくなったため、アスペクト
比が厳しくなってきており、従来のような配線材料のス
パッタリングのみでは、電極コンタクトのカバレージが
低下し、配線抵抗が増加するのみならず、長期間の使用
でコンタクト上部の配線との接合部分においてクラック
等が発生するなど、信頼性の低化を招いていた。

【００１２】この問題を解決するため、コンタクトホー
ル内にタングステン等の高融点金属を埋込む方法が採用
されている。

【００１３】即ち、まず、図１５に示すように、全面に
Ｔｉ等をスパッタリング等により堆積させた後、熱処理
を施すことにより、各コンタクト孔１１，３２，２３の
底辺のＳｉとＴｉとが接触した部分をチタニウムシリサ
イド（ＴｉＳｉｘ）４５とする。このように、電極コン
タクト部に金属シリサイドを形成するのは、高融点金属
は、シリコン膜の上には成長しないからである。

【００１４】なお、電極コンタクト部以外の部分に残存
したＴｉは、酸系溶液によるエッチングで除去する。

【００１５】次に、図１６に示すように、ＣＶＤ（Ｃhe
mical Ｖapor Ｄeposition）法等により、各コンタクト
ホール１１，３２，２３内にタングステン（Ｗ）等の高
融点金属を成長させ、コンタクト電極３５ａ，３５ｂ，
３６，３７を形成する。

【００１６】その後は、図１７に示すように各コンタク
ト電極３５ａ，３５ｂ，３６，３７の上面を含む層間絶
縁膜９上に第１層の配線４１を形成する。

【００１７】このように、従来の技術においては、微細
化によるアスペクト比の増大に対処するため、電極コン
タクト部に高融点金属を埋込んでいた。

【００１８】

【発明が解決しようとする課題】しかしながら、上述の
従来技術には、次のような問題点があった。

【００１９】即ち、高融点金属をコンタクトホール内に
埋込むため、コンタクトホールの底部に金属シリサイド
を予め形成しなければならないため、その分複雑な工程
を付加することになっていた。

【００２０】また、高融点金属の埋込量についてもコン
タクトホールの深さの差異に基づくばらつきが大きくな
っていた。

【００２１】さらに、深いコンタクトホールにおけるカ
バレージを確保しようとすると、図１６において示す短
絡部分３５ｃのように、浅いコンタクトホールの部分
で、高融点金属がコンタクトホールの開口を越えて層間
絶縁膜９の上に溢れるという事態が生ずるため、配線間
で短絡を起すおそれがあった。このため、コンタクトホ
ールが浅い部分においては、上層配線等を実現できない
ため、設計上の大きな制約になり、さらなる微細化の進
展を妨げていたという問題があった。

【００２２】本発明は、上記事情に鑑みてなされたもの
であり、その目的は、コンタクトホールの深度の差異に
拘らず、コンタクト電極のカバレージに優れ、コンタク
トホールの浅い領域においても、設計の柔軟性が高い半
導体装置およびその製造方法を提供することにある。

【００２３】

【課題を解決するための手段】本発明は以下の手段によ
り上記課題の解決を図る。

【００２４】即ち、本発明（請求項１）によれば、半導
体基板上に形成された酸化膜上に形成されたゲートとな
る第１のポリシリコン膜と、上記第１のポリシリコン膜
の巾分隔離して上記半導体基板表面部に形成された不純
物拡散領域でなるＭＯＳトランジスタと、上記ＭＯＳト
ランジスタの周辺の上記半導体基板表面に形成された素
子分離絶縁上に形成された第２のポリシリコン膜と、上
記素子分離絶縁膜および上記第１のポリシリコン膜を除
く上記半導体基板上の領域に形成され、上記不純物拡散
領域と上記第１および第２のポリシリコン膜の上面との
高さの差異を緩和する金属堆積膜と、上記半導体基板上
の全面に堆積された上記層間絶縁膜中に開口されたコン
タクトホールを埋込むように堆積され、層間絶縁膜上に
形成された金属配線と、上記不純物拡散領域と上記第１
および第２のポリシリコン膜とを接続する金属電極とを
備え、上記不純物拡散領域は、上記金属堆積膜を介して
上記金属電極と接続されていることを特徴とする半導体
装置が提供される。

【００２５】上記金属堆積膜を備えることにより、上記
コンタクトホール中の導線性材料のカバレージが向上す
る。これにより、信頼性の高い半導体装置が提供され
る。

【００２６】上記金属堆積膜は、上記半導体基板の表面
から上記第１のポリシリコン膜の上面までの高さ以上で
あり、かつ、上記半導体基板の表面から上記第２のポリ
シリコン膜の上面までの高さ未満の膜厚を有することが
望ましい。

【００２７】これにより、上記コンタクトホールが形成
された領域のうち、深度の浅い領域にも上層配線を設け
ることが可能になるので、回路設計の柔軟性が向上し、
集積度の高い半導体装置が提供される。

【００２８】また、上記金属堆積膜を基板表面の不純物
拡散領域の上に予め形成する場合は、配線形状のみが異
なる半導体装置において、半製品の共有化を行うことが
できる。これにより、半導体装置のコストを低減するこ
とができる。

【００２９】また、本発明（請求項３）によれば、表面
に形成された酸化膜上に形成されたゲートとなる第１の
ポリシリコン膜と、上記第１のポリシリコン膜の巾分隔
離して表面部に形成され、表面に電極コンタクト領域を
有する不純物拡散領域を備えたＭＯＳトランジスタと、
上記ＭＯＳトランジスタの周辺の表面に形成された素子
分離絶縁上に形成された第２のポリシリコン膜とを備え
た半導体基板上に第１の導電性物質を堆積して導電膜を
形成する工程と、レジストをパターニングして、エッチ
ングにより、上記半導体基板上の領域のうち上記第１の
ポリシリコン膜と上記素子分離絶縁膜が形成された領域
上の上記第１の導電性物質を選択的に除去する工程と、
全面に層間絶縁膜を堆積する工程と、レジストをパター
ニングして、エッチングにより、上記第１および第２の
ポリシリコン膜並びに上記導電膜のうち上記電極コンタ
クト領域上に位置する領域に達するコンタクトホールを
形成する工程と、上記コンタクトホールに第２の導電性
物質を堆積する工程とを含む半導体装置の製造方法が提
供される。

【００３０】上記方法によれば、半導体基板上に導電膜
を形成するので、コンタクトホールの底面にシリコンが
露出する部分がなくなるので、従来必要とされた金属シ
リサイドの形成工程を除外することができる。

【００３１】上記導電膜を形成する工程は、上記半導体
基板の表面から上記第１のポリシリコン膜の上面までの
高さ以上であり、かつ、上記半導体基板の表面から上記
第２のポリシリコン膜の上面までの高さ未満の膜厚にな
るように第１の導電性物質を堆積して形成する工程であ
ることが望ましい。

【００３２】これにより、コンタクトホールのカバレー
ジに優れ、信頼性が高く、かつ、設計の柔軟性が高い半
導体装置を製造する半導体装置の製造方法が従来とほぼ
同様の工程数で提供される。

【００３３】また、上記導電膜は、電極コンタクトの有
無に拘らず、マスクパターンを変更するのみで、不純物
拡散領域が露出した領域上に形成することができるの
で、配線形状のみが異なる複数種類の半導体装置の製造
において、製造工程を共有化することができる。これに
より、全体としてコストを低減しながら信頼性および集
積度が高い半導体装置を製造する半導体装置の製造方法
が提供される。

【００３４】

【発明の実施の形態】以下、本発明の実施の形態のいく
つかについて図面を参照しながら説明する。なお、以下
の各図において、図１３ないし図１７と同一の部分には
同一の参照番号を付してその説明は省略する。

【００３５】図２は、本発明の第１の実施の形態である
半導体装置を示す略示部分断面図である。

【００３６】図２に示すとおり、半導体基板１の上に熱
酸化膜１５を介してポリシリコン膜１４が形成され、こ
のポリシリコン膜１４と略同長のチャンネル幅分分離し
て、半導体基板１の表面部にＮ型またはＰ型の不純物拡
散領域１３ａ，１３ｂが形成されており、これらは、ポ
リシリコン膜１４をゲート、不純物拡散領域１３ａ，１
３ｂをソースまたはドレインとするＭＯＳトランジスタ
３０を構成する。

【００３７】このＭＯＳトランジスタ３０の周辺には、
素子分離用のフィールド酸化膜６が形成され、このフィ
ールド酸化膜６の上には、上層配線用のポリシリコン膜
７が形成されている。

【００３８】不純物拡散領域１３ａの上には、本発明に
おいて特徴的な金属堆積膜１８が形成されている。

【００３９】半導体基板１の上には、層間絶縁膜９が堆
積され、この層間絶縁膜９中にポリシリコン膜７，１４
および金属堆積膜１８に到達するコンタクトホール１
１，２３，２２がそれぞれ設けられ、これらのコンタク
トホール１１，２３，２２を埋込むようにコンタクト電
極２５，２７，２６がそれぞれ形成され、層間絶縁膜９
上の第１層の配線４１と接続されている。

【００４０】本実施形態にかかる半導体装置４０は、金
属堆積膜１８を備えているので、層間絶縁膜９の表面か
ら最も深い位置にある不純物拡散領域１３ａとの電極コ
ンタクトは、金属堆積膜１８を介して行うことができ
る。これにより、コンタクトホールのアスペクト比が大
幅に低減され、コンタクトホールのカバレージが向上す
るとともに、導電性材料をコンタクトホールに埋込む場
合は、埋込のばらつきが抑制された信頼性の高い半導体
装置が提供される。さらに、このようにコンタクトホー
ルの深度の場所依存性が解消されるため、本実施形態に
かかる半導体装置４０のように、フィールド酸化膜６上
に上層配線となるポリシリコン膜７を形成することが容
易になり、設計の柔軟性を向上させ、集積度が一層高い
半導体装置を提供することが可能になる。

【００４１】次に、このような効果を有する半導体装置
４０の製造方法について本発明の第２の実施の形態とし
て図面を参照しながら説明する。

【００４２】図３ないし図７は、本実施の形態にかかる
半導体装置の製造方法を示す部分断面図である。

【００４３】先ず、図３に示すように、半導体基板１上
に素子分離のためのフィールド酸化膜６を選択酸化法で
形成した後、半導体基板１の表面にゲート酸化膜となる
熱酸化膜１５を形成する。次に、この熱酸化膜１５およ
びフィールド酸化膜６の上にポリシリコン膜１４および
上層配線となるポリシリコン膜７をそれぞれ選択的に形
成する。次に、ポリシリコン膜１４をイオン注入マスク
としてその周辺の基板表面部に不純物を自己整合的にイ
オン注入した後、熱処理により拡散させ、不純物拡散領
域１３ａ，１３ｂを形成する。

【００４４】このようにしてポリシリコン膜１４をゲー
ト、不純物拡散領域１３ａ，１３ｂをソースまたはドレ
インとするＭＯＳトランジスタ３０を形成した後、レジ
ストによるパターニングにより不純物拡散領域１３ａ，
１３ｂ上の熱酸化膜１５をエッチング除去する。

【００４５】次に、図４に示すように、半導体基板１上
の全面に、Ａｌ−Ｓｉ−Ｃｕ／ＴｉＮ／Ｔｉ等の導電性
物質２８をスパッタリング等で堆積させる。このときの
膜厚は、半導体基板１の表面からゲートであるポリシリ
コン膜１４の上面との距離以上であり、かつ、半導体基
板１の表面から上層配線となるポリシリコン膜７の上面
との距離未満の数値であることが望ましい。

【００４６】次に、図５に示すように、ＰＥＰによるパ
ターニングとエッチングにより、ソースまたはドレイン
となる不純物拡散領域１３ａの上にのみ導電性物質２８
を残し、金属堆積膜１８を形成する。

【００４７】その後、層間絶縁膜９を堆積させ、エッチ
バックにより表面を平坦化する。

【００４８】次に、図６に示すように、レジスト２９を
用いたＰＥＰによるパターニングとエッチングにより、
コンタクトホール１１，２３，２２をそれぞれ形成す
る。

【００４９】次に、図７に示すように、選択的にタング
ステン等の高融点金属を各コンタクトホール１１，２
３，２２内に成長させる。

【００５０】同図に示すように、本実施形態にかかる半
導体装置の製造方法によれば、熱酸化膜１５を選択的に
削除した直後にコンタクトホール３２を形成する従来の
技術における製造方法と異なり、コンタクトホールの底
面にＳｉが露出する部分がない。これにより、従来の技
術に含まれた金属シリサイドの形成工程を除外すること
ができる。

【００５１】その後は、図２に示すように、層間絶縁膜
９の上に、第１層の配線４１を形成する。

【００５２】このように、本実施形態にかかる半導体装
置の製造方法によれば、所定の膜厚の金属堆積膜１８を
ソースまたはドレインとなる不純物拡散領域１３ａ上に
形成し、この金属堆積膜１８を介してコンタクト電極２
６を形成するので、第１の実施形態に述べたように、コ
ンタクトホールのカバレージに優れ、信頼性が高く、設
計の柔軟性を向上させる半導体装置を製造することがで
きる。

【００５３】なお、金属堆積膜１８の形成に数工程を追
加することとなるが、従来の技術のような金属シリサイ
ドの形成工程がないので、全体として工程数が増加する
ことはない。従って、従来とほぼ同様のコストで上記効
果を奏する半導体装置を製造することができる。

【００５４】次に、本発明の第３の実施の形態について
図１を参照しながら説明する。

【００５５】図１は、本実施形態にかかる半導体装置２
０の略示部分断面図である。

【００５６】図１に示すとおり、半導体基板１の表面部
にウェル２が形成され、半導体基板１上に酸化膜５を介
してポリシリコン膜４が形成されている。ウェル２内の
表面部にポリシリコン膜４と略同長のチャンネル幅分分
離して、Ｎ型またはＰ型の不純物拡散領域３ａ，３ｂが
形成されている。これらは、ポリシリコン膜４をゲー
ト、不純物拡散領域３ａ，３ｂをソースまたはドレイン
とするＭＯＳトランジスタ１０を構成する。

【００５７】このＭＯＳトランジスタ１０の周辺には、
素子分離用のフィールド酸化膜６が形成され、このフィ
ールド酸化膜６の上には、上層配線用のポリシリコン膜
７が形成されている。

【００５８】本実施形態における特徴は、ソースまたは
ドレインとなる不純物拡散領域３ａ，３ｂの上のみなら
ず、電極コンタクトを取らないウェル２上にも金属堆積
膜８ｃが形成されている点にある。即ち、層間絶縁膜９
中に形成されるコンタクトホールは、ポリシリコン膜
４，７および金属堆積膜８ａ，８ｂに到達するもののみ
であり、金属堆積膜８ｃ上にはコンタクトホールは形成
されていない。電極コンタクトは、これらのコンタクト
ホール１１，１７，１２ａ，１２ｂを埋込むようにそれ
ぞれ形成され、層間絶縁膜９上の第１層の配線２４と接
続されている。

【００５９】このように、電極コンタクトを取らない不
純物拡散領域の上にも金属堆積膜８ｃを設けているの
は、予めこのような金属堆積膜を形成しておくことによ
り、配線形状のみが異なる複数種類の半導体装置におい
て、電極形成前の半製品を共有することを可能にするた
めである。これにより、全体でのコストを削減すること
ができ、第１の実施形態と同様の効果を奏する半導体装
置を低コストで提供することが可能になる。

【００６０】次に、本発明の第４の実施の形態である半
導体装置の製造方法について図面を参照しながら説明す
る。

【００６１】本実施の形態における特徴は、第２の実施
形態で説明した金属堆積膜の形成工程において、電極コ
ンタクトを取る部分のみならず、ウェル２上のすべての
不純物拡散領域上に金属堆積膜を形成する点にある。

【００６２】まず、図８に示すように既知の製造工程に
より、基板１の表面部のウェル２、このウェル２の表面
部の不純物拡散領域３ａ，３ｂを形成してソースまたは
ドレインとし、この不純物拡散領域３ａ，３ｂ間のチャ
ネル部分の上に酸化膜５を介してゲートとなるポリシリ
コン膜４を形成し、表面にポリシリコン膜７を備えたフ
ィールド酸化膜６により素子分離されたＭＯＳトランジ
スタ１０を形成する。

【００６３】次に、同図に示すように、基板１上のＭＯ
Ｓトランジスタ１０が形成された領域に全面的に形成さ
れた酸化膜５のうち、ゲートとなるポリシリコン膜４が
形成された領域を除く領域上の酸化膜５を全面的に除去
する。

【００６４】次に、図９に示すように、第２の実施の形
態と同様の方法および膜厚で、半導体基板１上の全面
に、Ａｌ−Ｓｉ−Ｃｕ／ＴｉＮ／Ｔｉ等の導電性物質２
８をスパッタリング等で堆積させる。

【００６５】次に、図１０に示すように、ＰＥＰによる
パターニングとエッチングにより、すべてのソース、ド
レインさらにはウェル２上の領域、即ち、ポリシリコン
膜４の領域を除く不純物拡散領域を残して、導電性物質
２８を除去し、基板表面の不純物拡散領域が露出した領
域上に金属堆積膜８ａ，８ｂ，８ｃを形成する。

【００６６】その後は、上述の第２の実施の形態にかか
る製造方法と同様にして、層間絶縁膜９の堆積・平坦
化、レジスト１９を用いたパターニングによるコンタク
トホール１１，１２ａ，１２ｂ，１３の形成（図１１参
照）、コンタクトホール１１，１２ａ，１２ｂ，１３内
への高融点金属の成長の工程（図１２参照）を経て、層
間絶縁膜９上に第１層配線２４を形成することにより、
図１に示す半導体装置を得る。

【００６７】このように、基板表面部に露出したすべて
の不純物拡散領域上にこのような金属堆積膜８ａ，８
ｂ，８ｃを予め形成することにより、ゲートアレイ（Ｇ
ａｔｅＡｒｒａｙ）を製造する場合のように、配線の形
状のみを異にする複数種類の半導体装置を製造する場合
に、製造工程の一部を共有化することが可能になり、全
体として製造コストを低減することができる。

【００６８】以上、本発明の実施の形態について説明し
たが、本発明は、上記実施の形態に限るものではなく、
その要旨を逸脱しない範囲で種々変形して適用すること
ができる 上述の実施形態においては、ＭＯＳトランジ
スタを備えた半導体装置について説明したが、第１層配
線からの異なる深度を有する複数のコンタクトホールを
備えた半導体装置に全般的に適用できるのは、勿論であ
る。

【００６９】

【発明の効果】以上詳述したとおり、本発明は以下の効
果を奏する。

【００７０】即ち、本発明（請求項１、２）によれば、
第１層配線と基板表面部の不純物拡散領域との間にコン
タクトホールの深度の差異を緩和する金属堆積膜を備え
ているので、コンタクトホール中の導電性材料のカバレ
ージが向上し、信頼性の高い半導体装置が提供される。

【００７１】また、コンタクトホールの深度の浅い領域
にも上層配線を設けることが可能になるので、集積回路
設計の柔軟性が向上する。これにより、集積度の高い半
導体装置が提供される。

【００７２】さらに、上記金属堆積膜を基板表面の不純
物拡散領域の上に予め形成することができるので、配線
形状のみが異なる半導体装置において、半製品の共有化
を行うことができる。これにより、上記効果を奏する半
導体装置を安価に提供することが可能になる。

【００７３】また、本発明（請求項３、４）によれば、
金属シリサイドを形成する工程がないので、上記効果を
奏する半導体装置を従来とほぼ同様の工程数で製造する
方法が提供される。

【００７４】また、導電膜は、電極コンタクトの有無に
拘らず、マスクパターンを変更するのみで、不純物拡散
領域が露出した領域上に形成することができるので、配
線形状のみが異なる複数種類の半導体装置の製造におい
て、製造工程を共有化することができる。これにより、
全体としてコストを低減しながら上記効果を奏する半導
体装置を提供する製造方法が提供される。

【図面の簡単な説明】

【図１】本発明の第３の実施の形態である半導体装置の
部分断面図である。

【図２】本発明の第１の実施の形態である半導体装置の
部分断面図である。

【図３】本発明の第２の実施の形態である半導体装置の
製造方法を示す部分断面図である。

【図４】本発明の第２の実施の形態である半導体装置の
製造方法を示す部分断面図である。

【図５】本発明の第２の実施の形態である半導体装置の
製造方法を示す部分断面図である。

【図６】本発明の第２の実施の形態である半導体装置の
製造方法を示す部分断面図である。

【図７】本発明の第２の実施の形態である半導体装置の
製造方法を示す部分断面図である。

【図８】本発明の第４の実施の形態である半導体装置の
製造方法を示す部分断面図である。

【図９】本発明の第４の実施の形態である半導体装置の
製造方法を示す部分断面図である。

【図１０】本発明の第４の実施の形態である半導体装置
の製造方法を示す部分断面図である。

【図１１】本発明の第４の実施の形態である半導体装置
の製造方法を示す部分断面図である。

【図１２】本発明の第４の実施の形態である半導体装置
の製造方法を示す部分断面図である。

【図１３】従来の技術における半導体装置の製造方法を
示す部分断面図である。

【図１４】従来の技術における半導体装置の製造方法を
示す部分断面図である。

【図１５】従来の技術における半導体装置の製造方法を
示す部分断面図である。

【図１６】従来の技術における半導体装置の製造方法を
示す部分断面図である。

【図１７】従来の技術における半導体装置の製造方法を
示す部分断面図である。

【符号の説明】

１ 半導体基板 ２ ウェル ３ａ，３ｂ，１３ａ，１３ｂ ソースまたはドレインと
なる不純物拡散領域 ４，１４ ゲートとなるポリシリコン膜 ５，１５ 酸化膜 ６ フィールド酸化膜 ７ 基板上配線となるポリシリコン膜 ８ａ，８ｂ，８ｃ，１８ 金属堆積膜 ９ 層間絶縁膜 １０，３０ ＭＯＳトランジスタ １１，１２ａ，１２ｂ，１３，２２，２３，３２ コン
タクトホール １６ａ，１６ｂ，１７，２５，２６，２７，３５ａ，３
５ｂ，３６，３７ コンタクト電極 １９，２９ ガラスマスク ２０，４０ 本発明にかかる半導体装置 ２４，４１ 第１層配線 ２８ 導電性物質 ３５ｃ コンタクト電極の短絡部分 ４５ チタニウムシリサイド（ＴｉＳｉｘ）

Claims (4)

【特許請求の範囲】
1. 【請求項１】半導体基板上に形成された酸化膜上に形成
   されたゲートとなる第１のポリシリコン膜と、前記第１
   のポリシリコン膜の巾分隔離して前記半導体基板表面部
   に形成された不純物拡散領域でなるＭＯＳトランジスタ
   と、 前記ＭＯＳトランジスタの周辺の前記半導体基板表面に
   形成された素子分離絶縁上に形成された第２のポリシリ
   コン膜と、 前記素子分離絶縁膜および前記第１のポリシリコン膜を
   除く前記半導体基板上の領域に形成され、前記不純物拡
   散領域と前記第１および第２のポリシリコン膜の上面と
   の高さの差異を緩和する金属堆積膜と、 前記半導体基板上の全面に堆積された層間絶縁膜中に開
   口されたコンタクトホールを埋込むように堆積され、前
   記層間絶縁膜上に形成された金属配線と、前記不純物拡
   散領域と前記第１および第２のポリシリコン膜とを接続
   する金属電極とを備え、 前記不純物拡散領域は、前記金属堆積膜を介して前記金
   属電極と接続されていることを特徴とする半導体装置。
2. 【請求項２】前記金属堆積膜は、前記半導体基板の表面
   から前記第１のポリシリコン膜の上面までの高さ以上で
   あり、かつ、前記半導体基板の表面から前記第２のポリ
   シリコン膜の上面までの高さ未満の膜厚を有することを
   特徴とする請求項１に記載の半導体装置。
3. 【請求項３】表面に形成された酸化膜上に形成されたゲ
   ートとなる第１のポリシリコン膜と、前記第１のポリシ
   リコン膜の巾分隔離して表面部に形成され、表面に電極
   コンタクト領域を有する不純物拡散領域を備えたＭＯＳ
   トランジスタと、前記ＭＯＳトランジスタの周辺の表面
   に形成された素子分離絶縁上に形成された第２のポリシ
   リコン膜とを備えた半導体基板上に第１の導電性物質を
   堆積して導電膜を形成する工程と、 レジストをパターニングして、エッチングにより、前記
   半導体基板上の領域のうち前記第１のポリシリコン膜と
   前記素子分離絶縁膜が形成された領域上の前記第１の導
   電性物質を選択的に除去する工程と、 全面に層間絶縁膜を堆積する工程と、 レジストをパターニングして、エッチングにより、前記
   第１および第２のポリシリコン膜並びに前記導電膜のう
   ち前記電極コンタクト領域上に位置する領域に達するコ
   ンタクトホールを形成する工程と、 前記コンタクトホールに第２の導電性物質を堆積する工
   程とを含む半導体装置の製造方法。
4. 【請求項４】前記導電膜を形成する工程は、前記半導体
   基板の表面から前記第１のポリシリコン膜の上面までの
   高さ以上であり、かつ、前記半導体基板の表面から前記
   第２のポリシリコン膜の上面までの高さ未満の膜厚にな
   るように第１の導電性物質を堆積して形成する工程であ
   ることを特徴とする請求項３に記載の半導体装置の製造
   方法。