JP2009123945A - 半導体装置とその製造方法 - Google Patents
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Abstract
【課題】 基板における半導体装置の実装面積を低減化する技術を提供する。
【解決手段】 半導体基板の裏面側に、第1表面電極用はんだベースと第1ゲート電極用はんだベースと第2ゲート電極用はんだベースが形成されている。各々のはんだベースと、第1区画半導体領域に形成されている第1トランジスタの第1裏面電極と、第2区画半導体領域に形成されている第2トランジスタの第2裏面電極は相互に絶縁分離されている。半導体装置は、各々が半導体基板の厚み方向に伸びている部分を有している第1〜第4配線を備えている。第1配線は第1トランジスタの第1表面電極と第1表面電極用はんだベースを接続している。第2配線は第1ゲート電極と第1ゲート電極用はんだベースを接続している。第3配線は第1裏面電極と第2表面電極を接続している。第4配線は第2ゲート電極と第2ゲート電極用はんだベースを接続している。
【選択図】図1
【解決手段】 半導体基板の裏面側に、第1表面電極用はんだベースと第1ゲート電極用はんだベースと第2ゲート電極用はんだベースが形成されている。各々のはんだベースと、第1区画半導体領域に形成されている第1トランジスタの第1裏面電極と、第2区画半導体領域に形成されている第2トランジスタの第2裏面電極は相互に絶縁分離されている。半導体装置は、各々が半導体基板の厚み方向に伸びている部分を有している第1〜第4配線を備えている。第1配線は第1トランジスタの第1表面電極と第1表面電極用はんだベースを接続している。第2配線は第1ゲート電極と第1ゲート電極用はんだベースを接続している。第3配線は第1裏面電極と第2表面電極を接続している。第4配線は第2ゲート電極と第2ゲート電極用はんだベースを接続している。
【選択図】図1
Description
本発明は、はんだ付けによって基板に実装する半導体装置とその製造方法に関する。
はんだ付けによって基板に実装する半導体装置が知られている。このような半導体装置では、半導体装置の基板に実装する側の一表面に、複数個の接続端子が形成されている。半導体装置内には半導体基板が収容されている。半導体基板の表面に半導体素子の各種の電極が形成されている。半導体装置の内部で、半導体基板の表面に形成されている電極が、対応する接続端子に接続されている。
特許文献1に開示されている半導体装置に収容されている半導体基板には、表裏両面に半導体素子の電極が形成されている。この半導体装置では、半導体基板の表面側を基板に実装する(フェースダウン型)。半導体基板の裏面側(基板に実装する側と反対側)に形成されている電極を配線によって半導体基板の表面側(基板に実装する側)に引き出し、半導体装置の接続端子(半導体装置を基板にはんだ付けをするためのベースであり、以下では、はんだベースという)と接続している。配線は、絶縁膜を介して半導体基板の側面に沿って形成されている。半導体基板の大きさと同程度の大きさの半導体装置を形成することができる。基板における半導体装置の実装面積を低減化することができる。
また、特許文献2に開示されている半導体装置に収容されている半導体基板にも、表裏両面に半導体素子の電極が形成されている。この半導体装置では、半導体基板の裏面側を基板に実装する(フェースアップ型)。半導体基板の表面側(基板に実装する側と反対側)に形成されている電極を配線によって半導体装置の裏面側(基板に実装する側)に引き出し、半導体装置のはんだベースと接続している。配線は、絶縁膜を介して半導体基板の側面に沿って形成されている。この半導体装置によっても、半導体基板の大きさと同程度の大きさの半導体装置を形成することができる。
一般的に、半導体基板の裏面には、その裏面に大きく広がる電極(ドレイン電極等)を形成することが多い。半導体基板の表面には、裏面に形成されている電極よりも小さい電極(ソース電極やゲート電極等)を複数個形成することが多い。特許文献2に開示されている半導体装置によると、半導体基板の裏面に大きく広がっている電極には、半導体装置の裏面に大きく広がっているはんだベースを形成することができる。大きな裏面電極と、大きなはんだベースを介して、半導体装置の動作時に発した熱を効果的に基板側に放熱することができる。
なお、特許文献2の技術は、本願の出願時点ではまだ公開されていないことに留意されたい。
一般的に、半導体基板の裏面には、その裏面に大きく広がる電極(ドレイン電極等)を形成することが多い。半導体基板の表面には、裏面に形成されている電極よりも小さい電極(ソース電極やゲート電極等)を複数個形成することが多い。特許文献2に開示されている半導体装置によると、半導体基板の裏面に大きく広がっている電極には、半導体装置の裏面に大きく広がっているはんだベースを形成することができる。大きな裏面電極と、大きなはんだベースを介して、半導体装置の動作時に発した熱を効果的に基板側に放熱することができる。
なお、特許文献2の技術は、本願の出願時点ではまだ公開されていないことに留意されたい。
特許文献1と特許文献2に開示されている半導体装置では、半導体基板に形成されている半導体素子が1つであった。このため、複数個の半導体素子を利用する電気回路を構成するためには、基板に複数個の半導体装置を実装する必要があった。そのうえ、基板上に、複数個の半導体装置を接続する配線パターンを設ける必要があった。このため、個々の半導体装置は小さくできるものの、基板における半導体装置の総実装面積が大きかった。
本発明は、上記の問題点を解決するために創案された。すなわち、本発明は、基板における半導体装置の実装面積を低減化する技術を提供する。
本発明は、上記の問題点を解決するために創案された。すなわち、本発明は、基板における半導体装置の実装面積を低減化する技術を提供する。
本発明の半導体装置では、半導体基板に2以上の半導体素子を作り込む。各々の半導体素子は、表裏両面に電極を備えており、本発明では表面側の電極に配線を接続して裏面側に引き出す。本発明では、さらに、2以上の半導体素子を接続する配線を半導体装置内に確保する。
本発明の半導体装置は、第1区画半導体領域と、その第1区画半導体領域と絶縁分離されている第2区画半導体領域を備えている半導体基板を利用して形成されている。
第1区画半導体領域には、第1トランジスタが形成されている。第1区画半導体領域の表面には、第1トランジスタの一方の主電極である第1表面電極と、第1トランジスタの第1ゲート電極が形成されている。第1区画半導体領域の裏面には、第1トランジスタの他方の主電極である第1裏面電極が形成されている。ここでいう「第1表面電極」等の「第1」は、「第1トランジスタ」に対応することを意味し、第1トランジスタに「第2表面電極」等が存在するわけではない。
また、第2区画半導体領域には、第2トランジスタが形成されている。第2区画半導体領域の表面には、第2トランジスタの一方の主電極である第2表面電極と、第2トランジスタの第2ゲート電極が形成されている。第2区画半導体領域の裏面には、第2トランジスタの他方の主電極である第2裏面電極が形成されている。ここでいう「第2表面電極」等の「第2」は「第2トランジスタ」に対応することを意味し、第2トランジスタに「第1表面電極」等が存在するわけではない。
また、半導体装置の裏面には、第1表面電極用はんだベースと第1ゲート電極用はんだベースと第2ゲート電極用はんだベースが形成されている。第1表面電極用はんだベースと第1ゲート電極用はんだベースと第2ゲート電極用はんだベースと第1裏面電極と第2裏面電極は、相互に絶縁分離されている。
また、本発明の半導体装置は、半導体装置の内部に第1配線と第2配線と第3配線と第4配線を備えている。第1配線は、第1表面電極と接続しているとともに、半導体基板の厚み方向に伸びて第1表面電極用はんだベースと接続している。第2配線は、第1ゲート電極と接続しているとともに、半導体基板の厚み方向に伸びて第1ゲート電極用はんだベースと接続している。第3配線は、第1裏面電極と接続しているとともに、半導体基板の厚み方向に伸びており、第2表面電極と接続している。第4配線は、第2ゲート電極と接続しているとともに、半導体基板の厚み方向に伸びており、第2ゲート電極用はんだベースと接続している。
本発明の半導体装置は、第1区画半導体領域と、その第1区画半導体領域と絶縁分離されている第2区画半導体領域を備えている半導体基板を利用して形成されている。
第1区画半導体領域には、第1トランジスタが形成されている。第1区画半導体領域の表面には、第1トランジスタの一方の主電極である第1表面電極と、第1トランジスタの第1ゲート電極が形成されている。第1区画半導体領域の裏面には、第1トランジスタの他方の主電極である第1裏面電極が形成されている。ここでいう「第1表面電極」等の「第1」は、「第1トランジスタ」に対応することを意味し、第1トランジスタに「第2表面電極」等が存在するわけではない。
また、第2区画半導体領域には、第2トランジスタが形成されている。第2区画半導体領域の表面には、第2トランジスタの一方の主電極である第2表面電極と、第2トランジスタの第2ゲート電極が形成されている。第2区画半導体領域の裏面には、第2トランジスタの他方の主電極である第2裏面電極が形成されている。ここでいう「第2表面電極」等の「第2」は「第2トランジスタ」に対応することを意味し、第2トランジスタに「第1表面電極」等が存在するわけではない。
また、半導体装置の裏面には、第1表面電極用はんだベースと第1ゲート電極用はんだベースと第2ゲート電極用はんだベースが形成されている。第1表面電極用はんだベースと第1ゲート電極用はんだベースと第2ゲート電極用はんだベースと第1裏面電極と第2裏面電極は、相互に絶縁分離されている。
また、本発明の半導体装置は、半導体装置の内部に第1配線と第2配線と第3配線と第4配線を備えている。第1配線は、第1表面電極と接続しているとともに、半導体基板の厚み方向に伸びて第1表面電極用はんだベースと接続している。第2配線は、第1ゲート電極と接続しているとともに、半導体基板の厚み方向に伸びて第1ゲート電極用はんだベースと接続している。第3配線は、第1裏面電極と接続しているとともに、半導体基板の厚み方向に伸びており、第2表面電極と接続している。第4配線は、第2ゲート電極と接続しているとともに、半導体基板の厚み方向に伸びており、第2ゲート電極用はんだベースと接続している。
第1トランジスタと第2トランジスタは、一方の主電極とゲート電極が表面に形成されているとともに、他方の主電極が裏面に形成されており、典型的にはMOSFETやIGBTを採用することができる。
以下では、理解し易くするために、第1トランジスタと第2トランジスタがMOSFETである場合について説明する。
本発明の半導体装置により、本明細書に添付した図4に示すように、第1トランジスタ1aの第1ドレイン電極D1(第1裏面電極)と第2トランジスタ1bの第2ソース電極S2(第2表面電極)が電気的に接続されている回路構成の半導体装置を得ることができる。ここでも、第1ドレイン電極D1の「第1」は、第1トランジスタ1aに対応することを意味し、第1トランジスタ1aに第2ドレイン電極が存在するわけではない。また、第2ソース電極S2の「第2」は、第2トランジスタ1bに対応することを意味し、第2トランジスタ1bに第1ソース電極が存在するわけではない。
第1トランジスタ1aの第1ソース電極S1(第1表面電極)が、第1配線によって半導体基板の裏面側に形成されている第1ソース電極用はんだベース12(第1表面電極用はんだベース)と電気的に接続されている。第1トランジスタ1aの第1ゲート電極G1が、第2配線によって半導体基板の裏面側に形成されている第1ゲート電極用はんだベース22と電気的に接続されている。第2トランジスタ1bの第2ゲート電極G2が、第4配線によって半導体基板の裏面側に形成されている第2ゲート電極用はんだベース32と電気的に接続されている。第1トランジスタ1aの第1ドレイン電極D1(第1裏面電極)が、第3配線によって第2トランジスタ1bの第2ソース電極S2(第2表面電極)と電気的に接続されている。第1ドレイン電極D1ないしは第3配線に接するはんだベース52(第1ドレイン電極D1と第2ソース電極S2のはんだベース)を半導体基板の裏面側に形成することができる。第2トランジスタの第2ドレイン電極D2(第2裏面電極)に接するはんだベースを半導体基板の裏面側に形成することができる。上記の内部配線によって、半導体装置の裏面に、第1ゲート電極のはんだベースと、第1表面電極のはんだベースと、第2ゲート電極のはんだベースと、第1裏面電極と第2表面電極のはんだベースと、第2裏面電極のはんだベース(合計5個のはんだベース)を形成することができる。
各々の配線と各々のはんだベースを半導体基板の広がりの範囲内に形成することができる。第1トランジスタの第1裏面電極と第2トランジスタの第2表面電極が電気的に接続されている回路構成の半導体装置を、半導体基板と同等程度の大きさで形成することができる。第1トランジスタが形成されている半導体装置と、第2トランジスタが形成されている半導体装置を準備し、各々の半導体装置を基板に実装する場合と比較すると、基板における半導体装置の総実装面積を低減化することができる。
以下では、理解し易くするために、第1トランジスタと第2トランジスタがMOSFETである場合について説明する。
本発明の半導体装置により、本明細書に添付した図4に示すように、第1トランジスタ1aの第1ドレイン電極D1(第1裏面電極)と第2トランジスタ1bの第2ソース電極S2(第2表面電極)が電気的に接続されている回路構成の半導体装置を得ることができる。ここでも、第1ドレイン電極D1の「第1」は、第1トランジスタ1aに対応することを意味し、第1トランジスタ1aに第2ドレイン電極が存在するわけではない。また、第2ソース電極S2の「第2」は、第2トランジスタ1bに対応することを意味し、第2トランジスタ1bに第1ソース電極が存在するわけではない。
第1トランジスタ1aの第1ソース電極S1(第1表面電極)が、第1配線によって半導体基板の裏面側に形成されている第1ソース電極用はんだベース12(第1表面電極用はんだベース)と電気的に接続されている。第1トランジスタ1aの第1ゲート電極G1が、第2配線によって半導体基板の裏面側に形成されている第1ゲート電極用はんだベース22と電気的に接続されている。第2トランジスタ1bの第2ゲート電極G2が、第4配線によって半導体基板の裏面側に形成されている第2ゲート電極用はんだベース32と電気的に接続されている。第1トランジスタ1aの第1ドレイン電極D1(第1裏面電極)が、第3配線によって第2トランジスタ1bの第2ソース電極S2(第2表面電極)と電気的に接続されている。第1ドレイン電極D1ないしは第3配線に接するはんだベース52(第1ドレイン電極D1と第2ソース電極S2のはんだベース)を半導体基板の裏面側に形成することができる。第2トランジスタの第2ドレイン電極D2(第2裏面電極)に接するはんだベースを半導体基板の裏面側に形成することができる。上記の内部配線によって、半導体装置の裏面に、第1ゲート電極のはんだベースと、第1表面電極のはんだベースと、第2ゲート電極のはんだベースと、第1裏面電極と第2表面電極のはんだベースと、第2裏面電極のはんだベース(合計5個のはんだベース)を形成することができる。
各々の配線と各々のはんだベースを半導体基板の広がりの範囲内に形成することができる。第1トランジスタの第1裏面電極と第2トランジスタの第2表面電極が電気的に接続されている回路構成の半導体装置を、半導体基板と同等程度の大きさで形成することができる。第1トランジスタが形成されている半導体装置と、第2トランジスタが形成されている半導体装置を準備し、各々の半導体装置を基板に実装する場合と比較すると、基板における半導体装置の総実装面積を低減化することができる。
本発明の半導体装置は、半導体基板の裏面側が基板と接続するフェースアップ型であり、裏面に大きく広がっている電極(第1裏面電極と第2裏面電極)には、その広い範囲に接するはんだベースを形成することができる。各々の裏面電極と各々のはんだベースを介して、半導体装置が動作時に発した熱を効果的に基板側に放熱することができる。
なお、本発明は、半導体基板に3個以上のトランジスタが形成されている半導体装置にも適用することができる。トランジスタの表面側の電極や、トランジスタ間の電極同士の接続点を、配線を用いて半導体基板の裏面側(基板側)に引き出す。必要に応じて、一方のトランジスタの裏面側の電極と他方のトランジスタの表面側の電極を配線によって接続する。なお、回路構成によっては、電極間を接続しているが、はんだベースとは接続していない(はんだベースに引き出されていない)配線が存在していてもよい。
なお、本発明は、半導体基板に3個以上のトランジスタが形成されている半導体装置にも適用することができる。トランジスタの表面側の電極や、トランジスタ間の電極同士の接続点を、配線を用いて半導体基板の裏面側(基板側)に引き出す。必要に応じて、一方のトランジスタの裏面側の電極と他方のトランジスタの表面側の電極を配線によって接続する。なお、回路構成によっては、電極間を接続しているが、はんだベースとは接続していない(はんだベースに引き出されていない)配線が存在していてもよい。
本発明の半導体装置は、第1絶縁トレンチ枠と第2絶縁トレンチ枠を備えていることが好ましい。この場合、第1絶縁トレンチ枠は、第1区画半導体領域を周囲の半導体基板から分離して取り囲んでいるとともに、半導体基板の表面から裏面に至るまで伸びている。また、第2絶縁トレンチ枠は、第2区画半導体領域を周囲の半導体基板から分離して取り囲んでいるとともに、半導体基板の表面から裏面に至るまで伸びている。そして、第1配線と第2配線と第3配線と第4配線のうちの半導体基板の厚み方向に伸びている部分が、第1絶縁トレンチ枠と第2絶縁トレンチ枠の外側に形成されている。
第1配線と第2配線と第3配線と第4配線のうちの半導体基板の厚み方向に伸びている部分を絶縁トレンチ枠の外側に形成すると、絶縁トレンチ枠の内側に形成されている第1トランジスタと第2トランジスタが、配線の電位の影響を受けない。安定した性能の半導体装置を得られる。
第1区画半導体領域と第2区画半導体領域の間に、半導体基板表面から裏面に至るまで伸びているとともに、誘電体で充填されている誘電体トレンチを備えていることが好ましい。誘電体トレンチは、その上端面が、第3配線のうちの半導体基板の表面に伸びている部分に接触しているとともに、その下端面が、第3配線のうちの半導体基板の裏面に伸びている部分に接触している。
第3配線は、第1裏面電極から半導体基板の厚み方向に伸びて第2表面電極に至るまで形成されている。第3配線の長さは他の配線の長さと比較して長い。上記した構成によると、誘電体トレンチによる容量成分を、第3配線と並列に接続することができる。これにより、第3配線が長いことに起因するリンギング現象を抑制することができる。
第3配線は、第1裏面電極から半導体基板の厚み方向に伸びて第2表面電極に至るまで形成されている。第3配線の長さは他の配線の長さと比較して長い。上記した構成によると、誘電体トレンチによる容量成分を、第3配線と並列に接続することができる。これにより、第3配線が長いことに起因するリンギング現象を抑制することができる。
また、本発明の半導体装置は、第3区画半導体領域と、その第3区画半導体領域と絶縁分離されている第4区画半導体領域を備えている半導体基板を利用しても形成することができる。ここで、「第3」ないし「第4」という番号は、前記した2つのトランジスタを用いる半導体装置における「第1」ないし「第2」という番号と区別するためのものであり、絶縁分離されている2つの半導体領域があればよい。一方が第3区画半導体領域となり、他方が第4区画半導体領域となる。
第3区画半導体領域には、トランジスタが形成されている。第3区画半導体領域の表面に、トランジスタの一方の主電極である第3表面電極と、トランジスタの第3ゲート電極が形成されている。ここでいう「第3表面電極」等の「第3」は、「第3トランジスタ」に対応することを意味し、第3トランジスタに「第1表面電極」等が存在するわけではない。
また、第4区画半導体領域には、ダイオードが形成されている。第4区画半導体領域の表面に、ダイオードの一方の主電極である第4表面電極が形成されている。ここでいう「第4表面電極」の「第4」は、「第4区画半導体領域」に対応することを意味し、第4区画半導体領域に「第1表面電極」等が存在するわけではない。
また、第3区画半導体領域の裏面から第4区画半導体領域の裏面に亘って、トランジスタの他方の主電極であるとともに、ダイオードの他方の主電極である裏面電極が形成されている。
また、半導体装置の裏面に、第3ゲート電極用はんだベースと、第3表面電極と第4表面電極の共通用はんだベースが形成されている。第3ゲート電極用はんだベースと共通用はんだベースと裏面電極は、相互に絶縁分離されている。
また、本発明の半導体装置は、第5配線と第6配線と第7配線を備えている。第5配線は、第3ゲート電極と接続しているとともに、半導体基板の厚み方向に伸びて第3ゲート電極用はんだベースと接続している。第6配線は、第3表面電極と接続しているとともに、第3区画半導体領域の表面から第4区画半導体領域の表面に亘って形成されている。第7配線は、第6配線と接続しているとともに、半導体基板の厚み方向に伸びて共通用はんだベースと接続している。
第3区画半導体領域には、トランジスタが形成されている。第3区画半導体領域の表面に、トランジスタの一方の主電極である第3表面電極と、トランジスタの第3ゲート電極が形成されている。ここでいう「第3表面電極」等の「第3」は、「第3トランジスタ」に対応することを意味し、第3トランジスタに「第1表面電極」等が存在するわけではない。
また、第4区画半導体領域には、ダイオードが形成されている。第4区画半導体領域の表面に、ダイオードの一方の主電極である第4表面電極が形成されている。ここでいう「第4表面電極」の「第4」は、「第4区画半導体領域」に対応することを意味し、第4区画半導体領域に「第1表面電極」等が存在するわけではない。
また、第3区画半導体領域の裏面から第4区画半導体領域の裏面に亘って、トランジスタの他方の主電極であるとともに、ダイオードの他方の主電極である裏面電極が形成されている。
また、半導体装置の裏面に、第3ゲート電極用はんだベースと、第3表面電極と第4表面電極の共通用はんだベースが形成されている。第3ゲート電極用はんだベースと共通用はんだベースと裏面電極は、相互に絶縁分離されている。
また、本発明の半導体装置は、第5配線と第6配線と第7配線を備えている。第5配線は、第3ゲート電極と接続しているとともに、半導体基板の厚み方向に伸びて第3ゲート電極用はんだベースと接続している。第6配線は、第3表面電極と接続しているとともに、第3区画半導体領域の表面から第4区画半導体領域の表面に亘って形成されている。第7配線は、第6配線と接続しているとともに、半導体基板の厚み方向に伸びて共通用はんだベースと接続している。
トランジスタには、一方の主電極とゲート電極が表面に形成されており、他方の主電極が裏面に形成されているMOSFETやIGBTを採用することができる。
以下では、理解し易くするために、トランジスタがIGBTである場合について説明する。本発明の半導体装置により、本明細書に添付した図23に示すように、トランジスタ4aのエミッタ電極E3(第3表面電極)とダイオード4bのアノード電極A(表面側の一方の主電極)が電気的に接続されているとともに、トランジスタ4aのコレクタ電極C3(第3裏面電極)とダイオード4bのカソード電極K(裏面側の他方の主電極)が電気的に接続されている回路構成の半導体装置を得ることができる。トランジスタ4aの第3ゲート電極G3が、第5配線によって半導体装置の裏面に形成されている第3ゲート電極用はんだベース72と電気的に接続されている。トランジスタ4aのエミッタ電極E3(第3表面電極)とダイオード4bのアノード電極A(表面側の一方の主電極)が、第6配線と第7配線によって、半導体装置の裏面に形成されている共通用はんだベース92に電気的に接続されている。
トランジスタ4aのコレクタ電極C3とダイオードのカソード電極Kは、両者に共通する裏面電極で接続されている。裏面電極と接する裏面電極用はんだベース82を半導体装置の裏面に形成することができる。
半導体装置の裏面に、第3ゲート電極のはんだベースと、第3表面電極とダイオードの一方の主電極に共通のはんだベースと、トランジスタの他方の主電極とダイオードの他方の主電極に共通のはんだベース(合計3個のはんだベース)を形成することができる。
各々の配線と各々のはんだベースを半導体基板の広がりの範囲内に形成することができる。トランジスタの一方の主電極とダイオードの一方の主電極が電気的に接続されているとともに、トランジスタの他方の主電極とダイオードの他方の主電極が電気的に接続されている回路構成の半導体装置を、半導体基板と同等程度の大きさで形成することができる。トランジスタが形成されている半導体装置と、ダイオードが形成されている半導体装置を準備し、各々の半導体装置を基板に実装する場合と比較すると、基板における半導体装置の総実装面積を低減化することができる。
なお、本発明は、半導体基板に、トランジスタとダイオードの2組以上の組合せが形成されている場合にも適用することができる。トランジスタの表面側の電極や、ダイオードの裏面側の電極や、トランジスタの電極とダイオードの電極の接続点を、配線を用いて半導体基板の裏面側(基板側)に引き出す。なお、回路構成によっては、半導体素子の電極間を接続しているが、はんだベースとは接続していない配線が存在していてもよい。
以下では、理解し易くするために、トランジスタがIGBTである場合について説明する。本発明の半導体装置により、本明細書に添付した図23に示すように、トランジスタ4aのエミッタ電極E3(第3表面電極)とダイオード4bのアノード電極A(表面側の一方の主電極)が電気的に接続されているとともに、トランジスタ4aのコレクタ電極C3(第3裏面電極)とダイオード4bのカソード電極K(裏面側の他方の主電極)が電気的に接続されている回路構成の半導体装置を得ることができる。トランジスタ4aの第3ゲート電極G3が、第5配線によって半導体装置の裏面に形成されている第3ゲート電極用はんだベース72と電気的に接続されている。トランジスタ4aのエミッタ電極E3(第3表面電極)とダイオード4bのアノード電極A(表面側の一方の主電極)が、第6配線と第7配線によって、半導体装置の裏面に形成されている共通用はんだベース92に電気的に接続されている。
トランジスタ4aのコレクタ電極C3とダイオードのカソード電極Kは、両者に共通する裏面電極で接続されている。裏面電極と接する裏面電極用はんだベース82を半導体装置の裏面に形成することができる。
半導体装置の裏面に、第3ゲート電極のはんだベースと、第3表面電極とダイオードの一方の主電極に共通のはんだベースと、トランジスタの他方の主電極とダイオードの他方の主電極に共通のはんだベース(合計3個のはんだベース)を形成することができる。
各々の配線と各々のはんだベースを半導体基板の広がりの範囲内に形成することができる。トランジスタの一方の主電極とダイオードの一方の主電極が電気的に接続されているとともに、トランジスタの他方の主電極とダイオードの他方の主電極が電気的に接続されている回路構成の半導体装置を、半導体基板と同等程度の大きさで形成することができる。トランジスタが形成されている半導体装置と、ダイオードが形成されている半導体装置を準備し、各々の半導体装置を基板に実装する場合と比較すると、基板における半導体装置の総実装面積を低減化することができる。
なお、本発明は、半導体基板に、トランジスタとダイオードの2組以上の組合せが形成されている場合にも適用することができる。トランジスタの表面側の電極や、ダイオードの裏面側の電極や、トランジスタの電極とダイオードの電極の接続点を、配線を用いて半導体基板の裏面側(基板側)に引き出す。なお、回路構成によっては、半導体素子の電極間を接続しているが、はんだベースとは接続していない配線が存在していてもよい。
本発明の半導体装置は、第3絶縁トレンチ枠と第4絶縁トレンチ枠を備えていることが好ましい。この場合、第3絶縁トレンチ枠は、第3区画半導体領域を周囲の半導体基板から分離して取り囲んでいるとともに、半導体基板の表面から裏面に至るまで伸びている。また、第4絶縁トレンチ枠は、第4区画半導体領域を周囲の半導体基板から分離して取り囲んでいるとともに、半導体基板の表面から裏面に至るまで伸びている。そして、第5配線と第8配線の半導体基板の厚み方向に伸びている部分が、第3絶縁トレンチ枠と第4絶縁トレンチ枠の外側に形成されている
第5配線と第8配線のうちの半導体基板の厚み方向に伸びている部分を絶縁トレンチ枠の外側に形成すると、絶縁トレンチ枠の内側に形成されているトランジスタとダイオードが、配線の電位の影響を受けない。安定した性能の半導体装置を得られる。
第5配線と第8配線のうちの半導体基板の厚み方向に伸びている部分を絶縁トレンチ枠の外側に形成すると、絶縁トレンチ枠の内側に形成されているトランジスタとダイオードが、配線の電位の影響を受けない。安定した性能の半導体装置を得られる。
本発明は、半導体装置の新規な製造方法をも実現する。本発明で実現された製造方法は、以下の工程を備えている。
(1)第1トランジスタが形成されており、その第1トランジスタの一方の主電極である第1表面電極と、その第1トランジスタの第1ゲート電極が表面に形成されている第1区画半導体領域と、第2トランジスタが形成されており、その第2トランジスタの一方の主電極である第2表面電極と、その第2トランジスタの第2ゲート電極が表面に形成されている第2区画半導体領域とを備えている半導体基板を準備する工程。
(2)各々が、半導体基板の表面の一部から半導体基板の深さ方向に伸びているとともに、導電性部材で充填されており、第1区画半導体領域と第2区画半導体領域の双方から絶縁分離されている第1貫通電極と第2貫通電極と第3貫通電極と第4貫通電極を形成する工程。
(3)半導体基板の表面に、第1貫通電極と第1表面電極を接続する第1表面配線と、第2貫通電極と第1ゲート電極を接続する第2表面配線と、第3貫通電極と第2表面電極と接続する第3表面配線と、第4貫通電極と第2ゲート電極を接続する第4表面配線を形成する工程。
(4)表面に第3表面配線が形成されている範囲の半導体基板に、裏面から表面に至るまで伸びているトレンチを形成する工程。
(5)そのトレンチに誘電体を充填して誘電体トレンチを形成する工程。
(6)半導体基板を裏面から削り、第1貫通電極の下端面と、第2貫通電極の下端面と、第3貫通電極の下端面と、第4貫通電極の下端面と、誘電体トレンチの下端面を、同一平面の裏面内に配置する工程。
(7)その半導体基板の第1区画半導体領域の裏面に、第1トランジスタの他方の主電極である第1裏面電極を形成し、その半導体基板の第2区画半導体領域の裏面に第2トランジスタの他方の主電極である第2裏面電極を形成する工程。
(8)その半導体基板の裏面に、第1貫通電極と接続している第1裏面配線と、第2貫通電極と接続している第2裏面配線と、第3貫通電極と第1裏面電極を接続するとともに、誘電体トレンチの下端面と接触している第3裏面配線と、第4貫通電極と接続している第4裏面配線を、第1裏面配線と第2裏面配線と第3裏面配線と第4裏面配線と第2裏面電極が相互に絶縁分離されているという条件に従って形成する工程。
(1)第1トランジスタが形成されており、その第1トランジスタの一方の主電極である第1表面電極と、その第1トランジスタの第1ゲート電極が表面に形成されている第1区画半導体領域と、第2トランジスタが形成されており、その第2トランジスタの一方の主電極である第2表面電極と、その第2トランジスタの第2ゲート電極が表面に形成されている第2区画半導体領域とを備えている半導体基板を準備する工程。
(2)各々が、半導体基板の表面の一部から半導体基板の深さ方向に伸びているとともに、導電性部材で充填されており、第1区画半導体領域と第2区画半導体領域の双方から絶縁分離されている第1貫通電極と第2貫通電極と第3貫通電極と第4貫通電極を形成する工程。
(3)半導体基板の表面に、第1貫通電極と第1表面電極を接続する第1表面配線と、第2貫通電極と第1ゲート電極を接続する第2表面配線と、第3貫通電極と第2表面電極と接続する第3表面配線と、第4貫通電極と第2ゲート電極を接続する第4表面配線を形成する工程。
(4)表面に第3表面配線が形成されている範囲の半導体基板に、裏面から表面に至るまで伸びているトレンチを形成する工程。
(5)そのトレンチに誘電体を充填して誘電体トレンチを形成する工程。
(6)半導体基板を裏面から削り、第1貫通電極の下端面と、第2貫通電極の下端面と、第3貫通電極の下端面と、第4貫通電極の下端面と、誘電体トレンチの下端面を、同一平面の裏面内に配置する工程。
(7)その半導体基板の第1区画半導体領域の裏面に、第1トランジスタの他方の主電極である第1裏面電極を形成し、その半導体基板の第2区画半導体領域の裏面に第2トランジスタの他方の主電極である第2裏面電極を形成する工程。
(8)その半導体基板の裏面に、第1貫通電極と接続している第1裏面配線と、第2貫通電極と接続している第2裏面配線と、第3貫通電極と第1裏面電極を接続するとともに、誘電体トレンチの下端面と接触している第3裏面配線と、第4貫通電極と接続している第4裏面配線を、第1裏面配線と第2裏面配線と第3裏面配線と第4裏面配線と第2裏面電極が相互に絶縁分離されているという条件に従って形成する工程。
第1裏面配線は、第1表面電極用はんだベースとして用いることができる。第2裏面配線は、第1ゲート電極用はんだベースとして用いることができる。第3裏面配線は、第1裏面電極と第2表面電極に共通のはんだベースとして用いることができる。第4裏面配線は、第2ゲート電極用はんだベースとして用いることができる。
誘電体トレンチは、トレンチにBaTiO3等のペースト状の誘電体を充填して形成する。トレンチ内に充填された誘電体は、トレンチ内に充填された金属(貫通電極)と比較して体積が収縮し易い。本発明の製造方法によると、トレンチを誘電体で充填してから半導体基板を裏面から削る。各々の貫通電極と誘電体トレンチの裏面を同一平面内に配置した後に第3裏面配線を形成する。充填した誘電体が収縮しても、収縮後に裏面を削ることから、誘電体トレンチを確実に第3表面配線と第3裏面配線に接触させることができる。誘電体トレンチに、リンギングを防止するために必要な容量成分を安定的に持たせることができる。
誘電体トレンチは、トレンチにBaTiO3等のペースト状の誘電体を充填して形成する。トレンチ内に充填された誘電体は、トレンチ内に充填された金属(貫通電極)と比較して体積が収縮し易い。本発明の製造方法によると、トレンチを誘電体で充填してから半導体基板を裏面から削る。各々の貫通電極と誘電体トレンチの裏面を同一平面内に配置した後に第3裏面配線を形成する。充填した誘電体が収縮しても、収縮後に裏面を削ることから、誘電体トレンチを確実に第3表面配線と第3裏面配線に接触させることができる。誘電体トレンチに、リンギングを防止するために必要な容量成分を安定的に持たせることができる。
本発明によると、基板における半導体装置の実装面積を低減化することができる。
最初に、以下に説明する実施例の主要な特徴を列記する。
(第1特徴)ダイシング前のダイシングラインLで区画されている領域に、第1トランジスタ1aと第2トランジスタ1bが形成される。
(第2特徴)第1トランジスタ1aと第2トランジスタ1bが形成されている半導体基板3に貫通電極と表面配線と裏面配線を形成した後に、半導体基板3をダイシングラインLに沿ってダイシングする。
(第3特徴)第1貫通電極14と第2貫通電極24と第3貫通電極54と第4貫通電極34が、絶縁膜で覆われている。
(第4特徴)誘電体トレンチZTに充填されている誘電体が、BaTiO3である。
(第5特徴)ダイシング前のダイシングラインLで区画されている領域に、トランジスタ4aとダイオード4bが形成されている。
(第6特徴)トランジスタ4aとダイオード4bが形成されている半導体基板6に貫通電極と表面配線と裏面配線を形成した後に、半導体基板6をダイシングラインLに沿ってダイシングする。
(第7特徴)第5貫通電極74と第7貫通電極94が、絶縁膜で覆われている。
(第8特徴)半導体基板3,6の表面と裏面が樹脂2a,2c,5a,5bで封止されており、パッケージを形成している。
(第9特徴)半導体装置1,4は、半導体装置1,4に収容されている半導体基板3,6と同等程度の大きさの(ウェーハレベルの)チップスケールパッケージ(CSP)である。
(第1特徴)ダイシング前のダイシングラインLで区画されている領域に、第1トランジスタ1aと第2トランジスタ1bが形成される。
(第2特徴)第1トランジスタ1aと第2トランジスタ1bが形成されている半導体基板3に貫通電極と表面配線と裏面配線を形成した後に、半導体基板3をダイシングラインLに沿ってダイシングする。
(第3特徴)第1貫通電極14と第2貫通電極24と第3貫通電極54と第4貫通電極34が、絶縁膜で覆われている。
(第4特徴)誘電体トレンチZTに充填されている誘電体が、BaTiO3である。
(第5特徴)ダイシング前のダイシングラインLで区画されている領域に、トランジスタ4aとダイオード4bが形成されている。
(第6特徴)トランジスタ4aとダイオード4bが形成されている半導体基板6に貫通電極と表面配線と裏面配線を形成した後に、半導体基板6をダイシングラインLに沿ってダイシングする。
(第7特徴)第5貫通電極74と第7貫通電極94が、絶縁膜で覆われている。
(第8特徴)半導体基板3,6の表面と裏面が樹脂2a,2c,5a,5bで封止されており、パッケージを形成している。
(第9特徴)半導体装置1,4は、半導体装置1,4に収容されている半導体基板3,6と同等程度の大きさの(ウェーハレベルの)チップスケールパッケージ(CSP)である。
(第1実施例)
本発明を具現化した半導体装置の第1実施例を、図1から図19を参照して説明する。本実施例は、本発明を利用して、半導体基板の表裏両面に電極が形成されている2個のMOSFETを1枚の半導体基板に形成したものである。本実施例の半導体装置1の特徴は、図4に示すように、第1トランジスタ1aの第1ドレイン電極D1と第2トランジスタ1bの第2ソース電極S2が配線で接続された状態で、半導体基板3の大きさと同等程度のフェースアップ型のチップスケールパッケージ(CSP)となっていることである。
図1は、半導体装置1の要部断面図である。図2は、半導体装置1を上面視した図である。図3は、半導体装置1の下面を上方から透視した図である。なお、図3に示している各部分は、上方から透視した状態では実際には見えないので全て外形が破線によって記載されるべきものであるが、図を見易くするために一部を実線で記載している。実線と破線の区別は、下面視した状態に合わせている。図4は、半導体装置1に収容されている半導体素子の回路構成を示している。図5から図19は、半導体装置1の製造方法を説明するための図である。
本発明を具現化した半導体装置の第1実施例を、図1から図19を参照して説明する。本実施例は、本発明を利用して、半導体基板の表裏両面に電極が形成されている2個のMOSFETを1枚の半導体基板に形成したものである。本実施例の半導体装置1の特徴は、図4に示すように、第1トランジスタ1aの第1ドレイン電極D1と第2トランジスタ1bの第2ソース電極S2が配線で接続された状態で、半導体基板3の大きさと同等程度のフェースアップ型のチップスケールパッケージ(CSP)となっていることである。
図1は、半導体装置1の要部断面図である。図2は、半導体装置1を上面視した図である。図3は、半導体装置1の下面を上方から透視した図である。なお、図3に示している各部分は、上方から透視した状態では実際には見えないので全て外形が破線によって記載されるべきものであるが、図を見易くするために一部を実線で記載している。実線と破線の区別は、下面視した状態に合わせている。図4は、半導体装置1に収容されている半導体素子の回路構成を示している。図5から図19は、半導体装置1の製造方法を説明するための図である。
半導体装置1の構成を、図1から図3を参照して説明する。
図1に示すように、半導体装置1は、半導体基板3を備えている。半導体基板3は、第1第1区画半導体領域3aと、その第1区画半導体領域3aと絶縁分離されている第2区画半導体領域3bを備えている。第1区画半導体領域3aは、図2と図3に示すように、第1絶縁トレンチ枠Z1に取り囲まれて周囲の半導体基板3から絶縁分離されている。第2区画半導体領域3bは、図2と図3に示すように、第2絶縁トレンチ枠Z2に取り囲まれて周囲の半導体基板3から絶縁分離されている。第1絶縁トレンチ枠Z1と第2絶縁トレンチ枠Z2の間の半導体基板3には、誘電体(BaTiO3)で充填されている誘電体トレンチZTが形成されている。誘電体トレンチZTについては、詳細を後述する。
図1に示すように、半導体装置1は、半導体基板3を備えている。半導体基板3は、第1第1区画半導体領域3aと、その第1区画半導体領域3aと絶縁分離されている第2区画半導体領域3bを備えている。第1区画半導体領域3aは、図2と図3に示すように、第1絶縁トレンチ枠Z1に取り囲まれて周囲の半導体基板3から絶縁分離されている。第2区画半導体領域3bは、図2と図3に示すように、第2絶縁トレンチ枠Z2に取り囲まれて周囲の半導体基板3から絶縁分離されている。第1絶縁トレンチ枠Z1と第2絶縁トレンチ枠Z2の間の半導体基板3には、誘電体(BaTiO3)で充填されている誘電体トレンチZTが形成されている。誘電体トレンチZTについては、詳細を後述する。
図1から図3に示すように、第1区画半導体領域3aには、第1トランジスタ1aが形成されている。第1トランジスタ1aはMOSFETである。第1区画半導体領域3aの表面に、第1トランジスタ1aの一方の主電極である第1ソース電極S1が形成されている。また、第1区画半導体領域3aの表面に、第1トランジスタ1aの第1ゲート電極G1が形成されている。第1区画半導体領域3aの裏面に、第1トランジスタ1aの他方の主電極である第1ドレイン電極D1が形成されている。
第2区画半導体領域3bには、第2トランジスタ1bが形成されている。第2トランジスタ1bはMOSFETである。第2区画半導体領域3bの表面に、第2トランジスタ1bの一方の主電極である第2ソース電極S2が形成されている。また、第2区画半導体領域3bの表面に、第2トランジスタ1bの第2ゲート電極G2が形成されている。第2区画半導体領域3bの裏面に、第2トランジスタ1bの他方の主電極である第2ドレイン電極D2が形成されている。
半導体基板3の表面には絶縁膜ZSが形成されている。絶縁膜ZSは、第1ソース電極S1と第1ゲート電極G1と第2ソース電極S2と第2ゲート電極G2が露出するようにパターンニングされている。
なお、第1区画半導体領域3a内に形成されている第1トランジスタ1aの各半導体領域の構成と、第2区画半導体領域3b内に形成されている第2トランジスタ1bの各半導体領域の構成は、公知の構成であるので説明を省略する。
第2区画半導体領域3bには、第2トランジスタ1bが形成されている。第2トランジスタ1bはMOSFETである。第2区画半導体領域3bの表面に、第2トランジスタ1bの一方の主電極である第2ソース電極S2が形成されている。また、第2区画半導体領域3bの表面に、第2トランジスタ1bの第2ゲート電極G2が形成されている。第2区画半導体領域3bの裏面に、第2トランジスタ1bの他方の主電極である第2ドレイン電極D2が形成されている。
半導体基板3の表面には絶縁膜ZSが形成されている。絶縁膜ZSは、第1ソース電極S1と第1ゲート電極G1と第2ソース電極S2と第2ゲート電極G2が露出するようにパターンニングされている。
なお、第1区画半導体領域3a内に形成されている第1トランジスタ1aの各半導体領域の構成と、第2区画半導体領域3b内に形成されている第2トランジスタ1bの各半導体領域の構成は、公知の構成であるので説明を省略する。
また、図1と図3に示すように、半導体装置1の裏面側には、第1ソース電極用はんだベース12(第1裏面配線ともいう)が形成されている。第1ソース電極用はんだベース12は、絶縁膜Z10を介して第1ドレイン電極D1の裏面に形成されている。半導体装置1の裏面側には、第1ゲート電極用はんだベース22(第2裏面配線ともいう)が形成されている。第1ゲート電極用はんだベース22は、絶縁膜Z20を介して第1ドレイン電極D1の裏面に形成されている。半導体装置1の裏面側には、第2ゲート電極用はんだベース32(第4裏面配線ともいう)が形成されている。第2ゲート電極用はんだベース32は、絶縁膜Z30を介して第2ドレイン電極D2の裏面に形成されている。
また、第1ドレイン電極D1の裏面に第1ドレイン電極D1と接する第1ドレイン電極用はんだベース52(第3裏面配線ともいう)が形成されている。第2ドレイン電極D2の裏面に第2ドレイン電極D2と接する第2ドレイン電極用はんだベース62が形成されている。
第1ソース電極用はんだベース12と第1ゲート電極用はんだベース22と第2ゲート電極用はんだベース32と第1ドレイン電極用はんだベース52と第2ドレイン電極用はんだベース62は、相互に絶縁分離されている。
また、第1ドレイン電極D1の裏面に第1ドレイン電極D1と接する第1ドレイン電極用はんだベース52(第3裏面配線ともいう)が形成されている。第2ドレイン電極D2の裏面に第2ドレイン電極D2と接する第2ドレイン電極用はんだベース62が形成されている。
第1ソース電極用はんだベース12と第1ゲート電極用はんだベース22と第2ゲート電極用はんだベース32と第1ドレイン電極用はんだベース52と第2ドレイン電極用はんだベース62は、相互に絶縁分離されている。
半導体装置1は、半導体装置1の内部に第1配線10と第2配線20と第3配線50と第4配線30を備えている。
第1配線10は、第1表面配線16と第1貫通電極14を備えている。第1表面配線16が、半導体基板3の表面に形成されている第1ソース電極S1と第1貫通電極14を接続している。第1貫通電極14は、半導体基板3の厚み方向に伸びている。第1貫通電極14と第1ソース電極用はんだベース12が接続している。第1ソース電極用はんだベース12の裏面に接する第1ソース電極用ポスト電極PS1が形成されている(本実施例の第1ソース電極用はんだベース12と第1ソース電極用ポスト電極PS1の両者を併せて第1表面電極用はんだベースといってもよい)。
第1配線10は、第1表面配線16と第1貫通電極14を備えている。第1表面配線16が、半導体基板3の表面に形成されている第1ソース電極S1と第1貫通電極14を接続している。第1貫通電極14は、半導体基板3の厚み方向に伸びている。第1貫通電極14と第1ソース電極用はんだベース12が接続している。第1ソース電極用はんだベース12の裏面に接する第1ソース電極用ポスト電極PS1が形成されている(本実施例の第1ソース電極用はんだベース12と第1ソース電極用ポスト電極PS1の両者を併せて第1表面電極用はんだベースといってもよい)。
第2配線20は、第2表面配線26と第2貫通電極24を備えている。第2表面配線26が、半導体基板3の表面に形成されている第1ゲート電極G1と第2貫通電極24を接続している。第2貫通電極24は、半導体基板3の厚み方向に伸びている。第2貫通電極24と第1ゲート電極用はんだベース22が接続している。第1ゲート電極用はんだベース22の裏面に接する第1ゲート電極用ポスト電極PG1が形成されている(本実施例の第1ゲート電極用はんだベース22と第1ゲート電極用ポスト電極PG1の両者を併せて第1ゲート電極用はんだベースといってもよい)。
第3配線50は、第3表面配線56と第3貫通電極54を備えている。第3表面配線56が、半導体基板3の表面に形成されている第2ソース電極S2と第3貫通電極54を接続している。第3貫通電極54は、半導体基板3の厚み方向に伸びている。第3貫通電極54と第1ドレイン電極用はんだベース52が接続している。したがって、第1ドレイン電極用はんだベース52は、第1ドレイン電極D1と第2ソース電極S2のはんだベースとなっている。第1ドレイン電極用はんだベース52の裏面に接する第1ドレイン電極用ポスト電極PD1が形成されている。
第4配線30は、第4表面配線36と第4貫通電極34を備えている。第4表面配線26が、半導体基板3の表面に形成されている第2ゲート電極G2と第4貫通電極34を接続している。第4貫通電極34は、半導体基板3の厚み方向に伸びている。第4貫通電極34と第2ゲート電極用はんだベース32が接続している。第2ゲート電極用はんだベース32の裏面に接する第2ゲート電極用ポスト電極PG2が形成されている(本実施例の第2ゲート電極用はんだベース32と第2ゲート電極用ポスト電極PG2の両者を併せて第2ゲート電極用はんだベースといってもよい)。
第2ドレイン電極用はんだベース52の裏面に接する第2ドレイン電極用ポスト電極PD2が形成されている。なお、図3に示すように、本実施例では、第2ドレイン電極用ポスト電極PD2が、第1ソース電極用ポスト電極PS1と同じ形状の部分と、第1ドレイン電極用ポスト電極PD1と同じ形状の部分に分割されて形成されているが、第2ドレイン電極用ポスト電極PD2は分割されていなくてもよい。
第1貫通電極14と第2貫通電極24と第3貫通電極54と第4貫通電極34は、第1絶縁トレンチ枠Z1と第2絶縁トレンチ枠Z2の外側に形成されている。
第2ドレイン電極用はんだベース52の裏面に接する第2ドレイン電極用ポスト電極PD2が形成されている。なお、図3に示すように、本実施例では、第2ドレイン電極用ポスト電極PD2が、第1ソース電極用ポスト電極PS1と同じ形状の部分と、第1ドレイン電極用ポスト電極PD1と同じ形状の部分に分割されて形成されているが、第2ドレイン電極用ポスト電極PD2は分割されていなくてもよい。
第1貫通電極14と第2貫通電極24と第3貫通電極54と第4貫通電極34は、第1絶縁トレンチ枠Z1と第2絶縁トレンチ枠Z2の外側に形成されている。
第1ドレイン電極用はんだベース52と誘電体トレンチZTの下端面が接触している。また、第3表面配線56と誘電体トレンチZTの上端面が接触している。誘電体トレンチZTは、その上端面と下端面が、第3表面配線56と第1ドレイン電極用はんだベース52(第3配線50と接続している)で挟まれている。誘電体トレンチZTの容量成分が、第3配線50と並列に接続されている。
半導体基板3は、その表面が樹脂2aで封止されている。半導体基板3は、その裏面のうちのポスト電極が形成されていない範囲に樹脂2cが充填されており、裏面が樹脂2cで封止されている。樹脂2cから、各々のポスト電極が露出している。各々のポスト電極を、基板2とはんだ付けすることができる。
半導体基板3は、その表面が樹脂2aで封止されている。半導体基板3は、その裏面のうちのポスト電極が形成されていない範囲に樹脂2cが充填されており、裏面が樹脂2cで封止されている。樹脂2cから、各々のポスト電極が露出している。各々のポスト電極を、基板2とはんだ付けすることができる。
これにより、図4に示すように、パッケージ内で配線により第1トランジスタ1aの第1ドレイン電極D1と第2トランジスタ1bの第2ソース電極S2が電気的に接続されている半導体装置1が形成される。第1ゲート電極G1と、第1ソース電極S1と、第2ゲート電極G2と、第1ドレイン電極D1と第2ソース電極S2の接続点と、第2ドレイン電極D2の各々が電気的に接続されている5個のはんだベースを、半導体基板3の裏面側に形成することができる。各々のはんだベースに接続するポスト電極を形成することができる。
図5〜図19を参照して半導体装置1の製造方法を説明する。
図5に示すように、半導体装置1を製造するために、半導体基板3を準備する。半導体基板3には、第1絶縁トレンチ枠Z1(図2と図3参照)で取り囲まれている第1区画半導体領域3aが形成されている。また、半導体基板3には、第2絶縁トレンチ枠Z2(図2と図3参照)で取り囲まれている第2区画半導体領域3bが形成されている。なお、本実施例では、この時点では、第1絶縁トレンチ枠Z1と第2絶縁トレンチ枠Z2が、半導体基板3の裏面に至るまでは伸びていない。しかしながら、第1絶縁トレンチ枠Z1と第2絶縁トレンチ枠Z2は、半導体基板3の表面と裏面を貫通していてもよい。
第1区画半導体領域3aには、第1トランジスタ1aが形成されている。第1区画半導体領域3aの表面には、第1トランジスタ1aの第1ソース電極S1と第1ゲート電極G1が形成されている。第2区画半導体領域3bには、第2トランジスタ1bが形成されている。第2区画半導体領域3bの表面には、第2トランジスタ1bの第2ソース電極S2と第2ゲート電極G2が形成されている。
図5に示すように、半導体装置1を製造するために、半導体基板3を準備する。半導体基板3には、第1絶縁トレンチ枠Z1(図2と図3参照)で取り囲まれている第1区画半導体領域3aが形成されている。また、半導体基板3には、第2絶縁トレンチ枠Z2(図2と図3参照)で取り囲まれている第2区画半導体領域3bが形成されている。なお、本実施例では、この時点では、第1絶縁トレンチ枠Z1と第2絶縁トレンチ枠Z2が、半導体基板3の裏面に至るまでは伸びていない。しかしながら、第1絶縁トレンチ枠Z1と第2絶縁トレンチ枠Z2は、半導体基板3の表面と裏面を貫通していてもよい。
第1区画半導体領域3aには、第1トランジスタ1aが形成されている。第1区画半導体領域3aの表面には、第1トランジスタ1aの第1ソース電極S1と第1ゲート電極G1が形成されている。第2区画半導体領域3bには、第2トランジスタ1bが形成されている。第2区画半導体領域3bの表面には、第2トランジスタ1bの第2ソース電極S2と第2ゲート電極G2が形成されている。
次に、図6と図7に示すように、半導体基板3に貫通電極用の複数個の貫通孔を形成する。図7は、図6の半導体基板3を上面視した図である。
第1絶縁トレンチ枠Z1の外側の半導体基板3のうち、図6と図7に示す左側の領域に、第1貫通電極14用の貫通孔を形成する。この貫通孔の長手方向(図7に示す上下方向)の長さは、上面視して第1絶縁トレンチ枠Z1内の半導体基板3の一辺の長さと同程度に長い。また、第1絶縁トレンチ枠Z1の外側の半導体基板3のうち、図7に示す上側の領域に、第2貫通電極24用の貫通孔を形成する。この貫通孔の長手方向(図7に示す左右方向)の長さは、上面視して第1絶縁トレンチ枠Z1内の半導体基板3の一辺の長さよりも短い。また、第1絶縁トレンチ枠Z1と第2絶縁トレンチ枠Z2の間の半導体基板3のうち、第1絶縁トレンチ枠Z1寄りに、第3貫通電極54用の貫通孔を形成する。この貫通孔の長手方向(図7に示す上下方向)の長さは、上面視して第1絶縁トレンチ枠Z1内の半導体基板3の一辺の長さと同程度に長い。また、第2絶縁トレンチ枠Z2の外側の半導体基板3のうち、図7に示す上側の領域に、第4貫通電極34用の貫通孔を形成する。この貫通孔の長手方向(図7に示す左右方向)の長さは、上面視して第2絶縁トレンチ枠Z2内の半導体基板3の一辺の長さよりも短い。
各々の貫通孔をCu等の導電性部材で充填する。これにより、第1区画半導体領域3aと第2区画半導体領域3bの双方から絶縁分離されている第1貫通電極14と第2貫通電極24と第3貫通電極54と第4貫通電極34が形成される。
なお、本実施例では、この時点で、各貫通電極が半導体基板3の裏面に至るまでは伸びていない。しかしながら、この時点で、各貫通電極が半導体基板3の表面と裏面を貫通していてもよい。
第1絶縁トレンチ枠Z1の外側の半導体基板3のうち、図6と図7に示す左側の領域に、第1貫通電極14用の貫通孔を形成する。この貫通孔の長手方向(図7に示す上下方向)の長さは、上面視して第1絶縁トレンチ枠Z1内の半導体基板3の一辺の長さと同程度に長い。また、第1絶縁トレンチ枠Z1の外側の半導体基板3のうち、図7に示す上側の領域に、第2貫通電極24用の貫通孔を形成する。この貫通孔の長手方向(図7に示す左右方向)の長さは、上面視して第1絶縁トレンチ枠Z1内の半導体基板3の一辺の長さよりも短い。また、第1絶縁トレンチ枠Z1と第2絶縁トレンチ枠Z2の間の半導体基板3のうち、第1絶縁トレンチ枠Z1寄りに、第3貫通電極54用の貫通孔を形成する。この貫通孔の長手方向(図7に示す上下方向)の長さは、上面視して第1絶縁トレンチ枠Z1内の半導体基板3の一辺の長さと同程度に長い。また、第2絶縁トレンチ枠Z2の外側の半導体基板3のうち、図7に示す上側の領域に、第4貫通電極34用の貫通孔を形成する。この貫通孔の長手方向(図7に示す左右方向)の長さは、上面視して第2絶縁トレンチ枠Z2内の半導体基板3の一辺の長さよりも短い。
各々の貫通孔をCu等の導電性部材で充填する。これにより、第1区画半導体領域3aと第2区画半導体領域3bの双方から絶縁分離されている第1貫通電極14と第2貫通電極24と第3貫通電極54と第4貫通電極34が形成される。
なお、本実施例では、この時点で、各貫通電極が半導体基板3の裏面に至るまでは伸びていない。しかしながら、この時点で、各貫通電極が半導体基板3の表面と裏面を貫通していてもよい。
次に、図8に示すように、半導体基板3の表面に絶縁膜ZSを形成する。絶縁膜ZSは、第1ソース電極S1と第1ゲート電極G1と第2ソース電極S2と第2ゲート電極G2が露出するようにパターニングする。
次に、図8と図9に示すように、第1貫通電極14と第1ソース電極S1を接続する第1表面配線16を、Cu等の導電性部材を用いて形成する。また、第2貫通電極24と第1ゲート電極G1を接続する第2表面配線26を、Cu等の導電性部材を用いて形成する。また、第3貫通電極54と第2ソース電極S2を接続する第3表面配線56を、Cu等の導電性部材を用いて形成する。また、第4貫通電極34と第2ゲート電極G2を接続する第4表面配線36を、Cu等の導電性部材を用いて形成する。
次に、図8と図9に示すように、第1貫通電極14と第1ソース電極S1を接続する第1表面配線16を、Cu等の導電性部材を用いて形成する。また、第2貫通電極24と第1ゲート電極G1を接続する第2表面配線26を、Cu等の導電性部材を用いて形成する。また、第3貫通電極54と第2ソース電極S2を接続する第3表面配線56を、Cu等の導電性部材を用いて形成する。また、第4貫通電極34と第2ゲート電極G2を接続する第4表面配線36を、Cu等の導電性部材を用いて形成する。
次に、図10に示すように、半導体基板3の裏面から、トレンチTを形成する。トレンチTは、第1区画半導体領域3aと第2区画半導体領域3bの間(第1絶縁トレンチ枠Z1と第2絶縁トレンチ枠Z2の間)の範囲であるとともに、表面に第3表面配線56が形成されている範囲の半導体基板3に形成する。トレンチTは、半導体基板3の表面(すなわち、第3表面配線56)に達するまで形成する。また、トレンチTの長手方向の長さは、上面視すると第1絶縁トレンチ枠Z1内の半導体基板3や第2トレンチ枠Z2内の半導体基板3の一辺の長さと同程度に長い(図1参照)。
次に、図11に示すように、トレンチTにペースト状の誘電体を充填し、誘電体トレンチZTを形成する。充填する誘電体として、BaTiO3を用いることが好ましい。
次に、図12に示すように、半導体基板3を裏面から削る。第1貫通電極14の下端面と、第2貫通電極24の下端面と、第3貫通電極54の下端面と、第4貫通電極34の下端面と、誘電体トレンチZTの下端面が同一平面の裏面内に配置される。
次に、図11に示すように、トレンチTにペースト状の誘電体を充填し、誘電体トレンチZTを形成する。充填する誘電体として、BaTiO3を用いることが好ましい。
次に、図12に示すように、半導体基板3を裏面から削る。第1貫通電極14の下端面と、第2貫通電極24の下端面と、第3貫通電極54の下端面と、第4貫通電極34の下端面と、誘電体トレンチZTの下端面が同一平面の裏面内に配置される。
次に、図13に示すように、半導体基板3の表面を樹脂2aで固定する。
次に、図14に示すように、第1絶縁トレンチ枠Z1に取り囲まれている第1区画半導体領域3aの裏面に、第1ドレイン電極D1を形成する。また、第2絶縁トレンチ枠Z2に取り囲まれている第2区画半導体領域3bの裏面に、第2ドレイン電極D2を形成する。そして、図14と図15に示すように、第1ソース電極用はんだベース12(併せて図3参照)を形成する範囲に、第1ソース電極用はんだベース12と第1ドレイン電極D1を絶縁分離するための絶縁膜Z10を形成する。また、半導体基板3の裏面のうち、第1ゲート電極用はんだベース22(併せて図3参照)を形成する範囲に、第1ゲート電極用はんだベース22と第1ドレイン電極D1を絶縁分離するための絶縁膜Z20を形成する。また、半導体基板3の裏面のうち、第2ゲート電極用はんだベース32(併せて図3参照)を形成する範囲に、第2ゲート電極用はんだベース32と第2ドレイン電極D2を絶縁分離するための絶縁膜Z30を形成する。
次に、図14に示すように、第1絶縁トレンチ枠Z1に取り囲まれている第1区画半導体領域3aの裏面に、第1ドレイン電極D1を形成する。また、第2絶縁トレンチ枠Z2に取り囲まれている第2区画半導体領域3bの裏面に、第2ドレイン電極D2を形成する。そして、図14と図15に示すように、第1ソース電極用はんだベース12(併せて図3参照)を形成する範囲に、第1ソース電極用はんだベース12と第1ドレイン電極D1を絶縁分離するための絶縁膜Z10を形成する。また、半導体基板3の裏面のうち、第1ゲート電極用はんだベース22(併せて図3参照)を形成する範囲に、第1ゲート電極用はんだベース22と第1ドレイン電極D1を絶縁分離するための絶縁膜Z20を形成する。また、半導体基板3の裏面のうち、第2ゲート電極用はんだベース32(併せて図3参照)を形成する範囲に、第2ゲート電極用はんだベース32と第2ドレイン電極D2を絶縁分離するための絶縁膜Z30を形成する。
次に、図16に示すように、絶縁膜Z10の裏面に、Cu等の導電性部材を用いて第1ソース電極用はんだベース12(第1裏面配線ともいう)を形成して第1貫通電極14と接続する。また、絶縁膜Z20の裏面に、Cu等の導電性部材を用いて第1ゲート電極用はんだベース22(第2裏面配線ともいう)を形成して第2貫通電極24と接続する。また、第1ドレイン電極D1の裏面に、Cu等の導電性部材を用いて第1ドレイン電極用はんだベース52(第3裏面配線ともいう)を形成して第3貫通電極54と接続する。なお、第3貫通電極54と接続する第1ドレイン電極用はんだベース52は、誘電体トレンチZTの下端面と接するように、誘電体トレンチZTの下方まで伸ばすとともに、第2ドレイン電極D2とは接しないように形成する。また、絶縁膜Z30の裏面に、Cu等の導電性部材を用いて第2ゲート電極用はんだベース32(第4裏面配線ともいう)を形成して第4貫通電極34と接続する。また、第2ドレイン電極D2の裏面に、Cu等の導電性部材を用いて第2ドレイン電極用はんだベース62を形成する。
次に、図17に示すように、半導体基板3の裏面のうち、ポスト電極(第1ゲート電極用ポスト電極PG1と第1ソース電極用ポスト電極PS1と第1ドレイン電極用ポスト電極PD1と第2ゲート電極用ポスト電極PG2と第2ドレイン電極用ポスト電極PD2)を形成する範囲以外を樹脂2cで固める。
次に、図18に示すように、ポスト電極を形成する範囲に導電性部材を充填する。
次に、図19に示すように、樹脂2cとポスト電極の裏面を研磨する。
各々のポスト電極に、はんだの端子(図示省略のはんだボール等)を形成する。
次に、半導体基板3をダイシングラインL(図1参照)でダイシングする。
次に、図18に示すように、ポスト電極を形成する範囲に導電性部材を充填する。
次に、図19に示すように、樹脂2cとポスト電極の裏面を研磨する。
各々のポスト電極に、はんだの端子(図示省略のはんだボール等)を形成する。
次に、半導体基板3をダイシングラインL(図1参照)でダイシングする。
本実施例の半導体装置1によると、各々の配線と各々のはんだベースを半導体基板3の広がりの範囲内に形成することができる。これにより、第1トランジスタ1aの第1ドレイン電極D1と第2トランジスタ1bの第2ソース電極S2が電気的に接続されている回路構成の半導体装置1を、半導体基板3と同等程度の大きさで形成することができる。第1トランジスタ1aが形成されている半導体装置のCSPと、第2トランジスタ1bが形成されている半導体装置のCSPを準備し、各々のCSPを基板に実装する場合と比較すると、基板における実装面積を低減化することができる。
また、本実施例の半導体装置1は、半導体基板3の裏面側が基板2と接続するフェースアップ型であり、裏面に大きく広がっている第1ドレイン電極D1と第2ドレイン電極D2には、各々の広い範囲に接している第1ドレイン電極用はんだベース52と第2ドレイン電極用はんだベース62を形成することができる。各々のドレイン電極D1,D2と各々のはんだベース52,62を介して半導体装置1が動作時に発した熱を効果的に基板側に放熱することができる。
また、本実施例の半導体装置1は、第1貫通電極14と第2貫通電極24と第3貫通電極54と第4貫通電極34を第1絶縁トレンチ枠Z1と第2絶縁トレンチ枠Z2の外側に形成している。絶縁トレンチ枠の内側に形成されている第1トランジスタ1aと第2トランジスタ1bが、貫通電極14,24,54,34の電位の影響を受けない。安定した性能の半導体装置1を得られる。
また、本実施例の半導体装置1は、第1ドレイン電極用はんだベース52と第3表面配線56と接している誘電体トレンチZTを備えている。誘電体トレンチZTによる容量成分を、第3配線50と並列に接続している。第3配線50が他の配線と比較して長いことに起因するリンギング現象を抑制することができる。
また、本実施例では、誘電体トレンチZTを形成する際に、トレンチTを誘電体で充填してから半導体基板3を裏面から削る。各々の貫通電極と誘電体トレンチZTの裏面を略同一平面内に配置した後に第1ドレイン電極用はんだベース52を形成する。充填した誘電体が収縮しても、収縮後に裏面を削ることから、誘電体トレンチZTを確実に第3表面配線56と第1ドレイン電極用はんだベース52に接触させることができる。誘電体トレンチZTに、リンギングを防止するために必要な容量成分を安定的に持たせることができる。
また、本実施例の半導体装置1は、半導体基板3の裏面側が基板2と接続するフェースアップ型であり、裏面に大きく広がっている第1ドレイン電極D1と第2ドレイン電極D2には、各々の広い範囲に接している第1ドレイン電極用はんだベース52と第2ドレイン電極用はんだベース62を形成することができる。各々のドレイン電極D1,D2と各々のはんだベース52,62を介して半導体装置1が動作時に発した熱を効果的に基板側に放熱することができる。
また、本実施例の半導体装置1は、第1貫通電極14と第2貫通電極24と第3貫通電極54と第4貫通電極34を第1絶縁トレンチ枠Z1と第2絶縁トレンチ枠Z2の外側に形成している。絶縁トレンチ枠の内側に形成されている第1トランジスタ1aと第2トランジスタ1bが、貫通電極14,24,54,34の電位の影響を受けない。安定した性能の半導体装置1を得られる。
また、本実施例の半導体装置1は、第1ドレイン電極用はんだベース52と第3表面配線56と接している誘電体トレンチZTを備えている。誘電体トレンチZTによる容量成分を、第3配線50と並列に接続している。第3配線50が他の配線と比較して長いことに起因するリンギング現象を抑制することができる。
また、本実施例では、誘電体トレンチZTを形成する際に、トレンチTを誘電体で充填してから半導体基板3を裏面から削る。各々の貫通電極と誘電体トレンチZTの裏面を略同一平面内に配置した後に第1ドレイン電極用はんだベース52を形成する。充填した誘電体が収縮しても、収縮後に裏面を削ることから、誘電体トレンチZTを確実に第3表面配線56と第1ドレイン電極用はんだベース52に接触させることができる。誘電体トレンチZTに、リンギングを防止するために必要な容量成分を安定的に持たせることができる。
なお、本実施例では、第1区画半導体領域3aが第1絶縁トレンチ枠Z1で取り囲まれているとともに、第2区画半導体領域3bが第2絶縁トレンチ枠Z2で取り囲まれている場合について説明した。そして、各々の貫通電極14,24,34,54が、第1絶縁トレンチ枠Z1と第2絶縁トレンチ枠Z2の外側に形成されている場合について説明した。しかしながら、本発明では、貫通電極14,24,34,54が、第1区画半導体領域3aと第2区画半導体領域3bと絶縁分離されていればよい。例えば、各々の貫通電極が、絶縁膜に囲まれている状態で半導体基板3内に形成されていてもよい。この場合には、貫通電極用の貫通孔を形成した後に、熱酸化して貫通孔内に熱酸化膜を形成すればよい。
また、本実施例では、半導体基板3に2個のトランジスタが形成されている場合について説明したが、半導体基板に3個以上のトランジスタが形成されていてもよい。この場合にも、トランジスタの表面側の電極やトランジスタの電極間同士の接続点等が、配線を用いて半導体基板の裏面側(基板に実装する側)に引き出されている。なお、回路構成によっては、電極間を接続しているが、はんだベースとは接続していない配線が存在していてもよい。
また、本実施例では、第1トランジスタ1aと第2トランジスタ1bがMOSFETである場合について説明したが、本発明のトランジスタは、半導体基板3の表面と裏面の双方に電極が形成されていればよい。例えば、IGBTによって構成することもできる。
また、本実施例では、半導体基板3に2個のトランジスタが形成されている場合について説明したが、半導体基板に3個以上のトランジスタが形成されていてもよい。この場合にも、トランジスタの表面側の電極やトランジスタの電極間同士の接続点等が、配線を用いて半導体基板の裏面側(基板に実装する側)に引き出されている。なお、回路構成によっては、電極間を接続しているが、はんだベースとは接続していない配線が存在していてもよい。
また、本実施例では、第1トランジスタ1aと第2トランジスタ1bがMOSFETである場合について説明したが、本発明のトランジスタは、半導体基板3の表面と裏面の双方に電極が形成されていればよい。例えば、IGBTによって構成することもできる。
(第2実施例)
次に、本発明を具現化した半導体装置の第2実施例を、図20から図23を参照して説明する。本実施例は、本発明を利用して半導体基板の表裏両面に電極が形成されているIGBTと、半導体基板の表裏両面に電極が形成されているダイオードを1枚の半導体基板に形成したものである。本実施例の半導体装置4の特徴は、図23に示すように、トランジスタ4aのエミッタ電極E3と、ダイオード4bのアノード電極Aが配線で接続されているとともに、トランジスタ4aのコレクタ電極C3と、ダイオード4bのカソード電極Kが配線で接続された状態で、半導体基板と同等程度のフェースアップ型のチップスケールパッケージ(CSP)となっていることである。
図20は、半導体装置4の要部断面図である。図21は、半導体装置4を上面視した図である。図22は、半導体装置4の下面を上方から透視した図である。なお、図22に示している各部分は、上方から透視した状態では実際には見えないものであり、それらの外形は全て破線で記載するべきであるが、図を見易くするために一部を実線で記載している。実線と破線の区別は、下面視した状態に合わせている。図23は、半導体装置4に収容されている半導体素子の回路構成を示している。
次に、本発明を具現化した半導体装置の第2実施例を、図20から図23を参照して説明する。本実施例は、本発明を利用して半導体基板の表裏両面に電極が形成されているIGBTと、半導体基板の表裏両面に電極が形成されているダイオードを1枚の半導体基板に形成したものである。本実施例の半導体装置4の特徴は、図23に示すように、トランジスタ4aのエミッタ電極E3と、ダイオード4bのアノード電極Aが配線で接続されているとともに、トランジスタ4aのコレクタ電極C3と、ダイオード4bのカソード電極Kが配線で接続された状態で、半導体基板と同等程度のフェースアップ型のチップスケールパッケージ(CSP)となっていることである。
図20は、半導体装置4の要部断面図である。図21は、半導体装置4を上面視した図である。図22は、半導体装置4の下面を上方から透視した図である。なお、図22に示している各部分は、上方から透視した状態では実際には見えないものであり、それらの外形は全て破線で記載するべきであるが、図を見易くするために一部を実線で記載している。実線と破線の区別は、下面視した状態に合わせている。図23は、半導体装置4に収容されている半導体素子の回路構成を示している。
半導体装置4の構成を、図20から図23を参照して説明する。
図20に示すように、半導体装置4は、半導体基板6を備えている。半導体基板6は、第3区画半導体領域6aと、その第3区画半導体領域6aと絶縁分離されている第4区画半導体領域6bを備えている。第3区画半導体領域6aは、図21と図22に示すように、第3絶縁トレンチ枠Z3に取り囲まれて周囲の半導体基板6から絶縁分離されている。第4区画半導体領域6bは、図21と図22に示すように、第4絶縁トレンチ枠Z4に取り囲まれて周囲の半導体基板3から絶縁分離されている。
図20に示すように、半導体装置4は、半導体基板6を備えている。半導体基板6は、第3区画半導体領域6aと、その第3区画半導体領域6aと絶縁分離されている第4区画半導体領域6bを備えている。第3区画半導体領域6aは、図21と図22に示すように、第3絶縁トレンチ枠Z3に取り囲まれて周囲の半導体基板6から絶縁分離されている。第4区画半導体領域6bは、図21と図22に示すように、第4絶縁トレンチ枠Z4に取り囲まれて周囲の半導体基板3から絶縁分離されている。
第3区画半導体領域6aには、トランジスタ4aが形成されている。トランジスタ4aはIGBTである。第3区画半導体領域6aの表面に、トランジスタ4aの一方の主電極であるエミッタ電極E3が形成されている。また、第3区画半導体領域6aの表面に、トランジスタ4aのゲート電極G3が形成されている。
また、第4区画半導体領域6bには、ダイオード4bが形成されている。第4区画半導体領域6bの表面に、ダイオード4bの一方の主電極であるアノード電極Aが形成されている。
また、第3区画半導体領域6aの裏面から第4区画半導体領域6bの裏面に亘って裏面電極80が形成されている。裏面電極80は、トランジスタ4aのコレクタ電極C3として機能するとともに、ダイオード4bのカソード電極Kとして機能する。
半導体基板6の表面には絶縁膜ZSが形成されている。絶縁膜ZSは、ゲート電極G3とエミッタ電極E3とアノード電極Aが露出するようにパターンニングされている。
なお、第3区画半導体領域6a内に形成されているトランジスタ4aの各半導体領域の構成と、第4区画半導体領域6b内に形成されているダイオード4bの各半導体領域の構成は、公知の構成であるので説明を省略する。
また、第4区画半導体領域6bには、ダイオード4bが形成されている。第4区画半導体領域6bの表面に、ダイオード4bの一方の主電極であるアノード電極Aが形成されている。
また、第3区画半導体領域6aの裏面から第4区画半導体領域6bの裏面に亘って裏面電極80が形成されている。裏面電極80は、トランジスタ4aのコレクタ電極C3として機能するとともに、ダイオード4bのカソード電極Kとして機能する。
半導体基板6の表面には絶縁膜ZSが形成されている。絶縁膜ZSは、ゲート電極G3とエミッタ電極E3とアノード電極Aが露出するようにパターンニングされている。
なお、第3区画半導体領域6a内に形成されているトランジスタ4aの各半導体領域の構成と、第4区画半導体領域6b内に形成されているダイオード4bの各半導体領域の構成は、公知の構成であるので説明を省略する。
図22に示すように、半導体基板6の裏面側には、ゲート電極用はんだベース72が形成されている。ゲート電極用はんだベース72は、絶縁膜Z70を介して裏面電極80の裏面に形成されている。ゲート電極用はんだベース72の裏面に接するゲート電極用ポスト電極PG3が形成されている(本実施例のゲート電極用はんだベース72とゲート電極用ポスト電極PG3の両者を併せてゲート電極用はんだベースといってもよい)。
また、半導体基板6の裏面側には、エミッタ電極E3とアノード電極Aの共通用はんだベース92が形成されている。共通用はんだベース92は、絶縁膜Z92を介して裏面電極80の裏面に形成されている。この共通用はんだベース92は、図20に示す半導体基板6の手前側と奥側(図22に示す上側と下側)の2箇所に形成されている。2箇所に形成されている共通用はんだベース92の各々の裏面に接する2個の共通用ポスト電極PAが形成されている(本実施例の共通用はんだベース92と共通用ポスト電極PAの両者を併せて共通用はんだベースといってもよい)。
また、半導体基板6の裏面側には、裏面電極用はんだベース82(エミッタ電極E3とアノード電極Aの共通用はんだベース)が形成されている。裏面電極用はんだベース82は、裏面電極80と接している。第3区画半導体領域6aの裏面側に、裏面電極用はんだベース82の裏面に接する裏面電極用ポスト電極PC3が形成されている。第4区画半導体領域6bの裏面側にも、裏面電極用はんだベース82に接する裏面電極用ポスト電極PKが形成されている。なお、裏面電極用ポスト電極PC3と裏面電極用ポスト電極PKは一体的に形成されていてもよい。
ゲート電極用はんだベース72と共通用はんだベース92と裏面電極用はんだベース82は、相互に絶縁分離されている。
ゲート電極用はんだベース72と共通用はんだベース92と裏面電極用はんだベース82は、相互に絶縁分離されている。
半導体装置4は、第5配線70と第6配線60と第7配線90を備えている。
第5配線70は、第5表面配線76と第5貫通電極74を備えている。第5表面配線76が、半導体基板6の表面に形成されているゲート電極G3と第5貫通電極74を接続している。第5貫通電極74は、半導体基板6の厚み方向に伸びている。第5貫通電極74とゲート電極用はんだベース72が接続している。
第6配線60は、半導体基板6の表面に伸びている。第6配線60は、エミッタ電極E3とアノード電極Aを接続している。
第7配線90は、第7表面配線96と第7貫通電極94を備えている。第7表面配線96が、半導体基板6の表面に形成されているアノード電極Aと第7貫通電極94を接続している。第6配線60と第7配線90は連続している。第7貫通電極94は、半導体基板6の厚み方向に伸びている。第7貫通電極94と共通用はんだベース92が接続している。
なお、第5貫通電極74と第7貫通電極94は、いずれも第3絶縁トレンチ枠Z3と第4絶縁トレンチ枠Z4の外側に形成されている。
第5配線70は、第5表面配線76と第5貫通電極74を備えている。第5表面配線76が、半導体基板6の表面に形成されているゲート電極G3と第5貫通電極74を接続している。第5貫通電極74は、半導体基板6の厚み方向に伸びている。第5貫通電極74とゲート電極用はんだベース72が接続している。
第6配線60は、半導体基板6の表面に伸びている。第6配線60は、エミッタ電極E3とアノード電極Aを接続している。
第7配線90は、第7表面配線96と第7貫通電極94を備えている。第7表面配線96が、半導体基板6の表面に形成されているアノード電極Aと第7貫通電極94を接続している。第6配線60と第7配線90は連続している。第7貫通電極94は、半導体基板6の厚み方向に伸びている。第7貫通電極94と共通用はんだベース92が接続している。
なお、第5貫通電極74と第7貫通電極94は、いずれも第3絶縁トレンチ枠Z3と第4絶縁トレンチ枠Z4の外側に形成されている。
半導体装置4は、その表面が樹脂5aで封止されている。半導体装置4は、その裏面のうちポスト電極が形成されていない範囲に樹脂5bが充填されている。各々のポスト電極が樹脂5bから露出している。また、半導体基板6はダイシングラインL(図20参照)でダイシングされている。各々のポスト電極を、基板5とはんだ付けすることができる。
これにより、図23に示すように、パッケージ内で配線により、トランジスタ4aのエミッタ電極E3とダイオード4bのアノード電極Aが電気的に接続されているとともに、トランジスタ4aのコレクタ電極C3とダイオード4bのカソード電極Kが電気的に接続されている半導体装置4が形成される。ゲート電極G3と、エミッタ電極E3とアノード電極Aの接続点と、コレクタ電極C3とカソード電極Kの接続点の、各々が電気的に接続されている3個のはんだベースを半導体基板3の裏面側に形成することができる。
各々の配線と各々のはんだベースを半導体基板6の広がりの範囲内に形成することができる。本実施例の半導体装置4によると、トランジスタ4aのエミッタ電極E3とダイオード4bのアノード電極Aが電気的に接続されているとともに、トランジスタ4aのコレクタ電極C3とダイオード4bのカソード電極Kが電気的に接続されている回路構成の半導体装置4を、半導体基板6と同等程度の大きさで形成することができる。トランジスタ4aが形成されている半導体装置のCSPと、ダイオード4bが形成されている半導体装置のCSPを準備し、各々のCSPを基板に実装する場合と比較すると、基板における総実装面積を低減化することができる。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
1:半導体装置
1a:第1トランジスタ
1b:第2トランジスタ
2:基板
3:半導体基板
3a:第1区画半導体領域
3b:第2区画半導体領域
4:半導体装置
4a:トランジスタ
4b:ダイオード
5:基板
6:半導体基板
6a:第3区画半導体領域
6b:第4区画半導体領域
10:第1配線
12:第1ソース電極用はんだベース
14:第1貫通電極
16:第1表面配線
20:第2配線
22:第1ゲート電極用はんだベース
24:第2貫通電極
26:第2表面配線
30:第4配線
32:第2ゲート電極用はんだベース
34:第4貫通電極
36:第4表面配線
50:第3配線
52:第1ドレイン電極用はんだベース
54:第3貫通電極
56:第3表面配線
60:第6配線
62:第2ドレイン電極用はんだベース
70:第5配線
72:第3ゲート電極用はんだベース
74:第5貫通電極
76:第5表面配線
80:裏面電極
82:裏面電極用はんだベース
90:第7配線
92:共通用はんだベース
94:第7貫通電極
96:第7表面配線
A:アノード電極
C3:コレクタ電極
D1:第1ドレイン電極
D2:第1ドレイン電極
E3:エミッタ電極
G1,G2,G3:ゲート電極
K:カソード電極
L:ダイシングライン
PA:共通用ポスト電極
PC3:裏面電極用ポスト電極
PD1:第1ドレイン電極用ポスト電極
PD2:第2ドレイン電極用ポスト電極
PG1:第1ゲート電極用ポスト電極
PG2:第2ゲート電極用ポスト電極
PG3:ゲート電極用ポスト電極
PK:裏面電極用ポスト電極
PS1:第1ソース電極用ポスト電極
S1:第1ソース電極
S2:第2ソース電極
T:トレンチ
Z1:第1絶縁トレンチ枠
Z2:第2絶縁トレンチ枠
Z3:第3絶縁トレンチ枠
Z4:第4絶縁トレンチ枠
Z10,Z20,Z30,Z70,Z94,ZS:絶縁膜
ZT:誘電体トレンチ
1a:第1トランジスタ
1b:第2トランジスタ
2:基板
3:半導体基板
3a:第1区画半導体領域
3b:第2区画半導体領域
4:半導体装置
4a:トランジスタ
4b:ダイオード
5:基板
6:半導体基板
6a:第3区画半導体領域
6b:第4区画半導体領域
10:第1配線
12:第1ソース電極用はんだベース
14:第1貫通電極
16:第1表面配線
20:第2配線
22:第1ゲート電極用はんだベース
24:第2貫通電極
26:第2表面配線
30:第4配線
32:第2ゲート電極用はんだベース
34:第4貫通電極
36:第4表面配線
50:第3配線
52:第1ドレイン電極用はんだベース
54:第3貫通電極
56:第3表面配線
60:第6配線
62:第2ドレイン電極用はんだベース
70:第5配線
72:第3ゲート電極用はんだベース
74:第5貫通電極
76:第5表面配線
80:裏面電極
82:裏面電極用はんだベース
90:第7配線
92:共通用はんだベース
94:第7貫通電極
96:第7表面配線
A:アノード電極
C3:コレクタ電極
D1:第1ドレイン電極
D2:第1ドレイン電極
E3:エミッタ電極
G1,G2,G3:ゲート電極
K:カソード電極
L:ダイシングライン
PA:共通用ポスト電極
PC3:裏面電極用ポスト電極
PD1:第1ドレイン電極用ポスト電極
PD2:第2ドレイン電極用ポスト電極
PG1:第1ゲート電極用ポスト電極
PG2:第2ゲート電極用ポスト電極
PG3:ゲート電極用ポスト電極
PK:裏面電極用ポスト電極
PS1:第1ソース電極用ポスト電極
S1:第1ソース電極
S2:第2ソース電極
T:トレンチ
Z1:第1絶縁トレンチ枠
Z2:第2絶縁トレンチ枠
Z3:第3絶縁トレンチ枠
Z4:第4絶縁トレンチ枠
Z10,Z20,Z30,Z70,Z94,ZS:絶縁膜
ZT:誘電体トレンチ
Claims (6)
- 第1区画半導体領域と、その第1区画半導体領域と絶縁分離されている第2区画半導体領域を備えている半導体基板を利用して形成されている半導体装置であり、
第1区画半導体領域に第1トランジスタが形成されており、
第1区画半導体領域の表面に、第1トランジスタの一方の主電極である第1表面電極と、第1トランジスタの第1ゲート電極が形成されており、
第1区画半導体領域の裏面に、第1トランジスタの他方の主電極である第1裏面電極が形成されており、
第2区画半導体領域に第2トランジスタが形成されており、
第2区画半導体領域の表面に、第2トランジスタの一方の主電極である第2表面電極と、第2トランジスタの第2ゲート電極が形成されており、
第2区画半導体領域の裏面に、第2トランジスタの他方の主電極である第2裏面電極が形成されており、
半導体装置の裏面に、第1表面電極用はんだベースと第1ゲート電極用はんだベースと第2ゲート電極用はんだベースが形成されており、
第1表面電極用はんだベースと第1ゲート電極用はんだベースと第2ゲート電極用はんだベースと第1裏面電極と第2裏面電極は、相互に絶縁分離されており、
第1表面電極と接続しているとともに、半導体基板の厚み方向に伸びて第1表面電極用はんだベースと接続している第1配線と、
第1ゲート電極と接続しているとともに、半導体基板の厚み方向に伸びて第1ゲート電極用はんだベースと接続している第2配線と、
第1裏面電極と接続しているとともに、半導体基板の厚み方向に伸びており、第2表面電極と接続している第3配線と、
第2ゲート電極と接続しているとともに、半導体基板の厚み方向に伸びており、第2ゲート電極用はんだベースと接続している第4配線を備えていることを特徴とする半導体装置。 - 第1区画半導体領域を周囲の半導体基板から分離して取り囲んでいるとともに、半導体基板の表面から裏面に至るまで伸びている第1絶縁トレンチ枠と、
第2区画半導体領域を周囲の半導体基板から分離して取り囲んでいるとともに、半導体基板の表面から裏面に至るまで伸びている第2絶縁トレンチ枠を備えており、
第1配線と第2配線と第3配線と第4配線のうちの半導体基板の厚み方向に伸びている部分が、第1絶縁トレンチ枠と第2絶縁トレンチ枠の外側に形成されていることを特徴とする請求項1に記載の半導体装置。 - 第1区画半導体領域と第2区画半導体領域の間に、半導体基板の表面から裏面に至るまで伸びているとともに、誘電体で充填されている誘電体トレンチを備えており、
誘電体トレンチは、その上端面が、第3配線のうちの半導体基板の表面に伸びている部分に接触しているとともに、その下端面が、第3配線のうちの半導体基板の裏面に伸びている部分に接触していることを特徴とする請求項1又は2に記載の半導体装置。 - 第3区画半導体領域と、その第3区画半導体領域と絶縁分離されている第4区画半導体領域を備えている半導体基板を利用して形成されている半導体装置であり、
第3区画半導体領域にトランジスタが形成されており、
第3区画半導体領域の表面に、トランジスタの一方の主電極である第3表面電極と、トランジスタの第3ゲート電極が形成されており、
第4区画半導体領域にダイオードが形成されており、
第4区画半導体領域の表面に、ダイオードの一方の主電極である第4表面電極が形成されており、
第3区画半導体領域の裏面から第4区画半導体領域の裏面に亘って、トランジスタの他方の主電極であるとともに、ダイオードの他方の主電極である裏面電極が形成されており、
半導体装置の裏面に、第3ゲート電極用はんだベースと、第3表面電極と第4表面電極の共通用はんだベースが形成されており、
第3ゲート電極用はんだベースと共通用はんだベースと裏面電極は、相互に絶縁分離されており、
第3ゲート電極と接続しているとともに、半導体基板の厚み方向に伸びて第3ゲート電極用はんだベースと接続している第5配線と、
第3表面電極と接続しているとともに、第3区画半導体領域の表面から第4区画半導体領域の表面に亘って形成されており、第4表面電極と接続している第6配線と、
第6配線と接続しているとともに、半導体基板の厚み方向に伸びて共通用はんだベースと接続している第7配線を備えていることを特徴とする半導体装置。 - 第3区画半導体領域を周囲の半導体基板から分離して取り囲んでいるとともに、半導体基板の表面から裏面に至るまで伸びている第3絶縁トレンチ枠と、
第4区画半導体領域を周囲の半導体基板から分離して取り囲んでいるとともに、半導体基板の表面から裏面に至るまで伸びている第4絶縁トレンチ枠を備えており、
第5配線と第7配線のうちの半導体基板の厚み方向に伸びている部分が、第3絶縁トレンチ枠と第4絶縁トレンチ枠の外側に形成されていることを特徴とする請求項4に記載の半導体装置。 - 第1トランジスタが形成されており、その第1トランジスタの一方の主電極である第1表面電極と、その第1トランジスタの第1ゲート電極が表面に形成されている第1区画半導体領域と、第2トランジスタが形成されており、その第2トランジスタの一方の主電極である第2表面電極と、その第2トランジスタの第2ゲート電極が表面に形成されている第2区画半導体領域とを備えている半導体基板を準備する工程と、
各々が、半導体基板の表面の一部から半導体基板の深さ方向に伸びているとともに、導電性部材で充填されており、第1区画半導体領域と第2区画半導体領域の双方から絶縁分離されている第1貫通電極と第2貫通電極と第3貫通電極と第4貫通電極を形成する工程と、
半導体基板の表面に、第1貫通電極と第1表面電極を接続する第1表面配線と、第2貫通電極と第1ゲート電極を接続する第2表面配線と、第3貫通電極と第2表面電極と接続する第3表面配線と、第4貫通電極と第2ゲート電極を接続する第4表面配線を形成する工程と、
表面に第3表面配線が形成されている範囲の半導体基板に、裏面から表面に至るまで伸びているトレンチを形成する工程と、
そのトレンチに誘電体を充填して誘電体トレンチを形成する工程と、
半導体基板を裏面から削り、第1貫通電極の下端面と、第2貫通電極の下端面と、第3貫通電極の下端面と、第4貫通電極の下端面と、誘電体トレンチの下端面を、同一平面の裏面内に配置する工程と、
その半導体基板の第1区画半導体領域の裏面に、第1トランジスタの他方の主電極である第1裏面電極を形成し、その半導体基板の第2区画半導体領域の裏面に第2トランジスタの他方の主電極である第2裏面電極を形成する工程と、
その半導体基板の裏面に、第1貫通電極と接続している第1裏面配線と、第2貫通電極と接続している第2裏面配線と、第3貫通電極と第1裏面電極を接続するとともに、誘電体トレンチの下端面と接触している第3裏面配線と、第4貫通電極と接続している第4裏面配線を、第1裏面配線と第2裏面配線と第3裏面配線と第4裏面配線と第2裏面電極が相互に絶縁分離されているという条件に従って形成する工程を備えていることを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007296762A JP2009123945A (ja) | 2007-11-15 | 2007-11-15 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007296762A JP2009123945A (ja) | 2007-11-15 | 2007-11-15 | 半導体装置とその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009123945A true JP2009123945A (ja) | 2009-06-04 |
Family
ID=40815776
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007296762A Withdrawn JP2009123945A (ja) | 2007-11-15 | 2007-11-15 | 半導体装置とその製造方法 |
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Country | Link |
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JP (1) | JP2009123945A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101964332A (zh) * | 2009-07-22 | 2011-02-02 | 万国半导体股份有限公司 | 芯片级表面封装的半导体器件封装及其制备过程 |
-
2007
- 2007-11-15 JP JP2007296762A patent/JP2009123945A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101964332A (zh) * | 2009-07-22 | 2011-02-02 | 万国半导体股份有限公司 | 芯片级表面封装的半导体器件封装及其制备过程 |
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