JP2019149558A - 半導体装置 - Google Patents

Abstract

【課題】検出すべき過電流と異なる過電流がターンオン時にセンスＩＧＢＴに流れることを抑制でき、ターンオフ時にスイッチング動作を緩やかにできる半導体装置を提供する。【解決手段】互いに並列に接続されたメインＩＧＢＴセルおよびセンスＩＧＢＴセルを備える半導体基板２と、前記センスＩＧＢＴセルのゲート電極に連なる抵抗値Ｒｇ１を有するオン側抵抗配線３９、および抵抗値Ｒｇ１よりも高い抵抗値Ｒｇ２を有するオフ側抵抗配線４０と、オン側抵抗配線３９に正のゲート電圧に対して順方向に接続されたオン側ダイオード３３と、オフ側抵抗配線４０に正のゲート電圧に対して逆方向に接続されたオフ側ダイオード３４と、オン側ダイオード３３のｐ型部４１に接続されたオン側フィンガー１５と、オフ側ダイオード３４のｎ型部４４に接続されたオフ側フィンガー１６とを含む、半導体装置１を提供する。【選択図】図７

Description

本発明は、センスＩＧＢＴを備える半導体装置に関する。

メインＩＧＢＴの電流（主電流）が過大になっていないかを監視するセンスＩＧＢＴを備える半導体装置が、下記特許文献１〜３に開示されている。

特開平７−２４０５１６号公報 特開２００９−１１７７８６号公報 特開２０１１−６６１２１号公報

バイポーラ素子であるＩＧＢＴは、ＭＯＳＦＥＴとは異なり、電流監視パターンをマスク比（センス電流比）で規格化することが難しい。
また、メインＩＧＢＴおよびセンスＩＧＢＴのレイアウトによっては、メインＩＧＢＴのためのアクティブ領域の外周からホール電流がセンスＩＧＢＴに流れ込む場合がある。その場合、メインＩＧＢＴのエミッタとのスイッチング位相のずれ等によって、センスＩＧＢＴに過電流が流れることがある。センスＩＧＢＴは、電流監視の役割として、所定の過電流が流れるとシステムを停止させるため、この一時的な過電流が誤動作の原因になる。そのため、従来は、誤動作を回避するため、フィルター回路の導入や過電流検出値を高くする等のマージン設計が必要であり、その結果、センスＩＧＢＴの感度が低下するという問題があった。

本発明の目的は、ターンオン時に、本来検出すべき過電流とは異なる過電流がセンスＩＧＢＴに流れることを抑制できると共に、ターンオフ時に、スイッチング動作をゆるやかにできる半導体装置を提供することである。

本発明の半導体装置は、互いに並列に接続されたメインＩＧＢＴセルおよびセンスＩＧＢＴセルを備える半導体層と、第１経路および前記第１経路とは異なる第２経路を利用することによって前記メインＩＧＢＴセルのゲート配線部と前記センスＩＧＢＴセルのゲート配線部とに接続された第１抵抗部および第２抵抗部であって、第１抵抗値を有する前記第１抵抗部、および前記第１抵抗値よりも高い第２抵抗値を有する前記第２抵抗部と、前記第１経路に含まれた第１ダイオードと、前記第２経路に含まれ、かつ前記第１ダイオードとは逆向きに設けられた第２ダイオードとを含む。

図１は、本発明の一実施形態に係る半導体装置の模式的な斜視図である。 図２は、図１の半導体装置の模式的な平面図である。 図３は、図２の破線IIで囲まれた部分の拡大図である。 図４Ａ〜４Ｃは、センスＩＧＢＴセル領域およびメインＩＧＢＴセル領域のセルパターンを示す模式図である。 図５は、図３の切断線V−Vで前記半導体装置を切断したときに表れる断面図である。 図６Ａおよび６Ｂは、それぞれ、図３の切断線VIA−VIAおよびVIB−VIBで前記半導体装置を切断したときに表れる断面図である。 図７Ａおよび７Ｂは、それぞれ、図３の切断線VIIA−VIIAおよび切断線VIIB−VIIBで前記半導体装置を切断したときに表れる断面図である。 図８Ａ〜８Ｃは、オン側ダイオードの構成を説明するための模式図である。 図９Ａ〜９Ｃは、オフ側ダイオードの構成を説明するための模式図である。 図１０は、前記半導体装置の等価回路図である。 図１１は、センスＩＧＢＴセルのゲート抵抗と、センスＩＧＢＴセルに流れるピークセンス電流との関係を示すグラフである。 図１２は、前記半導体装置の製造工程のフロー図である。 図１３は、本発明の一実施形態に係る半導体パッケージの模式的な平面図である。 図１４は、図１３の半導体パッケージの実装構造を示す断面図である。 図１５は、本発明の一実施形態に係る半導体モジュールの模式的な平面図である。 図１６は、図１５の半導体モジュールの一部を示す図である。 図１７は、図１５の半導体モジュールによって構成されたインバータ回路を示す図である。

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。なお、添付図面では、明瞭化のため、構成要素間の寸法比率を図ごとに変えて記載していることがある。
図１は、本発明の一実施形態に係る半導体装置１の模式的な斜視図である。図２は、図１の半導体装置１の模式的な平面図である。図２では、明瞭化のため、ゲート配線７にハッチングを付してある。

半導体装置１は、トレンチゲート型ＩＧＢＴとしての基本形態を有している。半導体装置１は、本発明の半導体層の一例としての半導体基板２を備えている。半導体基板２は、その裏面から表面へ向かって順に、ｐ^＋型コレクタ領域３、ｎ型バッファ領域４およびｎ⁻型ドリフト領域５が積層された構造を有している。
半導体基板２の上には、メインエミッタ電極６、ゲート配線７およびセンスエミッタ電極８を含む電極膜９が形成されている。半導体基板２の裏面には、ほぼ全面に、コレクタ電極１０が形成されている。半導体基板２は、たとえば、平面視矩形に形成されており、それに応じて半導体装置１は平面視において矩形形状を有している。

電極膜９は、半導体基板２の表面のほぼ全域にわたる矩形領域に形成されている。
ゲート配線７は、半導体装置１の一角部に形成されたパッド部１１と、半導体装置１の表面の外周部の全周に亘って形成された本発明の主線部の一例としての外周配線部１２と、外周配線部１２から半導体装置１の表面の内方領域に向かって延びた複数本（この実施形態では４本）のメインゲートフィンガー部１３と、同じく外周配線部１２から半導体装置１の表面の内方領域に向かって延びた複数本（この実施形態では２本）のセンスゲートフィンガー部１４を含む。

半導体装置１の表面は、一対の短辺およびそれらを結合する一対の長辺を有する長方形形状を有しており、それに応じて、外周配線部１２は長方形環状に形成されている。
メインゲートフィンガー部１３は、外周配線部１２の一対の長辺部分から各２本ずつ間隔を空けて互いに平行に延びるように形成されている。
センスゲートフィンガー部１４は、外周配線部１２の一角部を構成する長辺部分および短辺部分から１本ずつ、その内方に所定のパッド領域２３が区画されるように形成されている。センスゲートフィンガー部１４の一方および他方は、それぞれ、本発明の第１分岐部および第２分岐部の一例としてのオン側フィンガー１５およびオフ側フィンガー１６である。オン側フィンガー１５およびオフ側フィンガー１６は、互いの先端部間にパッド領域２３の一部を開放させる開放部２２が形成されるように対向している。

センスエミッタ電極８は、センスゲートフィンガー部１４および外周配線部１２の前記角部で囲まれた半導体基板２の一角部（パッド領域２３）に配置され、メインエミッタ電極６は、当該角部の外側で外周配線部１２に囲まれた半導体基板２のほぼ全域を覆う領域に配置されている。メインエミッタ電極６、ゲート配線７およびセンスエミッタ電極８は、互いに絶縁された状態で形成されている。これらの電極６〜８の各間には、それらを絶縁する分離領域５１が形成されている。

メインエミッタ電極６、ゲート配線７およびセンスエミッタ電極８ならびにそれらから露出する半導体基板２の表面を覆うようにパッシベーション膜（図示せず）が形成されている。このパッシベーション膜には、図１および図２において二点鎖線で示すように、ゲートパッド開口１７、メインエミッタパッド開口１８およびセンスエミッタパッド開口１９が形成されている。

ゲートパッド開口１７は、パッド部１１の一部を露出させるように形成されている。メインエミッタパッド開口１８は、メインエミッタ電極６の表面の一部を露出させるように形成されている。センスエミッタパッド開口１９は、センスエミッタ電極８の一部を露出させるように形成されている。この実施形態では、複数（たとえば４個）のメインエミッタパッド開口１８が、半導体装置１の矩形表面の一長辺に沿って配列されている。

半導体装置１は、これらのパッド開口１７〜１９に接続されたボンディングワイヤ２０によって、ＩＧＢＴの動作を制御するドライバＩＣ２１（ゲートドライバ）に接続される。
図３は、図２の破線IIで囲まれた部分の拡大図である。図４Ａ〜４Ｃは、センスセル領域２５およびメインセル領域２６のセルパターンを示す模式図である。

前述のように、半導体基板２上には、開放部２２で一部が開放されたパッド領域２３が形成されており、センスエミッタ電極８はパッド領域２３に配置されている。センスエミッタ電極８は、パッド領域２３から開放部２２に突出する突出部２４を有している。突出部２４は、オン側フィンガー１５の先端部とオフ側フィンガー１６の先端部とによって挟まれている。一方、メインエミッタ電極６は、パッド領域２３の外側に配置されている。

そして、半導体基板２の表面領域は、センスエミッタ電極８の下方にセンスセル領域２５が区画され、メインエミッタ電極６の下方にメインセル領域２６が区画されている。
図４Ａおよび４Ｂに示すように、センスセル領域２５およびメインセル領域２６には、共に複数本のセンス側トレンチ２７およびメイン側トレンチ２８が等間隔で配列されている。そして、各センス側トレンチ２７およびメイン側トレンチ２８の両端が、外周配線部１２、メインゲートフィンガー部１３またはセンスゲートフィンガー部１４にそれぞれ電気的に接続されている。センス側トレンチ２７およびメイン側トレンチ２８によって、センスセル領域２５およびメインセル領域２６は、それぞれ、ストライプ状のセンスセル３１（センスＩＧＢＴセル）およびメインセル３２（メインＩＧＢＴセル）に区画されている。

また、センス側トレンチ２７は、この実施形態では、開放部２２の下方から、オン側フィンガー１５およびオフ側フィンガー１６に向かって引き出されたオン側コンタクト部２９およびオフ側コンタクト部３０を含んでいる。すなわち、ゲート配線７は、図３に示すように、オン側フィンガー１５およびオフ側フィンガー１６という外周配線部１２から分岐した互いに異なる経路を介して、それぞれ後述する抵抗配線３９，４０を介して、オン側コンタクト部２９およびオフ側コンタクト部３０にコンタクトされている。

なお、センス側トレンチ２７は、図４Ｃに示すように、行列状のセンスセル３１を区画するように格子状に形成されていてもよい。この場合、オン側コンタクト部２９およびオフ側コンタクト部３０は、それぞれ、格子状パターンの周縁部に配置されていればよい。この格子状のゲートトレンチのパターンは、むろん、メインセル領域２６のメイン側トレンチ２８に適用することもできる（図示せず）。

図３に示すように、オン側コンタクト部２９とオン側フィンガー１５との間には、本発明の第１ダイオードの一例としてのオン側ダイオード３３が介在されている。一方、オフ側コンタクト部３０とオフ側フィンガー１６との間には、本発明の第２ダイオードの一例としてのオフ側ダイオード３４が介在されている。
次に、図５〜図９Ａ，９Ｂ，９Ｃを参照して、半導体装置１の構成をより詳細に説明する。

図５は、図３の切断線V−Vで半導体装置１を切断したときに表れる断面図である。図６Ａおよび６Ｂは、それぞれ、図３の切断線VIA−VIAおよびVIB−VIBで半導体装置１を切断したときに表れる断面図である。図７Ａおよび７Ｂは、それぞれ、図３の切断線VIIA−VIIAおよび切断線VIIB−VIIBで半導体装置１を切断したときに表れる断面図である。図８Ａ〜８Ｃは、オン側ダイオード３３の構成を説明するための模式図である。図９Ａ〜９Ｃは、オフ側ダイオード３４の構成を説明するための模式図である。

半導体基板２は、たとえば、５０μｍ〜２００μｍの厚さのｎ⁻型シリコン基板であってよい。半導体基板２は、前述のように、ｐ^＋型コレクタ領域３、ｎ型バッファ領域４およびｎ⁻型ドリフト領域５が積層された構造を有している。
ｐ^＋型コレクタ領域３のｐ型ドーパントとしては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）等を使用できる（以下、ｐ型不純物領域において同じ）。一方、ｎ型バッファ領域４およびｎ⁻型ドリフト領域５のｎ型ドーパントとしては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用できる（以下、ｎ型不純物領域において同じ）。

また、ｐ^＋型コレクタ領域３のドーパント濃度は、たとえば、１×１０^１５ｃｍ^−３〜２×１０^１９ｃｍ^−３である。一方、ｎ型バッファ領域４のドーパント濃度は、たとえば、１×１０^１５ｃｍ^−３〜５×１０^１７ｃｍ^−３であり、ｎ⁻型ドリフト領域５のドーパント濃度は、たとえば、１×１０^１３ｃｍ^−３〜５×１０^１４ｃｍ^−３である。
ｎ⁻型ドリフト領域５の表面部には、ｐ型ベース領域３５が形成されている。ｐ型ベース領域３５は、センスセル領域２５およびメインセル領域２６に跨るように、半導体基板２のほぼ全域に亘って形成されている。ｐ型ベース領域３５のドーパント濃度は、たとえば、１×１０^１６ｃｍ^−３〜１×１０^１８ｃｍ^−３である。また、ｐ型ベース領域３５の表面からの深さは、たとえば、１．０μｍ〜３．０μｍである。

そして、センス側トレンチ２７およびメイン側トレンチ２８は、半導体基板２の表面からｐ型ベース領域３５の底部を超えて延びるように形成されている。これにより、隣り合うセンス側トレンチ２７およびメイン側トレンチ間のｐ型ベース領域３５は、それぞれストライプ状に分割されている。この分割されたストライプ状の半導体領域（Ｓｉ結晶領域）が、それぞれ、センスＩＧＢＴのアクティブ領域およびメインＩＧＢＴのアクティブ領域として定義される。

図５に示すように、隣り合うセンス側トレンチ２７の間隔Ｐ_１（センス側トレンチ２７の中心間の距離）は、たとえば、１．５μｍ〜７．０μｍである。また、センス側トレンチ２７の幅Ｗ_１は、たとえば、０．５μｍ〜１．５μｍである。また、隣り合うメイン側トレンチ２８の間隔Ｐ_２（メイン側トレンチ２８の中心間の距離）およびメイン側トレンチ２８の幅Ｗ_２は、それぞれ、センス側トレンチ２７の間隔Ｐ_１およびセンス側トレンチ２７の幅Ｗ_１と同じである。

センス側トレンチ２７およびメイン側トレンチ２８の内面ならびに半導体基板２の表面には、ゲート絶縁膜３６が一体的に形成されている。ゲート絶縁膜３６は、たとえばＳｉＯ_２からなる。また、ゲート絶縁膜３６の厚さは、たとえば、１１００Å〜１３００Å（この実施形態では、１２００Å）である。
そして、ゲート絶縁膜３６を介して各トレンチ２７，２８には、たとえばポリシリコン等からなる電極材料が埋め込まれている。これにより、センス側トレンチ２７にセンス側ゲート電極３７が形成され、メイン側トレンチ２８にメイン側ゲート電極３８が形成されている。各電極（抵抗部）３７，３８は、この実施形態では、それぞれ、各トレンチ２７，２８の開口端まで埋め込まれている。

各センスセル３１およびメインセル３２においてｐ型ベース領域３５の表面部には、それぞれ、ｎ^＋型エミッタ領域４６，４７が形成されている。ｎ^＋型エミッタ領域４６，４７の深さは、たとえば、０．２μｍ〜０．６μｍである。また、ｎ^＋型エミッタ領域４６，４７のドーパント濃度は、１×１０^１９ｃｍ^−３〜５×１０^２０ｃｍ^−３である。
また、各センスセル３１およびメインセル３２においてｐ型ベース領域３５の表面部には、それぞれ、ｐ^＋型ベースコンタクト領域４８，４９が形成されている。ｐ^＋型ベースコンタクト領域４８，４９は、半導体基板２の表面からｎ^＋型エミッタ領域４６，４７の底部を超えて延びるように形成されている。ｐ^＋型ベースコンタクト領域４８，４９の深さは、たとえば、０．２μｍ〜０．８μｍである。また、ｐ^＋型ベースコンタクト領域４８，４９のドーパント濃度は、たとえば、５×１０^１８ｃｍ^−３〜１×１０^２０ｃｍ^−３である。

図６Ａ，６Ｂおよび図７Ａ，７Ｂに示すように、半導体基板２の表面領域においてゲート絶縁膜３６上には、オン側ダイオード３３、オフ側ダイオード３４、オン側抵抗配線３９およびオフ側抵抗配線４０を含む配線膜６３が形成されている。配線膜６３は、ドープトポリシリコンの堆積層（第１堆積層および第２堆積層）からなり、半導体基板２との間はゲート絶縁膜３６によって絶縁されている。ドープトポリシリコンであれば、既存の技術で加工（パターニング等）し易いので、オン側ダイオード３３、オフ側ダイオード３４、オン側抵抗配線３９およびオフ側抵抗配線４０を効率よく作製することができる。

オン側ダイオード３３は、図７Ａに示すように、オン側コンタクト部２９の近傍に当該トレンチ２７の終端部から離れて配置され、オン側ダイオード３３とオン側コンタクト部２９との間にオン側抵抗配線３９が配置されている。一方、オフ側ダイオード３４は、図７Ｂに示すように、オフ側コンタクト部３０の近傍に当該トレンチ２７の終端部から離れて配置され、オフ側ダイオード３４とオフ側コンタクト部３０との間にオフ側抵抗配線４０が配置されている。

オン側ダイオード３３は、図８Ａ，８Ｂに示すように、たとえば円形の本発明の中央部の一例としてのｐ型部４１と、当該ｐ型部４１の全周を取り囲む四角環状の本発明の周縁部の一例としてのｎ型部４２とを含み、ｐ型部４１の外周に沿ってｐｎ接合が形成されている。
同様に、オフ側ダイオード３４は、図９Ａ，９Ｂに示すように、たとえば円形の本発明の中央部の一例としてのｐ型部４３と、当該ｐ型部４３の全周を取り囲む四角環状の本発明の周縁部の一例としてのｎ型部４４とを含み、ｐ型部４３の外周に沿ってｐｎ接合が形成されている。

このように、オン側ダイオード３３およびオフ側ダイオード３４の各中央部（ｐ型部４１，４３）の全周に亘ってｐｎ接合が形成されているので、オン側ダイオード３３およびオフ側ダイオード３４からのリーク電流の発生を抑制することができる。
なお、ｐ型部４１，４３は円形である必要はなく、たとえば、三角形状や四角形状等であってもよい。また、ｎ型部４２，４４は四角環状である必要はなく、たとえば、円環状であってもよい。

さらに、ｐ型部４１，４３は、全周がｎ型部４２，４４に取り囲まれていなくてもよい。たとえば、図８Ｃおよび図９Ｃに示すように、四角形状のｐ型部４１，４３の三辺を取り囲むアーチ状のｎ型部４２，４４が形成され、ｐ型部４１，４３の残りの一辺が露出していてもよい。この構成であれば、ｐ型部４１，４３の全周が取り込まれている場合に比べて、破線４５で囲まれた領域分、オン側ダイオード３３およびオフ側ダイオード３４を小型にすることができる。その結果、オン側ダイオード３３およびオフ側ダイオード３４のレイアウトの自由度を高めることができ、半導体装置１の微細化を図ることもできる。

オン側抵抗配線３９は、図８Ａ〜８Ｃに示すように、オン側コンタクト部２９とオン側ダイオード３３との間を直線状に延びており、長さＬ_ｏｎ（たとえば、１０μｍ〜５０μｍ）および幅Ｗ_ｏｎ（たとえば、１０μｍ〜１００μｍ）を有している。また、図７Ａに示すように、オン側抵抗配線３９は、オン側コンタクト部２９内のセンス側ゲート電極３７にオーバラップするように配置され、センス側ゲート電極３７に接続されている。

同様に、オフ側抵抗配線４０は、図９Ａ〜９Ｃに示すように、オフ側コンタクト部３０とオフ側ダイオード３４との間を直線状に延びており、長さＬ_ｏｆｆ（たとえば、１０μｍ〜５０μｍ）および幅Ｗ_ｏｆｆ（たとえば、１０μｍ〜１００μｍ）を有している。また、図７Ｂに示すように、オフ側抵抗配線４０は、オフ側コンタクト部３０内のセンス側ゲート電極３７にオーバラップするように配置され、センス側ゲート電極３７に接続されている。

この実施形態において、オン側抵抗配線３９の幅Ｗ_ｏｎとオフ側抵抗配線４０のＷ_ｏｆｆは、互いに同じである。一方、長さに関しては、オン側抵抗配線３９の長さＬ_ｏｎは、オフ側抵抗配線４０の長さＬ_ｏｆｆよりも短くなっている。つまり、オン側抵抗配線３９とオフ側抵抗配線４０とを比較すると、図７Ａ，７Ｂに示すように、相対的に短い長さＬ_ｏｎのオン側抵抗配線３９の抵抗値Ｒ_ｇ１（第１抵抗値）方が、長さＬ_ｏｎよりも長い長さＬ_ｏｆｆのオフ側抵抗配線４０の抵抗値Ｒ_ｇ２（第２抵抗値）よりも小さくなる。この実施形態では、オン側抵抗配線３９の抵抗値Ｒ_ｇ１が、たとえば、１Ω〜５０Ωである。一方、オフ側抵抗配線４０の抵抗値Ｒ_ｇ２は、４００Ω〜６００Ωである。なお、抵抗値Ｒ_ｇ１は、センス側ゲート電極３７の抵抗値Ｒ_ｇｓおよびメイン側ゲート電極３８の抵抗値Ｒ_ｇｍと同じであることが好ましい。

半導体基板２の表面領域のほぼ全域を覆うように層間絶縁膜５０が形成されている。層間絶縁膜５０は、たとえばＳｉＯ_２からなる。また、層間絶縁膜５０の厚さは、たとえば、３０００Å〜８０００Å（この実施形態では、６０００Å）である。層間絶縁膜５０には、各種コンタクトホール５２〜５９が形成されている。
メインエミッタ電極６、ゲート配線７およびセンスエミッタ電極８は、層間絶縁膜５０上に形成されている。図５に示すように、メインエミッタ電極６およびセンスエミッタ電極８は、それぞれ、コンタクトホール５３，５２を介して、ｎ^＋型エミッタ領域４７，４６およびｐ^＋型ベースコンタクト領域４９，４８に接続されている。

図７Ａ，７Ｂに示すように、コンタクトホール５６から露出するオン側ダイオード３３のｐ型部４１には、オン側フィンガー１５の先端部が接続されている。一方、コンタクトホール５７から露出するｎ型部４２は、コンタクトホール５４を介してオン側抵抗配線３９に接続された本発明の第１コンタクト配線の一例としてのオン側コンタクト配線６０に接続されている。

コンタクトホール５９から露出するオフ側ダイオード３４のｎ型部４４には、オフ側フィンガー１６の先端部が接続されている。一方、コンタクトホール５８から露出するｐ型部４３は、コンタクトホール５５を介してオフ側抵抗配線４０に接続された本発明の第２コンタクト配線の一例としてのオフ側コンタクト配線６１に接続されている。なお、オン側コンタクト配線６０およびオフ側コンタクト配線６１は、この実施形態では、前述の電極膜９として構成されている。

このように、オン側ダイオード３３は、アノード側（ｐ側）がゲート配線７に接続され、オフ側ダイオード３４は、カソード側（ｎ側）がゲート配線７に接続されている。つまり、オン側ダイオード３３は正のゲート電圧に対して順方向（負のゲート電圧に対して逆方向）に接続され、オフ側ダイオード３４は正のゲート電圧に対して逆方向（負のゲート電圧に対して順方向）に接続されている。これにより、ゲート電極３７，３８に印加される電圧の極性（正負）に応じて、オン側ダイオード３３を通る経路もしくはオフ側ダイオード３４を通る経路のどちらを通ってセンスゲート電圧を印加するかを選択的に指定することができる。

オン側フィンガー１５（オフ側フィンガー１６）の先端部およびオン側コンタクト配線６０（オフ側コンタクト配線６１）の形状を、より詳細に説明する。
まず、図８Ａに示すように、オン側フィンガー１５の先端部は、中央のｐ型部４１の外周に沿って形成され、この実施形態では、円形に形成されている。コンタクトホール５６も同様に円形に形成されている。

オン側コンタクト配線６０は、そのオン側フィンガー１５の先端部を取り囲む環状に形成され、オン側フィンガー１５の先端部の周囲に沿って形成されたコンタクトホール５７を介して、ｎ型部４２に接続されている。オン側コンタクト配線６０の一部に分離領域６２が形成されている。オン側フィンガー１５は、この分離領域６２を介して、オン側ダイオード３３の中央部にあるｐ型部４１にアクセス可能となっている。

一方、オフ側フィンガー１６の先端部およびオフ側コンタクト配線６１の形状は、オン側フィンガー１５の先端部およびオン側コンタクト配線６０の形状を１８０°回転させた形状に一致する。具体的には、図９Ａに示すように、オフ側コンタクト配線６１の端部は、中央のｐ型部４３の外周に沿って形成され、この実施形態では、円形に形成されている。コンタクトホール５８も同様に円形に形成されている。

オフ側フィンガー１６の先端部は、そのオフ側コンタクト配線６１の端部を取り囲む環状に形成され、オフ側コンタクト配線６１の端部の周囲に沿って形成されたコンタクトホール５９を介して、ｎ型部４４に接続されている。オフ側フィンガー１６の一部に分離領域６４が形成されている。オフ側コンタクト配線６１は、この分離領域６４を介して、オフ側ダイオード３４の中央部にあるｐ型部４３にアクセス可能となっている。

メインエミッタ電極６、ゲート配線７、センスエミッタ電極８、オン側コンタクト配線６０およびオフ側コンタクト配線６１を含む電極膜９は、たとえばＡｌ−Ｓｉ−Ｃｕ系合金からなる。また、半導体基板２と電極膜９との間には、たとえばＴｉ／ＴｉＮ／Ｔｉ積層構造を有するバリア膜（図示せず）が介在されていてもよい。
半導体基板２の裏面に形成されたコレクタ電極１０は、裏面から順に積層されたＡｌＳｉ／Ｔｉ／Ｎｉ／Ａｕ積層構造を有している。このコレクタ電極１０は、図５に示すように、センスセル３１とメインセル３２との間の共通の電極となっている。

以上説明した半導体装置１の等価回路は、図１０に示される。この等価回路において、センスセル３１には、メインセル３２に流れる主電流の１／２０００程度（絶対値）のセンス電流を流すことができる。
そして、半導体装置１によれば、正のゲート電圧に対して、オン側ダイオード３３が順方向に接続され、オフ側ダイオード３４が逆方向に接続されている。これにより、ゲート電極３７，３８に印加される電圧の極性（正負）に応じて、オン側フィンガー１５を利用するオン側ダイオード３３経路、もしくはオフ側フィンガー１６を利用するオフ側ダイオード３４経路のどちらを通ってセンスゲート電圧を印加するかを選択的に指定することができる。

メインセル３２をターンオンするときにオン側ダイオード３３経路が導通するので、ターンオン時には、オフ側抵抗配線４０に比べて短い配線長Ｌ_ｏｎを有するオン側抵抗配線３９を通ってセンスゲート電圧が印加される。したがって、オン側抵抗配線３９の抵抗値Ｒ_ｇ１を、メイン側ゲート電極３８の抵抗値Ｒ_ｇｍとほぼ同じにすることができる。そのため、センスセル３１がターンオンするタイミングを、メインセル３２がターンオンするタイミングにほぼ同期させることができる。その結果、両者の位相ずれ（位相差）を小さくできるので、意図しない過電流がセンスセル３１に流れることを抑制することができる。よって、ターンオン時の電流ノイズを低減することができる。

一方、メインセル３２のターンオフ時には、オフ側ダイオード３４経路が導通し、オン側抵抗配線３９に比べて長い配線長Ｌ_ｏｆｆを有する高抵抗なオフ側抵抗配線４０を通ってセンスゲート電圧が印加される。これにより、ホール電流がメインセル領域２６を超えてセンスセル３１に流れることを抑制することができる。そのため、ターンオフ時の電流ノイズを低減でき、メインセル３２をゆるやかにターンオフ（ソフトターンオフ）することができる。

上記したターンオンおよびターンオフ時の電流ノイズの低減効果は、図１１によって証明することができる。図１１は、センスセル３１のゲート抵抗と、センスセル３１に流れるピークセンス電流との関係を示すグラフである。
図１１に示すように、メインセル３２のターンオン（turn-on）時には、センスセル３１のゲート抵抗が小さいほど、ピークセンス電流（つまり、電流ノイズのピーク値）が小さいことが分かる。一方、メインセル３２のターンオフ（turn-off）時には、センスセル３１のゲート抵抗が大きいほど、ピークセンス電流が小さいことが分かる。

したがって、この実施形態のように、ターンオン時に低抵抗値Ｒ_ｇ１を有するオン側抵抗配線３９をゲート抵抗として利用すると共に、ターンオフ時には、高抵抗値Ｒ_ｇ２を有するオフ側抵抗配線４０をゲート抵抗として利用することによって、ターンオンおよびターンオフ時のどちらにおいても、電流ノイズを低減することができる。
これらの結果、センスセル３１が誤動作することを回避するために、半導体装置１にフィルター回路を導入したり、ドライバＩＣ２１（図１参照）において過電流検出値を高くしたりする等のマージン設計をする必要がなくなる。これにより、ドライバＩＣ２１の検出感度を向上できるので、本発明の半導体装置１を備えたシステムの性能を向上させることができる。

図１２は、半導体装置１の製造工程のフロー図である。半導体装置１の製造工程を、図１２および図５〜図７Ａ，７Ｂ，７Ｃを参照して説明する。
半導体装置１を製造するには、まず、半導体基板２（ｎ⁻型ドリフト領域５）が選択的にエッチングされることによって、センス側トレンチ２７およびメイン側トレンチ２８が同時に形成される（Ｓ１）。

次に、半導体基板２が熱酸化されることによって、トレンチ２７，２８の内面を含む表面全域にゲート絶縁膜３６が形成される（Ｓ２）。
次に、たとえばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法によって、ポリシリコンが半導体基板２上に堆積される（Ｓ３）。ポリシリコンの堆積は、トレンチ２７，２８を完全に埋め戻し、半導体基板２がポリシリコン覆われるまで続けられる。

次に、当該ポリシリコンがエッチバックされることによって、ポリシリコンの不要部分が除去される。これにより、トレンチ２７，２８それぞれに埋め込まれたセンス側ゲート電極３７およびメイン側ゲート電極３８が同時に形成される（Ｓ４）。その後、必要に応じて熱酸化することによって、ゲート電極３７，３８（埋め込みポリシリコン）の上面に熱酸化膜を形成してもよい。

次に、たとえばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法によって、ポリシリコンが半導体基板２上に堆積される（Ｓ５）。その後、当該ポリシリコンに、ｐ型ドーパントおよびｎ型ドーパントが、それぞれ選択的にイオン注入（インプラ）される。
次に、インプラ後のポリシリコンが選択的にエッチングされることによって、オン側ダイオード３３、オフ側ダイオード３４、オン側抵抗配線３９およびオフ側抵抗配線４０が同時に形成される（Ｓ６）。

次に、ｎ⁻型の半導体基板２の表面に対してｐ型ドーパントがイオン注入（インプラ）され、その後、半導体基板２がアニール処理される。これにより、ｐ型ドーパントがドライブイン拡散してｐ型ベース領域３５が形成される（Ｓ７）。
次に、半導体基板２の表面に対してｎ型ドーパントがイオン注入（インプラ）され、その後、半導体基板２がアニール処理される。これにより、ｎ型ドーパントがドライブイン拡散してｎ^＋型エミッタ領域４６，４７が形成される（Ｓ８）。

次に、半導体基板２の表面に対してｐ型ドーパントがイオン注入（インプラ）され、その後、半導体基板２がアニール処理される。これにより、ｐ型ドーパントがドライブイン拡散してｐ^＋型ベースコンタクト領域４８，４９が形成される（Ｓ９）。
次に、たとえばＣＶＤ法によって、半導体基板２上に層間絶縁膜５０が形成される（Ｓ１０）。

次に、半導体基板２上に、たとえばスパッタ法によって、電極膜９の材料が堆積される。そして、当該電極膜材料をパターニングすることによって、メインエミッタ電極６、ゲート配線７、センスエミッタ電極８、オン側コンタクト配線６０およびオフ側コンタクト配線６１が同時に形成される（Ｓ１１）。
次に、必要に応じて半導体基板２を裏面からの研削によって薄化させた後、半導体基板２の裏面に対して選択的にｎ型およびｐ型ドーパントがイオン注入（インプラ）され、その後、半導体基板２がアニール処理（この実施形態では、レーザアニール）される。これにより、ｎ型およびｐ型ドーパントがドライブイン拡散してｎ型バッファ領域４およびｐ^＋型コレクタ領域３が形成される（Ｓ１２）。

その後、たとえばスパッタ法によって、半導体基板２の裏面に電極材料を堆積させることによって、コレクタ電極１０が形成される。
以上のような工程を経て、図１〜図７Ａ，７Ｂ，７Ｃに示す半導体装置１が得られる。なお、上記の製造工程は、半導体装置１の製造工程の一部を表したに過ぎず、半導体装置１の製造工程は、上で説明しなかった工程を含んでいてもよい。

次に、半導体装置１の使用態様について説明する。
＜半導体パッケージ＞
図１３は、半導体装置１が組み込まれた半導体パッケージ７１の模式的な平面図である。図１４は、図１３の半導体パッケージ７１の実装構造を示す断面図である。
半導体パッケージ７１は、半導体装置１と、電極７２〜７４と、のワイヤ７５〜７７と、樹脂パッケージ７８とを含む。図１３において、樹脂パッケージ７８は、２点鎖線で示されている。半導体パッケージ７１は、実装基板７９に実装されている。図１４に示すように、半導体パッケージ７１は、半導体装置１の種類により、電気回路におけるスイッチング機能、整流機能、増幅機能などを果たす電子部品として用いられる。

電極７２は、ダイボンディングパッド８０と、リード８１とを含む。ダイボンディングパッド８０およびリード８１は、たとえば、銅などの導電材料よりなる。
ダイボンディングパッド８０は、半導体装置１を搭載するためのものである。ダイボンディングパッド８０は、平板状である。ダイボンディングパッド８０は、配置面８０１と、裏面８０２とを有する。配置面８０１は方向ｚ１を向く。裏面８０２は、方向ｚ２を向く。配置面８０１には、半導体装置１が配置されている。ダイボンディングパッド８０には半導体装置１にて発生した熱が伝わる。ダイボンディングパッド８０には、配置面８０１から裏面８０２にわたって貫通する孔８２が形成されている。図１３に示すように、孔８２は、ｘｙ平面視において、ダイボンディングパッド８０の方向ｘ２側の端部からｘ１方向に凹む形状であってもよい。

リード８１は、ダイボンディングパッド８０から線状に延びる形状である。リード８１は挿入実装用のものである。図１４に示すように、リード８１が孔８３に挿入される。これにより、半導体パッケージ７１が実装基板７９に実装される。リード８１を実装基板７９に固定するために、孔８３にはハンダ８４が充填されている。図１３に示すように、リード８１は、連結部８１１と、端子部８１２とを有している。連結部８１１と端子部８１２とは、一体成型されていてもよい。

連結部８１１は、ダイボンディングパッド８０につながる。連結部８１１は、ダイボンディングパッド８０から、配置面８０１と交差する方向に延びる形状である。端子部８１２は、連結部８１１につながる。端子部８１２は、連結部８１１から方向ｘ１に向かって延びる。端子部８１２は、樹脂パッケージ７８から突出する部位を有する。
電極７３は、ワイヤボンディングパッド８５と、リード８６とを含む。電極７３は、ｘｙ平面視において、ダイボンディングパッド８０の方向ｘ１側、且つ、リード８１の方向ｙ１側、に位置する。

ワイヤボンディングパッド８５およびリード８６は、一体成型されていてもよい。ワイヤボンディングパッド８５およびリード８６は、たとえば銅などの導電性材料よりなる。ワイヤボンディングパッド８５は、ダイボンディングパッド８０より小さい略矩形の平板状である。リード８６は、ワイヤボンディングパッド８５とつながる。リード８６は、ワイヤボンディングパッド８５から方向ｘ１に向かって線状に延びる形状である。リード８６は、リード８１に並列されている。リード８６は、樹脂パッケージ７８から突出する部位を有する。リード８６は挿入実装用のものである。図１４に示すように、リード８６は孔８３に挿入される。これにより、半導体パッケージ７１が実装基板７９に実装される。リード８６を実装基板７９に固定するために、孔８３にハンダ８４が充填されている。

電極７４は、ワイヤボンディングパッド８７と、リード８８とを含む。電極７４は、ｘｙ平面視において、ダイボンディングパッド８０の方向ｘ１側、且つ、リード８１の方向ｙ２側、に位置する。
ワイヤボンディングパッド８７およびリード８８は、一体成型されていてもよい。ワイヤボンディングパッド８７およびリード８８は、たとえば銅などの導電性材料よりなる。ワイヤボンディングパッド８７は、ダイボンディングパッド８０より小さい略矩形の平板状である。リード８８は、ワイヤボンディングパッド８７とつながる。リード８８は、ワイヤボンディングパッド８７から方向ｘ１に向かって線状に延びる形状である。リード８８を実装基板７９に固定するために、孔８３にハンダ８４が充填されている。リード８８は、リード８１に並列されている。リード８８とリード８６との間に、リード８１が位置する。リード８８は、樹脂パッケージ７８から突出する部位を有する。リード８８は挿入実装用のものである。図１４に示すように、リード８８が孔８３に挿入される。これにより、半導体パッケージ７１が実装基板７９に実装される。

主に図１４を参照して、樹脂パッケージ７８は、半導体装置１、および電極７２〜７４を覆っている。樹脂パッケージ７８は、たとえば、黒色のエポキシ樹脂よりなる。図６８に示すように、樹脂パッケージ７８は、第１面７８１と、第２面７８２とを有する。
第１面７８１は、平坦面７８３とテーパ面７８４とを有する。図１４に示すように、平坦面７８３は、半導体パッケージ７１を実装基板７９に実装するための実装面である。平坦面７８３からは、ダイボンディングパッド８０の裏面８０２が露出している。平坦面７８３は、裏面８０２と面一となっていてもよいし、裏面８０２と面一でなくてもよい。テーパ面７８４は、平坦面７８３につながる。テーパ面７８４は、方向ｚ１に向かうにつれ、ｘｙ平面における外側に向かう形状である。

第２面７８２は、複数の平坦面７８５と、複数のテーパ面７８６とを有する。各テーパ面７８６は、複数の平坦面７８５のいずれかにつながる。各テーパ面７８６は、方向ｚ２に向かうにつれ、ｘｙ平面における外側に向かう形状である。各テーパ面７８６は、テーパ面７８４とつながる。
樹脂パッケージ７８には、複数の平坦面７８５の一つから凹むピン跡７８７が形成されている。また、樹脂パッケージ７８には、ネジ穴７８８が形成されている。ネジ穴７８８には、半導体パッケージ７１を放熱板８９に固定するためのネジ９０が挿通される。

ワイヤ７５〜７７は、たとえば、アルミニウムなどの金属よりなる。ワイヤ７５は、半導体装置１のゲート配線７とワイヤボンディングパッド８５とに接合されている。これにより、ゲート配線７とワイヤボンディングパッド８５とが導通している。ワイヤ７６は、半導体装置１のメインエミッタ電極６とワイヤボンディングパッド８７とに接合されている。これにより、メインエミッタ電極６とワイヤボンディングパッド８７とが導通している。ワイヤ７７は、半導体装置１のセンスエミッタ電極８とワイヤボンディングパッド８７とに接合されている。これにより、センスエミッタ電極８とワイヤボンディングパッド８７とが導通している。
＜半導体モジュール＞
図１５は、半導体装置１が組み込まれた半導体モジュール９１の模式的な平面図である。図１６は、図１５の半導体モジュール９１の樹脂製ベース部９２を省略した図である。図１７は、図１５の半導体モジュール９１によって構成されたインバータ回路１０１を示す図である。

半導体モジュール９１は、主に、樹脂製のベース部９２と、金属製の電極板９３，９４（９４ｕ，９４ｖ，９４ｗ），９５とを含む。
ベース部９２は、平面視長方形のケース状に形成され、上方が開口している。電極板９３〜９５は、たとえば、Ｃｕ（銅）、Ａｌ（アルミニウム）またはこれらの合金からなっていてもよい。

半導体モジュール９１は、ベース部９２上の電極板９３〜９５をモールドすることによって構成されている。半導体モジュール９１は、たとえば、放熱シートを介してヒートシンクに固定（たとえば、ネジ止め）されていてもよい。
電極板９４ｕ、９４ｖ、９４ｗは、それぞれの低段部９６が互いの間に隙間を設けて横方向に並べられ、この並んだ電極板９４の各低段部９６の端縁と対向して電極板９３が配置されている。

電極板９５は、電極板９４ｕ、９４ｖ、９４ｗの並び方向に延びる連通部９７と該連通部９７から所定間隔で設けられた延設部９８（９８ａ、９８ｂ、９８ｃ、９８ｄ）を有していてもよい。連通部９７は、電極板９３の上記電極板９４の各低段部９６と対向する端縁にそって、電極板９３の上に所定の間隙をおいて重なっている。そして、各延設部９８は、金属電極板９４ｕ、９４ｖ、９４ｗの各側辺に重なっている。これにより、延設部９８ｂは、電極板９４ｕと９４ｖ間の隙間にそって両者に跨る幅で延び、延設部９８ｃは、電極板９４ｖと９４ｗ間の隙間にそって両者に跨る幅で延びている。

電極板９４は、それぞれその低段部９６の電極板９３と対向する端縁の幅方向中央部から延びる細幅の高段部９９を備えている。高段部９９は、上方へオフセットして電極板９５の連通部９７を乗り越え、それから電極板９３の上を所定の間隙をもって電極板９５と同じ高さ（同層）で延び、その先端が外部接続部１００としてベース部９２から側方へ突出して露出している。

電極板９３は、電極板９５の連通部９７が重なっている領域を同じく連通部６５とし、電極板９４の高段部９９が重なっている主部６６にスリット６７を有している。スリット幅は細く、電極板９４の高段部９９はスリット６７を跨る幅で延びている。
電極板９３の連通部６５と電極板９５の連通部９７とは、それぞれ一端側（ここでは延設部９８ｄ側）で互いの間隙を保持したまま上方へ垂直に折り曲げられてベース部９２から上へ延び、その後、外部接続部６８，６９として互いに逆方向、かつ連通部６５，９７と平行に折り曲げられている。

インバータ回路１０１における１相分（たとえばｕ相）について説明すると、ベース部９２の底面にある電極板９３の主部６６上には、電極板９４（９４ｕ）の高段部９９を挟み、該高段部９９にそった両側に半導体装置（ＩＧＢＴ）１ｐとＦＷＤ７０ｐの組が１組ずつ、合計２組が導電性接合材である半田により接合されている。
同様に、ベース部９２の底面にある電極板９４の低段部９６上にも、電極板９５の連通部９７と延設部９８（９８ａ、９８ｂ）でコ字形に囲まれた領域において、各延設部にそって半導体装置（ＩＧＢＴ）１ｎとＦＷＤ７０ｎの組が１組ずつ半田により接合されている。

さらに、電極板９４ｕ近傍における上記コ字形に囲まれた領域の開口側には、半導体装置１ｎとＦＷＤ７０ｎの組に対応させて、ゲート端子１０２ｎおよびセンスエミッタ端子１０３ｎがベース部９２にモールドされている。電極板９３近傍における連通部６５と反対側には、半導体装置１ｐとＦＷＤ７０ｐの組に対応させて、ゲート端子１０２ｐおよびセンスエミッタ端子１０３ｐがベース部９２にモールドされている。

半導体装置１は、半田接合面をコレクタとし、電極板９３上の半導体装置１ｐは上面のメインエミッタ電極６が電極板９４ｕの高段部９９に複数本の金属ワイヤＷ１によって接続されている。また、半導体装置１の上面のゲート配線７は、ゲート端子１０２ｐと金属ワイヤＷ３によって接続されている。また、半導体装置１の上面のセンスエミッタ電極８は、センスエミッタ端子１０３ｐと金属ワイヤＷ４によって接続されている。

ＦＷＤ７０は、半田接合面をカソードとし、上面のアノード電極が高段部９９に複数本の金属ワイヤＷ２によって接続されている。
金属電極板９４ｕ上の半導体装置１ｎは、上面のメインエミッタ電極６が電極板９５の延設部９８（９８ａ，９８ｂ）に複数本の金属ワイヤＷ１によって接続され、ゲート配線７はゲート端子１０２ｎと金属ワイヤＷ３によって接続され、センスエミッタ電極８はセンスエミッタ端子１０３ｎと金属ワイヤＷ４によって接続されている。また、ＦＷＤ７０ｎは、上面のアノード電極が延設部９８に複数本の金属ワイヤＷ２によって接続されている。

他の相についても同様であり、これにより、図１７に示されるインバータ回路１０１が形成される。なお、図１７では、センスエミッタの回路構成を省略して示している。
電極板９３の外部接続部６８が回路入力のＰ端子になり、電極板９５の外部接続部６９がＮ端子、電極板９４（９４ｕ、９４ｖ、９４ｗ）の各外部接続部１００が出力端子Ｕ、Ｖ、Ｗとなる。これらの入出力端子はさらにインバータ装置における図示しないバスバーあるいは強電ケーブルに接続される。また、ゲート端子１０２ｐ、１０２ｎおよびセンスエミッタ端子１０３ｐ，１０３ｎは、たとえば、半導体モジュール９１のベース部９２の上に取り付けられる駆動信号制御基板の駆動信号出力端子（図示せず）に接続される。

ベース部９２の角部、高段部９９間の中間位置、および延設部９８の先端近傍には、ネジ孔１０４が設けられ、半導体モジュール９１をヒートシンク（図示せず）に固定するためのネジ１０５が貫通可能となっている。電極板９３および電極板９４の低段部９６には、ネジ孔１０４との間に所定の間隙をもつように切り欠き１０６，１０７が形成され、ネジ孔１０４の内壁をモールド樹脂として、ネジ１０５と絶縁するようになっている。

また、半導体モジュール９１の中央部においては、電極板９４の高段部９９、電極板９５、９３の連通部９７、６５の重なり部分にネジ貫通穴１０８が設けられ、周辺部と同じくネジ１０５が貫通可能となっている。このネジ貫通穴１０８まわりにおいても、高段部９９および連通部６５、９７には、それぞれネジ貫通穴１０８より大径の穴が形成されて、ネジ貫通穴１０８の内壁をモールド樹脂として、ネジ１０５と絶縁するようになっている。

以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。つまり、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
また、前述の実施形態では、オン側抵抗配線３９の抵抗値Ｒ_ｇ１とオフ側抵抗配線４０の抵抗値Ｒ_ｇ２との差を、抵抗配線３９，４０の長さＬ_ｏｎ、Ｌ_ｏｆｆによって規定したが、たとえば、オン側抵抗配線３９の幅Ｗ_ｏｎをオフ側抵抗配線４０のＷ_ｏｆｆよりも広くすることによって、Ｒ_ｇ１＜Ｒ_ｇ２の関係を規定してもよい。

また、前述の実施形態では、半導体装置１が備えるＩＧＢＴの構成のみを図示したが、本発明の半導体装置は、ＩＧＢＴ以外の素子（たとえば、ＭＯＳＦＥＴ、ダイオード等）をＩＧＢＴの形成領域とは異なる領域に備えていてもよい。
また、前述の実施形態では、トレンチゲート構造を有するＩＧＢＴの形態のみを示したが、本発明はプレーナゲート構造を有するＩＧＢＴに適用することもできる。この場合、半導体基板２上に形成されるゲート電極のパターンを工夫することによって、相対的に幅の広いオン側抵抗電極（配線）、およびオン側抵抗電極よりも相対的に幅の狭いオフ側抵抗電極（配線）を設ければよい。

本発明の半導体装置は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボット等の動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュール（たとえば、図１５および図１６の半導体モジュール９１等）に組み込むことができる。また、太陽電池、風力発電機その他の発電装置（特に自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
なお、前述の実施形態の内容から、特許請求の範囲に記載した発明以外にも、以下のような特徴が抽出され得る。
（項１）互いに並列に接続されたメインＩＧＢＴセルおよびセンスＩＧＢＴセルを備える半導体層と、前記センスＩＧＢＴセルのゲート配線部を利用して形成された第１抵抗値を有する第１抵抗部、および前記第１抵抗値よりも高い第２抵抗値を有する第２抵抗部と、前記第１抵抗部および前記第２抵抗部に、互いに異なる経路で電気的に接続されたゲート配線と、前記ゲート配線と前記第１抵抗部との間に設けられた第１ダイオードと、前記ゲート配線と前記第２抵抗部との間に前記第１ダイオードとは逆向きに設けられた第２ダイオードと、前記半導体層上に配置され、前記メインＩＧＢＴセルのエミッタに電気的に接続されたエミッタ電極と、前記半導体層上に配置され、前記センスＩＧＢＴセルのエミッタに電気的に接続されたセンスエミッタ電極とを含む、半導体装置。

この構成によれば、第１ダイオードおよび第２ダイオードが、互いに逆向きに各抵抗部に電気的に接続されている。これにより、ゲート配線部に印加される電圧の極性（正負）に応じて、第１ダイオード経路もしくは第２ダイオード経路のどちらを通ってセンスゲート電圧を印加するかを選択的に指定することができる。
メインＩＧＢＴをターンオンするときに第１ダイオード経路が導通するようにしておけば、ターンオン時には、相対的に低抵抗な第１抵抗部（第１ゲート抵抗）を通ってセンスゲート電圧が印加される。したがって、第１抵抗値Ｒ_ｇ１を、メインＩＧＢＴのゲート抵抗Ｒ_ｇｍと同程度に設計しておくことで、センスＩＧＢＴがターンオンするタイミングを、メインＩＧＢＴがターンオンするタイミングに近づけることができる。その結果、両者の位相ずれ（位相差）を小さくできるので、意図しない過電流がセンスＩＧＢＴに流れることを抑制することができる。よって、ターンオン時の電流ノイズを低減することができる。

一方、メインＩＧＢＴのターンオフ時には、第２ダイオード経路が導通し、相対的に高抵抗な第２抵抗部（第２ゲート抵抗）を通ってセンスゲート電圧が印加される。これにより、ホール電流がセンスＩＧＢＴに流れることを抑制することができる。そのため、ターンオフ時の電流ノイズを低減でき、メインＩＧＢＴをゆるやかにターンオフ（ソフトターンオフ）することができる。

これらの結果、誤動作の回避のためのフィルター回路の導入や過電流検出値を高くする等のマージン設計を不要にすることができる。これにより、ゲートドライバの検出感度を向上できるので、本発明の半導体装置を備えたシステムの性能を向上させることができる。
（項２）前記センスＩＧＢＴセルのゲート配線部は、前記センスＩＧＢＴセルを各セル単位に分割する所定の配線パターンで形成されたゲート電極を含み、前記第１抵抗部および前記第２抵抗部は、それぞれ、前記ゲート電極の周縁部に配置されている、項１に記載の半導体装置。
（項３）前記ゲート電極は、ストライプパターンを含み、前記第１抵抗部および前記第２抵抗部は、それぞれ、前記ストライプパターンのゲート電極の一端部およびその反対側の他端部に配置されている、項２に記載の半導体装置。
（項４）前記第１抵抗部は、前記第２抵抗部に比べて短い配線長を有している、項１〜３のいずれか一項に記載の半導体装置。
（項５）前記第１抵抗部は、前記第２抵抗部に比べて広い配線幅を有している、項１〜４のいずれか一項に記載の半導体装置。

この構成によれば、第１抵抗部および第２抵抗部それぞれの配線長や配線幅を調節することによって、両者の間に簡単に抵抗値の差を設けることができる。
（項６）前記第１ダイオードは、前記半導体層上に配置され、第１導電型の中央部および当該中央部を取り囲む第２導電型の周縁部を有する第１堆積層からなり、前記第２ダイオードは、前記半導体層上に配置され、第１導電型の中央部および当該中央部を取り囲む第２導電型の周縁部を有する第２堆積層からなる、項１〜５のいずれか一項に記載の半導体装置。

この構成によれば、半導体材料の堆積およびパターニングによって、第１ダイオードおよび第２ダイオードを簡単に作製することができる。
（項７）前記第１堆積層の周縁部および／または前記第２堆積層の周縁部は、それぞれ、内方の前記中央部の全周を取り囲むように形成されている、項６に記載の半導体装置。
この構成によれば、第１堆積層および／または第２堆積層の各中央部の全周に亘ってｐｎ接合を形成できるので、リーク電流の発生を抑制することができる。
（項８）前記第１堆積層の周縁部および／または前記第２堆積層の周縁部は、それぞれ、内方の前記中央部の一部を選択的に取り囲むように形成されている、項６に記載の半導体装置。

この構成によれば、中央部の全周が周縁部で取り囲まれている場合に比べて、第１および／または第２ダイオードを小型にすることができる。その結果、第１および／または第２ダイオードのレイアウトの自由度を高めることができる。
（項９）前記第１堆積層および／または前記第２堆積層は、ドープトポリシリコンからなる、項６〜８のいずれか一項に記載の半導体装置。

ドープトポリシリコンであれば、既存の技術で加工（パターニング等）し易いので、第１および／または第２ダイオードを効率よく作製することができる。
（項１０）前記ゲート配線は、前記第１堆積層の中央部および前記第２堆積層の周縁部に接続され、前記半導体装置は、前記第１堆積層の周縁部と前記第１抵抗部とを接続する第１コンタクト配線と、前記第２堆積層の中央部と前記第２抵抗部とを接続する第２コンタクト配線とを含む、項６〜９のいずれか一項に記載の半導体装置。
（項１１）前記第１抵抗部および前記第２抵抗部は、前記第１堆積層および前記第２堆積層と同じ堆積層を用いて形成されている、項６〜１０のいずれか一項に記載の半導体装置。

この構成によれば、各ダイオードおよび各抵抗部を同時に形成できるので、製造効率を向上させることができる。
（項１２）前記ゲート配線は、主線部と、前記主線部から分岐した第１分岐部および第２分岐部とを含み、前記第１分岐部および前記第２分岐部は、それぞれ、前記第１ダイオードおよび前記第２ダイオードに接続されている、項１〜１１のいずれか一項に記載の半導体装置
（項１３）前記半導体層の裏面に配置され、前記メインＩＧＢＴと前記センスＩＧＢＴとの間で共通のコレクタ電極を含む、項１〜１２のいずれか一項に記載の半導体装置。

１ 半導体装置
２ 半導体基板
３ ｐ^＋型コレクタ領域
４ ｎ型バッファ領域
５ ｎ⁻型ドリフト領域
６ メインエミッタ電極
７ ゲート配線
８ センスエミッタ電極
１０ コレクタ電極
１２ 外周配線部
１５ オン側フィンガー
１６ オフ側フィンガー
２１ ドライバＩＣ
２５ センスセル領域
２６ メインセル領域
２７ センス側トレンチ
２８ メイン側トレンチ
２９ オン側コンタクト部
３０ オフ側コンタクト部
３１ センスセル
３２ メインセル
３３ オン側ダイオード
３４ オフ側ダイオード
３５ ｐ型ベース領域
３６ ゲート絶縁膜
３７ センス側ゲート電極
３８ メイン側ゲート電極
３９ オン側抵抗配線
４０ オフ側抵抗配線
４１ （オン側）ｐ型部
４２ （オン側）ｎ型部
４３ （オフ側）ｐ型部
４４ （オフ側）ｎ型部
４６ ｎ^＋型エミッタ領域
４７ ｎ^＋型エミッタ領域
５０ 層間絶縁膜
６０ オン側コンタクト配線
６１ オフ側コンタクト配線

Claims (13)

1. 互いに並列に接続されたメインＩＧＢＴセルおよびセンスＩＧＢＴセルを備える半導体層と、
   第１経路および前記第１経路とは異なる第２経路を利用することによって前記メインＩＧＢＴセルのゲート配線部と前記センスＩＧＢＴセルのゲート配線部とに接続された第１抵抗部および第２抵抗部であって、第１抵抗値を有する前記第１抵抗部、および前記第１抵抗値よりも高い第２抵抗値を有する前記第２抵抗部と、
   前記第１経路に含まれた第１ダイオードと、
   前記第２経路に含まれ、かつ前記第１ダイオードとは逆向きに設けられた第２ダイオードとを含む、半導体装置。
2. 前記センスＩＧＢＴセルのゲート配線部は、前記センスＩＧＢＴセルを各セル単位に分割する所定の配線パターンで形成されたゲート電極を含み、
   前記第１抵抗部および前記第２抵抗部は、それぞれ、前記ゲート電極の周縁部に配置されている、請求項１に記載の半導体装置。
3. 前記ゲート電極は、ストライプパターンを含み、
   前記第１抵抗部および前記第２抵抗部は、それぞれ、前記ストライプパターンのゲート電極の一端部およびその反対側の他端部に配置されている、請求項２に記載の半導体装置。
4. 前記第１抵抗部は、前記第２抵抗部に比べて短い配線長を有している、請求項１〜３のいずれか一項に記載の半導体装置。
5. 前記第１抵抗部は、前記第２抵抗部に比べて広い配線幅を有している、請求項１〜４のいずれか一項に記載の半導体装置。
6. 前記第１ダイオードは、前記半導体層上に配置され、第１導電型の中央部および当該中央部を取り囲む第２導電型の周縁部を有する第１堆積層からなり、
   前記第２ダイオードは、前記半導体層上に配置され、第１導電型の中央部および当該中央部を取り囲む第２導電型の周縁部を有する第２堆積層からなる、請求項１〜５のいずれか一項に記載の半導体装置。
7. 前記第１堆積層の周縁部および／または前記第２堆積層の周縁部は、それぞれ、内方の前記中央部の全周を取り囲むように形成されている、請求項６に記載の半導体装置。
8. 前記第１堆積層の周縁部および／または前記第２堆積層の周縁部は、それぞれ、内方の前記中央部の一部を選択的に取り囲むように形成されている、請求項６に記載の半導体装置。
9. 前記第１堆積層および／または前記第２堆積層は、ドープトポリシリコンからなる、請求項６〜８のいずれか一項に記載の半導体装置。
10. 前記第１堆積層の中央部および前記第２堆積層の周縁部に接続されたゲート配線を含み、
    前記半導体装置は、前記第１堆積層の周縁部と前記第１抵抗部とを接続する第１コンタクト配線と、前記第２堆積層の中央部と前記第２抵抗部とを接続する第２コンタクト配線とを含む、請求項６〜９のいずれか一項に記載の半導体装置。
11. 前記第１抵抗部および前記第２抵抗部は、前記第１堆積層および前記第２堆積層と同じ堆積層を用いて形成されている、請求項６〜１０のいずれか一項に記載の半導体装置。
12. 前記第１抵抗部および前記第２抵抗部に電気的に接続されたゲート配線を含み、
    前記ゲート配線は、主線部と、前記主線部から分岐した第１分岐部および第２分岐部とを含み、
    前記第１分岐部および前記第２分岐部は、それぞれ、前記第１ダイオードおよび前記第２ダイオードに接続されている、請求項１〜９のいずれか一項に記載の半導体装置。
13. 前記半導体層上に配置され、前記メインＩＧＢＴセルに電気的に接続された第１電極と、
    前記半導体層上に配置され、前記センスＩＧＢＴセルに電気的に接続されたセンス第１電極と、
    前記半導体層の裏面に配置され、前記メインＩＧＢＴと前記センスＩＧＢＴとの間で共通の第２電極とを含む、請求項１〜１２のいずれか一項に記載の半導体装置。

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