WO2023189059A1 - 半導体装置 - Google Patents

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WO2023189059A1
WO2023189059A1 PCT/JP2023/006638 JP2023006638W WO2023189059A1 WO 2023189059 A1 WO2023189059 A1 WO 2023189059A1 JP 2023006638 W JP2023006638 W JP 2023006638W WO 2023189059 A1 WO2023189059 A1 WO 2023189059A1
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gate
electrode
main surface
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敦史 後田
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ローム株式会社
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    • H01L29/868—PIN diodes

Definitions

  • Patent Document 1 discloses a semiconductor device including an RC-IGBT (Reverse Conducting - Insulating Gate Bipolar Transistor).
  • RC-IGBT Reverse Conducting - Insulating Gate Bipolar Transistor
  • One embodiment provides a semiconductor device with improved electrical characteristics.
  • One embodiment includes a chip having a first main surface on one side and a second main surface on the other side, an IGBT region provided in an inner part of the first main surface, and a peripheral edge of the first main surface.
  • a first conductivity type well region formed in a surface layer portion of the first main surface in the outer peripheral region so as to partition the IGBT region; and an insulating film covering the well region.
  • a well connection electrode embedded in the insulating film so as to be connected to the well region, and a well connection electrode formed on a surface layer portion of the second main surface in the outer peripheral region so as to face the well connection electrode, and the well region and a second conductivity type cathode region forming a diode.
  • One embodiment includes a chip having a first main surface on one side and a second main surface on the other side, an IGBT region provided in an inner part of the first main surface, and a peripheral edge of the first main surface. a first conductivity type well region formed in a surface layer portion of the first main surface in the outer peripheral region so as to partition the IGBT region; and an insulating film covering the well region. , a well connection electrode buried in the insulating film so as to be connected to the well region, and a gate electrode disposed on the insulating film at a distance from the well connection electrode so as to face the well region.
  • a semiconductor device including the well region and a second conductivity type cathode region forming a diode.
  • One embodiment includes a chip having a first main surface on one side and a second main surface on the other side, an IGBT region provided in an inner part of the first main surface, and a peripheral edge of the first main surface.
  • a first conductivity type well region formed in a surface layer portion of the first main surface in the outer peripheral region so as to partition the IGBT region; and an insulating film covering the well region.
  • a first well connection electrode embedded in the insulating film so as to be connected to the well region; and a first well connection electrode spaced apart from the first well connection electrode toward the periphery of the chip so as to be connected to the well region.
  • One embodiment includes a chip having a first main surface on one side and a second main surface on the other side, an IGBT region provided in an inner part of the first main surface, and a peripheral edge of the first main surface.
  • a first conductivity type well region formed in a surface layer portion of the first main surface in the outer peripheral region so as to partition the IGBT region; and an insulating film covering the well region.
  • a well connection electrode embedded in the insulating film so as to be connected to the well region, and a well connection electrode disposed on the insulating film so as to be electrically connected to the well region via the well connection electrode.
  • an emitter pad electrode and a cathode region of a second conductivity type formed on the surface layer of the second main surface in the outer peripheral region so as to face the well connection electrode and forming a diode with the well region; Provides semiconductor devices.
  • One embodiment includes a chip having a first main surface on one side and a second main surface on the other side, an IGBT region provided in an inner part of the first main surface, and a peripheral edge of the first main surface. a first conductivity type well region formed in a surface layer portion of the first main surface in the outer peripheral region so as to partition the IGBT region; and an insulating film covering the well region. , a well connection electrode buried in the insulating film so as to be connected to the well region, and an emitter disposed on the insulating film so as to be electrically connected to the well region via the well connection electrode.
  • a semiconductor device comprising: an electrode; and a cathode region of a second conductivity type formed in a surface layer portion of the second main surface in the outer peripheral region so as to face the well connection electrode and forming a diode with the well region.
  • One embodiment includes a chip having a first main surface on one side and a second main surface on the other side, an IGBT region provided in an inner part of the first main surface, and a peripheral edge of the first main surface.
  • a first conductivity type well region formed in a surface layer portion of the first main surface in the outer peripheral region so as to partition the IGBT region; and an insulating film covering the well region.
  • a first well connection electrode embedded in the insulating film so as to be connected to the well region; and a first well connection electrode spaced apart from the first well connection electrode toward the periphery of the chip so as to be connected to the well region.
  • a semiconductor device including a second conductivity type cathode region constituting a diode is provided.
  • One embodiment includes a chip having a first main surface on one side and a second main surface on the other side, an IGBT region provided in an inner part of the first main surface, and a peripheral edge of the first main surface. a first conductivity type well region formed in a surface layer portion of the first main surface in the outer peripheral region so as to partition the IGBT region; and an insulating film covering the well region. , a gate wiring disposed inside the insulating film to face the well region; and a gate wiring embedded in the insulating film at a distance from the gate wiring toward the IGBT region so as to be connected to the well region.
  • a semiconductor device comprising: a cathode region;
  • FIG. 1 is a plan view showing a semiconductor device according to one embodiment.
  • FIG. 2 is a plan view showing an example of the layout within the first principal surface.
  • FIG. 3 is a plan view showing an example of the layout of the well region, gate wiring, and cathode region.
  • FIG. 4 is a plan view showing the main parts of the chip.
  • FIG. 5 is a cross-sectional view showing a cross-sectional structure taken along the line V-V shown in FIG. 4 together with a cathode region according to the first layout example.
  • FIG. 6 is a cross-sectional view showing a cross-sectional structure taken along the line VI-VI shown in FIG. 4 together with a cathode region according to the first layout example.
  • FIG. 5 is a cross-sectional view showing a cross-sectional structure taken along the line VI-VI shown in FIG. 4 together with a cathode region according to the first layout example.
  • FIG. 7 is a cross-sectional view showing a cross-sectional structure taken along line VII-VII shown in FIG. 4 together with a cathode region according to the first layout example.
  • FIG. 8 is a cross-sectional view showing the cross-sectional structure of the peripheral edge of the chip together with the cathode region according to the first layout example.
  • FIG. 9 is a cross-sectional view for explaining the arrangement locations of the cathode regions.
  • FIG. 10 is a cross-sectional view showing the current density of forward current when the cathode region is placed at the gate reference position.
  • FIG. 11 is a cross-sectional view showing the current density of forward current when the cathode region is placed at the first well reference position.
  • FIG. 12 is a cross-sectional view showing the current density of forward current when the cathode region is placed at the second well reference position.
  • FIG. 13 is a graph showing the relationship between forward current and forward voltage in the cases of FIGS. 10 to 12.
  • FIG. 14A is a graph showing the relationship between the location of the cathode region and the forward current IF.
  • FIG. 14B is a graph for explaining a first setting example of the prohibited range, the first permitted range, and the second permitted range based on the results of FIG. 14A.
  • FIG. 14C is a graph for explaining a second setting example of the prohibited range, the first permitted range, and the second permitted range based on the results of FIG. 14A.
  • FIG. 14B is a graph for explaining a first setting example of the prohibited range, the first permitted range, and the second permitted range based on the results of FIG. 14A.
  • FIG. 14C is a graph for explaining a second setting example of the prohibited range, the first permitted range, and the second permitted range
  • FIG. 15 is a graph showing the relationship between peak surge current and forward voltage when the location of the cathode region is adjusted.
  • FIG. 16 is a cross-sectional view showing the cross-sectional structure of the peripheral edge of the chip together with the cathode region according to the second layout example.
  • FIG. 17 is a cross-sectional view showing the cross-sectional structure of the peripheral edge of the chip together with the cathode region according to the third layout example.
  • FIG. 18 is a cross-sectional view showing the cross-sectional structure of the peripheral edge of the chip together with the cathode region according to the fourth layout example.
  • FIG. 19 is a cross-sectional view showing the cross-sectional structure of the peripheral edge of the chip together with the cathode region according to the fifth layout example.
  • FIG. 20 is a cross-sectional view showing the cross-sectional structure of the peripheral edge of the chip together with the cathode region according to the sixth layout example.
  • this phrase includes a numerical value (form) that is equal to the numerical value (form) of the comparison target; It also includes a numerical error (form error) in the range of ⁇ 10% based on (form).
  • a numerical value that is equal to the numerical value (form) of the comparison target
  • a numerical error form error in the range of ⁇ 10% based on (form).
  • words such as “first”, “second”, “third”, etc. are used, but these are symbols attached to the name of each structure to clarify the order of explanation; It is not given for the purpose of limiting the name.
  • FIG. 1 is a plan view showing a semiconductor device 1 according to an embodiment.
  • FIG. 2 is a plan view showing an example of the layout within the first main surface 3.
  • FIG. 3 is a plan view showing an example of the layout of the well region 31, gate pad wiring 44, gate line wiring 45, and cathode region 80.
  • FIG. 4 is a plan view showing the main parts of the chip 2. As shown in FIG.
  • FIG. 5 is a cross-sectional view showing the cross-sectional structure taken along the line V-V shown in FIG. 4 together with the cathode region 80A according to the first layout example.
  • FIG. 6 is a cross-sectional view showing the cross-sectional structure taken along the line VI-VI shown in FIG. 4 together with the cathode region 80A according to the first layout example.
  • FIG. 7 is a cross-sectional view showing the cross-sectional structure taken along the line VII-VII shown in FIG. 4 together with the cathode region 80A according to the first layout example.
  • FIG. 8 is a cross-sectional view showing the cross-sectional structure of the peripheral edge of the chip 2 together with the cathode region 80A according to the first layout example.
  • a semiconductor device 1 is an RC-IGBT semiconductor device (semiconductor switching device) having an RC-IGBT (Reverse Conducting-IGBT) integrally equipped with an IGBT (Insulated Gate Bipolar Transistor) and a diode. ).
  • the diode is a freewheeling diode for the IGBT.
  • the semiconductor device 1 includes a chip 2 having a hexahedral shape (specifically, a rectangular parallelepiped shape).
  • Chip 2 may also be referred to as a "semiconductor chip.”
  • the chip 2 has a single layer structure made of a silicon single crystal substrate (semiconductor substrate).
  • the chip 2 has a first main surface 3 on one side, a second main surface 4 on the other side, and first to fourth side surfaces 5A to 5D connecting the first main surface 3 and the second main surface 4. ing.
  • the first main surface 3 and the second main surface 4 are formed into a rectangular shape in a plan view (hereinafter simply referred to as "plan view") when viewed from the normal direction Z thereof.
  • the normal direction Z is also the thickness direction of the chip 2.
  • the first side face 5A and the second side face 5B extend in a first direction
  • the third side surface 5C and the fourth side surface 5D extend in the second direction Y and face the first direction X.
  • the semiconductor device 1 includes an IGBT region 6 provided in the inner part of the first main surface 3.
  • the IGBT region 6 is a region having an IGBT structure, and may be referred to as an "active region.”
  • the IGBT regions 6 are each formed in a polygonal shape having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view.
  • the IGBT region 6 has a recess that is depressed from the center of the side along the third side surface 5C toward the fourth side surface 5D side in plan view.
  • the recessed portion is recessed in a polygonal shape (quadrilateral in this embodiment) when viewed from above.
  • the semiconductor device 1 includes a pad region 7 provided in a region defined by the recess of the IGBT region 6 on the first main surface 3.
  • the pad area 7 is set to have a polygonal shape (quadrangular in this embodiment) in plan view.
  • Semiconductor device 1 includes an outer peripheral region 8 provided at the peripheral edge of chip 2 .
  • the outer peripheral region 8 is provided in an annular shape (quadrangular annular shape) extending along the first to fourth side surfaces 5A to 5D so as to surround the IGBT region 6.
  • the outer peripheral region 8 is connected to the pad region 7 at a portion extending along the third side surface 5C.
  • the semiconductor device 1 includes an n-type (first conductivity type) drift region 9 formed inside the chip 2.
  • Drift region 9 is formed throughout the interior of chip 2 .
  • the chip 2 is made of an n-type semiconductor substrate (n-type semiconductor chip), and the drift region 9 is formed using the chip 2.
  • the semiconductor device 1 includes an n-type buffer region 10 formed in the surface layer portion of the second main surface 4.
  • the buffer region 10 is formed in a layered manner extending along the second main surface 4 over the entire second main surface 4 .
  • the buffer region 10 is exposed from the first to fourth side surfaces 5A to 5D.
  • Buffer region 10 has a higher n-type impurity concentration than drift region 9.
  • the presence or absence of the buffer area 10 is arbitrary, and a configuration without the buffer area 10 may be adopted.
  • the semiconductor device 1 includes a p-type (second conductivity type) collector region 11 formed in the surface layer portion of the second main surface 4.
  • the collector region 11 is formed in the surface layer portion of the buffer region 10 on the second main surface 4 side.
  • the collector region 11 is formed in a layered manner extending along the second main surface 4 over the entire second main surface 4 .
  • the collector region 11 is exposed from the second main surface 4 and the first to fourth side surfaces 5A to 5D.
  • the semiconductor device 1 includes a trench isolation structure 12 formed on the first main surface 3 to partition the IGBT region 6.
  • a gate potential is applied to trench isolation structure 12 .
  • Trench isolation structure 12 surrounds IGBT region 6 and isolates IGBT region 6 from outer peripheral region 8 and pad region 7 .
  • the trench isolation structure 12 is formed into a polygonal ring shape having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view.
  • the trench isolation structure 12 may have a width of 0.5 ⁇ m or more and 5 ⁇ m or less.
  • the width of the trench isolation structure 12 is the width in the direction perpendicular to the direction in which the trench isolation structure 12 extends.
  • the width of the trench isolation structure 12 is preferably 1 ⁇ m or more and 2.5 ⁇ m or less.
  • Trench isolation structure 12 may have a depth of 1 ⁇ m or more and 20 ⁇ m or less.
  • the depth of the trench isolation structure 12 is preferably 4 ⁇ m or more and 10 ⁇ m or less.
  • the trench isolation structure 12 includes an isolation trench 13, an isolation insulating film 14, and an isolation buried electrode 15.
  • the isolation trench 13 is dug down from the first main surface 3 toward the second main surface 4 and partitions the wall surface of the trench isolation structure 12.
  • the isolation insulating film 14 is formed in a film shape along the wall surface of the isolation trench 13 and defines a recess space within the isolation trench 13 .
  • the isolation insulating film 14 may include at least one of a silicon oxide film, a silicon nitride film, a silicon oxynitride film, and an aluminum oxide film.
  • the isolation insulating film 14 has a single layer structure consisting of a single insulating film. It is particularly preferable that the isolation insulating film 14 includes a silicon oxide film made of an oxide of the chip 2.
  • the isolation buried electrode 15 is buried in the isolation trench 13 with the isolation insulating film 14 in between.
  • the separate buried electrode 15 is made of conductive polysilicon. A gate potential is applied to the separate buried electrode 15.
  • the semiconductor device 1 includes an IGBT structure 16 formed in the IGBT region 6.
  • the IGBT structure 16 may be referred to as a "FET (Field Effect Transistor) structure.”
  • IGBT structure 16 includes a p-type base region 17 formed in the surface layer of first main surface 3 in IGBT region 6 .
  • Base region 17 may be referred to as a "body region” or a "channel region.”
  • Base region 17 is formed shallower than trench isolation structure 12 and has a bottom located closer to first main surface 3 than the bottom wall of trench isolation structure 12 .
  • the base region 17 extends in a layered manner along the first main surface 3 and is in contact with the inner peripheral wall of the trench isolation structure 12 .
  • the IGBT structure 16 includes a plurality of trench gate structures 18 formed on the first main surface 3 in the IGBT region 6. A gate potential is applied to the plurality of trench gate structures 18 . A plurality of trench gate structures 18 extend through base region 17 to reach drift region 9 . The plurality of trench gate structures 18 are arranged at intervals in the first direction X in a plan view, and are each formed in a band shape extending in the second direction Y. That is, the plurality of trench gate structures 18 are arranged in a stripe shape extending in the second direction Y.
  • the plurality of trench gate structures 18 have a first end 18A on one side (first side surface 5A side) and a second end portion 18B on the other side (second side surface 5B side) in the longitudinal direction (second direction Y). Each has its own. First end 18A and second end 18B are mechanically and electrically connected to trench isolation structure 12.
  • the plurality of trench gate structures 18 together with the trench isolation structure 12 constitute one ladder-like trench gate structure 18 .
  • the connection between trench isolation structure 12 and trench gate structure 18 may be considered part of trench isolation structure 12 or part of trench gate structure 18.
  • the plurality of trench gate structures 18 may be arranged in the first direction X at intervals of 0.5 ⁇ m or more and 5 ⁇ m or less.
  • the interval between the plurality of trench gate structures 18 is preferably 1 ⁇ m or more and 3 ⁇ m or less.
  • Each trench gate structure 18 may have a width of 0.5 ⁇ m or more and 5 ⁇ m or less.
  • the width of each trench gate structure 18 is the width in a direction perpendicular to the direction in which each trench gate structure 18 extends.
  • each trench gate structure 18 is preferably 1 ⁇ m or more and 2.5 ⁇ m or less. Preferably, the width of each trench gate structure 18 is approximately equal to the width of trench isolation structure 12.
  • Each trench gate structure 18 may have a depth of 1 ⁇ m or more and 20 ⁇ m or less. The depth of each trench gate structure 18 is preferably 4 ⁇ m or more and 10 ⁇ m or less. Preferably, the depth of each trench gate structure 18 is approximately equal to the depth of trench isolation structure 12.
  • Trench gate structure 18 includes a gate trench 19, a gate insulating film 20, and a gate buried electrode 21.
  • the gate trench 19 is dug down from the first main surface 3 toward the second main surface 4 and partitions the wall surface of the trench gate structure 18.
  • gate trench 19 communicates with isolation trench 13 at both longitudinal ends (first end 18A and second end 18B).
  • the side wall of gate trench 19 communicates with the side wall of isolation trench 13
  • the bottom wall of gate trench 19 communicates with the bottom wall of isolation trench 13 .
  • the gate insulating film 20 is formed in a film shape along the wall surface of the gate trench 19 and defines a recess space within the gate trench 19.
  • Gate insulating film 20 may include at least one of a silicon oxide film, a silicon nitride film, a silicon oxynitride film, and an aluminum oxide film.
  • the gate insulating film 20 has a single layer structure consisting of a single insulating film. It is particularly preferable that the gate insulating film 20 includes a silicon oxide film made of the oxide of the chip 2. In this embodiment, the gate insulating film 20 is made of the same insulating film as the isolation insulating film 14. Gate insulating film 20 is connected to isolation insulating film 14 at a communication portion between isolation trench 13 and gate trench 19 .
  • the gate buried electrode 21 is buried in the gate trench 19 with the gate insulating film 20 in between.
  • the gate buried electrode 21 is made of conductive polysilicon.
  • a gate potential is applied to the gate buried electrode 21 .
  • the buried gate electrode 21 is connected to the separated buried electrode 15 at a communication portion between the separated trench 13 and the gate trench 19 .
  • the IGBT structure 16 includes a plurality of n-type emitter regions 22 formed in a region along the plurality of trench gate structures 18 in the surface layer portion of the base region 17 .
  • Each of the plurality of emitter regions 22 has a higher n-type impurity concentration than the drift region 9.
  • the plurality of emitter regions 22 are arranged on both sides of the plurality of trench gate structures 18 and are each formed in a band shape extending along the plurality of trench gate structures 18 in plan view. It is preferable that the emitter region 22 is not formed in a region defined by the ends (first end 18a/second end 18b) of the trench isolation structure 12 and the trench gate structure 18 in the surface layer part of the base region 17. .
  • the IGBT structure 16 includes a plurality of contact holes 23 formed in the first main surface 3 so as to expose the emitter region 22.
  • the plurality of contact holes 23 are respectively formed in regions between pairs of trench gate structures 18 adjacent to each other at intervals from the plurality of trench gate structures 18 .
  • the plurality of contact holes 23 may each be formed in a tapered shape in which the opening width narrows from the opening toward the bottom wall.
  • the plurality of contact holes 23 penetrate the emitter region 22 so as to reach the base region 17.
  • the plurality of contact holes 23 may be spaced apart from the bottom of the emitter region 22 toward the first main surface 3 so as not to reach the base region 17 .
  • the plurality of contact holes 23 are each formed in a band shape extending along the plurality of trench gate structures 18 in plan view.
  • the plurality of contact holes 23 are shorter than the plurality of trench gate structures 18 in the longitudinal direction (second direction Y).
  • the IGBT structure 16 includes a plurality of p-type contact regions 24 formed in a region different from the plurality of emitter regions 22 in the surface layer portion of the base region 17 .
  • the plurality of contact regions 24 have a higher p-type impurity concentration than the base region 17.
  • the plurality of contact regions 24 are each formed in a band shape extending along the corresponding contact hole 23 in plan view.
  • the bottoms of the plurality of contact regions 24 are respectively formed in regions between the bottoms of the corresponding contact holes 23 and the bottoms of the base regions 17 .
  • the semiconductor device 1 includes a p-type pad well region 30 formed in the surface layer of the first main surface 3 in the pad region 7 so as to partition the IGBT region 6 (see FIG. 3).
  • Pad well region 30 may be referred to as a "pad anode region.”
  • Pad well region 30 has a higher p-type impurity concentration than base region 17 in this form.
  • pad well region 30 may have a lower p-type impurity concentration than base region 17.
  • the pad well region 30 is formed in the pad region 7 at a distance from the periphery of the chip 2 toward the IGBT region 6 side.
  • Pad well region 30 is formed in a polygonal shape (quadrilateral in this embodiment) that matches pad region 7 in plan view.
  • pad well region 30 is in contact with the trench isolation structure 12.
  • Pad well region 30 is formed deeper than base region 17 .
  • pad well region 30 is formed deeper than trench isolation structure 12 (multiple trench gate structures 18).
  • the pad well region 30 has a portion that covers the bottom wall of the trench isolation structure 12.
  • Pad well region 30 has a peripheral edge extending from pad region 7 into IGBT region 6 .
  • the peripheral edge of the pad well region 30 has a portion that traverses the trench isolation structure 12 and covers the bottom walls of the plurality of trench gate structures 18 .
  • the peripheral edge of the pad well region 30 covers the sidewalls of the trench isolation structure 12 and the plurality of trench gate structures 18 in the IGBT region 6, and is connected to the base region 17 at the surface layer of the first main surface 3. . That is, the pad well region 30 is electrically connected to the base region 17 and the plurality of emitter regions 22 within the IGBT region 6.
  • the semiconductor device 1 includes a p-type well region 31 formed in the surface layer of the first main surface 3 in the outer peripheral region 8 so as to partition the IGBT region 6.
  • Well region 31 may also be referred to as an "anode region.”
  • well region 31 has a higher p-type impurity concentration than base region 17.
  • well region 31 may have a lower p-type impurity concentration than base region 17.
  • well region 31 has approximately the same p-type impurity concentration as pad well region 30.
  • the well region 31 is formed at intervals from the periphery of the chip 2 toward the IGBT region 6 side.
  • the well region 31 is formed in a layer shape extending along the first main surface 3 and is exposed from the first main surface 3 .
  • the well region 31 is formed in a band shape extending along the IGBT region 6 in plan view.
  • the well region 31 is formed in an annular shape surrounding the IGBT region 6 in plan view, and has four sides parallel to the periphery of the chip 2.
  • the well region 31 has an inner edge 31a on the IGBT region 6 side and an outer edge 31b on the peripheral edge side of the chip 2.
  • the well region 31 is formed integrally with the pad well region 30 in a portion extending along the third side surface 5C. That is, the well region 31 integrally includes the pad well region 30 drawn out from the outer peripheral region 8 side to the pad region 7 side.
  • the width of the well region 31 may be greater than or equal to 10 ⁇ m and less than or equal to 100 ⁇ m.
  • the width of the well region 31 is preferably 40 ⁇ m or more and 80 ⁇ m or less.
  • the well region 31 is formed deeper than the base region 17. Specifically, the well region 31 is formed deeper than the trench isolation structure 12 (the plurality of trench gate structures 18). Well region 31 is in contact with trench isolation structure 12 . Well region 31 has a portion that covers the bottom wall of trench isolation structure 12 . An inner edge 31 a of the well region 31 is drawn out from the outer peripheral region 8 into the IGBT region 6 and is located within the IGBT region 6 .
  • the well region 31 has a portion that traverses the trench isolation structure 12 and covers the bottom walls of the plurality of trench gate structures 18.
  • the well region 31 covers the sidewalls of the trench isolation structure 12 and the plurality of trench gate structures 18 in the IGBT region 6 and is connected to the base region 17 in the surface layer portion of the first main surface 3 . That is, the inner edge 31a of the well region 31 is electrically connected to the base region 17 and the emitter region 22 within the IGBT region 6.
  • the semiconductor device 1 includes at least one (in this embodiment, a plurality of) p-type field regions 32 formed in the surface layer portion of the first main surface 3 in the outer peripheral region 8 .
  • the number of field areas 32 is arbitrary, and may be 1 or more and 20 or less.
  • the number of field regions 32 is typically 3 or more and 10 or less.
  • the plurality of field regions 32 may have a higher p-type impurity concentration than the base region 17.
  • the plurality of field regions 32 may have a higher p-type impurity concentration than the well region 31.
  • the plurality of field regions 32 may have approximately the same p-type impurity concentration as the well region 31.
  • the plurality of field regions 32 are formed in an electrically floating state.
  • the plurality of field regions 32 are formed in a region between the periphery of the chip 2 and the well region 31 at intervals from the periphery of the chip 2 and the well region 31 .
  • the plurality of field regions 32 are formed in a band shape extending along the well region 31 in plan view.
  • the plurality of field regions 32 are formed in a ring shape (quadrangular ring shape) surrounding the well region 31 in plan view.
  • the plurality of field regions 32 are formed deeper than the base region 17.
  • the plurality of field regions 32 are formed shallower than the well region 31.
  • the plurality of field regions 32 are formed shallower than the well region 31 by, for example, a depth of 0.1 ⁇ m or more and 1 ⁇ m or less (preferably 0.5 ⁇ m or less) with respect to the depth position of the bottom of the well region 31. Preferably.
  • the plurality of field regions 32 are formed with a constant depth. It is preferable that the intervals between the plurality of field regions 32 are arranged so as to gradually increase toward the periphery of the chip 2.
  • each of the plurality of field regions 32 has a width smaller than the width of the well region 31. It is preferable that the outermost field region 32 among the plurality of field regions 32 is formed wider than the other field regions 32 .
  • the width of each field region 32 may be 1 ⁇ m or more and 50 ⁇ m or less.
  • the width of each field region 32 is 1 ⁇ m to 2.5 ⁇ m, 2.5 ⁇ m to 5 ⁇ m, 5 ⁇ m to 7.5 ⁇ m, 7.5 ⁇ m to 10 ⁇ m, 10 ⁇ m to 20 ⁇ m, 20 ⁇ m to 30 ⁇ m, 30 ⁇ m to 40 ⁇ m. , and may be set to a value belonging to any one of the ranges of 40 ⁇ m or more and 50 ⁇ m or less.
  • the width of each field region 32 is preferably 10 ⁇ m or more and 30 ⁇ m or less.
  • the semiconductor device 1 includes an n-type channel stop region 33 formed in the surface layer of the first main surface 3 at a distance from the plurality of field regions 32 toward the peripheral edge of the chip 2 in the outer peripheral region 8 .
  • Channel stop region 33 has a higher n-type impurity concentration than drift region 9.
  • the channel stop region 33 may be exposed from the first to fourth side surfaces 5A to 5D.
  • the channel stop region 33 is formed in a band shape extending along the periphery of the chip 2 in plan view.
  • the channel stop region 33 is formed in an annular shape (quadrangular annular shape) surrounding the plurality of field regions 32 in plan view.
  • Channel stop region 33 is formed in an electrically floating state.
  • the semiconductor device 1 includes an insulating film 40 that selectively covers the first main surface 3.
  • the insulating film 40 has a laminated structure including a main surface insulating film 41 (first insulating film) and an interlayer insulating film 42 (second insulating film).
  • the main surface insulating film 41 selectively covers the first main surface 3 in the IGBT region 6 , outer peripheral region 8 , and pad region 7 .
  • Main surface insulating film 41 may include at least one of a silicon oxide film, a silicon nitride film, a silicon oxynitride film, and an aluminum oxide film. It is preferable that the main surface insulating film 41 has a single layer structure consisting of a single insulating film.
  • the main surface insulating film 41 includes a silicon oxide film made of an oxide of the chip 2.
  • the main surface insulating film 41 is made of the same insulating film as the gate insulating film 20.
  • Main surface insulating film 41 covers first main surface 3 so as to expose trench isolation structure 12 and plurality of trench gate structures 18 .
  • the main surface insulating film 41 is connected to the isolation insulating film 14 and the gate insulating film 20, and exposes the isolation buried electrode 15 and the gate buried electrode 21.
  • Main surface insulating film 41 covers pad well region 30 , well region 31 , field region 32 , and channel stop region 33 in pad region 7 and outer peripheral region 8 .
  • the interlayer insulating film 42 covers the main surface insulating film 41.
  • the interlayer insulating film 42 is thicker than the main surface insulating film 41.
  • the interlayer insulating film 42 may have a single layer structure consisting of a single insulating film or a laminated structure including a plurality of insulating films.
  • the interlayer insulating film 42 may include at least one of a silicon oxide film, a silicon nitride film, a silicon oxynitride film, and an aluminum oxide film.
  • the interlayer insulating film 42 may include at least one of a NSG (Non-doped Silicate Glass) film, a PSG (Phosphor Silicate Glass) film, and a BPSG (Boron Phosphor Silicate Glass) film as an example of a silicon oxide film. good.
  • the interlayer insulating film 42 covers the main surface insulating film 41 in the IGBT region 6 , outer peripheral region 8 , and pad region 7 .
  • the interlayer insulating film 42 covers the main surface insulating film 41, the trench isolation structure 12, and the plurality of trench gate structures 18 in the IGBT region 6.
  • the interlayer insulating film 42 covers the pad well region 30 , the well region 31 , the field region 32 , and the channel stop region 33 with the main surface insulating film 41 interposed therebetween in the pad region 7 and the outer peripheral region 8 .
  • the semiconductor device 1 includes a gate wiring 43 arranged in a film shape inside an insulating film 40.
  • the gate wiring 43 is made of a conductive polysilicon film.
  • the gate wiring 43 includes a gate pad wiring 44, a gate line wiring 45, and a plurality of gate connection wirings 46.
  • the gate line wiring 45 may be referred to as a "gate finger wiring.”
  • the gate pad wiring 44 is arranged inside a portion of the insulating film 40 that covers the pad region 7, and faces the pad well region 30 in the thickness direction of the chip 2. Specifically, the gate pad wiring 44 is arranged like a film on the main surface insulating film 41 and covered with the interlayer insulating film 42 . The gate pad wiring 44 is formed in a polygonal shape (quadrangular in this embodiment) that matches the pad region 7 in plan view. The peripheral edge of the gate pad wiring 44 may be located within the pad region 7.
  • the peripheral portion of the gate pad wiring 44 may be drawn out from the pad region 7 toward the IGBT region 6 side.
  • the peripheral edge of the gate pad wiring 44 may be drawn out from above the main surface insulating film 41 onto a portion of the trench isolation structure 12 that partitions the pad region 7, and may be connected to the isolation buried electrode 15.
  • the peripheral edge portion of the gate pad wiring 44 may cover a part (first end portion 18A or second end portion 18B) of the plurality of trench gate structures 18 and be connected to the plurality of gate buried electrodes 21. .
  • the gate line wiring 45 is arranged inside the portion of the insulating film 40 that covers the outer peripheral region 8, and faces the well region 31 in the thickness direction of the chip 2. Specifically, the gate line wiring 45 is arranged like a film on the main surface insulating film 41 and covered with the interlayer insulating film 42 . In this embodiment, the gate line wiring 45 is arranged only in a portion of the insulating film 40 that covers the well region 31.
  • the gate line wiring 45 faces the inner part of the well region 31 at a distance from the outer edge 31b and inner edge 31a of the well region 31 in plan view. Further, the entire gate line wiring 45 faces the well region 31 with the main surface insulating film 41 in between.
  • the gate line wiring 45 extends in a band shape along the well region 31 in plan view. It is preferable that the gate line wiring 45 partitions the IGBT region 6 from a plurality of directions in a plan view.
  • the gate line wiring 45 is formed in a band shape extending along the first to fourth side surfaces 5A to 5D in plan view, and partitions the IGBT region 6 from four directions.
  • the gate line wiring 45 may be formed in an endless strip shape or an end strip shape so as to surround the IGBT region 6.
  • the gate line wiring 45 is formed in a ring shape (specifically, a square ring shape) surrounding the IGBT region 6.
  • the gate line wiring 45 is formed integrally with the gate pad wiring 44 in a portion extending along the third side surface 5C. That is, the gate line wiring 45 integrally includes the gate pad wiring 44 drawn out from the outer peripheral region 8 to the pad region 7 .
  • the gate line wiring 45 has a width less than the width of the well region 31.
  • the width of the gate line wiring 45 may be greater than or equal to 10 ⁇ m and less than or equal to 100 ⁇ m.
  • the width of the gate line wiring 45 is preferably 15 ⁇ m or more and 60 ⁇ m or less.
  • the plurality of gate connection wirings 46 are arranged inside the insulating film 40 so as to electrically connect the gate line wiring 45 to the plurality of trench gate structures 18.
  • the plurality of gate connection wirings 46 are drawn out from a portion of the gate line wiring 45 extending along the first side surface 5A toward the first end portion 18A side of the plurality of trench gate structures 18. Further, the plurality of gate connection wirings 46 are drawn out from the portion of the gate line wiring 45 extending along the second side surface 5B toward the second end portion 18B side of the plurality of trench gate structures 18.
  • the plurality of gate connection wirings 46 are arranged at intervals along the gate line wiring 45 on the first side surface 5A side, and are drawn out toward the trench isolation structure 12. It is preferable that the plurality of gate connection wirings 46 are arranged at equal intervals in the first direction X.
  • the plurality of gate connection wirings 46 are drawn out from above the main surface insulating film 41 onto the trench isolation structure 12 on the first side surface 5 ⁇ /b>A side, and are connected to the isolation buried electrode 15 .
  • the plurality of gate connection wirings 46 cover the first ends 18A of the plurality of trench gate structures 18, respectively, and are connected to the plurality of gate buried electrodes 21.
  • the plurality of gate connection wirings 46 are arranged at intervals along the gate line wiring 45 on the second side surface 5B side, and are drawn out toward the trench isolation structure 12. It is preferable that the plurality of gate connection wirings 46 are arranged at equal intervals in the first direction X. The plurality of gate connection wirings 46 are drawn out from above the main surface insulating film 41 onto the trench isolation structure 12 on the second side surface 5B side, and are connected to the isolation buried electrode 15.
  • the plurality of gate connection wirings 46 respectively cover the second ends 18B of the plurality of trench gate structures 18 and are connected to the plurality of gate buried electrodes 21.
  • the gate wiring 43 is formed of the same conductive material as the separated buried electrode 15 and the gate buried electrode 21, and is drawn out from the separated buried electrode 15 and the plurality of gate buried electrodes 21 onto the main surface insulating film 41. Consists of a drawer.
  • the semiconductor device 1 has a plurality of emitter openings 50 that expose a plurality of emitter regions 22 in a portion of the insulating film 40 that covers the IGBT region 6.
  • the plurality of emitter openings 50 are formed in a one-to-one correspondence with the plurality of contact holes 23 and communicate with the corresponding contact holes 23, respectively.
  • the plurality of emitter openings 50 are each formed in a band shape extending along the corresponding contact hole 23 in plan view.
  • the semiconductor device 1 includes a plurality of emitter connection electrodes 51 embedded in the insulating film 40 so as to be electrically connected to the plurality of emitter regions 22.
  • the plurality of emitter connection electrodes 51 are embedded in the plurality of emitter openings 50.
  • the plurality of emitter connection electrodes 51 enter into the plurality of contact holes 23 from the plurality of emitter openings 50 and are electrically connected to the emitter region 22 and the contact region 24 .
  • Each emitter connection electrode 51 may include at least one of a Ti-based metal film, a W-based metal film, an Al-based metal film, and a Cu-based metal film.
  • each emitter connection electrode 51 has a laminated structure including a Ti-based metal film and a W-based metal film.
  • the Ti-based metal may include at least one of a pure Ti film (a Ti film with a purity of 99% or more) and a Ti alloy film (the same applies hereinafter).
  • the Ti alloy film may be a TiN film (the same applies hereinafter).
  • the W-based metal may include at least one of a pure W film (a W film with a purity of 99% or more) and a W alloy film (the same applies hereinafter).
  • the Al-based metal may include at least one of a pure Al film (an Al film with a purity of 99% or more) and an Al alloy film (the same applies hereinafter).
  • the Al alloy film may contain at least one of an AlCu alloy, an AlSi alloy, and an AlSiCu alloy (the same applies hereinafter).
  • the Cu-based metal may include at least one of a pure Cu film (a Cu film with a purity of 99% or more) and a Cu alloy film (the same applies hereinafter).
  • the semiconductor device 1 includes at least one (in this embodiment, a plurality of) gate openings 52 that selectively expose the gate line wiring 45 in a portion of the insulating film 40 that covers the gate line wiring 45. Although a plurality of gate openings 52 are formed in this embodiment, a single gate opening 52 may be formed.
  • the plurality of gate openings 52 are spaced apart from the inner and outer edges of the gate line wiring 45 to expose the inner part of the gate line wiring 45.
  • the plurality of gate openings 52 are formed at intervals from each other from the IGBT region 6 side toward the peripheral edge side of the chip 2, and extend in a band shape along the gate line wiring 45.
  • Each gate opening 52 may be formed in an endless band shape or an end band shape so as to surround the IGBT region 6.
  • each gate opening 52 is formed in a ring shape (specifically, a square ring shape) surrounding the IGBT region 6.
  • the semiconductor device 1 includes at least one (in this embodiment, a plurality of) gates that selectively expose the gate pad wiring 44 in a portion of the insulating film 40 that covers the gate pad wiring 44. It may also include an opening 52 .
  • the semiconductor device 1 includes at least one (in this embodiment, a plurality of) gate connection electrodes 53 embedded in the insulating film 40 so as to be electrically connected to the gate line wiring 45.
  • Each gate connection electrode 53 may include at least one of a Ti-based metal film, a W-based metal film, an Al-based metal film, and a Cu-based metal film.
  • each gate connection electrode 53 has a laminated structure including a Ti-based metal film and a W-based metal film.
  • the plurality of gate connection electrodes 53 are respectively embedded in the plurality of gate openings 52 in a one-to-one correspondence.
  • the plurality of gate connection electrodes 53 are electrically connected to the gate line wiring 45 within the corresponding gate openings 52.
  • a gate connection electrode 53 electrically connected to the gate pad wiring 44 may be formed within the gate opening 52.
  • the semiconductor device 1 includes a plurality of well openings 54 that selectively expose the well region 31 in a portion of the insulating film 40 that covers the outer peripheral region 8 .
  • the plurality of well openings 54 include at least one (plurality in this form) first well opening 55 and at least one (plurality in this form) second well opening 56 .
  • a plurality of first well openings 55 are formed, but a single first well opening 55 may be formed.
  • a plurality of second well openings 56 are formed, a single second well opening 56 may be formed.
  • the plurality of first well openings 55 expose the well region 31 on the IGBT region 6 side.
  • the plurality of first well openings 55 are formed at intervals from the middle part in the width direction of the well region 31 toward the inner edge 31a side of the well region 31, and cover the region of the well region 31 on the inner edge 31a side. selectively exposed. More specifically, the plurality of first well openings 55 are formed at intervals from the gate line wiring 45 toward the inner edge 31a of the well region 31 to selectively expose the inner edge of the well region 31.
  • the plurality of first well openings 55 are formed at intervals from the IGBT region 6 side toward the peripheral edge side of the chip 2, and extend in a band shape along the well region 31.
  • Each first well opening 55 has a portion extending in the first direction X along the well region 31 and a portion extending in the second direction Y along the well region 31.
  • Each first well opening 55 includes a plurality of segment openings 55a formed at intervals in a portion extending in the first direction X so as to expose regions between the plurality of gate connection wirings 46.
  • the plurality of segment openings 55a are formed at intervals from the plurality of gate connection wirings 46 so as not to expose the plurality of gate connection wirings 46.
  • the plurality of segment openings 55a are arranged in a region surrounded by the trench isolation structure 12 (the plurality of trench gate structures 18), the gate line wiring 45, and the plurality of gate connection wirings 46.
  • the plurality of segment openings 55a are each formed in a band shape extending in the first direction X.
  • the plurality of second well openings 56 expose the well region 31 on the peripheral edge side of the chip 2.
  • the plurality of second well openings 56 are formed at intervals from the middle part in the width direction of the well region 31 to the outer edge 31b side of the well region 31, and extend from the outer edge 31b side of the well region 31. selectively exposed. More specifically, the plurality of second well openings 56 are formed at intervals from the gate line wiring 45 toward the outer edge 31b of the well region 31 to selectively expose the outer edge of the well region 31.
  • the plurality of second well openings 56 are formed at intervals from the IGBT region 6 side toward the peripheral edge side of the chip 2, and extend in a band shape along the well region 31.
  • Each second well opening 56 may be formed in an endless band shape or an end band shape so as to surround the IGBT region 6.
  • each second well opening 56 is formed in a ring shape (specifically, a square ring shape) surrounding the IGBT region 6.
  • the semiconductor device 1 includes a plurality of well connection electrodes 57 embedded in the insulating film 40 so as to be electrically connected to the well region 31.
  • Each well connection electrode 57 may include at least one of a Ti-based metal film, a W-based metal film, an Al-based metal film, and a Cu-based metal film.
  • each well connection electrode 57 has a laminated structure including a Ti-based metal film and a W-based metal film.
  • the plurality of well connection electrodes 57 include at least one (in this form, a plurality) of first well connection electrodes 58 and at least one (in this form, a plurality of) second well connection electrodes 59.
  • a plurality of first well connection electrodes 58 are formed, but a single well connection electrode 57 may be formed.
  • a plurality of second well connection electrodes 59 are formed, a single well connection electrode 57 may be formed.
  • the plurality of first well connection electrodes 58 are connected to the well region 31 on the inner edge 31a side (IGBT region 6 side) of the well region 31. Specifically, the plurality of first well connection electrodes 58 are respectively embedded in the plurality of first well openings 55 in a one-to-one correspondence.
  • the plurality of first well connection electrodes 58 are formed at intervals from the middle part in the width direction of the well region 31 to the inner edge 31a side of the well region 31, and are electrically connected to the region of the well region 31 on the inner edge 31a side. It is connected to the. Further, the plurality of first well connection electrodes 58 are formed at intervals from the gate line wiring 45 to a region on the inner edge 31 a side of the well region 31 and are electrically connected to the inner edge of the well region 31 .
  • the plurality of second well connection electrodes 59 are connected to the well region 31 on the outer edge 31b side of the well region 31 (the peripheral edge side of the chip 2). Specifically, the plurality of second well connection electrodes 59 are respectively embedded in the plurality of second well openings 56 in a one-to-one correspondence.
  • the plurality of second well connection electrodes 59 are formed at intervals from the middle part in the width direction of the well region 31 to the outer edge 31b side of the well region 31, and are electrically connected to a region of the well region 31 on the outer edge 31b side. It is connected to the. Further, the plurality of second well connection electrodes 59 are formed at intervals in a region on the outer edge 31 b side of the well region 31 from the gate line wiring 45 and are electrically connected to the outer edge of the well region 31 .
  • the semiconductor device 1 includes a gate electrode 60 disposed on the insulating film 40.
  • the gate electrode 60 is made of a conductive material different from that of the gate wiring 43.
  • the gate electrode 60 is made of a metal film and has a resistance value lower than that of the gate wiring 43.
  • Gate electrode 60 may also be referred to as "gate metal.”
  • the gate electrode 60 may include at least one of a Ti-based metal film, a W-based metal film, an Al-based metal film, and a Cu-based metal film. In this form, the gate electrode 60 has a laminated structure including a Ti-based metal film and an Al-based metal film.
  • the gate electrode 60 includes a gate pad electrode 61 and a gate line electrode 62.
  • Gate line electrode 62 may be referred to as a "gate finger electrode.”
  • the gate pad electrode 61 is arranged on a portion of the insulating film 40 that covers the gate pad wiring 44 . In this form, the gate pad electrode 61 is formed in a polygonal shape (quadrilateral in this form) that matches the pad region 7 in plan view.
  • the gate pad electrode 61 faces the gate pad wiring 44 in the thickness direction of the chip 2 with a part of the insulating film 40 (interlayer insulating film 42) interposed therebetween. Gate pad electrode 61 faces pad well region 30 with insulating film 40 and gate pad wiring 44 in between in the thickness direction of chip 2 . When the gate connection electrode 53 is connected to the gate pad wiring 44 , the gate pad electrode 61 may be electrically connected to the gate connection electrode 53 via the gate connection electrode 53 .
  • the gate pad electrode 61 may have a planar area greater than or equal to the planar area of the pad region 7, or may have a planar area less than the planar area of the pad region 7.
  • the gate pad electrode 61 may have a planar area greater than or equal to the planar area of the gate pad wiring 44 , or may have a planar area less than the planar area of the gate pad wiring 44 .
  • the gate pad electrode 61 may be formed spaced apart from the plurality of trench gate structures 18 in plan view, or may be opposed to the plurality of trench gate structures 18 with the insulating film 40 in between. Gate pad electrode 61 may be formed spaced apart from trench isolation structure 12 in plan view, or may face trench isolation structure 12 with insulating film 40 in between.
  • the gate line electrode 62 is arranged on the portion of the insulating film 40 that covers the gate line wiring 45.
  • the gate line electrode 62 is formed integrally with the gate pad electrode 61 and is drawn out from the gate pad electrode 61 onto the insulating film 40 in a band shape.
  • the gate line electrode 62 is extended from the gate pad electrode 61 to a region between the first well connection electrode 58 and the second well connection electrode 59 on the insulating film 40 .
  • the gate line electrode 62 is spaced apart from the first well connection electrode 58 and the second well connection electrode 59, and covers the plurality of gate connection electrodes 53. That is, the gate line electrode 62 is arranged at a distance from the first well connection electrode 58 to the outer edge 31b side of the well region 31 (peripheral edge side of the chip 2), and from the second well connection electrode 59 to the inner edge 31a of the well region 31. They are arranged at intervals on the side (IGBT area 6 side).
  • the gate line electrode 62 is electrically connected to the gate line wiring 45 via a plurality of gate connection electrodes 53.
  • the gate line electrode 62 faces the gate line electrode 62 in the thickness direction of the chip 2 with a part of the insulating film 40 interposed therebetween.
  • the gate line electrode 62 faces the well region 31 in the thickness direction of the chip 2 with the insulating film 40 and the gate line electrode 62 interposed therebetween.
  • Gate line electrode 62 has a width less than the width of well region 31 .
  • the gate line electrode 62 has a width less than the width of the gate line wiring 45.
  • the gate line electrode 62 may have a width greater than the width of the gate line wiring 45.
  • the gate line electrode 62 extends in a band shape along the gate line wiring 45 in plan view. It is preferable that the gate line electrode 62 partitions the IGBT region 6 from a plurality of directions in a plan view. In this form, the gate line electrode 62 is formed in a band shape extending along the first to fourth side surfaces 5A to 5D in plan view, and partitions the IGBT region 6 from four directions.
  • the gate line electrode 62 may be formed in an endless strip shape or an end strip shape so as to surround the IGBT region 6.
  • the gate line electrode 62 is formed in an annular shape (specifically, a square annular shape) surrounding the IGBT region 6, and has a pair of open ends 63 in a portion extending along the fourth side surface 5D.
  • the semiconductor device 1 includes an emitter electrode 65 arranged on the insulating film 40 at a distance from the gate electrode 60.
  • the emitter electrode 65 is made of a conductive material different from that of the gate wiring 43.
  • the emitter electrode 65 is made of a metal film and has a resistance value lower than that of the gate wiring 43. Emitter electrode 65 may also be referred to as "emitter metal.”
  • the emitter electrode 65 may include at least one of a Ti-based metal film, a W-based metal film, an Al-based metal film, and a Cu-based metal film.
  • the emitter electrode 65 has a laminated structure including a Ti-based metal film and an Al-based metal film. That is, the emitter electrode 65 is made of the same material as the gate electrode 60.
  • the emitter electrode 65 includes an emitter pad electrode 66 and an emitter line electrode 67.
  • Emitter line electrode 67 may be referred to as an "emitter finger electrode.”
  • Emitter pad electrode 66 is arranged on a portion of insulating film 40 that covers IGBT region 6 . Specifically, the emitter pad electrode 66 is arranged at a distance from the gate pad electrode 61 and the gate line electrode 62, and is formed in a polygonal shape having a concave portion recessed along the gate pad electrode 61 in a plan view. ing.
  • the emitter pad electrode 66 collectively covers the plurality of trench gate structures 18 and the plurality of emitter connection electrodes 51.
  • the emitter pad electrode 66 faces the plurality of trench gate structures 18 with the insulating film 40 in between, and is electrically connected to the plurality of emitter regions 22 via the plurality of emitter connection electrodes 51.
  • the emitter pad electrode 66 has an emitter extension portion 68 extended from the IGBT region 6 to the outer peripheral region 8 across the region directly above the trench isolation structure 12 so as to face the well region 31 in the thickness direction of the chip 2. ing.
  • the emitter extension portion 68 covers a region on the inner edge 31a side of the well region 31 with respect to a widthwise intermediate portion of the well region 31. Specifically, the emitter lead-out portion 68 covers the inner edge of the well region 31 at a distance from the gate line electrode 62 to the IGBT region 6 side, and covers the plurality of first well connection electrodes 58 all at once. There is. Thereby, the emitter pad electrode 66 is electrically connected to the inner edge of the well region 31 via the plurality of first well connection electrodes 58.
  • the emitter line electrode 67 is formed integrally with the emitter pad electrode 66 and is drawn out from the emitter pad electrode 66 onto the insulating film 40. Specifically, the emitter line electrode 67 passes through a region between the pair of open ends 63 of the gate line electrode 62 on the insulating film 40 and is drawn out in a band shape from the emitter pad electrode 66 to the outer peripheral region 8. .
  • the emitter line electrode 67 is routed over a portion of the insulating film 40 that covers the well region 31. That is, the emitter line electrode 67 faces the well region 31 across the insulating film 40 in the thickness direction of the chip 2.
  • the emitter line electrode 67 is spaced apart from the gate line electrode 62 toward the outer edge 31b of the well region 31 (toward the periphery of the chip 2) so as to cover the plurality of second well connection electrodes 59. Thereby, the emitter line electrode 67 is electrically connected to the outer edge of the well region 31 via the plurality of second well connection electrodes 59.
  • the emitter line electrode 67 extends in a band shape along the outer edge 31b of the well region 31 in plan view. It is preferable that the emitter line electrode 67 partitions the IGBT region 6 from a plurality of directions in a plan view. In this form, the emitter line electrode 67 is formed in a band shape extending along the first to fourth side surfaces 5A to 5D in plan view, and partitions the IGBT region 6 from four directions.
  • the well region 31 may be formed in an endless strip shape or an end strip shape so as to surround the IGBT region 6. In this form, the emitter line electrode 67 is formed in a ring shape (specifically, a square ring shape) surrounding the IGBT region 6.
  • the emitter line electrode 67 has a width less than the width of the well region 31. It is preferable that the emitter line electrode 67 is spaced apart from a region immediately above the innermost field region 32 toward the well region 31 side. It is preferable that the emitter line electrodes 67 are arranged at intervals from a region directly above the outer edge 31b of the well region 31 toward the inner edge 31a of the well region 31. It is preferable that the region of the emitter line electrode 67 other than the portion connected to the emitter pad electrode 66 is disposed only in the region facing the well region 31.
  • the insulating film 40 includes at least one (in this embodiment, a plurality of) field openings 70 that selectively expose each field region 32 in the outer peripheral region 8 .
  • a plurality of field openings 70 expose corresponding field regions 32 in a one-to-many correspondence.
  • a single field opening 70 may expose a corresponding field region 32 in a one-to-one correspondence.
  • the plurality of field openings 70 are formed in a band shape extending along the corresponding field region 32.
  • the plurality of field openings 70 are formed in an annular shape (quadrangular annular shape) extending along the corresponding field region 32.
  • the semiconductor device 1 includes at least one (in this embodiment, a plurality of) field connection electrodes 71 embedded in the insulating film 40 so as to be electrically connected to the corresponding field region 32.
  • Each field connection electrode 71 may include at least one of a Ti-based metal film, a W-based metal film, an Al-based metal film, and a Cu-based metal film.
  • each field connection electrode 71 has a laminated structure including a Ti-based metal film and a W-based metal film.
  • the plurality of field connection electrodes 71 are embedded in the plurality of field openings 70 in a one-to-one correspondence.
  • a plurality of field connection electrodes 71 are electrically connected to corresponding field regions 32 within corresponding field openings 70 .
  • the plurality of field connection electrodes 71 are formed in an electrically floating state.
  • the semiconductor device 1 includes a plurality of field electrodes 72 formed on the insulating film 40 in the outer peripheral region 8 .
  • the plurality of field electrodes 72 may include at least one of a Ti-based metal film, a W-based metal film, an Al-based metal film, and a Cu-based metal film.
  • the plurality of field electrodes 72 may have a laminated structure including a Ti-based metal film and an Al-based metal film.
  • the plurality of field electrodes 72 are formed in an electrically floating state.
  • the plurality of field electrodes 72 are formed in one-to-one correspondence with the corresponding field regions 32. Each field electrode 72 collectively covers a plurality of corresponding field connection electrodes 71 . Each field electrode 72 is electrically connected to the corresponding field region 32 via a plurality of corresponding field connection electrodes 71.
  • the plurality of field electrodes 72 are formed in a band shape extending along the corresponding field region 32.
  • the plurality of field electrodes 72 are formed in an annular shape (quadrangular annular shape) extending along the corresponding field region 32.
  • the outermost field electrode 72 includes a field extension portion 72a drawn out toward the peripheral edge of the chip 2, and may be formed wider than the other field electrodes 72.
  • the insulating film 40 includes a channel stop opening 73 that exposes the channel stop region 33 in the outer peripheral region 8 .
  • Channel stop opening 73 is formed in a band shape extending along channel stop region 33 .
  • the channel stop opening 73 is formed in an annular shape (quadrangular annular shape) extending along the channel stop region 33 and communicates with the periphery of the chip 2 .
  • the semiconductor device 1 includes a channel stop electrode 74 formed on the insulating film 40 in the outer peripheral region 8 .
  • Channel stop electrode 74 may include at least one of a Ti-based metal film, a W-based metal film, an Al-based metal film, and a Cu-based metal film.
  • the channel stop electrode 74 may have a laminated structure including a Ti-based metal film and an Al-based metal film. Channel stop electrode 74 is formed in an electrically floating state.
  • the channel stop electrode 74 is formed in a band shape extending along the channel stop region 33.
  • the channel stop electrode 74 is formed in an annular shape (quadrangular annular shape) extending along the channel stop region 33 .
  • Channel stop electrode 74 enters channel stop opening 73 from above insulating film 40 and is electrically connected to channel stop region 33 .
  • the channel stop electrode 74 may be formed at a distance from the periphery of the chip 2 toward the IGBT region 6 so as to expose the periphery (channel stop region 33) of the first main surface 3.
  • the semiconductor device 1 includes a collector electrode 75 covering the second main surface 4.
  • Collector electrode 75 is electrically connected to collector region 11 exposed from second main surface 4 .
  • Collector electrode 75 forms ohmic contact with collector region 11 .
  • the collector electrode 75 may cover the entire second main surface 4 so as to be continuous with the periphery of the chip 2 (first to fourth side surfaces 5A to 5D).
  • the collector electrode 75 may have a single-film structure or a laminated structure including at least one of a Ti film, a Ni film, a Pd film, an Au film, an Ag film, and an Al film.
  • the collector electrode 75 preferably includes a Ti film that directly covers at least the second main surface 4 .
  • the collector electrode 75 may have a stacked structure including, for example, a Ti film, a Ni film, a Pd film, and an Au film stacked in this order from the second main surface 4 side.
  • semiconductor device 1 includes an n-type cathode region 80 formed in the surface layer of second main surface 4 in outer peripheral region 8.
  • the basic structure of cathode region 80 will be explained below.
  • the cathode region 80 has an n-type impurity concentration higher than the p-type impurity concentration of the collector region 11, and is a region in which the conductivity type of a part of the collector region 11 is replaced from the p-type to the n-type.
  • the cathode region 80 preferably has a higher n-type impurity concentration than the drift region 9 (buffer region 10).
  • the cathode region 80 extends in a layered manner along the second main surface 4 and is exposed from the second main surface 4. Cathode region 80 passes through collector region 11 so as to be connected to buffer region 10 . Cathode region 80 forms ohmic contact with collector electrode 75 described above. In this embodiment, the cathode region 80 is arranged at a location facing the well region 31 in the thickness direction of the chip 2, and forms a diode 81 with the well region 31. Diode 81 is formed as a freewheeling diode for IGBT structure 16 .
  • the cathode region 80 may be formed in an endless strip shape or an end strip shape so as to surround the IGBT region 6 in a plan view.
  • the cathode region 80 is formed in an annular shape (specifically, a square annular shape) surrounding the IGBT region 6.
  • the cathode region 80 is arranged such that the well region 31 has a portion facing the cathode region 80 and a portion facing the collector region 11 in the thickness direction of the chip 2 .
  • the cathode region 80 is formed narrower than the well region 31 so as not to face the entire well region 31 in the thickness direction of the chip 2.
  • the width of the cathode region 80 may be greater than or equal to 5 ⁇ m and less than or equal to 90 ⁇ m.
  • the width of the cathode region 80 is preferably 10 ⁇ m or more and 40 ⁇ m or less.
  • the cathode region 80 is formed at least in the thickness direction of the chip 2 so as to be spaced apart from the base region 17 toward the periphery of the second main surface 4 so as not to face the base region 17.
  • the cathode region 80 may be formed at a distance from the plurality of trench gate structures 18 toward the periphery of the second main surface 4 so as not to face the plurality of trench gate structures 18 in the thickness direction of the chip 2.
  • the cathode region 80 is formed at a distance from the trench isolation structure 12 toward the peripheral edge of the second main surface 4 so as not to face the trench isolation structure 12 in the thickness direction of the chip 2 .
  • the cathode region 80 be formed at a distance from the IGBT region 6 toward the periphery of the chip 2 so as not to face the IGBT region 6 in the thickness direction of the chip 2. That is, it is preferable that the cathode region 80 be formed only in the outer peripheral region 8 and not in the IGBT region 6. In this case, the electrical influence from the IGBT region 6 to the diode 81 can be suppressed, and the electrical influence from the diode 81 to the IGBT region 6 can be suppressed.
  • the ratio of the planar area of the cathode region 80 to the planar area of the second principal surface 4 is preferably 0.1% or more and 10% or less.
  • the proportion of the planar area of the cathode region 80 is 0.1% or more and 1% or less, 1% or more and 2% or less, 2% or more and 4% or less, 4% or more and 6% or less, 6% or more and 8% or less, and 8%. It may belong to any one range of % or more and 10% or less.
  • a forward current IF flows through the diode 81.
  • the forward current IF flows into the cathode region 80 from the first well connection electrode 58 and the second well connection electrode 59.
  • the electrical characteristics of diode 81 during forward operation vary depending on where cathode region 80 is arranged. The relationship between the location of the cathode region 80 and the electrical characteristics of the diode 81 will be described below with reference to FIGS. 9 to 16.
  • FIG. 9 is a cross-sectional view for explaining the arrangement location of the cathode region 80.
  • a gate reference position PG a first well reference position PW1, and a second well reference position PW2 were set as placement locations of cathode region 80.
  • the gate reference position PG is a position directly below the center of the gate line electrode 62.
  • the gate reference position PG is also a position directly below the center of the gate line wiring 45. Therefore, the gate reference position PG may be set directly below the center of the gate line electrode 62 or may be set directly below the center of the gate line wiring 45.
  • the first well reference position PW1 is a position directly below the first well connection electrode 58.
  • the first well reference position PW1 is a position directly below the center of the single first well connection electrode 58.
  • the first well reference position PW1 is the innermost first well connection electrode 58 placed on the IGBT region 6 side and the peripheral edge side of the chip 2. This is the position directly below the middle between the outermost first well connection electrodes 58 .
  • the second well reference position PW2 is a position directly below the second well connection electrode 59.
  • the second well reference position PW2 is a position directly below the center of the single second well connection electrode 59.
  • the second well reference position PW2 is the innermost second well connection electrode 59 placed on the IGBT region 6 side and the peripheral edge side of the chip 2. This is the position directly below the middle between the outermost second well connection electrodes 59.
  • FIG. 10 is a cross-sectional view showing the current density of the forward current IF when the cathode region 80 is placed at the gate reference position PG.
  • FIG. 11 is a cross-sectional view showing the current density of the forward current IF when the cathode region 80 is placed at the first well reference position PW1.
  • FIG. 12 is a cross-sectional view showing the current density of the forward current IF when the cathode region 80 is placed at the second well reference position PW2.
  • the width of the cathode region 80 is fixed to a constant value (here, 10 ⁇ m).
  • a first current flows from the plurality of first well connection electrodes 58 into the region directly under the gate line electrode 62 and flows toward the cathode region 80.
  • a path CP1 was formed, and a second current path CP2 extending from the plurality of second well connection electrodes 59 to a region immediately below the gate line electrode 62 toward the cathode region 80 was formed.
  • the current density of the forward current IF was sparse in both the first current path CP1 and the second current path CP2.
  • first current paths CP1 extending linearly from a plurality of first well connection electrodes 58 to cathode region 80 are formed, and a plurality of A second current path CP2 was formed extending from the second well connection electrode 59 to the region immediately below the gate line electrode 62 and toward the cathode region 80.
  • the current density of the forward current IF was dense in the first current path CP1 and sparse in the second current path CP2.
  • the first well connection electrodes 58 extend from the plurality of first well connection electrodes 58 to the region immediately below the gate line electrode 62 and head towards the cathode region 80.
  • One current path CP1 was formed, and a second current path CP2 extending linearly from the plurality of second well connection electrodes 59 toward the cathode region 80 was formed.
  • the current density of the forward current IF was sparse in the first current path CP1 and dense in the second current path CP2.
  • FIG. 13 is a graph summarizing the relationship between forward current IF and forward voltage VF in the cases of FIGS. 10 to 12.
  • the vertical axis represents forward current IF [A]
  • the horizontal axis represents forward voltage VF [V].
  • FIG. 13 shows a first characteristic S1, a second characteristic S2, and a third characteristic S3.
  • the first characteristic S1 shows the characteristic when the cathode region 80 is placed at the gate reference position PG.
  • the second characteristic S2 shows the characteristic when the cathode region 80 is placed at the first well reference position PW1.
  • the third characteristic S3 shows the characteristic when the cathode region 80 is placed at the second well reference position PW2.
  • the forward current IF according to the second characteristic S2 was higher than the forward current IF according to the first characteristic S1. Furthermore, the forward current IF according to the third characteristic S3 was higher than the forward current IF according to the first characteristic S1. Furthermore, the forward current IF according to the second characteristic S2 was higher than the forward current IF according to the third characteristic S3. From this, it has been found that the cathode region 80 is preferably arranged avoiding the gate reference position PG in order to suppress the current detour. Furthermore, it has been found that it is preferable that the cathode region 80 be disposed at one or both of the first well reference position PW1 and the second well reference position PW2.
  • FIG. 14A is a graph showing the relationship between the location of the cathode region 80 and the forward current IF.
  • the vertical axis indicates the forward current IF [A]
  • the horizontal axis indicates the position of the cathode region 80.
  • FIG. 14A shows the result when the location of the cathode region 80 is moved from the first well reference position PW1 to the peripheral edge side of the chip 2.
  • the location of the cathode region 80 has been moved to a region immediately below the third field region 32 counting from the well region 31 side.
  • the width of the cathode region 80 is fixed to a constant value (here, 10 ⁇ m).
  • forward current IF gradually decreased as the location of cathode region 80 approached from first well reference position PW1 to gate reference position PG.
  • the forward current IF gradually increased as the location of the cathode region 80 approached from the gate reference position PG to the second well reference position PW2.
  • the forward current IF gradually decreased as the location of the cathode region 80 approached the periphery of the chip 2 from the second well reference position PW2.
  • the forward current IF took the first maximum value v1 when the cathode region 80 was placed at the first well reference position PW1.
  • the forward current IF took a minimum value v2 when the cathode region 80 was placed at the gate reference position PG.
  • the forward current IF took the second maximum value v3 when the cathode region 80 was placed at the second well reference position PW2.
  • the forward current IF is near the middle value between the first local maximum value v1 and the local minimum value v2. took the value.
  • a value near the intermediate value between the first local maximum value v1 and the local minimum value v2 is also a value near the first inflection point v4 between the first local maximum value v1 and the local minimum value v2.
  • the forward current IF is near the middle value between the second local maximum value v3 and the local minimum value v2. took the value.
  • the value near the intermediate value between the second local maximum value v3 and the local minimum value v2 is also the value near the second inflection point v5 between the second local maximum value v3 and the local minimum value v2.
  • FIG. 14B is a graph for explaining a first setting example of the prohibited range 82, first permitted range 83, and second permitted range 84 based on the results of FIG. 14A.
  • the prohibited range 82 and the first allowed range 83 are between the first well reference position PW1 and the gate reference position PG. may be set based on the first reference distance Da.
  • the prohibited range 82 is set to a range that does not exceed 1/2 of the first reference distance Da with the gate reference position PG as a reference.
  • the prohibited range 82 is set on the IGBT region 6 side with respect to the first well reference position PW1.
  • the cathode region 80 is arranged at a distance of at least 1/2 of the first reference distance Da from the gate reference position PG to the first well reference position PW1 side.
  • the first permission range 83 is set to a range that does not exceed 1/2 of the first reference distance Da with the first well reference position PW1 as a reference.
  • the first permission range 83 is set on the IGBT region 6 side and the gate reference position PG side with respect to the first well reference position PW1.
  • at least a portion of the cathode region 80 is disposed within a distance equal to or less than 1/2 of the first reference distance Da from the first well reference position PW1.
  • the prohibited range 82 and the second allowed range 84 are located at the second reference distance Db between the second well reference position PW2 and the gate reference position PG.
  • the prohibited range 82 is set to a range that does not exceed 1/2 of the second reference distance Db with respect to the gate reference position PG.
  • the prohibited range 82 is set on the second well reference position PW2 side with respect to the gate reference position PG.
  • the cathode region 80 is arranged at a distance of at least 1/2 of the second reference distance Db from the gate reference position PG to the second well reference position PW2 side.
  • the second permission range 84 is set to a range that does not exceed 1/2 of the second reference distance Db based on the second well reference position PW2.
  • the second permission range 84 is set on the peripheral edge side of the chip 2 and on the gate reference position PG side with respect to the second well reference position PW2. In this case, at least a portion of the cathode region 80 is disposed within a distance equal to or less than 1/2 of the second reference distance Db from the second well reference position PW2.
  • the prohibited range 82 is a region from the gate reference position PG to the first well reference position PW1 side.
  • the distance is set within a range that does not exceed 1/2 of one reference distance Da, and within a range that does not exceed 1/2 of a second reference distance Db from the gate reference position PG to the second well connection electrode 59 side.
  • the first permission range 83 is set to a range that does not exceed 1/2 of the first reference distance Da with the first well reference position PW1 as a reference.
  • the first permission range 83 is set on the IGBT region 6 side and the gate reference position PG side with respect to the first well reference position PW1.
  • the second permission range 84 is set to a range that does not exceed 1/2 of the second reference distance Db with respect to the second well reference position PW2.
  • the second permission range 84 is set on the peripheral edge side of the chip 2 and on the gate reference position PG side with respect to the second well reference position PW2.
  • the first reference distance Da may be 1 ⁇ m or more and 50 ⁇ m or less.
  • the first reference distance Da is 1 ⁇ m to 5 ⁇ m, 5 ⁇ m to 10 ⁇ m, 10 ⁇ m to 15 ⁇ m, 15 ⁇ m to 20 ⁇ m, 20 ⁇ m to 25 ⁇ m, 25 ⁇ m to 30 ⁇ m, 30 ⁇ m to 35 ⁇ m, 35 ⁇ m to 40 ⁇ m, 40 ⁇ m to 45 ⁇ m. It may be set to a value within the range of 45 ⁇ m or more and 50 ⁇ m or less.
  • the first reference distance Da is preferably 10 ⁇ m or more and 30 ⁇ m or less. It is particularly preferable that the first reference distance Da is 10 ⁇ m or more and 20 ⁇ m or less.
  • the second reference distance Db may be less than the first reference distance Da or may be greater than or equal to the first reference distance Da. In this form, the second reference distance Db is larger than the first reference distance Da.
  • the second reference distance Db may be greater than or equal to 1 ⁇ m and less than or equal to 100 ⁇ m.
  • the second reference distance Db is 1 ⁇ m to 5 ⁇ m, 5 ⁇ m to 10 ⁇ m, 10 ⁇ m to 20 ⁇ m, 20 ⁇ m to 30 ⁇ m, 30 ⁇ m to 40 ⁇ m, 40 ⁇ m to 50 ⁇ m, 50 ⁇ m to 60 ⁇ m, 60 ⁇ m to 70 ⁇ m, 70 ⁇ m to 80 ⁇ m.
  • the value may be set to a value in the range of 80 ⁇ m or more and 90 ⁇ m or less, or 90 ⁇ m or more and 100 ⁇ m or less.
  • the second reference distance Db is preferably 10 ⁇ m or more and 60 ⁇ m or less. It is particularly preferable that the second reference distance Db is 20 ⁇ m or more and 40 ⁇ m or less.
  • FIG. 14C is a graph for explaining a second setting example of the prohibited range 82, first permitted range 83, and second permitted range 84 based on the results of FIG. 14A.
  • the forward current IF took a first maximum value v1 when the cathode region 80 was placed at the first well reference position PW1.
  • the forward current IF took the second maximum value v3 when the cathode region 80 was placed at the second well reference position PW2.
  • the forward current IF takes a value near the minimum value v2 when the cathode region 80 is placed near the intermediate reference position PW3 directly below the middle between the first well reference position PW1 and the second well reference position PW2. Ta.
  • the forward current IF is generated near the middle value between the first local maximum value v1 and the local minimum value v2.
  • the value (value near the first inflection point v4) was taken.
  • the cathode region 80 is disposed near the middle between the second well reference position PW2 and the intermediate reference position PW3, the forward current IF is generated in the vicinity of the intermediate value between the second local maximum value v3 and the local minimum value v2.
  • the value (value near the second inflection point v5) was taken.
  • the prohibited range 82, the first allowed range 83, and the second allowed range 84 may be set based on the third reference distance Dc between the first well reference position PW1 and the second well reference position PW2. good.
  • the prohibited range 82 is set to a range that does not exceed 1/4 of the third reference distance Dc from the intermediate reference position PW3 directly below the middle between the first well reference position PW1 and the second well reference position PW2. It's okay.
  • the prohibited range 82 is set on the first well reference position PW1 side with respect to the intermediate reference position PW3.
  • the prohibited range 82 is set on the second well reference position PW2 side with respect to the intermediate reference position PW3.
  • the first permission range 83 is set to a range that does not exceed 1/4 of the third reference distance Dc with respect to the first well reference position PW1.
  • the first permission range 83 is set on the IGBT region 6 side and the gate reference position PG side with respect to the first well reference position PW1.
  • the second permission range 84 is set to a range that does not exceed 1/4 of the third reference distance Dc with respect to the second well reference position PW2.
  • the second permission range 84 is set on the IGBT region 6 side and the gate reference position PG side with respect to the second well reference position PW2.
  • the cathode region 80 is preferably arranged in an area outside the prohibited area 82. According to this structure, a current detour path is suppressed in the region between the first well connection electrode 58 and the second well connection electrode 59, so that a decrease in the forward current IF is suppressed.
  • the cathode region 80 When the cathode region 80 is arranged in the region on the first well reference position PW1 side, it is preferable that a part or the whole of the cathode region 80 is arranged within the first permission range 83. According to this structure, the current path between the first well connection electrode 58 and the cathode region 80 is shortened, so that the forward current IF increases. In this case, the cathode region 80 is preferably placed at the first well reference position PW1. According to this structure, a current path linearly connecting the first well connection electrode 58 and the cathode region 80 is formed, so that the forward current IF can be appropriately increased.
  • the cathode region 80 When the cathode region 80 is arranged in the region on the second well reference position PW2 side, it is preferable that a part or the whole of the cathode region 80 be arranged within the second permission range 84. According to this structure, the current path between the second well connection electrode 59 and the cathode region 80 is shortened, so that the forward current IF increases. In this case, the cathode region 80 is preferably placed at the second well reference position PW2. According to this structure, a current path linearly connecting the second well connection electrode 59 and the cathode region 80 is formed, so that the forward current IF can be appropriately increased.
  • FIG. 15 is a graph showing the relationship between the peak surge current IFSM and the forward voltage VF when the location of the cathode region 80 is adjusted.
  • the vertical axis represents the peak surge current IFSM [A]
  • the horizontal axis represents the forward voltage VF [V].
  • the peak surge current IFSM is the peak value of the commercial limit half-wave current (50 Hz or 60 Hz) for one cycle or more that is allowed without causing damage.
  • FIG. 15 shows the first to sixth plot points P1 to P6.
  • the first to third plot points P1 to P3 show the characteristics when the cathode region 80 is arranged at a distance from the well region 31 toward the periphery of the chip 2.
  • the cathode region 80 is arranged closer to the well region 31 in the order of the first plot point P1, the second plot point P2, and the third plot point P3.
  • the fourth to sixth plot points P4 to P6 show the characteristics when the cathode region 80 is disposed at a position facing the well region 31.
  • the placement locations of the cathode region 80 approach the second well reference position PW2 from the outer edge 31b side of the well region 31 in the order of the fourth plot point P4, the fifth plot point P5, and the sixth plot point P6.
  • the sixth plot point P6 shows the characteristics when the cathode region 80 is placed at the second well reference position PW2.
  • the width of the cathode region 80 is fixed to a constant value (here, 10 ⁇ m).
  • the peak surge current IFSM related to the first to third plot points P1 to P3 is the peak surge current related to the fourth to sixth plot points P4 to P6. It was higher than IFSM. Further, the peak surge current IFSM associated with the sixth plot point P6 was higher than the peak surge current IFSM associated with the first to fifth plot points P1 to P5. Therefore, it has been found that it is preferable that the cathode region 80 be disposed in a region immediately below the well region 31. Furthermore, it has been found that the cathode region 80 is preferably disposed at the second well reference position PW2.
  • the semiconductor device 1 may include, as the cathode region 80, a cathode region 80A according to the first layout example, which is formed in consideration of the above-mentioned measurement results.
  • the cathode region 80A is formed at intervals along the second main surface 4 from the gate reference position PG. Specifically, the cathode regions 80A are arranged at intervals along the second main surface 4 from the gate reference position PG to the second well reference position PW2 side.
  • the cathode region 80A is arranged in the second permitted range 84 and not in the prohibited range 82.
  • the prohibited range 82 and the second permitted range 84 according to the first setting example or the second setting example may be applied.
  • the cathode region 80A is arranged at the second well reference position PW2 and faces the plurality of second well connection electrodes 59 in the thickness direction of the chip 2.
  • the cathode region 80A is spaced apart from the gate line electrode 62 toward the second well reference position PW2 so as not to face the gate line electrode 62 in the thickness direction of the chip 2.
  • the cathode region 80A is spaced apart from a position directly below the center of the gate line wiring 45 toward the second well reference position PW2.
  • the cathode region 80A is spaced apart from the position immediately below the plurality of gate connection electrodes 53 toward the second well reference position PW2 so as not to face the plurality of gate connection electrodes 53 in the thickness direction of the chip 2.
  • the cathode region 80A is spaced apart from the gate line wiring 45 toward the second well reference position PW2 so as not to face the gate line wiring 45 in the thickness direction of the chip 2.
  • the cathode region 80A has a width less than the width of the emitter line electrode 67. Of course, the cathode region 80A may have a width greater than the width of the emitter line electrode 67.
  • the cathode region 80A is formed at a distance from a position immediately below the outer edge 31b of the well region 31 toward the second well reference position PW2.
  • the cathode region 80A is formed only in a region of the surface layer of the second main surface 4 that faces the well region 31 in the thickness direction of the chip 2.
  • FIG. 16 is a cross-sectional view showing the cross-sectional structure of the peripheral edge of the chip 2 together with the cathode region 80B according to the second layout example.
  • semiconductor device 1 may include, as cathode region 80, cathode region 80B according to the second layout example.
  • the cathode region 80B is formed at intervals along the second main surface 4 from the gate reference position PG.
  • the cathode regions 80B are arranged at intervals along the second main surface 4 from the gate reference position PG to the first well reference position PW1 side.
  • the cathode region 80B is arranged in the first permitted range 83 and not in the prohibited range 82.
  • the prohibited range 82 and the second permitted range 84 according to the first setting example or the second setting example may be applied.
  • the cathode region 80B is arranged at the first well reference position PW1 and faces the plurality of first well connection electrodes 58 in the thickness direction of the chip 2.
  • the cathode region 80B is spaced apart from the gate line electrode 62 toward the first well reference position PW1 so as not to face the gate line electrode 62 in the thickness direction of the chip 2.
  • the cathode region 80B is spaced apart from a position directly below the center of the gate line wiring 45 toward the first well reference position PW1.
  • the cathode region 80B is spaced apart from the position immediately below the plurality of gate connection electrodes 53 toward the first well reference position PW1 so as not to face the plurality of gate connection electrodes 53 in the thickness direction of the chip 2.
  • the cathode region 80B is spaced apart from the gate line wiring 45 toward the first well reference position PW1 so as not to face the gate line wiring 45 in the thickness direction of the chip 2.
  • the cathode region 80B is formed at a distance from a position immediately below the inner edge 31a of the well region 31 toward the first well reference position PW1, regardless of the first permission range 83. In other words, the cathode region 80B is formed only in the region facing the well region 31 in the thickness direction of the chip 2 in the surface layer portion of the second main surface 4.
  • the cathode region 80B is formed at intervals from the plurality of trench gate structures 18 toward the periphery of the second main surface 4 so as not to face the plurality of trench gate structures 18 in the thickness direction of the chip 2. It is preferable. It is particularly preferable that the cathode region 80B be formed at a distance from the trench isolation structure 12 toward the peripheral edge of the second main surface 4 so as not to face the trench isolation structure 12 in the thickness direction of the chip 2.
  • the cathode region 80B be formed at a distance from the IGBT region 6 toward the periphery of the chip 2 so as not to face the IGBT region 6 in the thickness direction of the chip 2. That is, it is preferable that the cathode region 80B be formed only in the outer peripheral region 8 and not in the IGBT region 6. In this case, the electrical influence from the IGBT region 6 to the diode 81 can be suppressed, and the electrical influence from the diode 81 to the IGBT region 6 can be suppressed.
  • FIG. 17 is a cross-sectional view showing the cross-sectional structure of the peripheral edge of the chip 2 together with the cathode region 80C according to the third layout example.
  • semiconductor device 1 may include, as cathode region 80, cathode region 80C according to the third layout example.
  • the cathode region 80C includes a first cathode region 80C1 disposed on the first well reference position PW1 side, and a second cathode region 80C2 disposed on the second well reference position PW2 side with an interval from the first cathode region 80C1. including.
  • the first cathode region 80C1 is formed in the same layout as the cathode region 80 according to the second layout example (see FIG. 16).
  • the second cathode region 80C2 is formed in the same layout as the cathode region 80 according to the first layout example (see FIG. 5).
  • the second cathode region 80C2 faces the first cathode region 80C1 in the surface layer portion of the second main surface 4 with a part of the collector region 11 interposed therebetween.
  • a part of the collector region 11 faces the gate line wiring 45, the gate connection electrode 53, and the gate line electrode 62 in the thickness direction of the chip 2.
  • a portion of the collector region 11 faces the entire gate line electrode 62 in the thickness direction of the chip 2.
  • a portion of the collector region 11 faces the entire gate line wiring 45 in the thickness direction of the chip 2.
  • FIG. 18 is a cross-sectional view showing the cross-sectional structure of the peripheral edge of the chip 2 together with the cathode region 80D according to the fourth layout example.
  • semiconductor device 1 may include, as cathode region 80, cathode region 80D according to the fourth layout example.
  • the cathode region 80D has a facing portion 85 facing the well region 31 in the thickness direction of the chip 2, and a cathode extension portion 86 drawn out from the facing portion 85 toward the peripheral edge of the chip 2.
  • the opposing portions 85 are arranged at intervals along the second main surface 4 from the gate reference position PG to the second well reference position PW2 side.
  • the facing portion 85 is located in the second permitted range 84 and not in the prohibited range 82 .
  • the prohibited range 82 and the second permitted range 84 according to the first setting example or the second setting example may be applied.
  • the facing portion 85 is arranged at the second well reference position PW2 and faces the plurality of second well connection electrodes 59 in the thickness direction of the chip 2.
  • the opposing portion 85 is spaced apart from the gate line electrode 62 toward the second well reference position PW2 so as not to face the gate line electrode 62 in the thickness direction of the chip 2 .
  • the opposing portion 85 is spaced apart from a position directly below the center of the gate line wiring 45 toward the second well reference position PW2.
  • the opposing portions 85 are arranged at intervals from a position directly below the center of the plurality of gate connection electrodes 53 toward the second well reference position PW2 so as not to face the plurality of gate connection electrodes 53 in the thickness direction of the chip 2. ing.
  • the opposing portion 85 is spaced apart from the gate line wiring 45 toward the second well reference position PW2 so as not to face the gate line wiring 45 in the thickness direction of the chip 2 .
  • the cathode extension part 86 is extended from the opposing part 85 to the peripheral edge side of the chip 2 across a position directly below the outer edge 31b of the well region 31.
  • the cathode extension portions 86 are formed at intervals from the plurality of field regions 32 (innermost field region 32) toward the well region 31 side so as not to face the plurality of field regions 32 in the thickness direction of the chip 2.
  • Cathode region 80D may have a width less than the width of emitter line electrode 67, or may have a width greater than or equal to the width of emitter line electrode 67.
  • FIG. 19 is a cross-sectional view showing the cross-sectional structure of the peripheral edge of the chip 2 together with the cathode region 80E according to the fifth layout example.
  • semiconductor device 1 may include, as cathode region 80, cathode region 80E according to the fifth layout example.
  • the cathode region 80E has a modified form of the cathode region 80D according to the fourth layout example described above.
  • the cathode region 80E includes a cathode extension portion 86 that faces at least one field region 32 (at least the innermost field region 32) in the thickness direction of the chip 2.
  • the cathode extension portion 86 extends from a region immediately below the outermost field region 32 (field electrode 72) to the well region 31 side so as not to face the outermost field region 32 (field electrode 72) in the thickness direction of the chip 2. They are formed at intervals.
  • the cathode region 80E may have a width less than the width of the emitter line electrode 67, or may have a width greater than the width of the emitter line electrode 67.
  • the cathode region 80E may have a width less than the width of the well region 31, or may have a width greater than the width of the well region 31.
  • the cathode region 80E according to the fifth layout example may be applied to the first cathode region 80C1 according to the third layout example.
  • FIG. 20 is a cross-sectional view showing the cross-sectional structure of the peripheral edge of the chip 2 together with the cathode region 80F according to the sixth layout example.
  • semiconductor device 1 may include, as cathode region 80, cathode region 80F according to the sixth layout example.
  • the cathode region 80F has a modified form of the cathode region 80E according to the fifth layout example described above.
  • the cathode region 80F includes a cathode extension portion 86 that faces all the field regions 32 (field electrodes 72) in the thickness direction of the chip 2.
  • the cathode extension portion 86 is formed at a distance from a region immediately below the channel stop region 33 toward the well region 31 side so as not to face the channel stop region 33 in the thickness direction of the chip 2 .
  • the cathode extension portion 86 also does not face the channel stop electrode 74 .
  • the cathode region 80F may have a width greater than the width of the emitter line electrode 67. Cathode region 80F may have a width greater than or equal to the width of well region 31.
  • the cathode region 80F according to the sixth layout example may be applied to the first cathode region 80C1 according to the third layout example.
  • the semiconductor device 1 includes the chip 2, the IGBT region 6, the outer peripheral region 8, the p-type well region 31, the insulating film 40, the well connection electrode 57, and the n-type cathode region 80.
  • the chip 2 has a first main surface 3 on one side and a second main surface 4 on the other side.
  • the IGBT region 6 is provided on the inner side of the first main surface 3.
  • the outer peripheral region 8 is provided at the peripheral edge of the chip 2 .
  • the well region 31 is formed in the surface layer of the first main surface 3 in the outer peripheral region 8 so as to partition the IGBT region 6 .
  • the insulating film 40 covers the well region 31.
  • the well connection electrode 57 is embedded in the insulating film 40 so as to be connected to the well region 31 .
  • the cathode region 80 is formed on the surface layer of the second main surface 4 in the outer peripheral region 8 so as to face the well connection electrode 57, and constitutes the well region 31 and the diode 81. According to this structure, a current path linearly connecting the well connection electrode 57 and the cathode region 80 can be formed. Thereby, the forward current IF of the diode 81 can be increased during forward operation. Therefore, it is possible to provide a semiconductor device 1 with improved electrical characteristics.
  • the semiconductor device 1 includes a gate line electrode 62 disposed on the insulating film 40 at a distance from the well connection electrode 57 so as to face the well region 31 .
  • the cathode region 80 is preferably formed at intervals along the second main surface 4 from a position directly below the center of the gate line electrode 62.
  • the well connection electrode 57 connects one or both of a first well connection electrode 58 arranged on the inner edge 31a side of the well region 31 and a second well connection electrode 59 arranged on the outer edge 31b side of the well region 31. May contain.
  • the gate line electrode 62 is arranged at a distance from the first well connection electrode 58 toward the outer edge 31b of the well region 31 (towards the periphery of the chip 2).
  • the cathode regions 80 are formed at intervals along the second main surface 4 from a position directly below the center of the gate line electrode 62 to the inner edge 31a side of the well region 31 (IGBT region 6 side). According to this structure, a current path linearly connecting the first well connection electrode 58 and the cathode region 80 can be formed.
  • the semiconductor device 1 preferably includes an emitter pad electrode 66.
  • the emitter pad electrode 66 is arranged on the insulating film 40 at a distance from the gate line electrode 62 toward the IGBT region 6 so as to be electrically connected to the well region 31 via the first well connection electrode 58.
  • the cathode region 80 faces the emitter pad electrode 66 in the thickness direction of the chip 2. According to this structure, a current path linearly connecting the emitter pad electrode 66 and the cathode region 80 can be formed.
  • the gate line electrode 62 may be spaced apart from the second well connection electrode 59 toward the inner edge 31a side of the well region 31 (IGBT region 6 side). good.
  • the cathode region 80 may be formed at intervals along the second main surface 4 from a position directly below the center of the gate line electrode 62 to the outer edge 31b side of the well region 31 (peripheral edge side of the chip 2). good. According to this structure, a current path linearly connecting the second well connection electrode 59 and the cathode region 80 can be formed.
  • the semiconductor device 1 preferably includes an emitter line electrode 67.
  • the emitter line electrode 67 is arranged on the insulating film 40 at a distance from the gate line electrode 62 toward the periphery of the chip 2 so as to be electrically connected to the well region 31 via the second well connection electrode 59. Ru. Further, the cathode region 80 faces the emitter line electrode 67. According to this structure, a current path linearly connecting the emitter line electrode 67 and the cathode region 80 can be formed.
  • the emitter line electrode 67 may be arranged only in the region facing the well region 31.
  • the semiconductor device 1 may include a gate line wiring 45 and a gate connection electrode 53.
  • Gate line wiring 45 is arranged inside insulating film 40 so as to face well region 31 .
  • the gate connection electrode 53 is buried in the insulating film 40 so as to be connected to the gate line wiring 45.
  • the gate line electrode 62 is electrically connected to the gate line wiring 45 via the gate connection electrode 53.
  • the cathode region 80 is preferably formed at intervals along the second main surface 4 from a position directly below the center of the gate line wiring 45. According to this structure, it is possible to suppress a current detour path that wraps around to the region immediately below the gate line wiring 45. In this case, it is preferable that the cathode region 80 not face the gate connection electrode 53. Furthermore, it is preferable that the cathode region 80 not face the gate line wiring 45. According to these structures, it is possible to appropriately suppress a current detour path that wraps around to the region immediately below the gate line wiring 45.
  • the gate line electrode 62 may be formed narrower than the gate line wiring 45.
  • the cathode region 80 is formed only in the region facing the well region 31 in the surface layer portion of the second main surface 4. According to this structure, the current path of forward current IF can be reliably limited to the region between well region 31 and cathode region 80. Therefore, a decrease in forward current IF can be appropriately suppressed. Moreover, according to this structure, the peak surge current IFSM can also be improved.
  • the cathode region 80 may include a facing portion 85 facing the well region 31 and a cathode extension portion 86 drawn out from the facing portion 85 toward the peripheral edge of the chip 2. Even with this structure, since a current path linearly connecting well connection electrode 57 and cathode region 80 is formed, a decrease in forward current IF can be suppressed. Moreover, according to this structure, the peak surge current IFSM can also be improved.
  • the semiconductor device 1 may include a p-type field region 32 formed in the surface layer of the first main surface 3 of the outer peripheral region 8 at a distance from the well region 31 toward the peripheral edge of the chip 2.
  • the cathode extension portion 86 may be formed so as not to face the field region 32, or may be formed so as to face the field region 32.
  • the semiconductor device 1 may include an n-type channel stop region 33 formed in the surface layer of the first main surface 3 of the outer peripheral region 8 at a distance from the field region 32 toward the peripheral edge of the chip 2 .
  • the cathode extension portion 86 is preferably formed so as not to face the channel stop region 33.
  • the semiconductor device 1 includes the chip 2, the IGBT region 6, the outer peripheral region 8, the well region 31, the insulating film 40, the well connection electrode 57, the gate line electrode 62, and the cathode region 80.
  • the chip 2 has a first main surface 3 on one side and a second main surface 4 on the other side.
  • the IGBT region 6 is provided on the inner side of the first main surface 3.
  • the outer peripheral region 8 is provided at the peripheral edge of the chip 2 .
  • the well region 31 is formed in the surface layer of the first main surface 3 in the outer peripheral region 8 so as to partition the IGBT region 6 .
  • the insulating film 40 covers the well region 31.
  • the well connection electrode 57 is embedded in the insulating film 40 so as to be connected to the well region 31 .
  • the gate line electrode 62 is arranged on the insulating film 40 at a distance from the well connection electrode 57 so as to face the well region 31 .
  • the cathode region 80 is formed on the surface layer of the second main surface 4 so as to face the well region 31, and forms a diode 81 with the well region 31.
  • the cathode region 80 is spaced from the gate reference position PG directly below the center of the gate line electrode 62 toward the well connection electrode 57 along the second main surface 4 .
  • the region between the well connection electrode 57 and the cathode region 80 it is possible to suppress a current detour path that wraps around to the region immediately below the gate line electrode 62 , and at the same time, it is possible to suppress the current detour path that goes around to the region directly under the gate line electrode 62 .
  • the current path can be shortened. Thereby, the forward current IF of the diode 81 can be increased during forward operation. Therefore, it is possible to provide a semiconductor device 1 with improved electrical characteristics.
  • the well connection electrode 57 connects one or both of a first well connection electrode 58 arranged on the inner edge 31a side of the well region 31 and a second well connection electrode 59 arranged on the outer edge 31b side of the well region 31. May contain.
  • the cathode region 80 is located at the gate reference position when the distance between the center of the gate line electrode 62 and the first well connection electrode 58 is the first reference distance Da. It is preferable that the distance from the PG is not greater than 1/2 of the first reference distance Da (prohibited range 82). According to this structure, it is possible to appropriately suppress the current detour path that wraps around to the region immediately below the gate line electrode 62, and to increase the forward current IF.
  • the cathode region 80 is located at a first reference distance from a first well reference position PW1 directly below the first well connection electrode 58, when the distance between the center of the gate line electrode 62 and the well connection electrode 57 is a first reference distance Da. It is preferable to have a portion disposed within a range (first permission range 83) that does not exceed a distance of 1/2 of Da. According to this structure, forward current IF can be appropriately increased.
  • the cathode region 80 has a portion disposed within a range (first permission range 83) not exceeding 1/2 of the first reference distance Da from the first well reference position PW1, and from the gate reference position PG. It is particularly preferable that the distance is not greater than 1/2 of the first reference distance Da (prohibited range 82).
  • the cathode region 80 is located at the gate reference position when the distance between the center of the gate line electrode 62 and the second well connection electrode 59 is the second reference distance Db. It is preferable that the distance from the PG is not greater than 1/2 of the second reference distance Db (prohibited range 82). According to this structure, it is possible to appropriately suppress the current detour path that wraps around to the region immediately below the gate line electrode 62, and to increase the forward current IF.
  • the cathode region 80 is located at a second reference distance from the second well reference position PW2 directly below the second well connection electrode 59, when the distance between the center of the gate line electrode 62 and the well connection electrode 57 is the second reference distance Db. It is preferable to have a portion disposed within a range (second permission range 84) that does not exceed a distance of 1/2 of Db. According to this structure, forward current IF can be appropriately increased.
  • the cathode region 80 has a portion located within a range (second permission range 84) not exceeding 1/2 of the second reference distance Db from the second well reference position PW2, and from the gate reference position PG. It is particularly preferable that it is not disposed within a range that does not exceed 1/2 of the second reference distance Db (prohibited range 82).
  • the semiconductor device 1 includes the chip 2, the IGBT region 6, the outer peripheral region 8, the well region 31, the insulating film 40, the first well connection electrode 58, the second well connection electrode 59, and the cathode region 80.
  • the chip 2 has a first main surface 3 on one side and a second main surface 4 on the other side.
  • the IGBT region 6 is provided on the inner side of the first main surface 3.
  • the outer peripheral region 8 is provided at the peripheral edge of the chip 2 .
  • the well region 31 is formed in the surface layer of the first main surface 3 in the outer peripheral region 8 so as to partition the IGBT region 6 .
  • Insulating film 40 covers well region 31 .
  • the first well connection electrode 58 is embedded in the insulating film 40 so as to be connected to the well region 31.
  • the second well connection electrode 59 is embedded in the insulating film 40 at a distance from the first well connection electrode 58 toward the periphery of the chip 2 so as to be connected to the well region 31 .
  • the cathode region 80 is formed on the surface layer of the second main surface 4 so as to face the well region 31 , and forms a diode 81 with the well region 31 .
  • the cathode region 80 is formed at intervals along the second main surface 4 from an intermediate reference position PW3 directly below the middle between the first well connection electrode 58 and the second well connection electrode 59.
  • the cathode region 80 is 1/1/3 of the third reference distance Dc from the intermediate reference position PW3. It is preferable that the distance is not greater than 4 (prohibited range 82). According to this structure, it is possible to appropriately suppress a current detour path that wraps around to a region immediately below the middle between the first well connection electrode 58 and the second well connection electrode 59.
  • the cathode region 80 may be spaced apart from the intermediate reference position PW3 toward the first well connection electrode 58. According to this structure, the current path between the first well connection electrode 58 and the cathode region 80 can be shortened, and the forward current IF can be increased.
  • the cathode region 80 is located at a first well reference position PW1 directly below the first well connection electrode 58, when the distance between the first well connection electrode 58 and the second well connection electrode 59 is the third reference distance Dc. It is preferable to have a portion disposed within a range (first permission range 83) that does not exceed 1/4 of the third reference distance Dc.
  • the current path between the first well connection electrode 58 and the cathode region 80 can be shortened, and the forward current IF can be appropriately increased. Therefore, it is preferable that the cathode region 80 has a portion that overlaps with the first well reference position PW1. According to this structure, a current path linearly connecting the first well connection electrode 58 and the cathode region 80 can be formed, and the forward current IF can be appropriately increased.
  • the cathode region 80 may be spaced apart from the intermediate reference position PW3 toward the second well connection electrode 59. According to this structure, the current path between the second well connection electrode 59 and the cathode region 80 can be shortened, and the forward current IF can be increased.
  • the cathode region 80 is located at a second well reference position PW2 directly below the second well connection electrode 59, when the distance between the first well connection electrode 58 and the second well connection electrode 59 is the third reference distance Dc. It is preferable to have a portion disposed within a range (second permission range 84) that does not exceed 1/4 of the third reference distance Dc.
  • the current path between the second well connection electrode 59 and the cathode region 80 can be shortened, and the forward current IF can be appropriately increased. Therefore, it is preferable that the cathode region 80 has a portion that overlaps with the second well reference position PW2. According to this structure, a current path linearly connecting the second well connection electrode 59 and the cathode region 80 can be formed, and the forward current IF can be appropriately increased.
  • the embodiments described above can be implemented in other forms.
  • an example was shown in which the plurality of emitter connection electrodes 51 were formed separately from the emitter pad electrode 66 (emitter electrode 65).
  • a plurality of emitter connection electrodes 51 may be formed using a portion of the emitter pad electrode 66. That is, the emitter pad electrode 66 may be placed on the insulating film 40 so as to enter the plurality of emitter openings 50.
  • a plurality of portions of the emitter pad electrode 66 located within the plurality of emitter openings 50 are formed as a plurality of emitter connection electrodes 51.
  • a plurality of gate connection electrodes 53 may be formed using part of the gate electrode 60. That is, the gate electrode 60 may be placed on the insulating film 40 so as to enter the plurality of gate openings 52. In this case, a plurality of portions of the gate electrode 60 located within the plurality of gate openings 52 are formed as a plurality of gate connection electrodes 53.
  • the plurality of first well connection electrodes 58 were formed separately from the emitter pad electrode 66 (emitter electrode 65).
  • a plurality of first well connection electrodes 58 may be formed using a portion of the emitter pad electrode 66. That is, the emitter pad electrode 66 may be arranged on the insulating film 40 so as to enter the plurality of first well openings 55.
  • a plurality of portions of the emitter pad electrode 66 located within the plurality of first well connection electrodes 58 are formed as a plurality of first well connection electrodes 58.
  • the plurality of second well connection electrodes 59 were formed separately from the emitter line electrode 67 (emitter electrode 65).
  • a plurality of second well connection electrodes 59 may be formed using a portion of the emitter line electrode 67. That is, the emitter line electrode 67 may be arranged on the insulating film 40 so as to enter the plurality of second well openings 56.
  • a plurality of portions of the emitter line electrode 67 located within the plurality of second well openings 56 are formed as a plurality of second well connection electrodes 59.
  • a plurality of field connection electrodes 71 may be formed using a portion of the field electrode 72. That is, the field electrode 72 may be arranged on the insulating film 40 so as to enter the plurality of field openings 70. In this case, a plurality of portions of the field electrode 72 located within the plurality of field openings 70 are formed as a plurality of field connection electrodes 71.
  • the chip 2 is made of a silicon single crystal substrate.
  • the chip 2 may also be made of a single crystal substrate of a wide bandgap semiconductor.
  • the chip 2 may be made of a SiC (silicon carbide) single crystal substrate, a GaN single crystal substrate, or the like.
  • the n-type semiconductor region may be replaced with a p-type semiconductor region
  • the p-type semiconductor region may be replaced with an n-type semiconductor region.
  • the first direction X and the second direction Y were defined by the extending directions of the first to fourth side surfaces 5A to 5D.
  • the first direction X and the second direction Y may be any direction as long as they maintain a mutually intersecting (specifically orthogonal) relationship.
  • the first direction X may be a direction intersecting the first to fourth side surfaces 5A to 5D
  • the second direction Y may be a direction intersecting the first to fourth side surfaces 5A to 5D.
  • a chip (2) having a first main surface (3) on one side and a second main surface (4) on the other side, and an IGBT region provided in the inner part of the first main surface (3). (6), an outer peripheral region (8) provided at the peripheral edge of the first main surface (3), and the first main surface in the outer peripheral region (8) so as to partition the IGBT region (6).
  • a cathode region (80, 80A to 80F) of a second conductivity type (n type) is formed on the surface layer of the second main surface (4) and constitutes the well region (31) and the diode (81). , semiconductor device (1).
  • the device further includes a gate electrode (62) disposed on the insulating film (40) at a distance from the well connection electrode (57, 58, 59) so as to face the well region (31). , A1.
  • the cathode region (80, 80A to 80F) is formed at intervals along the second main surface (4) from a position directly below the center of the gate electrode (62), according to A2. semiconductor device (1).
  • the cathode regions (80, 80A to 80F) are spaced apart along the second main surface (4) from a position directly below the center of the gate electrode (62) to the peripheral edge side of the chip (2).
  • A6 Disposed on the insulating film (40) at a distance from the gate electrode (62) toward the periphery of the chip (2), and connected to the well connection electrode (57, 58, 59).
  • A4 or A5 further comprising an emitter electrode (67) electrically connected to the well region (31), the cathode region (80, 80A to 80F) facing the emitter electrode (67).
  • semiconductor device (1) Disposed on the insulating film (40) at a distance from the gate electrode (62) toward the periphery of the chip (2), and connected to the well connection electrode (57, 58, 59).
  • A4 or A5 further comprising an emitter electrode (67) electrically connected to the well region (31), the cathode region (80, 80A to 80F) facing the emitter electrode (67).
  • the cathode regions (80, 80A to 80F) are spaced apart along the second principal surface (4) from a position directly below the center of the gate electrode (62) toward the IGBT region (6).
  • the cathode region (80, 80A to 80F) further includes an emitter pad electrode (66) disposed on the insulating film (40), and the cathode region (80, 80A to 80F) faces the emitter pad electrode (66).
  • the semiconductor device (1) according to any one of A2 to A11.
  • the cathode region (80, 80A to 80F) is formed at intervals along the second main surface (4) from a position directly below the center of the gate wiring (45), according to A12. semiconductor device (1).
  • the cathode region (80, 80A to 80F) is formed only in a region facing the well region (31) in the surface layer portion of the second main surface (4), any one of A1 to A16.
  • the cathode region (80, 80A to 80F) has a facing portion (85) facing the well region (31), and is drawn out from the facing portion (85) toward the periphery of the chip (2).
  • the semiconductor device (1) according to any one of A1 to A16, including a drawn-out portion (86).
  • a first conductivity type ( The semiconductor device (1) according to A18, further including a p-type field region (32), and wherein the lead-out portion (86) does not face the field region (32).
  • a first conductivity type ( The semiconductor device (1) according to A18, further comprising a p-type (p-type) field region (32), wherein the lead-out portion (86) faces the field region (32).
  • A21 Any one of A1 to A20, further including a base region (17) of a first conductivity type (p type) formed in a surface layer portion of the first main surface (3) in the IGBT region (6).
  • the well region (31) has a portion drawn out from the outer peripheral region (8) to the IGBT region (6) and connected to the base region (17), any one of A21 to A23.
  • the semiconductor device (1) according to any one of the above.
  • the semiconductor device (1) according to any one of A1 to A24, further including a trench gate structure (18) formed on the first main surface (3) in the IGBT region (6).
  • the well region (31) has a portion extending from the outer peripheral region (8) to the IGBT region (6) and covering the bottom wall of the trench gate structure (18), or A semiconductor device (1) according to A26.
  • a chip (2) having a first main surface (3) on one side and a second main surface (4) on the other side, and an IGBT region provided in the inner part of the first main surface (3). (6), an outer peripheral region (8) provided at the peripheral edge of the first main surface (3), and the first main surface in the outer peripheral region (8) so as to partition the IGBT region (6).
  • the well connection electrodes (57, 58, 59) are embedded in the insulating film (40) so as to be spaced apart from the well connection electrodes (57, 58, 59) so as to face the well region (31).
  • a gate electrode (62) is disposed on the insulating film (40) with a gap in between, and a gate electrode (62) is disposed on the insulating film (40) with a gap between ) is formed at intervals along the second main surface (4) on the well connection electrode (57, 58, 59) side from the gate reference position (PG) directly below the center of the well region (31).
  • a semiconductor device (1) including a second conductivity type (n-type) cathode region (80, 80A to 80F) constituting a diode (81).
  • the cathode region (80, 80A to 80F) is , arranged in a range (83, 84) not exceeding 1/2 of the reference distance (Da, Db) from the well reference position (PW1, PW2) directly below the well connection electrode (57, 58, 59).
  • the semiconductor device (1) according to B1 which has a portion having a cylindrical shape.
  • the cathode region (80, 80A to 80F) is located at a distance of 1/2 of the reference distance (Da, Db) from the gate reference position (PG) to the well connection electrode (57, 58, 59) side.
  • the gate electrode (62) is arranged at a distance from the well connection electrode (57, 58, 59) toward the IGBT region (6), and the cathode region (80, 80A to 80F) Any one of B1 to B6 is arranged at intervals along the second main surface (4) from the gate reference position (PG) to the well connection electrode (57, 58, 59) side.
  • the cathode region (80, 80A to 80F) has a facing portion (85) facing the well region (31), and is drawn out from the facing portion (85) toward the periphery of the chip (2).
  • a first conductivity type ( The semiconductor device (1) according to B9, further comprising a p-type (p-type) field region (32), wherein the lead-out portion (86) does not face the field region (32).
  • a first conductivity type ( The semiconductor device (1) according to B9, further comprising a p-type field region (32), and the lead-out portion (86) faces the field region (32).
  • a second conductivity type ( The semiconductor device (1) according to B11, further including an n-type channel stop region (33), wherein the lead-out portion (86) does not face the channel stop region (33).
  • the semiconductor device (1) according to any one of B7 to B12, further comprising:
  • the gate electrode (62) is arranged at a distance from the well connection electrode (57, 58, 59) toward the periphery of the chip (2), and the cathode region (80, 80A to 80F) , the semiconductor device according to any one of B1 to B6, which is arranged from the gate reference position (PG) to the IGBT region (6) side along the second main surface (4) at intervals. (1).
  • the semiconductor device (1) according to any one of B1 to B16.
  • the cathode region (80) further includes a collector region (11) of a first conductivity type (p type) formed in the surface layer portion of the second main surface (4), and the cathode region (80) is formed in the collector region (11).
  • the semiconductor device (1) according to any one of B1 to B19, having a second conductivity type impurity concentration higher than a first conductivity type impurity concentration.
  • B21 Any one of B1 to B20, further including a base region (17) of a first conductivity type (p type) formed in a surface layer portion of the first main surface (3) in the IGBT region (6).
  • the well region (31) has a portion drawn out from the outer peripheral region (8) to the IGBT region (6) and connected to the base region (17), any one of B21 to B23.
  • the semiconductor device (1) according to any one of the above.
  • the well region (31) has a portion extending from the outer peripheral region (8) to the IGBT region (6) and covering the bottom wall of the trench gate structure (18), The semiconductor device (1) described in B26.
  • a chip (2) having a first main surface (3) on one side and a second main surface (4) on the other side, and an IGBT region provided in the inner part of the first main surface (3). (6), an outer peripheral region (8) provided at the peripheral edge of the first main surface (3), and the first main surface in the outer peripheral region (8) so as to partition the IGBT region (6). (3) a first conductivity type (p-type) well region (31) formed on the surface layer, an insulating film (40) covering the well region (31), and a connection to the well region (31); A first well connection electrode (58) is embedded in the insulating film (40) so as to connect to the chip (2), and a first well connection electrode (58) is connected to the well region (31).
  • p-type p-type
  • a semiconductor device (1) comprising: a second conductivity type (n type) cathode region (80, 80A to 80F) which is formed and constitutes the well region (31) and the diode (81).
  • the cathode region (80, 80A to 80F) is The semiconductor device (1) according to C1, which is not disposed within a range (82) that does not exceed a distance of 1/4 of the reference distance (Dc) from the reference position (PW3).
  • the cathode region (80, 80A to 80F) is The semiconductor device (1) according to C3, which is not disposed within a range (82) not exceeding 1/4 of the reference distance (Dc) from the reference position (PW3) to the first well connection electrode (58) side. ).
  • the cathode region (80, 80A to 80F) is a range that does not exceed 1/4 of the reference distance (Dc) from the intermediate reference position (PW3) to the first well connection electrode (58) side.
  • the cathode region (80, 80A to 80F) is The semiconductor device (1) according to C8, which is not disposed within a range (82) not exceeding 1/4 of the reference distance (Dc) from the reference position (PW3) to the second well connection electrode (59) side. ).
  • the cathode region (80, 80A to 80F) It is arranged in a range (84) not exceeding 1/4 of the reference distance (Dc) from the second well reference position (PW2) immediately below the two-well connection electrode (59) to the intermediate reference position (PW3).
  • the semiconductor device (1) according to C8 which has a portion having a cylindrical shape.
  • the cathode region (80, 80A to 80F) is a range that does not exceed a distance of 1/4 of the reference distance (Dc) from the intermediate reference position (PW3) to the second well connection electrode (59) side.
  • the cathode region (80, 80A to 80F) is a first cathode region (80C1) formed at a distance from the intermediate reference position (PW3) toward the first well connection electrode (58), and , the semiconductor device (1) according to C1, including a second cathode region (80C2) formed at a distance from the intermediate reference position (PW3) toward the second well connection electrode (59).
  • the first cathode region (80C1) is located at the intermediate reference position.
  • the first cathode region (80C1) is connected to the first well connection electrode (58) and the second well connection electrode (59).
  • the first cathode region (80C1) has a range (82 ), the semiconductor device (1) according to C15.
  • the second cathode region (80C2) is located at the intermediate reference position.
  • the second cathode region (80C2) A portion (84) arranged from the second well reference position (PW2) immediately below the connection electrode (59) to the intermediate reference position (PW3) within a distance not exceeding 1/4 of the reference distance (Dc).
  • the second well connection electrode (59) extends from the intermediate reference position (PW3) to the second well connection electrode (59) side within a range (not exceeding 1/4 of the reference distance (Dc)). 82), the semiconductor device (1) according to C18.
  • an emitter pad electrode (66) disposed on the insulating film (40) so as to be electrically connected to the well region (31) via the first well connection electrode (58).
  • the semiconductor device (1) according to any one of C1 to C19.
  • [C21] Further including an emitter electrode (67) disposed on the insulating film (40) so as to be electrically connected to the well region (31) via the second well connection electrode (59). , C1 to C20.
  • the cathode region (80, 80A to 80F) further includes a gate electrode (62), and the cathode region (80, 80A to 80F) is spaced apart along the second main surface (4) from a gate reference position (PG) directly below the center of the gate electrode (62).
  • the semiconductor device (1) according to any one of C1 to C21, which is formed with a space between.
  • the first well connection electrode (58) further includes a gate wiring (45) disposed inside the insulating film (40) so as to face the well region (31), and the first well connection electrode (58) is connected to the gate wiring (45). ) is buried in the insulating film (40) at a distance from the gate wiring (45) to the IGBT region (6) side, and the second well connection electrode (59) is buried from the gate wiring (45) to the peripheral edge side of the chip (2).
  • the cathode regions (80, 80A to 80F) are buried in the insulating film (40) at intervals, and the cathode regions (80, 80A to 80F) extend from the gate reference position (PG) directly below the center of the gate wiring (45) to the second main surface (4 )
  • the semiconductor device (1) according to any one of C1 to C21, which is formed at intervals along the line.
  • the cathode region (80) further includes a collector region (11) of a first conductivity type (p type) formed in a surface layer portion of the second main surface (4), and the cathode region (80) is formed in the collector region (11).
  • the semiconductor device (1) according to any one of C1 to C24, having a second conductivity type impurity concentration higher than a first conductivity type impurity concentration.
  • C26 Any one of C1 to C25, further including a base region (17) of a first conductivity type (p type) formed in a surface layer portion of the first main surface (3) in the IGBT region (6).
  • the well region (31) has a portion drawn out from the outer peripheral region (8) to the IGBT region (6) and connected to the base region (17), any one of C26 to C28.
  • the semiconductor device (1) according to any one of the above.
  • a chip (2) having a first main surface (3) on one side and a second main surface (4) on the other side, and an IGBT region provided in the inner part of the first main surface (3). (6), an outer peripheral region (8) provided at the peripheral edge of the first main surface (3), and the first main surface in the outer peripheral region (8) so as to partition the IGBT region (6). (3) a first conductivity type (p-type) well region (31) formed on the surface layer, an insulating film (40) covering the well region (31), and a connection to the well region (31); well connection electrodes (57, 58) embedded in the insulating film (40) so as to be electrically connected to the well region (31) via the well connection electrodes (57, 58).
  • p-type well region formed on the surface layer
  • an insulating film (40) covering the well region (31), and a connection to the well region (31)
  • well connection electrodes (57, 58) embedded in the insulating film (40) so as to be electrically connected to the
  • a semiconductor device (1) comprising a second conductivity type (n type) cathode region (80, 80A to 80F) formed in a surface layer of the well region (31) and a diode (81).
  • a chip (2) having a first main surface (3) on one side and a second main surface (4) on the other side, and an IGBT region provided in the inner part of the first main surface (3). (6), an outer peripheral region (8) provided at the peripheral edge of the first main surface (3), and the first main surface in the outer peripheral region (8) so as to partition the IGBT region (6).
  • a semiconductor device (1) comprising: a cathode region (80, 80A to 80F) of a second conductivity type (n type) formed in the well region (31) and a diode (81);
  • a chip (2) having a first main surface (3) on one side and a second main surface (4) on the other side, and an IGBT region provided in the inner part of the first main surface (3). (6), an outer peripheral region (8) provided at the peripheral edge of the first main surface (3), and the first main surface in the outer peripheral region (8) so as to partition the IGBT region (6). (3) a first conductivity type (p-type) well region (31) formed on the surface layer, an insulating film (40) covering the well region (31), and a connection to the well region (31); A first well connection electrode (58) is embedded in the insulating film (40) so as to connect to the chip (2), and a first well connection electrode (58) is connected to the well region (31).
  • p-type p-type
  • the gate electrode (62) is arranged in a region between the first well connection electrode (58) and the second well connection electrode (59), and the well region (31) is arranged in the surface layer part of the second main surface (4). ) are arranged at intervals along the second main surface (4) from the gate reference position (PG) directly below the center of the gate electrode (62), and are arranged at intervals along the second main surface (4) so as to face the well region (31) and the diode ( 81) and second conductivity type (n-type) cathode regions (80, 80A to 80F).
  • a chip (2) having a first main surface (3) on one side and a second main surface (4) on the other side, and an IGBT region provided in the inner part of the first main surface (3). (6), an outer peripheral region (8) provided at the peripheral edge of the first main surface (3), and the first main surface in the outer peripheral region (8) so as to partition the IGBT region (6).
  • a gate wiring (45) is arranged inside the insulating film (40) so as to be connected to the well region (31), and a distance is provided from the gate wiring (45) to the IGBT region (6) side so as to connect it to the well region (31).
  • a first well connection electrode (58) buried in the insulating film (40) with a space between the electrodes and a peripheral edge side of the chip (2) from the gate wiring (45) so as to be connected to the well region (31).
  • a second conductor is arranged at intervals along the second main surface (4) from the gate reference position (PG) directly below the center of the wiring (45), and constitutes the well region (31) and the diode (81).

Landscapes

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Abstract

半導体装置は、一方側の第１主面および他方側の第２主面を有するチップと、前記第１主面の内方部に設けられたＩＧＢＴ領域と、前記第１主面の周縁部に設けられた外周領域と、前記ＩＧＢＴ領域を区画するように前記外周領域において前記第１主面の表層部に形成された第１導電型のウェル領域と、前記ウェル領域を被覆する絶縁膜と、前記ウェル領域に接続されるように前記絶縁膜に埋設されたウェル接続電極と、前記ウェル接続電極に対向するように前記外周領域において前記第２主面の表層部に形成され、前記ウェル領域とダイオードを構成する第２導電型のカソード領域と、を含む。

Description

半導体装置
　この出願は、２０２２年３月３１日提出の日本国特許出願２０２２－０６１０８６号、および、２０２２年３月３１日提出の日本国特許出願２０２２－０６１０８７号に基づく優先権を主張しており、これらの出願の全内容はここに引用により組み込まれる。本発明は、半導体装置に関する。
　特許文献１は、ＲＣ－ＩＧＢＴ（Reverse Conducting - Insulating Gate Bipolar Transistor）を含む半導体装置を開示している。
米国特許出願公開第２０１０／００９０２４８号明細書
　一実施形態は、電気的特性を向上できる半導体装置を提供する。
　一実施形態は、一方側の第１主面および他方側の第２主面を有するチップと、前記第１主面の内方部に設けられたＩＧＢＴ領域と、前記第１主面の周縁部に設けられた外周領域と、前記ＩＧＢＴ領域を区画するように前記外周領域において前記第１主面の表層部に形成された第１導電型のウェル領域と、前記ウェル領域を被覆する絶縁膜と、前記ウェル領域に接続されるように前記絶縁膜に埋設されたウェル接続電極と、前記ウェル接続電極に対向するように前記外周領域において前記第２主面の表層部に形成され、前記ウェル領域とダイオードを構成する第２導電型のカソード領域と、を含む、半導体装置を提供する。
　一実施形態は、一方側の第１主面および他方側の第２主面を有するチップと、前記第１主面の内方部に設けられたＩＧＢＴ領域と、前記第１主面の周縁部に設けられた外周領域と、前記ＩＧＢＴ領域を区画するように前記外周領域において前記第１主面の表層部に形成された第１導電型のウェル領域と、前記ウェル領域を被覆する絶縁膜と、前記ウェル領域に接続されるように前記絶縁膜に埋設されたウェル接続電極と、前記ウェル領域に対向するように前記ウェル接続電極から間隔を空けて前記絶縁膜の上に配置されたゲート電極と、前記第２主面の表層部において前記ウェル領域に対向するように前記ゲート電極の中心直下のゲート基準位置から前記ウェル接続電極側に前記第２主面に沿って間隔を空けて形成され、前記ウェル領域とダイオードを構成する第２導電型のカソード領域と、を含む、半導体装置を提供する。
　一実施形態は、一方側の第１主面および他方側の第２主面を有するチップと、前記第１主面の内方部に設けられたＩＧＢＴ領域と、前記第１主面の周縁部に設けられた外周領域と、前記ＩＧＢＴ領域を区画するように前記外周領域において前記第１主面の表層部に形成された第１導電型のウェル領域と、前記ウェル領域を被覆する絶縁膜と、前記ウェル領域に接続されるように前記絶縁膜に埋設された第１ウェル接続電極と、前記ウェル領域に接続されるように前記第１ウェル接続電極から前記チップの周縁側に間隔を空けて前記絶縁膜に埋設された第２ウェル接続電極と、前記第２主面の表層部において前記ウェル領域に対向するように、前記第１ウェル接続電極および前記第２ウェル接続電極の間の中間直下の中間基準位置から前記第２主面に沿って間隔を空けて形成され、前記ウェル領域とダイオードを構成する第２導電型のカソード領域と、を含む、半導体装置を提供する。
　一実施形態は、一方側の第１主面および他方側の第２主面を有するチップと、前記第１主面の内方部に設けられたＩＧＢＴ領域と、前記第１主面の周縁部に設けられた外周領域と、前記ＩＧＢＴ領域を区画するように前記外周領域において前記第１主面の表層部に形成された第１導電型のウェル領域と、前記ウェル領域を被覆する絶縁膜と、前記ウェル領域に接続されるように前記絶縁膜に埋設されたウェル接続電極と、前記ウェル接続電極を介して前記ウェル領域に電気的に接続されるように前記絶縁膜の上に配置されたエミッタパッド電極と、前記ウェル接続電極に対向するように前記外周領域において前記第２主面の表層部に形成され、前記ウェル領域とダイオードを構成する第２導電型のカソード領域と、を含む、半導体装置を提供する。
　一実施形態は、一方側の第１主面および他方側の第２主面を有するチップと、前記第１主面の内方部に設けられたＩＧＢＴ領域と、前記第１主面の周縁部に設けられた外周領域と、前記ＩＧＢＴ領域を区画するように前記外周領域において前記第１主面の表層部に形成された第１導電型のウェル領域と、前記ウェル領域を被覆する絶縁膜と、前記ウェル領域に接続されるように前記絶縁膜に埋設されたウェル接続電極と、前記ウェル接続電極介して前記ウェル領域に電気的に接続されるように前記絶縁膜の上に配置されたエミッタ電極と、前記ウェル接続電極に対向するように前記外周領域において前記第２主面の表層部に形成され、前記ウェル領域とダイオードを構成する第２導電型のカソード領域と、を含む、半導体装置を提供する。
　一実施形態は、一方側の第１主面および他方側の第２主面を有するチップと、前記第１主面の内方部に設けられたＩＧＢＴ領域と、前記第１主面の周縁部に設けられた外周領域と、前記ＩＧＢＴ領域を区画するように前記外周領域において前記第１主面の表層部に形成された第１導電型のウェル領域と、前記ウェル領域を被覆する絶縁膜と、前記ウェル領域に接続されるように前記絶縁膜に埋設された第１ウェル接続電極と、前記ウェル領域に接続されるように前記第１ウェル接続電極から前記チップの周縁側に間隔を空けて前記絶縁膜に埋設された第２ウェル接続電極と、前記ウェル領域に対向するように前記絶縁膜の上において前記第１ウェル接続電極および前記第２ウェル接続電極の間の領域に配置されたゲート電極と、前記第２主面の表層部において前記ウェル領域に対向するように前記ゲート電極の中心直下のゲート基準位置から前記第２主面に沿って間隔を空けて配置され、前記ウェル領域とダイオードを構成する第２導電型のカソード領域と、を含む、半導体装置を提供する。
　一実施形態は、一方側の第１主面および他方側の第２主面を有するチップと、前記第１主面の内方部に設けられたＩＧＢＴ領域と、前記第１主面の周縁部に設けられた外周領域と、前記ＩＧＢＴ領域を区画するように前記外周領域において前記第１主面の表層部に形成された第１導電型のウェル領域と、前記ウェル領域を被覆する絶縁膜と、前記ウェル領域に対向するように前記絶縁膜の内部に配置されたゲート配線と、前記ウェル領域に接続されるように前記ゲート配線から前記ＩＧＢＴ領域側に間隔を空けて前記絶縁膜に埋設された第１ウェル接続電極と、前記ウェル領域に接続されるように前記ゲート配線から前記チップの周縁側に間隔を空けて前記絶縁膜に埋設された第２ウェル接続電極と、前記第２主面の表層部において前記ウェル領域に対向するように前記ゲート配線の中心直下のゲート基準位置から前記第２主面に沿って間隔を空けて配置され、前記ウェル領域とダイオードを構成する第２導電型のカソード領域と、を含む、半導体装置を提供する。
図１は、一実施形態に係る半導体装置を示す平面図である。 図２は、第１主面内のレイアウト例を示す平面図である。 図３は、ウェル領域、ゲート配線およびカソード領域のレイアウト例を示す平面図である。 図４は、チップの要部を示す平面図である。 図５は、図４に示すV-V線に沿う断面構造を第１レイアウト例に係るカソード領域と共に示す断面図である。 図６は、図４に示すVI-VI線に沿う断面構造を第１レイアウト例に係るカソード領域と共に示す断面図である。 図７は、図４に示すVII-VII線に沿う断面構造を第１レイアウト例に係るカソード領域と共に示す断面図である。 図８は、チップの周縁部の断面構造を第１レイアウト例に係るカソード領域と共に示す断面図である。 図９は、カソード領域の配置箇所を説明するための断面図である。 図１０は、カソード領域をゲート基準位置に配置した時の順方向電流の電流密度を示す断面図である。 図１１は、カソード領域を第１ウェル基準位置に配置した時の順方向電流の電流密度を示す断面図である。 図１２は、カソード領域を第２ウェル基準位置に配置した時の順方向電流の電流密度を示す断面図である。 図１３は、図１０～図１２の場合の順方向電流および順方向電圧の関係を示すグラフである。 図１４Ａは、カソード領域の配置箇所と順方向電流ＩＦの関係を示すグラフである。 図１４Ｂは、図１４Ａの結果に基づいて禁止範囲、第１許可範囲および第２許可範囲の第１設定例を説明するためのグラフである。 図１４Ｃは、図１４Ａの結果に基づいて禁止範囲、第１許可範囲および第２許可範囲の第２設定例を説明するためのグラフである。 図１５は、カソード領域の配置箇所を調整した場合の尖頭サージ電流および順方向電圧の関係を示すグラフである。 図１６は、チップの周縁部の断面構造を第２レイアウト例に係るカソード領域と共に示す断面図である。 図１７は、チップの周縁部の断面構造を第３レイアウト例に係るカソード領域と共に示す断面図である。 図１８は、チップの周縁部の断面構造を第４レイアウト例に係るカソード領域と共に示す断面図である。 図１９は、チップの周縁部の断面構造を第５レイアウト例に係るカソード領域と共に示す断面図である。 図２０は、チップの周縁部の断面構造を第６レイアウト例に係るカソード領域と共に示す断面図である。
　以下、添付図面を参照して、実施形態が詳細に説明される。添付図面は、模式図であり、厳密に図示されたものではなく、縮尺等は必ずしも一致しない。また、添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
　比較対象（comparison target）が存する説明において「ほぼ（substantially）等しい」の文言が使用される場合、この文言は、比較対象の数値（形態）と等しい数値（形態）を含む他、比較対象の数値（形態）を基準とする±１０％の範囲の数値誤差（形態誤差）も含む。実施形態では「第１」、「第２」、「第３」等の文言が使用されるが、これらは説明順序を明確にするために各構造の名称に付された記号であり、各構造の名称を限定する趣旨で付されていない。
　図１は、一実施形態に係る半導体装置１を示す平面図である。図２は、第１主面３内のレイアウト例を示す平面図である。図３は、ウェル領域３１、ゲートパッド配線４４、ゲートライン配線４５およびカソード領域８０のレイアウト例を示す平面図である。図４は、チップ２の要部を示す平面図である。
　図５は、図４に示すV-V線に沿う断面構造を第１レイアウト例に係るカソード領域８０Ａと共に示す断面図である。図６は、図４に示すVI-VI線に沿う断面構造を第１レイアウト例に係るカソード領域８０Ａと共に示す断面図である。図７は、図４に示すVII-VII線に沿う断面構造を第１レイアウト例に係るカソード領域８０Ａと共に示す断面図である。図８は、チップ２の周縁部の断面構造を第１レイアウト例に係るカソード領域８０Ａと共に示す断面図である。
　図１～図８を参照して、半導体装置１は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）およびダイオードを一体的に備えたＲＣ－ＩＧＢＴ（Reverse Conducting - IGBT）を有するＲＣ－ＩＧＢＴ半導体装置（半導体スイッチング装置）である。ダイオードは、ＩＧＢＴに対する還流ダイオードである。
　半導体装置１は、六面体形状（具体的には直方体形状）のチップ２を含む。チップ２は、「半導体チップ」と称されてもよい。チップ２は、この形態（this embodiment）では、シリコン単結晶基板（半導体基板）からなる単層構造を有している。チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。
　第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。法線方向Ｚは、チップ２の厚さ方向でもある。第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　半導体装置１は、第１主面３の内方部に設けられたＩＧＢＴ領域６を含む。ＩＧＢＴ領域６は、ＩＧＢＴ構造を有する領域であり、「アクティブ領域」と称されてもよい。ＩＧＢＴ領域６は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する多角形状にそれぞれ形成されている。具体的には、ＩＧＢＴ領域６は、平面視において第３側面５Ｃに沿う辺の中央部から第４側面５Ｄ側に向けて窪んだ凹部を有している。凹部は、平面視において多角形状（この形態では四角形状）に窪んでいる。
　半導体装置１は、第１主面３においてＩＧＢＴ領域６の凹部によって区画された領域に設けられたパッド領域７を含む。パッド領域７は、平面視において多角形状（この形態では四角形状）に設定されている。半導体装置１は、チップ２の周縁部に設けられた外周領域８を含む。外周領域８は、ＩＧＢＴ領域６を取り囲むように第１～第４側面５Ａ～５Ｄに沿って延びる環状（四角環状）に設けられている。外周領域８は、第３側面５Ｃに沿って延びる部分においてパッド領域７に接続されている。
　半導体装置１は、チップ２の内部に形成されたｎ型（第１導電型）のドリフト領域９を含む。ドリフト領域９は、チップ２の内部の全域に形成されている。この形態では、チップ２がｎ型の半導体基板（ｎ型の半導体チップ）からなり、ドリフト領域９はチップ２を利用して形成されている。
　半導体装置１は、第２主面４の表層部に形成されたｎ型のバッファ領域１０を含む。バッファ領域１０は、この形態では、第２主面４の全域において第２主面４に沿って延びる層状に形成されている。バッファ領域１０は、第１～第４側面５Ａ～５Ｄから露出している。バッファ領域１０は、ドリフト領域９よりも高いｎ型不純物濃度を有している。バッファ領域１０の有無は任意であり、バッファ領域１０を有さない形態が採用されてもよい。
　半導体装置１は、第２主面４の表層部に形成されたｐ型（第２導電型）のコレクタ領域１１を含む。コレクタ領域１１は、バッファ領域１０の第２主面４側の表層部に形成されている。コレクタ領域１１は、この形態では、第２主面４の全域において第２主面４に沿って延びる層状に形成されている。コレクタ領域１１は、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。
　半導体装置１は、ＩＧＢＴ領域６を区画するように第１主面３に形成されたトレンチ分離構造１２を含む。トレンチ分離構造１２には、ゲート電位が印加される。トレンチ分離構造１２は、ＩＧＢＴ領域６を取り囲み、外周領域８およびパッド領域７からＩＧＢＴ領域６を分離している。トレンチ分離構造１２は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する多角環状に形成されている。
　トレンチ分離構造１２は、０．５μｍ以上５μｍ以下の幅を有していてもよい。トレンチ分離構造１２の幅は、トレンチ分離構造１２が延びる方向に直交する方向の幅である。トレンチ分離構造１２の幅は、１μｍ以上２．５μｍ以下であることが好ましい。トレンチ分離構造１２は、１μｍ以上２０μｍ以下の深さを有していてもよい。トレンチ分離構造１２の深さは、４μｍ以上１０μｍ以下であることが好ましい。
　トレンチ分離構造１２は、分離トレンチ１３、分離絶縁膜１４および分離埋設電極１５を含む。分離トレンチ１３は、第１主面３から第２主面４に向けて掘り下がり、トレンチ分離構造１２の壁面を区画している。分離絶縁膜１４は、分離トレンチ１３の壁面に沿って膜状に形成され、分離トレンチ１３内においてリセス空間を区画している。
　分離絶縁膜１４は、酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜および酸化アルミニウム膜のうちの少なくとも１つを含んでいてもよい。分離絶縁膜１４は、単一の絶縁膜からなる単層構造を有していることが好ましい。分離絶縁膜１４は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　分離埋設電極１５は、分離絶縁膜１４を挟んで分離トレンチ１３内に埋設されている。分離埋設電極１５は、この形態では、導電性ポリシリコンからなる。分離埋設電極１５には、ゲート電位が付与される。
　半導体装置１は、ＩＧＢＴ領域６に形成されたＩＧＢＴ構造１６を含む。ＩＧＢＴ構造１６は、「ＦＥＴ（Field Effect Transistor）構造」と称されてもよい。ＩＧＢＴ構造１６は、ＩＧＢＴ領域６において第１主面３の表層部に形成されたｐ型のベース領域１７を含む。ベース領域１７は、「ボディ領域」または「チャネル領域」と称されてもよい。ベース領域１７は、トレンチ分離構造１２よりも浅く形成され、トレンチ分離構造１２の底壁よりも第１主面３側に位置する底部を有している。ベース領域１７は、第１主面３に沿って層状に延び、トレンチ分離構造１２の内周壁に接している。
　ＩＧＢＴ構造１６は、ＩＧＢＴ領域６において第１主面３に形成された複数のトレンチゲート構造１８を含む。複数のトレンチゲート構造１８には、ゲート電位が印加される。複数のトレンチゲート構造１８は、ドリフト領域９に至るようにベース領域１７を貫通している。複数のトレンチゲート構造１８は、平面視において第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。つまり、複数のトレンチゲート構造１８は、第２方向Ｙに延びるストライプ状に配列されている。
　複数のトレンチゲート構造１８は、長手方向（第２方向Ｙ）に関して、一方側（第１側面５Ａ側）の第１端部１８Ａおよび他方側（第２側面５Ｂ側）の第２端部１８Ｂをそれぞれ有している。第１端部１８Ａおよび第２端部１８Ｂは、トレンチ分離構造１２に機械的および電気的に接続されている。
　つまり、複数のトレンチゲート構造１８は、トレンチ分離構造１２と共に１つの梯子状のトレンチゲート構造１８を構成している。トレンチ分離構造１２およびトレンチゲート構造１８の接続部は、トレンチ分離構造１２の一部とみなされてもよいし、トレンチゲート構造１８の一部とみなされてもよい。
　複数のトレンチゲート構造１８は、第１方向Ｘに０．５μｍ以上５μｍ以下の間隔を空けて配列されていてもよい。複数のトレンチゲート構造１８の間隔は、１μｍ以上３μｍ以下であることが好ましい。各トレンチゲート構造１８は、０．５μｍ以上５μｍ以下の幅を有していてもよい。各トレンチゲート構造１８の幅は、各トレンチゲート構造１８が延びる方向に直交する方向の幅である。
　各トレンチゲート構造１８の幅は、１μｍ以上２．５μｍ以下であることが好ましい。各トレンチゲート構造１８の幅は、トレンチ分離構造１２の幅とほぼ等しいことが好ましい。各トレンチゲート構造１８は、１μｍ以上２０μｍ以下の深さを有していてもよい。各トレンチゲート構造１８の深さは、４μｍ以上１０μｍ以下であることが好ましい。各トレンチゲート構造１８の深さは、トレンチ分離構造１２の深さとほぼ等しいことが好ましい。
　以下、１つのトレンチゲート構造１８の構成が説明される。トレンチゲート構造１８は、ゲートトレンチ１９、ゲート絶縁膜２０およびゲート埋設電極２１を含む。ゲートトレンチ１９は、第１主面３から第２主面４に向けて掘り下がり、トレンチゲート構造１８の壁面を区画している。ゲートトレンチ１９は、この形態では、長手方向の両端部（第１端部１８Ａおよび第２端部１８Ｂ）において分離トレンチ１３に連通している。具体的には、ゲートトレンチ１９の側壁は分離トレンチ１３の側壁に連通し、ゲートトレンチ１９の底壁は分離トレンチ１３の底壁に連通している。
　ゲート絶縁膜２０は、ゲートトレンチ１９の壁面に沿って膜状に形成され、ゲートトレンチ１９内においてリセス空間を区画している。ゲート絶縁膜２０は、酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜および酸化アルミニウム膜のうちの少なくとも１つを含んでいてもよい。
　ゲート絶縁膜２０は、単一の絶縁膜からなる単層構造を有していることが好ましい。ゲート絶縁膜２０は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。ゲート絶縁膜２０は、この形態では、分離絶縁膜１４と同一の絶縁膜からなる。ゲート絶縁膜２０は、分離トレンチ１３およびゲートトレンチ１９の連通部において分離絶縁膜１４に接続されている。
　ゲート埋設電極２１は、ゲート絶縁膜２０を挟んでゲートトレンチ１９内に埋設されている。ゲート埋設電極２１は、この形態では、導電性ポリシリコンからなる。ゲート埋設電極２１には、ゲート電位が付与される。ゲート埋設電極２１は、分離トレンチ１３およびゲートトレンチ１９の連通部において分離埋設電極１５に接続されている。
　ＩＧＢＴ構造１６は、ベース領域１７の表層部において複数のトレンチゲート構造１８に沿う領域に形成されたｎ型の複数のエミッタ領域２２を含む。複数のエミッタ領域２２は、ドリフト領域９よりも高いｎ型不純物濃度をそれぞれ有している。
　複数のエミッタ領域２２は、複数のトレンチゲート構造１８の両サイドに配置され、平面視において複数のトレンチゲート構造１８に沿って延びる帯状にそれぞれ形成されている。エミッタ領域２２は、ベース領域１７の表層部においてトレンチ分離構造１２およびトレンチゲート構造１８の端部（第１端部１８ａ／第２端部１８ｂ）によって区画された領域に形成されていないことが好ましい。
　ＩＧＢＴ構造１６は、エミッタ領域２２を露出させるように第１主面３に形成された複数のコンタクト孔２３を含む。複数のコンタクト孔２３は、複数のトレンチゲート構造１８から間隔を空けて隣り合う一対（pairs）のトレンチゲート構造１８の間の領域（regions）にそれぞれ形成されている。複数のコンタクト孔２３は、開口から底壁に向けて開口幅が狭まる先細り形状にそれぞれ形成されていてもよい。
　複数のコンタクト孔２３は、この形態では、ベース領域１７に至るようにエミッタ領域２２を貫通している。むろん、複数のコンタクト孔２３は、ベース領域１７に至らないようにエミッタ領域２２の底部から第１主面３側に離間していてもよい。複数のコンタクト孔２３は、平面視において複数のトレンチゲート構造１８に沿って延びる帯状にそれぞれ形成されている。長手方向（第２方向Ｙ）に関して、複数のコンタクト孔２３は、複数のトレンチゲート構造１８よりも短い。
　ＩＧＢＴ構造１６は、ベース領域１７の表層部において複数のエミッタ領域２２とは異なる領域に形成されたｐ型の複数のコンタクト領域２４を含む。複数のコンタクト領域２４は、ベース領域１７よりも高いｐ型不純物濃度を有している。複数のコンタクト領域２４は、平面視において対応するコンタクト孔２３に沿って延びる帯状にそれぞれ形成されている。複数のコンタクト領域２４の底部は、対応するコンタクト孔２３の底壁およびベース領域１７の底部の間の領域にそれぞれ形成されている。
　半導体装置１は、ＩＧＢＴ領域６を区画するようにパッド領域７において第１主面３の表層部に形成されたｐ型のパッドウェル領域３０を含む（図３参照）。パッドウェル領域３０は、「パッドアノード領域」と称されてもよい。パッドウェル領域３０は、この形態では、ベース領域１７よりも高いｐ型不純物濃度を有している。むろん、パッドウェル領域３０は、ベース領域１７よりも低いｐ型不純物濃度を有していてもよい。
　パッドウェル領域３０は、チップ２の周縁からＩＧＢＴ領域６側に間隔を空けてパッド領域７に形成されている。パッドウェル領域３０は、平面視においてパッド領域７に整合する多角形状（この形態では四角形状）に形成されている。
　具体的な断面図は省略されるが、パッドウェル領域３０はトレンチ分離構造１２に接している。パッドウェル領域３０は、ベース領域１７よりも深く形成されている。具体的には、パッドウェル領域３０は、トレンチ分離構造１２（複数のトレンチゲート構造１８）よりも深く形成されている。
　パッドウェル領域３０は、トレンチ分離構造１２の底壁を被覆する部分を有している。パッドウェル領域３０は、パッド領域７からＩＧＢＴ領域６内に引き出された周縁部を有している。パッドウェル領域３０の周縁部は、トレンチ分離構造１２を横切って複数のトレンチゲート構造１８の底壁を被覆する部分を有している。
　パッドウェル領域３０の周縁部は、ＩＧＢＴ領域６内においてトレンチ分離構造１２の側壁および複数のトレンチゲート構造１８の側壁を被覆し、第１主面３の表層部においてベース領域１７に接続されている。つまり、パッドウェル領域３０は、ＩＧＢＴ領域６内においてベース領域１７および複数のエミッタ領域２２に電気的に接続されている。
　半導体装置１は、ＩＧＢＴ領域６を区画するように外周領域８において第１主面３の表層部に形成されたｐ型のウェル領域３１を含む。ウェル領域３１は、「アノード領域」と称されてもよい。ウェル領域３１は、この形態では、ベース領域１７よりも高いｐ型不純物濃度を有している。むろん、ウェル領域３１は、ベース領域１７よりも低いｐ型不純物濃度を有していてもよい。ウェル領域３１は、パッドウェル領域３０とほぼ等しいｐ型不純物濃度を有していることが好ましい。
　ウェル領域３１は、チップ２の周縁からＩＧＢＴ領域６側に間隔を空けて形成されている。ウェル領域３１は、第１主面３に沿って延びる層状に形成され、第１主面３から露出している。ウェル領域３１は、平面視においてＩＧＢＴ領域６に沿って延びる帯状に形成されている。具体的には、ウェル領域３１は、平面視においてＩＧＢＴ領域６を取り囲む環状に形成され、チップ２の周縁に平行な４辺を有している。ウェル領域３１は、ＩＧＢＴ領域６側の内縁３１ａおよびチップ２の周縁側の外縁３１ｂを有している。
　ウェル領域３１は、第３側面５Ｃに沿って延びる部分においてパッドウェル領域３０と一体的に形成されている。つまり、ウェル領域３１は、外周領域８側からパッド領域７側に引き出されたパッドウェル領域３０を一体的に含む。ウェル領域３１の幅は、１０μｍ以上１００μｍ以下であってもよい。ウェル領域３１の幅は、４０μｍ以上８０μｍ以下であることが好ましい。
　ウェル領域３１は、ベース領域１７よりも深く形成されている。具体的には、ウェル領域３１は、トレンチ分離構造１２（複数のトレンチゲート構造１８）よりも深く形成されている。ウェル領域３１は、トレンチ分離構造１２に接している。ウェル領域３１は、トレンチ分離構造１２の底壁を被覆する部分を有している。ウェル領域３１の内縁３１ａは、外周領域８からＩＧＢＴ領域６内に引き出され、ＩＧＢＴ領域６内に位置している。
　ウェル領域３１は、トレンチ分離構造１２を横切って複数のトレンチゲート構造１８の底壁を被覆する部分を有している。ウェル領域３１は、ＩＧＢＴ領域６内においてトレンチ分離構造１２の側壁および複数のトレンチゲート構造１８の側壁を被覆し、第１主面３の表層部においてベース領域１７に接続されている。つまり、ウェル領域３１の内縁３１ａは、ＩＧＢＴ領域６内においてベース領域１７およびエミッタ領域２２に電気的に接続されている。
　半導体装置１は、外周領域８において第１主面３の表層部に形成された少なくとも１つ（この形態では複数）のｐ型のフィールド領域３２を含む。フィールド領域３２の個数は任意であり、１個以上２０個以下であってもよい。フィールド領域３２の個数は、典型的には３個以上１０個以下である。
　複数のフィールド領域３２は、ベース領域１７よりも高いｐ型不純物濃度を有していてもよい。複数のフィールド領域３２は、ウェル領域３１よりも高いｐ型不純物濃度を有していてもよい。むろん、複数のフィールド領域３２は、ウェル領域３１とほぼ等しいｐ型不純物濃度を有していてもよい。複数のフィールド領域３２は、電気的に浮遊状態に形成されている。
　複数のフィールド領域３２は、チップ２の周縁およびウェル領域３１から間隔を空けてチップ２の周縁およびウェル領域３１の間の領域に形成されている。複数のフィールド領域３２は、平面視においてウェル領域３１に沿って延びる帯状に形成されている。複数のフィールド領域３２は、この形態では、平面視においてウェル領域３１を取り囲む環状（四角環状）に形成されている。
　複数のフィールド領域３２は、ベース領域１７よりも深く形成されていることが好ましい。複数のフィールド領域３２は、ウェル領域３１よりも浅く形成されていることが好ましい。複数のフィールド領域３２は、たとえば、ウェル領域３１の底部の深さ位置に対して０．１μｍ以上１μｍ以下（好ましくは０．５μｍ以下）の深さ分だけ、ウェル領域３１よりも浅く形成されていることが好ましい。
　複数のフィールド領域３２は、一定の深さで形成されていることが好ましい。複数のフィールド領域３２の間隔は、チップ２の周縁側に向けて漸増するように配置されていることが好ましい。複数のフィールド領域３２は、ウェル領域３１の幅よりも小さい幅をそれぞれ有していることが好ましい。複数のフィールド領域３２のうち最外のフィールド領域３２は、他のフィールド領域３２よりも幅広に形成されていることが好ましい。
　各フィールド領域３２の幅は、１μｍ以上５０μｍ以下であってもよい。各フィールド領域３２の幅は、１μｍ以上２．５μｍ以下、２．５μｍ以上５μｍ以下、５μｍ以上７．５μｍ以下、７．５μｍ以上１０μｍ以下、１０μｍ以上２０μｍ以下、２０μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下、および、４０μｍ以上５０μｍ以下のいずれかの範囲に属する値に設定されてもよい。各フィールド領域３２の幅は、１０μｍ以上３０μｍ以下であることが好ましい。
　半導体装置１は、外周領域８において複数のフィールド領域３２からチップ２の周縁側に間隔を空けて第１主面３の表層部に形成されたｎ型のチャネルストップ領域３３を含む。チャネルストップ領域３３は、ドリフト領域９よりも高いｎ型不純物濃度を有している。チャネルストップ領域３３は、第１～第４側面５Ａ～５Ｄから露出していてもよい。
　チャネルストップ領域３３は、平面視においてチップ２の周縁に沿って延びる帯状に形成されている。チャネルストップ領域３３は、この形態では、平面視において複数のフィールド領域３２を取り囲む環状（四角環状）に形成されている。チャネルストップ領域３３は、電気的に浮遊状態に形成されている。
　半導体装置１は、第１主面３を選択的に被覆する絶縁膜４０を含む。絶縁膜４０は、この形態では、主面絶縁膜４１（第１絶縁膜）および層間絶縁膜４２（第２絶縁膜）を含む積層構造を有している。
　主面絶縁膜４１は、ＩＧＢＴ領域６、外周領域８およびパッド領域７において第１主面３を選択的に被覆している。主面絶縁膜４１は、酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜および酸化アルミニウム膜のうちの少なくとも１つを含んでいてもよい。主面絶縁膜４１は、単一の絶縁膜からなる単層構造を有していることが好ましい。
　主面絶縁膜４１は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。主面絶縁膜４１は、この形態では、ゲート絶縁膜２０と同一の絶縁膜からなる。主面絶縁膜４１は、トレンチ分離構造１２および複数のトレンチゲート構造１８を露出させるように第１主面３を被覆している。
　具体的には、主面絶縁膜４１は、分離絶縁膜１４およびゲート絶縁膜２０に接続され、分離埋設電極１５およびゲート埋設電極２１を露出させている。主面絶縁膜４１は、パッド領域７および外周領域８においてパッドウェル領域３０、ウェル領域３１、フィールド領域３２およびチャネルストップ領域３３を被覆している。
　層間絶縁膜４２は、主面絶縁膜４１を被覆している。層間絶縁膜４２は、主面絶縁膜４１よりも厚い。層間絶縁膜４２は、単一の絶縁膜からなる単層構造、または、複数の絶縁膜を含む積層構造を有していてもよい。層間絶縁膜４２は、酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜および酸化アルミニウム膜のうちの少なくとも１つを含んでいてもよい。層間絶縁膜４２は、酸化シリコン膜の一例としてのＮＳＧ（Non-doped Silicate Glass）膜、ＰＳＧ（Phosphor Silicate Glass）膜およびＢＰＳＧ（Boron Phosphor Silicate Glass）膜のうちの少なくとも１つを含んでいてもよい。
　層間絶縁膜４２は、ＩＧＢＴ領域６、外周領域８およびパッド領域７において主面絶縁膜４１を被覆している。層間絶縁膜４２は、ＩＧＢＴ領域６において主面絶縁膜４１、トレンチ分離構造１２および複数のトレンチゲート構造１８を被覆している。層間絶縁膜４２は、パッド領域７および外周領域８において主面絶縁膜４１を挟んでパッドウェル領域３０、ウェル領域３１、フィールド領域３２およびチャネルストップ領域３３を被覆している。
　半導体装置１は、絶縁膜４０の内部に膜状に配置されたゲート配線４３を含む。ゲート配線４３は、この形態では、導電性ポリシリコン膜からなる。ゲート配線４３は、この形態では、ゲートパッド配線４４、ゲートライン配線４５および複数のゲート接続配線４６を含む。ゲートライン配線４５は、「ゲートフィンガー配線」と称されてもよい。
　ゲートパッド配線４４は、絶縁膜４０のうちパッド領域７を被覆する部分の内部に配置され、チップ２の厚さ方向にパッドウェル領域３０に対向している。具体的には、ゲートパッド配線４４は、主面絶縁膜４１の上に膜状に配置され、層間絶縁膜４２によって被覆されている。ゲートパッド配線４４は、平面視においてパッド領域７に整合する多角形状（この形態では四角形状）に形成されている。ゲートパッド配線４４の周縁部は、パッド領域７内に位置していてもよい。
　むろん、ゲートパッド配線４４の周縁部は、パッド領域７からＩＧＢＴ領域６側に引き出されていてもよい。この場合、ゲートパッド配線４４の周縁部は、主面絶縁膜４１の上からトレンチ分離構造１２のうちパッド領域７を区画する部分の上に引き出され、分離埋設電極１５に接続されていてもよい。また、ゲートパッド配線４４の周縁部は、複数のトレンチゲート構造１８の一部（第１端部１８Ａまたは第２端部１８Ｂ）を被覆し、複数のゲート埋設電極２１に接続されていてもよい。
　ゲートライン配線４５は、絶縁膜４０うち外周領域８を被覆する部分の内部に配置され、チップ２の厚さ方向にウェル領域３１に対向している。具体的には、ゲートライン配線４５は、主面絶縁膜４１の上に膜状に配置され、層間絶縁膜４２によって被覆されている。ゲートライン配線４５は、この形態では、絶縁膜４０のうちウェル領域３１を被覆する部分のみに配置されている。
　つまり、ゲートライン配線４５は、平面視においてウェル領域３１の外縁３１ｂおよび内縁３１ａから間隔を空けてウェル領域３１の内方部に対向している。また、ゲートライン配線４５の全域が、主面絶縁膜４１を挟んでウェル領域３１に対向している。ゲートライン配線４５は、平面視においてウェル領域３１に沿って帯状に延びている。ゲートライン配線４５は、平面視においてＩＧＢＴ領域６を複数方向から区画していることが好ましい。
　ゲートライン配線４５は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに沿って延びる帯状に形成され、ＩＧＢＴ領域６を４方向から区画している。ゲートライン配線４５は、ＩＧＢＴ領域６を取り囲むように無端帯状または有端帯状に形成されていてもよい。ゲートライン配線４５は、この形態では、ＩＧＢＴ領域６を取り囲む環状（具体的には四角環状）に形成されている。
　ゲートライン配線４５は、第３側面５Ｃに沿って延びる部分においてゲートパッド配線４４と一体的に形成されている。つまり、ゲートライン配線４５は、外周領域８からパッド領域７に引き出されたゲートパッド配線４４を一体的に含む。ゲートライン配線４５は、ウェル領域３１の幅未満の幅を有している。ゲートライン配線４５の幅は、１０μｍ以上１００μｍ以下であってもよい。ゲートライン配線４５の幅は、１５μｍ以上６０μｍ以下であることが好ましい。
　複数のゲート接続配線４６は、ゲートライン配線４５を複数のトレンチゲート構造１８に電気的に接続させるように絶縁膜４０の内部に配置されている。複数のゲート接続配線４６は、ゲートライン配線４５のうち第１側面５Ａに沿って延びる部分から複数のトレンチゲート構造１８の第１端部１８Ａ側に向けて引き出されている。また、複数のゲート接続配線４６は、ゲートライン配線４５のうち第２側面５Ｂに沿って延びる部分から複数のトレンチゲート構造１８の第２端部１８Ｂ側に向けて引き出されている。
　複数のゲート接続配線４６は、第１側面５Ａ側において、ゲートライン配線４５に沿って間隔を空けて配列され、トレンチ分離構造１２に向けて引き出されている。複数のゲート接続配線４６は、第１方向Ｘに等間隔に配列されていることが好ましい。複数のゲート接続配線４６は、主面絶縁膜４１の上から第１側面５Ａ側のトレンチ分離構造１２の上に引き出され、分離埋設電極１５に接続されている。複数のゲート接続配線４６は、この形態では、複数のトレンチゲート構造１８の第１端部１８Ａをそれぞれ被覆し、複数のゲート埋設電極２１に接続されている。
　同様に、複数のゲート接続配線４６は、第２側面５Ｂ側において、ゲートライン配線４５に沿って間隔を空けて配列され、トレンチ分離構造１２に向けて引き出されている。複数のゲート接続配線４６は、第１方向Ｘに等間隔に配列されていることが好ましい。複数のゲート接続配線４６は、主面絶縁膜４１の上から第２側面５Ｂ側のトレンチ分離構造１２の上に引き出され、分離埋設電極１５に接続されている。
　複数のゲート接続配線４６は、この形態では、複数のトレンチゲート構造１８の第２端部１８Ｂをそれぞれ被覆し、複数のゲート埋設電極２１に接続されている。ゲート配線４３は、この形態では、分離埋設電極１５およびゲート埋設電極２１と同一の導電材料によって形成され、分離埋設電極１５および複数のゲート埋設電極２１から主面絶縁膜４１の上に引き出された引き出し部からなる。
　半導体装置１は、絶縁膜４０のうちＩＧＢＴ領域６を被覆する部分において複数のエミッタ領域２２を露出させる複数のエミッタ開口５０を有している。複数のエミッタ開口５０は、複数のコンタクト孔２３に対して１対１の対応関係で形成され、対応するコンタクト孔２３にそれぞれ連通している。複数のエミッタ開口５０は、平面視において対応するコンタクト孔２３に沿って延びる帯状にそれぞれ形成されている。
　半導体装置１は、複数のエミッタ領域２２に電気的に接続されるように絶縁膜４０に埋設された複数のエミッタ接続電極５１を含む。複数のエミッタ接続電極５１は、複数のエミッタ開口５０に埋設されている。複数のエミッタ接続電極５１は、複数のエミッタ開口５０から複数のコンタクト孔２３内に入り込み、エミッタ領域２２およびコンタクト領域２４に電気的に接続されている。
　各エミッタ接続電極５１は、Ｔｉ系金属膜、Ｗ系金属膜、Ａｌ系金属膜およびＣｕ系金属膜のうちの少なくとも１つを含んでいてもよい。各エミッタ接続電極５１は、この形態では、Ｔｉ系金属膜およびＷ系金属膜を含む積層構造を有している。
　Ｔｉ系金属は、純Ｔｉ膜（純度が９９％以上のＴｉ膜）およびＴｉ合金膜のうちの少なくとも１つを含んでいてもよい（以下、同じ）。Ｔｉ合金膜は、ＴｉＮ膜であってもよい（以下、同じ）。Ｗ系金属は、純Ｗ膜（純度が９９％以上のＷ膜）およびＷ合金膜のうちの少なくとも１つを含んでいてもよい（以下、同じ）。
　Ａｌ系金属は、純Ａｌ膜（純度が９９％以上のＡｌ膜）およびＡｌ合金膜のうちの少なくとも１つを含んでいてもよい（以下、同じ）。Ａｌ合金膜は、ＡｌＣｕ合金、ＡｌＳｉ合金およびＡｌＳｉＣｕ合金のうちの少なくとも１つを含んでいてもよい（以下、同じ）。Ｃｕ系金属は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）およびＣｕ合金膜のうちの少なくとも１つを含んでいてもよい（以下、同じ）。
　半導体装置１は、絶縁膜４０のうちゲートライン配線４５を被覆する部分においてゲートライン配線４５を選択的に露出させる少なくとも１つ（この形態では複数）のゲート開口５２を含む。この形態では、複数のゲート開口５２が形成されているが、単一のゲート開口５２が形成されていてもよい。
　複数のゲート開口５２は、ゲートライン配線４５の内縁および外縁から間隔を空けてゲートライン配線４５の内方部を露出させている。複数のゲート開口５２は、ＩＧＢＴ領域６側からチップ２の周縁側に向けて互いに間隔を空けて形成され、ゲートライン配線４５に沿って帯状に延びている。各ゲート開口５２は、ＩＧＢＴ領域６を取り囲むように無端帯状または有端帯状に形成されていてもよい。各ゲート開口５２は、この形態では、ＩＧＢＴ領域６を取り囲む環状（具体的には四角環状）に形成されている。
　具体的な図示は省略されるが、半導体装置１は、絶縁膜４０のうちゲートパッド配線４４を被覆する部分においてゲートパッド配線４４を選択的に露出させる少なくとも１つ（この形態では複数）のゲート開口５２を含んでいてもよい。
　半導体装置１は、ゲートライン配線４５に電気的に接続されるように絶縁膜４０に埋設された少なくとも１つ（この形態では複数）のゲート接続電極５３を含む。各ゲート接続電極５３は、Ｔｉ系金属膜、Ｗ系金属膜、Ａｌ系金属膜およびＣｕ系金属膜のうちの少なくとも１つを含んでいてもよい。各ゲート接続電極５３は、この形態では、Ｔｉ系金属膜およびＷ系金属膜を含む積層構造を有している。
　複数のゲート接続電極５３は、複数のゲート開口５２に１対１対応の関係でそれぞれ埋設されている。複数のゲート接続電極５３は、対応するゲート開口５２内においてゲートライン配線４５に電気的に接続されている。絶縁膜４０にゲートパッド配線４４を露出させるゲート開口５２が形成されている場合、ゲート開口５２内においてゲートパッド配線４４に電気的に接続されるゲート接続電極５３が形成されていてもよい。
　半導体装置１は、絶縁膜４０のうち外周領域８を被覆する部分においてウェル領域３１を選択的に露出させる複数のウェル開口５４を含む。複数のウェル開口５４は、少なくとも１つ（この形態では複数）の第１ウェル開口５５および少なくとも１つ（この形態では複数）の第２ウェル開口５６を含む。この形態では、複数の第１ウェル開口５５が形成されているが、単一の第１ウェル開口５５が形成されていてもよい。また、複数の第２ウェル開口５６が形成されているが、単一の第２ウェル開口５６が形成されていてもよい。
　複数の第１ウェル開口５５は、ＩＧＢＴ領域６側でウェル領域３１を露出させている。具体的には、複数の第１ウェル開口５５は、ウェル領域３１の幅方向中間部からウェル領域３１の内縁３１ａ側に間隔を空けて形成され、ウェル領域３１のうちの内縁３１ａ側の領域を選択的に露出させている。さらに具体的には、複数の第１ウェル開口５５は、ゲートライン配線４５からウェル領域３１の内縁３１ａ側に間隔を空けて形成され、ウェル領域３１の内縁部を選択的に露出させている。
　複数の第１ウェル開口５５は、ＩＧＢＴ領域６側からチップ２の周縁側に向けて互いに間隔を空けて形成され、ウェル領域３１に沿って帯状に延びている。各第１ウェル開口５５は、ウェル領域３１に沿って第１方向Ｘに延びる部分、および、ウェル領域３１に沿って第２方向Ｙに延びる部分を有している。
　各第１ウェル開口５５は、第１方向Ｘに延びる部分において複数のゲート接続配線４６の間の領域を露出させるように間隔を空けて形成された複数のセグメント開口部５５ａを含む。換言すると、複数のセグメント開口部５５ａは、複数のゲート接続配線４６を露出させないように複数のゲート接続配線４６から間隔を空けて形成されている。
　複数のセグメント開口部５５ａは、トレンチ分離構造１２（複数のトレンチゲート構造１８）、ゲートライン配線４５および複数のゲート接続配線４６によって取り囲まれた領域に配置されている。複数のセグメント開口部５５ａは、第１方向Ｘに延びる帯状にそれぞれ形成されている。
　複数の第２ウェル開口５６は、チップ２の周縁側でウェル領域３１を露出させている。具体的には、複数の第２ウェル開口５６は、ウェル領域３１の幅方向中間部からウェル領域３１の外縁３１ｂ側に間隔を空けて形成され、ウェル領域３１のうちの外縁３１ｂ側の領域を選択的に露出させている。さらに具体的には、複数の第２ウェル開口５６は、ゲートライン配線４５からウェル領域３１の外縁３１ｂ側に間隔を空けて形成され、ウェル領域３１の外縁部を選択的に露出させている。
　複数の第２ウェル開口５６は、ＩＧＢＴ領域６側からチップ２の周縁側に向けて互いに間隔を空けて形成され、ウェル領域３１に沿って帯状に延びている。各第２ウェル開口５６は、ＩＧＢＴ領域６を取り囲むように無端帯状または有端帯状に形成されていてもよい。各第２ウェル開口５６は、この形態では、ＩＧＢＴ領域６を取り囲む環状（具体的には四角環状）に形成されている。
　半導体装置１は、ウェル領域３１に電気的に接続されるように絶縁膜４０に埋設された複数のウェル接続電極５７を含む。各ウェル接続電極５７は、Ｔｉ系金属膜、Ｗ系金属膜、Ａｌ系金属膜およびＣｕ系金属膜のうちの少なくとも１つを含んでいてもよい。各ウェル接続電極５７は、この形態では、Ｔｉ系金属膜およびＷ系金属膜を含む積層構造を有している。
　複数のウェル接続電極５７は、少なくとも１つ（この形態では複数）の第１ウェル接続電極５８および少なくとも１つ（この形態では複数）の第２ウェル接続電極５９を含む。この形態では、複数の第１ウェル接続電極５８が形成されているが、単一のウェル接続電極５７が形成されていてもよい。また、複数の第２ウェル接続電極５９が形成されているが、単一のウェル接続電極５７が形成されていてもよい。
　複数の第１ウェル接続電極５８は、ウェル領域３１の内縁３１ａ側（ＩＧＢＴ領域６側）でウェル領域３１に接続されている。具体的には、複数の第１ウェル接続電極５８は、複数の第１ウェル開口５５に１対１対応の関係でそれぞれ埋設されている。
　つまり、複数の第１ウェル接続電極５８は、ウェル領域３１の幅方向中間部からウェル領域３１の内縁３１ａ側に間隔を空けて形成され、ウェル領域３１のうちの内縁３１ａ側の領域に電気的に接続されている。また、複数の第１ウェル接続電極５８は、ゲートライン配線４５からウェル領域３１の内縁３１ａ側の領域に間隔を空けて形成され、ウェル領域３１の内縁部に電気的に接続されている。
　複数の第２ウェル接続電極５９は、ウェル領域３１の外縁３１ｂ側（チップ２の周縁側）でウェル領域３１に接続されている。具体的には、複数の第２ウェル接続電極５９は、複数の第２ウェル開口５６に１対１対応の関係でそれぞれ埋設されている。
　つまり、複数の第２ウェル接続電極５９は、ウェル領域３１の幅方向中間部からウェル領域３１の外縁３１ｂ側に間隔を空けて形成され、ウェル領域３１のうちの外縁３１ｂ側の領域に電気的に接続されている。また、複数の第２ウェル接続電極５９は、ゲートライン配線４５からウェル領域３１の外縁３１ｂ側の領域に間隔を空けて形成され、ウェル領域３１の外縁部に電気的に接続されている。
　半導体装置１は、絶縁膜４０の上に配置されたゲート電極６０を含む。ゲート電極６０は、ゲート配線４３とは異なる導電材料からなる。ゲート電極６０は、この形態では、金属膜からなり、ゲート配線４３よりも低い抵抗値を有している。ゲート電極６０は、「ゲートメタル」と称されてもよい。ゲート電極６０は、Ｔｉ系金属膜、Ｗ系金属膜、Ａｌ系金属膜およびＣｕ系金属膜のうちの少なくとも１つを含んでいてもよい。ゲート電極６０は、この形態では、Ｔｉ系金属膜およびＡｌ系金属膜を含む積層構造を有している。
　ゲート電極６０は、ゲートパッド電極６１およびゲートライン電極６２を含む。ゲートライン電極６２は、「ゲートフィンガー電極」と称されてもよい。ゲートパッド電極６１は、絶縁膜４０においてゲートパッド配線４４を被覆する部分の上に配置されている。ゲートパッド電極６１は、この形態では、平面視においてパッド領域７に整合する多角形状（この形態では四角形状）に形成されている。
　ゲートパッド電極６１は、チップ２の厚さ方向に絶縁膜４０の一部（層間絶縁膜４２）を挟んでゲートパッド配線４４に対向している。ゲートパッド電極６１は、チップ２の厚さ方向に絶縁膜４０およびゲートパッド配線４４を挟んでパッドウェル領域３０に対向している。ゲートパッド配線４４にゲート接続電極５３が接続されている場合、ゲートパッド電極６１はゲート接続電極５３を介してゲート接続電極５３に電気的に接続されていてもよい。
　ゲートパッド電極６１は、パッド領域７の平面積以上の平面積を有していてもよいし、パッド領域７の平面積未満の平面積を有していてもよい。ゲートパッド電極６１は、ゲートパッド配線４４の平面積以上の平面積を有していてもよいし、ゲートパッド配線４４の平面積未満の平面積を有していてもよい。
　ゲートパッド電極６１は、平面視において複数のトレンチゲート構造１８から間隔を空けて形成されていてもよいし、絶縁膜４０を挟んで複数のトレンチゲート構造１８に対向していてもよい。ゲートパッド電極６１は、平面視においてトレンチ分離構造１２から間隔を空けて形成されていてもよいし、絶縁膜４０を挟んでトレンチ分離構造１２に対向していてもよい。
　ゲートライン電極６２は、絶縁膜４０の上においてゲートライン配線４５を被覆する部分の上に配置されている。ゲートライン電極６２は、ゲートパッド電極６１と一体的に形成され、ゲートパッド電極６１から絶縁膜４０の上に帯状に引き出されている。ゲートライン電極６２は、この形態では、絶縁膜４０の上においてゲートパッド電極６１から第１ウェル接続電極５８および第２ウェル接続電極５９の間の領域に引き出されている。
　ゲートライン電極６２は、第１ウェル接続電極５８および第２ウェル接続電極５９から間隔を空けて配置され、複数のゲート接続電極５３を被覆している。つまり、ゲートライン電極６２は、第１ウェル接続電極５８からウェル領域３１の外縁３１ｂ側（チップ２の周縁側）に間隔を空けて配置され、第２ウェル接続電極５９からウェル領域３１の内縁３１ａ側（ＩＧＢＴ領域６側）に間隔を空けて配置されている。ゲートライン電極６２は、複数のゲート接続電極５３を介してゲートライン配線４５に電気的に接続されている。
　ゲートライン電極６２は、チップ２の厚さ方向に絶縁膜４０の一部を挟んでゲートライン電極６２に対向している。ゲートライン電極６２は、チップ２の厚さ方向に絶縁膜４０およびゲートライン電極６２を挟んでウェル領域３１に対向している。ゲートライン電極６２は、ウェル領域３１の幅未満の幅を有している。ゲートライン電極６２は、ゲートライン配線４５の幅未満の幅を有していることが好ましい。むろん、ゲートライン電極６２は、ゲートライン配線４５の幅以上の幅を有していてもよい。
　ゲートライン電極６２は、平面視においてゲートライン配線４５に沿って帯状に延びている。ゲートライン電極６２は、平面視においてＩＧＢＴ領域６を複数方向から区画していることが好ましい。ゲートライン電極６２は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに沿って延びる帯状に形成され、ＩＧＢＴ領域６を４方向から区画している。
　ゲートライン電極６２は、ＩＧＢＴ領域６を取り囲むように無端帯状または有端帯状に形成されていてもよい。ゲートライン電極６２は、この形態では、ＩＧＢＴ領域６を取り囲む環状（具体的には四角環状）に形成され、第４側面５Ｄに沿って延びる部分において一対の開放端６３を有している。
　半導体装置１は、ゲート電極６０から間隔を空けて絶縁膜４０の上に配置されたエミッタ電極６５を含む。エミッタ電極６５は、ゲート配線４３とは異なる導電材料からなる。エミッタ電極６５は、この形態では、金属膜からなり、ゲート配線４３よりも低い抵抗値を有している。エミッタ電極６５は、「エミッタメタル」と称されてもよい。
　エミッタ電極６５は、Ｔｉ系金属膜、Ｗ系金属膜、Ａｌ系金属膜およびＣｕ系金属膜のうちの少なくとも１つを含んでいてもよい。エミッタ電極６５は、この形態では、Ｔｉ系金属膜およびＡｌ系金属膜を含む積層構造を有している。つまり、エミッタ電極６５は、ゲート電極６０と同一材料によって形成されている。
　エミッタ電極６５は、エミッタパッド電極６６およびエミッタライン電極６７を含む。エミッタライン電極６７は、「エミッタフィンガー電極」と称されてもよい。エミッタパッド電極６６は、絶縁膜４０においてＩＧＢＴ領域６を被覆する部分の上に配置されている。具体的には、エミッタパッド電極６６は、ゲートパッド電極６１およびゲートライン電極６２から間隔を空けて配置され、平面視においてゲートパッド電極６１に沿って凹状に窪んだ凹部を有する多角形状に形成されている。
　エミッタパッド電極６６は、複数のトレンチゲート構造１８および複数のエミッタ接続電極５１を一括して被覆している。エミッタパッド電極６６は、絶縁膜４０を挟んで複数のトレンチゲート構造１８に対向し、複数のエミッタ接続電極５１を介して複数のエミッタ領域２２に電気的に接続されている。エミッタパッド電極６６は、チップ２の厚さ方向にウェル領域３１に対向するようにトレンチ分離構造１２の直上の領域を横切ってＩＧＢＴ領域６から外周領域８に引き出されたエミッタ引き出し部６８を有している。
　エミッタ引き出し部６８（エミッタパッド電極６６）は、ウェル領域３１の幅方向中間部に対してウェル領域３１の内縁３１ａ側の領域を被覆している。エミッタ引き出し部６８は、具体的には、ゲートライン電極６２からＩＧＢＴ領域６側に間隔を空けてウェル領域３１の内縁部を被覆し、複数の第１ウェル接続電極５８を一括して被覆している。これにより、エミッタパッド電極６６は、複数の第１ウェル接続電極５８を介してウェル領域３１の内縁部に電気的に接続されている。
　エミッタライン電極６７は、エミッタパッド電極６６と一体的に形成され、エミッタパッド電極６６から絶縁膜４０の上に引き出されている。具体的には、エミッタライン電極６７は、絶縁膜４０の上においてゲートライン電極６２の一対の開放端６３の間の領域を通過してエミッタパッド電極６６から外周領域８に帯状に引き出されている。
　エミッタライン電極６７は、絶縁膜４０においてウェル領域３１を被覆する部分の上に引き回されている。つまり、エミッタライン電極６７は、チップ２の厚さ方向に絶縁膜４０を挟んでウェル領域３１に対向している。エミッタライン電極６７は、複数の第２ウェル接続電極５９を被覆するようにゲートライン電極６２からウェル領域３１の外縁３１ｂ側（チップ２の周縁側）に間隔を空けて配置されている。これにより、エミッタライン電極６７は、複数の第２ウェル接続電極５９を介してウェル領域３１の外縁部に電気的に接続されている。
　エミッタライン電極６７は、平面視においてウェル領域３１の外縁３１ｂに沿って帯状に延びている。エミッタライン電極６７は、平面視においてＩＧＢＴ領域６を複数方向から区画していることが好ましい。エミッタライン電極６７は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに沿って延びる帯状に形成され、ＩＧＢＴ領域６を４方向から区画している。ウェル領域３１は、ＩＧＢＴ領域６を取り囲むように無端帯状または有端帯状に形成されていてもよい。エミッタライン電極６７は、この形態では、ＩＧＢＴ領域６を取り囲む環状（具体的には四角環状）に形成されている。
　エミッタライン電極６７は、ウェル領域３１の幅未満の幅を有していることが好ましい。エミッタライン電極６７は、最内のフィールド領域３２の直上の領域からウェル領域３１側に間隔を空けて配置されていることが好ましい。エミッタライン電極６７は、ウェル領域３１の外縁３１ｂの直上の領域からウェル領域３１の内縁３１ａ側に間隔を空けて配置されていることが好ましい。エミッタライン電極６７のうちエミッタパッド電極６６に接続された部分以外の領域は、ウェル領域３１に対向する領域のみに配置されていることが好ましい。
　絶縁膜４０は、外周領域８において各フィールド領域３２を選択的に露出させる少なくとも１つ（この形態では複数）のフィールド開口７０を含む。複数のフィールド開口７０は、対応するフィールド領域３２を１対多の対応関係で露出させている。むろん、単一のフィールド開口７０が、対応するフィールド領域３２を１対１の対応関係で露出させていてもよい。複数のフィールド開口７０は、対応するフィールド領域３２に沿って延びる帯状に形成されている。複数のフィールド開口７０は、この形態では、対応するフィールド領域３２に沿って延びる環状（四角環状）に形成されている。
　半導体装置１は、対応するフィールド領域３２に電気的に接続されるように絶縁膜４０に埋設された少なくとも１つ（この形態では複数）のフィールド接続電極７１を含む。各フィールド接続電極７１は、Ｔｉ系金属膜、Ｗ系金属膜、Ａｌ系金属膜およびＣｕ系金属膜のうちの少なくとも１つを含んでいてもよい。各フィールド接続電極７１は、この形態では、Ｔｉ系金属膜およびＷ系金属膜を含む積層構造を有している。
　複数のフィールド接続電極７１は、複数のフィールド開口７０に１対１対応の関係でそれぞれ埋設されている。複数のフィールド接続電極７１は、対応するフィールド開口７０内において対応するフィールド領域３２に電気的に接続されている。複数のフィールド接続電極７１は、この形態では、電気的に浮遊状態に形成されている。
　半導体装置１は、外周領域８において絶縁膜４０の上に形成された複数のフィールド電極７２を含む。複数のフィールド電極７２は、Ｔｉ系金属膜、Ｗ系金属膜、Ａｌ系金属膜およびＣｕ系金属膜のうちの少なくとも１つを含んでいてもよい。複数のフィールド電極７２は、Ｔｉ系金属膜およびＡｌ系金属膜を含む積層構造を有していてもよい。複数のフィールド電極７２は、電気的に浮遊状態に形成されている。
　複数のフィールド電極７２は、対応するフィールド領域３２に対して１対１対応の関係で形成されている。各フィールド電極７２は、対応する複数のフィールド接続電極７１を一括して被覆している。各フィールド電極７２は、対応する複数のフィールド接続電極７１を介して対応するフィールド領域３２にそれぞれ電気的に接続されている。
　複数のフィールド電極７２は、対応するフィールド領域３２に沿って延びる帯状に形成されている。複数のフィールド電極７２は、この形態では、対応するフィールド領域３２に沿って延びる環状（四角環状）に形成されている。最外のフィールド電極７２は、チップ２の周縁側に向けて引き出されたフィールド引き出し部７２ａを含み、他のフィールド電極７２よりも幅広に形成されていてもよい。
　絶縁膜４０は、外周領域８においてチャネルストップ領域３３を露出させるチャネルストップ開口７３を含む。チャネルストップ開口７３は、チャネルストップ領域３３に沿って延びる帯状に形成されている。チャネルストップ開口７３は、この形態では、チャネルストップ領域３３に沿って延びる環状（四角環状）に形成され、チップ２の周縁に連通している。
　半導体装置１は、外周領域８において絶縁膜４０の上に形成されたチャネルストップ電極７４を含む。チャネルストップ電極７４は、Ｔｉ系金属膜、Ｗ系金属膜、Ａｌ系金属膜およびＣｕ系金属膜のうちの少なくとも１つを含んでいてもよい。チャネルストップ電極７４は、Ｔｉ系金属膜およびＡｌ系金属膜を含む積層構造を有していてもよい。チャネルストップ電極７４は、電気的に浮遊状態に形成されている。
　チャネルストップ電極７４は、チャネルストップ領域３３に沿って延びる帯状に形成されている。チャネルストップ電極７４は、この形態では、チャネルストップ領域３３に沿って延びる環状（四角環状）に形成されている。チャネルストップ電極７４は、絶縁膜４０の上からチャネルストップ開口７３に入り込み、チャネルストップ領域３３に電気的に接続されている。チャネルストップ電極７４は、第１主面３の周縁部（チャネルストップ領域３３）を露出させるようにチップ２の周縁からＩＧＢＴ領域６側に間隔を空けて形成されていてもよい。
　半導体装置１は、第２主面４を被覆するコレクタ電極７５を含む。コレクタ電極７５は、第２主面４から露出したコレクタ領域１１に電気的に接続されている。コレクタ電極７５は、コレクタ領域１１とオーミック接触を形成している。コレクタ電極７５は、チップ２の周縁（第１～第４側面５Ａ～５Ｄ）に連なるように第２主面４の全域を被覆していてもよい。
　コレクタ電極７５は、Ｔｉ膜、Ｎｉ膜、Ｐｄ膜、Ａｕ膜、Ａｇ膜およびＡｌ膜のうちの少なくとも１つを含む単膜構造または積層構造を有していてもよい。コレクタ電極７５は、少なくとも第２主面４を直接被覆するＴｉ膜を含むことが好ましい。コレクタ電極７５は、たとえば、第２主面４側からこの順に積層されたＴｉ膜、Ｎｉ膜、Ｐｄ膜およびＡｕ膜を含む積層構造を有していてもよい。
　図５～図７を参照して、半導体装置１は、外周領域８において第２主面４の表層部に形成されたｎ型のカソード領域８０を含む。以下、カソード領域８０の基本的な構造が説明される。カソード領域８０は、コレクタ領域１１のｐ型不純物濃度よりも高いｎ型不純物濃度を有し、コレクタ領域１１の一部の導電型がｐ型からｎ型に置換された領域である。カソード領域８０は、ドリフト領域９（バッファ領域１０）よりも高いｎ型不純物濃度を有していることが好ましい。
　カソード領域８０は、第２主面４に沿って層状に延び、第２主面４から露出している。カソード領域８０は、バッファ領域１０に接続されるようにコレクタ領域１１を貫通している。カソード領域８０は、前述のコレクタ電極７５とオーミック接触を形成している。カソード領域８０は、この形態では、チップ２の厚さ方向にウェル領域３１に対向する箇所に配置され、ウェル領域３１とダイオード８１を構成している。ダイオード８１は、ＩＧＢＴ構造１６に対する還流ダイオードとして形成されている。
　カソード領域８０は、平面視においてＩＧＢＴ領域６を取り囲むように無端帯状または有端帯状に形成されていてもよい。カソード領域８０は、この形態では、ＩＧＢＴ領域６を取り囲む環状（具体的には四角環状）に形成されている。カソード領域８０は、ウェル領域３１がチップ２の厚さ方向にカソード領域８０に対向する部分およびコレクタ領域１１に対向する部分を有するように配置されている。
　つまり、カソード領域８０は、チップ２の厚さ方向にウェル領域３１の全体に対向しないように、ウェル領域３１よりも幅狭に形成されている。カソード領域８０の幅は、５μｍ以上９０μｍ以下であってもよい。カソード領域８０の幅は、１０μｍ以上４０μｍ以下であることが好ましい。
　カソード領域８０は、少なくともチップ２の厚さ方向にベース領域１７に対向しないようにベース領域１７から第２主面４の周縁側に間隔を空けて形成されていることが好ましい。カソード領域８０は、チップ２の厚さ方向に複数のトレンチゲート構造１８に対向しないように、複数のトレンチゲート構造１８から第２主面４の周縁側に間隔を空けて形成されていることが好ましい。カソード領域８０は、チップ２の厚さ方向にトレンチ分離構造１２に対向しないように、トレンチ分離構造１２から第２主面４の周縁側に間隔を空けて形成されていることが特に好ましい。
　つまり、カソード領域８０は、チップ２の厚さ方向にＩＧＢＴ領域６に対向しないように、ＩＧＢＴ領域６からチップ２の周縁側に間隔を空けて形成されていることが好ましい。つまり、カソード領域８０は、外周領域８のみに形成され、ＩＧＢＴ領域６に形成されていないことが好ましい。この場合、ＩＧＢＴ領域６からダイオード８１への電気的な影響を抑制し、ダイオード８１からＩＧＢＴ領域６への電気的な影響を抑制できる。
　第２主面４の平面積に対するカソード領域８０の平面積の割合は、０．１％以上１０％以下であることが好ましい。カソード領域８０の平面積の割合は、０．１％以上１％以下、１％以上２％以下、２％以上４％以下、４％以上６％以下、６％以上８％以下、および、８％以上１０％以下のいずれか１つの範囲に属していてもよい。
　エミッタ電極６５およびコレクタ電極７５の間にダイオード８１の順方向電圧ＶＦが印加されると、ダイオード８１に順方向電流ＩＦが流れる。順方向電流ＩＦは、この形態では、第１ウェル接続電極５８および第２ウェル接続電極５９からカソード領域８０に流れ込む。ダイオード８１の順方向動作時の電気的特性は、カソード領域８０の配置箇所に応じて変動する。以下、図９～図１６を参照して、カソード領域８０の配置箇所とダイオード８１の電気的特性との関係が説明される。
　図９は、カソード領域８０の配置箇所を説明するための断面図である。図９を参照して、カソード領域８０の配置箇所として、ゲート基準位置ＰＧ、第１ウェル基準位置ＰＷ１および第２ウェル基準位置ＰＷ２が設定された。ゲート基準位置ＰＧは、ゲートライン電極６２の中心直下の位置である。ゲート基準位置ＰＧは、この形態では、ゲートライン配線４５の中心直下の位置でもある。したがって、ゲート基準位置ＰＧは、ゲートライン電極６２の中心直下に設定されてもよいし、ゲートライン配線４５の中心直下に設定されてもよい。
　第１ウェル基準位置ＰＷ１は、第１ウェル接続電極５８の直下の位置である。単一の第１ウェル接続電極５８が形成されている場合、第１ウェル基準位置ＰＷ１は単一の第１ウェル接続電極５８の中心直下の位置である。複数の第１ウェル接続電極５８が形成されている場合、第１ウェル基準位置ＰＷ１は、ＩＧＢＴ領域６側に配置された最内の第１ウェル接続電極５８およびチップ２の周縁側に配置された最外の第１ウェル接続電極５８の間の中間直下の位置である。
　第２ウェル基準位置ＰＷ２は、第２ウェル接続電極５９の直下の位置である。単一の第２ウェル接続電極５９が形成されている場合、第２ウェル基準位置ＰＷ２は単一の第２ウェル接続電極５９の中心直下の位置である。複数の第２ウェル接続電極５９が形成されている場合、第２ウェル基準位置ＰＷ２は、ＩＧＢＴ領域６側に配置された最内の第２ウェル接続電極５９およびチップ２の周縁側に配置された最外の第２ウェル接続電極５９の間の中間直下の位置である。
　図１０は、カソード領域８０をゲート基準位置ＰＧに配置した時の順方向電流ＩＦの電流密度を示す断面図である。図１１は、カソード領域８０を第１ウェル基準位置ＰＷ１に配置した時の順方向電流ＩＦの電流密度を示す断面図である。図１２は、カソード領域８０を第２ウェル基準位置ＰＷ２に配置した時の順方向電流ＩＦの電流密度を示す断面図である。図１０～図１２では、カソード領域８０の幅が一定の値（ここでは１０μｍ）に固定されている。
　図１０を参照して、カソード領域８０がゲート基準位置ＰＧに配置された時、複数の第１ウェル接続電極５８からゲートライン電極６２の直下の領域に回り込んでカソード領域８０に向かう第１電流経路ＣＰ１が形成され、複数の第２ウェル接続電極５９からゲートライン電極６２の直下の領域に回り込んでカソード領域８０に向かう第２電流経路ＣＰ２が形成された。順方向電流ＩＦの電流密度は、第１電流経路ＣＰ１および第２電流経路ＣＰ２の双方において疎であった。
　図１１を参照して、カソード領域８０が第１ウェル基準位置ＰＷ１に配置された時、複数の第１ウェル接続電極５８からカソード領域８０に直線状に向かう第１電流経路ＣＰ１が形成され、複数の第２ウェル接続電極５９からゲートライン電極６２の直下の領域に回り込んでカソード領域８０に向かう第２電流経路ＣＰ２が形成された。順方向電流ＩＦの電流密度は、第１電流経路ＣＰ１において密であり、第２電流経路ＣＰ２において疎であった。
　図１２を参照して、カソード領域８０が第２ウェル基準位置ＰＷ２に配置された時、複数の第１ウェル接続電極５８からゲートライン電極６２の直下の領域に回り込んでカソード領域８０に向かう第１電流経路ＣＰ１が形成され、複数の第２ウェル接続電極５９から直線状にカソード領域８０に向かう第２電流経路ＣＰ２が形成された。順方向電流ＩＦの電流密度は、第１電流経路ＣＰ１において疎であり、第２電流経路ＣＰ２において密であった。
　図１３は、図１０～図１２の場合の順方向電流ＩＦおよび順方向電圧ＶＦの関係を纏めたグラフである。図１３において、縦軸は順方向電流ＩＦ［Ａ］を示し、横軸は順方向電圧ＶＦ［Ｖ］を示している。図１３には、第１特性Ｓ１、第２特性Ｓ２および第３特性Ｓ３が示されている。
　第１特性Ｓ１は、カソード領域８０がゲート基準位置ＰＧに配置された時の特性を示している。第２特性Ｓ２は、カソード領域８０が第１ウェル基準位置ＰＷ１に配置された時の特性を示している。第３特性Ｓ３は、カソード領域８０が第２ウェル基準位置ＰＷ２に配置された時の特性を示している。
　第２特性Ｓ２に係る順方向電流ＩＦは、第１特性Ｓ１に係る順方向電流ＩＦよりも高くなった。また、第３特性Ｓ３に係る順方向電流ＩＦは、第１特性Ｓ１に係る順方向電流ＩＦよりも高くなった。また、第２特性Ｓ２に係る順方向電流ＩＦは、第３特性Ｓ３に係る順方向電流ＩＦよりも高くなった。このことから、カソード領域８０は、電流迂回経路を抑制すべく、ゲート基準位置ＰＧを避けて配置されることが好ましいことが分かった。また、カソード領域８０は、第１ウェル基準位置ＰＷ１および第２ウェル基準位置ＰＷ２のいずれか一方または双方に配置されることが好ましいことが分かった。
　図１４Ａは、カソード領域８０の配置箇所と順方向電流ＩＦの関係を示すグラフである。図１４において、縦軸は順方向電流ＩＦ［Ａ］を示し、横軸はカソード領域８０の位置を示している。図１４Ａでは、カソード領域８０の配置箇所を第１ウェル基準位置ＰＷ１からチップ２の周縁側に移動させた場合の結果が示されている。ここでは、カソード領域８０の配置箇所が、ウェル領域３１側から数えて３番目のフィールド領域３２の直下の領域まで移動されている。カソード領域８０の幅は、一定の値（ここでは１０μｍ）に固定されている。
　図１４Ａを参照して、順方向電流ＩＦは、カソード領域８０の配置箇所が第１ウェル基準位置ＰＷ１からゲート基準位置ＰＧに近づくにつれて漸減した。順方向電流ＩＦは、カソード領域８０の配置箇所がゲート基準位置ＰＧから第２ウェル基準位置ＰＷ２に近づくにつれて漸増した。順方向電流ＩＦは、カソード領域８０の配置箇所が第２ウェル基準位置ＰＷ２からチップ２の周縁に近づくにつれて漸減した。
　順方向電流ＩＦは、カソード領域８０が第１ウェル基準位置ＰＷ１に配置されたとき、第１極大値ｖ１を取った。順方向電流ＩＦは、カソード領域８０がゲート基準位置ＰＧに配置されたとき、極小値ｖ２を取った。順方向電流ＩＦは、カソード領域８０が第２ウェル基準位置ＰＷ２に配置されたとき、第２極大値ｖ３を取った。
　順方向電流ＩＦは、カソード領域８０が第１ウェル基準位置ＰＷ１およびゲート基準位置ＰＧの間の中間直下の近傍に配置されたとき、第１極大値ｖ１および極小値ｖ２の間の中間値近傍の値を取った。第１極大値ｖ１および極小値ｖ２の間の中間値近傍の値は、第１極大値ｖ１および極小値ｖ２の間の第１変曲点ｖ４近傍の値でもある。
　順方向電流ＩＦは、カソード領域８０が第２ウェル基準位置ＰＷ２およびゲート基準位置ＰＧの間の中間直下の近傍に配置されたとき、第２極大値ｖ３および極小値ｖ２の間の中間値近傍の値を取った。第２極大値ｖ３および極小値ｖ２の間の中間値近傍の値は、第２極大値ｖ３および極小値ｖ２の間の第２変曲点ｖ５近傍の値でもある。
　以上のことから、ゲート基準位置ＰＧの近傍でカソード領域８０の配置を禁止する禁止範囲８２が第２主面４に設定されることが好ましいことが分かった。また、第１ウェル基準位置ＰＷ１の近傍でカソード領域８０の一部または全体の配置を許可する第１許可範囲８３が第２主面４に設定されることが好ましいことが分かった。また、第２ウェル基準位置ＰＷ２の近傍でカソード領域８０の一部または全体の配置を許可する第２許可範囲８４が第２主面４に設定されることが好ましいことが分かった。
　図１４Ｂは、図１４Ａの結果に基づいて禁止範囲８２、第１許可範囲８３および第２許可範囲８４の第１設定例を説明するためのグラフである。図１４Ｂを参照して、カソード領域８０が第１ウェル基準位置ＰＷ１側の領域に配置される場合、禁止範囲８２および第１許可範囲８３は、第１ウェル基準位置ＰＷ１およびゲート基準位置ＰＧの間の第１基準距離Ｄａに基づいて設定されてもよい。
　この場合、禁止範囲８２は、ゲート基準位置ＰＧを基準に第１基準距離Ｄａの１／２の距離を超えない範囲に設定される。禁止範囲８２は、第１ウェル基準位置ＰＷ１を基準にＩＧＢＴ領域６側に設定される。この場合、カソード領域８０は、ゲート基準位置ＰＧから第１ウェル基準位置ＰＷ１側に少なくとも第１基準距離Ｄａの１／２の距離を空けて配置される。
　一方、第１許可範囲８３は、第１ウェル基準位置ＰＷ１を基準に第１基準距離Ｄａの１／２の距離を超えない範囲に設定される。第１許可範囲８３は、第１ウェル基準位置ＰＷ１を基準にＩＧＢＴ領域６側およびゲート基準位置ＰＧ側に設定される。この場合、カソード領域８０の少なくとも一部が、第１ウェル基準位置ＰＷ１から第１基準距離Ｄａの１／２の距離以下の範囲内に配置される。
　カソード領域８０が第２ウェル基準位置ＰＷ２側の領域に配置される場合、禁止範囲８２および第２許可範囲８４は、第２ウェル基準位置ＰＷ２およびゲート基準位置ＰＧの間の第２基準距離Ｄｂに基づいて設定される。
　この場合、禁止範囲８２は、ゲート基準位置ＰＧを基準に第２基準距離Ｄｂの１／２の距離を超えない範囲に設定される。禁止範囲８２は、ゲート基準位置ＰＧを基準に第２ウェル基準位置ＰＷ２側に設定される。この場合、カソード領域８０は、ゲート基準位置ＰＧから第２ウェル基準位置ＰＷ２側に少なくとも第２基準距離Ｄｂの１／２の距離を空けて配置される。
　一方、第２許可範囲８４は、第２ウェル基準位置ＰＷ２を基準に第２基準距離Ｄｂの１／２の距離を超えない範囲に設定される。第２許可範囲８４は、第２ウェル基準位置ＰＷ２を基準にチップ２の周縁側およびゲート基準位置ＰＧ側に設定される。この場合、カソード領域８０の少なくとも一部が、第２ウェル基準位置ＰＷ２から第２基準距離Ｄｂの１／２の距離以下の範囲内に配置される。
　カソード領域８０が第１ウェル基準位置ＰＷ１側の領域および第２ウェル基準位置ＰＷ２側の領域の双方に配置される場合、禁止範囲８２は、ゲート基準位置ＰＧから第１ウェル基準位置ＰＷ１側に第１基準距離Ｄａの１／２の距離を超えない範囲、および、ゲート基準位置ＰＧから第２ウェル接続電極５９側に第２基準距離Ｄｂの１／２の距離を超えない範囲に設定される。
　一方、第１許可範囲８３は、第１ウェル基準位置ＰＷ１を基準に第１基準距離Ｄａの１／２の距離を超えない範囲に設定される。第１許可範囲８３は、第１ウェル基準位置ＰＷ１を基準にＩＧＢＴ領域６側およびゲート基準位置ＰＧ側に設定される。他方、第２許可範囲８４は、第２ウェル基準位置ＰＷ２を基準に第２基準距離Ｄｂの１／２の距離を超えない範囲に設定される。第２許可範囲８４は、第２ウェル基準位置ＰＷ２を基準にチップ２の周縁側およびゲート基準位置ＰＧ側に設定される。
　第１基準距離Ｄａは、１μｍ以上５０μｍ以下であってもよい。第１基準距離Ｄａは、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、２０μｍ以上２５μｍ以下、２５μｍ以上３０μｍ以下、３０μｍ以上３５μｍ以下、３５μｍ以上４０μｍ以下、４０μｍ以上４５μｍ以下、および、４５μｍ以上５０μｍ以下のいずれかの範囲に属する値に設定されてもよい。第１基準距離Ｄａは、１０μｍ以上３０μｍ以下であることが好ましい。第１基準距離Ｄａは、１０μｍ以上２０μｍ以下であることが特に好ましい。
　第２基準距離Ｄｂは、第１基準距離Ｄａ未満であってもよいし、第１基準距離Ｄａ以上であってもよい。第２基準距離Ｄｂは、この形態では、第１基準距離Ｄａよりも大きい。第２基準距離Ｄｂは、１μｍ以上１００μｍ以下であってもよい。第２基準距離Ｄｂは、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上２０μｍ以下、２０μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下、４０μｍ以上５０μｍ以下、５０μｍ以上６０μｍ以下、６０μｍ以上７０μｍ以下、７０μｍ以上８０μｍ以下、８０μｍ以上９０μｍ以下、および、９０μｍ以上１００μｍ以下のいずれかの範囲に属する値に設定されてもよい。第２基準距離Ｄｂは、１０μｍ以上６０μｍ以下であることが好ましい。第２基準距離Ｄｂは、２０μｍ以上４０μｍ以下であることが特に好ましい。
　図１４Ｃは、図１４Ａの結果に基づいて禁止範囲８２、第１許可範囲８３および第２許可範囲８４の第２設定例を説明するためのグラフである。図１４Ｃを参照して、順方向電流ＩＦは、カソード領域８０が第１ウェル基準位置ＰＷ１に配置されたとき、第１極大値ｖ１を取った。順方向電流ＩＦは、カソード領域８０が第２ウェル基準位置ＰＷ２に配置されたとき、第２極大値ｖ３を取った。順方向電流ＩＦは、カソード領域８０が第１ウェル基準位置ＰＷ１および第２ウェル基準位置ＰＷ２の間の中間直下の中間基準位置ＰＷ３の近傍に配置されたとき、極小値ｖ２の近傍の値を取った。
　順方向電流ＩＦは、カソード領域８０が第１ウェル基準位置ＰＷ１および中間基準位置ＰＷ３の間の中間直下の近傍に配置されたとき、第１極大値ｖ１および極小値ｖ２の間の中間値近傍の値（第１変曲点ｖ４近傍の値）を取った。順方向電流ＩＦは、カソード領域８０が第２ウェル基準位置ＰＷ２および中間基準位置ＰＷ３の間の中間直下の近傍に配置されたとき、第２極大値ｖ３および極小値ｖ２の間の中間値近傍の値（第２変曲点ｖ５近傍の値）を取った。
　以上のことから、禁止範囲８２、第１許可範囲８３および第２許可範囲８４は、第１ウェル基準位置ＰＷ１および第２ウェル基準位置ＰＷ２の間の第３基準距離Ｄｃに基づいて設定されてもよい。第３基準距離Ｄｃは、図１４Ｂにおいて示された第１基準距離Ｄａおよび第２基準距離Ｄｂの合算値（Ｄｃ＝Ｄａ＋Ｄｂ）でもある。つまり、第２設定例では、第１基準距離Ｄａおよび第２基準距離Ｄｂを使用せずに第３基準距離Ｄｃに基づいて禁止範囲８２、第１許可範囲８３および第２許可範囲８４が設定される。
　この場合、禁止範囲８２は、第１ウェル基準位置ＰＷ１および第２ウェル基準位置ＰＷ２の間の中間直下の中間基準位置ＰＷ３から第３基準距離Ｄｃの１／４の距離を超えない範囲に設定されてもよい。カソード領域８０が第１ウェル基準位置ＰＷ１側の領域に配置される場合、禁止範囲８２は中間基準位置ＰＷ３を基準に第１ウェル基準位置ＰＷ１側に設定される。カソード領域８０が第２ウェル基準位置ＰＷ２側の領域に配置される場合、禁止範囲８２は中間基準位置ＰＷ３を基準に第２ウェル基準位置ＰＷ２側に設定される。
　一方、第１許可範囲８３は、第１ウェル基準位置ＰＷ１を基準に第３基準距離Ｄｃの１／４の距離を超えない範囲に設定される。第１許可範囲８３は、第１ウェル基準位置ＰＷ１を基準にＩＧＢＴ領域６側およびゲート基準位置ＰＧ側に設定される。他方、第２許可範囲８４は、第２ウェル基準位置ＰＷ２を基準に第３基準距離Ｄｃの１／４の距離を超えない範囲に設定される。第２許可範囲８４は、第２ウェル基準位置ＰＷ２を基準にＩＧＢＴ領域６側およびゲート基準位置ＰＧ側に設定される。
　図１４Ｂおよび図１４Ｃに示されるように、カソード領域８０は、禁止範囲８２外の領域に配置されることが好ましい。この構造によれば、第１ウェル接続電極５８および第２ウェル接続電極５９の間の領域において電流迂回経路が抑制されるため、順方向電流ＩＦの低下が抑制される。
　カソード領域８０が第１ウェル基準位置ＰＷ１側の領域に配置される場合、カソード領域８０の一部または全体は、第１許可範囲８３内に配置されることが好ましい。この構造によれば、第１ウェル接続電極５８およびカソード領域８０の間の電流経路が短縮されるため、順方向電流ＩＦが増加する。この場合、カソード領域８０は第１ウェル基準位置ＰＷ１に配置されることが好ましい。この構造によれば、第１ウェル接続電極５８およびカソード領域８０を直線状に結ぶ電流経路が形成されるため、順方向電流ＩＦを適切に増加させることができる。
　カソード領域８０が第２ウェル基準位置ＰＷ２側の領域に配置される場合、カソード領域８０の一部または全体は、第２許可範囲８４内に配置されることが好ましい。この構造によれば、第２ウェル接続電極５９およびカソード領域８０の間の電流経路が短縮されるため、順方向電流ＩＦが増加する。この場合、カソード領域８０は第２ウェル基準位置ＰＷ２に配置されることが好ましい。この構造によれば、第２ウェル接続電極５９およびカソード領域８０を直線状に結ぶ電流経路が形成されるため、順方向電流ＩＦを適切に増加させることができる。
　図１５は、カソード領域８０の配置箇所を調整した場合の尖頭サージ電流ＩＦＳＭおよび順方向電圧ＶＦの関係を示すグラフである。図１５において、縦軸は尖頭サージ電流ＩＦＳＭ［Ａ］を示し、横軸は順方向電圧ＶＦ［Ｖ］を示している。尖頭サージ電流ＩＦＳＭは、破壊しない範囲で許容される１サイクル以上の商用制限半波電流（５０Ｈｚまたは６０Ｈｚ）のピーク値である。
　図１５には、第１～第６プロット点Ｐ１～Ｐ６が示されている。第１～第３プロット点Ｐ１～Ｐ３は、ウェル領域３１からチップ２の周縁側に間隔を空けてカソード領域８０を配置した場合の特性を示している。カソード領域８０の配置箇所は、第１プロット点Ｐ１、第２プロット点Ｐ２、第３プロット点Ｐ３の順にウェル領域３１に近づいている。
　第４～第６プロット点Ｐ４～Ｐ６は、ウェル領域３１に対向する位置にカソード領域８０を配置した場合の特性を示している。カソード領域８０の配置箇所は、第４プロット点Ｐ４、第５プロット点Ｐ５、第６プロット点Ｐ６の順にウェル領域３１の外縁３１ｂ側から第２ウェル基準位置ＰＷ２に近づいている。第６プロット点Ｐ６は、第２ウェル基準位置ＰＷ２にカソード領域８０を配置した場合の特性を示している。第１～第６プロット点Ｐ１～Ｐ６では、カソード領域８０の幅が一定の値（ここでは１０μｍ）に固定されている。
　第１～第６プロット点Ｐ１～Ｐ６を参照して、第１～第３プロット点Ｐ１～Ｐ３に係る尖頭サージ電流ＩＦＳＭは、第４～第６プロット点Ｐ４～Ｐ６に係る尖頭サージ電流ＩＦＳＭよりも高かった。また、第６プロット点Ｐ６に係る尖頭サージ電流ＩＦＳＭは、第１～第５プロット点Ｐ１～Ｐ５に係る尖頭サージ電流ＩＦＳＭよりも高かった。したがって、カソード領域８０はウェル領域３１の直下の領域に配置されていることが好ましいことが分かった。また、カソード領域８０は、第２ウェル基準位置ＰＷ２に配置されることが好ましいことが分かった。
　図５～図７を再度参照して、半導体装置１は、カソード領域８０として、前述の測定結果を考慮して形成された第１レイアウト例に係るカソード領域８０Ａを含んでいてもよい。カソード領域８０Ａは、ゲート基準位置ＰＧから第２主面４に沿って間隔を空けて形成されている。具体的には、カソード領域８０Ａは、ゲート基準位置ＰＧから第２ウェル基準位置ＰＷ２側に第２主面４に沿って間隔を空けて配置されている。
　カソード領域８０Ａは、第２許可範囲８４に配置され、禁止範囲８２に配置されていない。ここでは、第１設定例または第２設定例に係る禁止範囲８２および第２許可範囲８４が適用されてもよい。カソード領域８０Ａは、第２ウェル基準位置ＰＷ２に配置され、チップ２の厚さ方向に複数の第２ウェル接続電極５９に対向している。カソード領域８０Ａは、チップ２の厚さ方向にゲートライン電極６２に対向しないように、ゲートライン電極６２から第２ウェル基準位置ＰＷ２側に間隔を空けて配置されている。
　カソード領域８０Ａは、ゲートライン配線４５の中心直下の位置から第２ウェル基準位置ＰＷ２側に間隔を空けて配置されている。カソード領域８０Ａは、チップ２の厚さ方向に複数のゲート接続電極５３に対向しないように、複数のゲート接続電極５３の直下の位置から第２ウェル基準位置ＰＷ２側に間隔を空けて配置されている。カソード領域８０Ａは、チップ２の厚さ方向にゲートライン配線４５に対向しないように、ゲートライン配線４５から第２ウェル基準位置ＰＷ２側に間隔を空けて配置されている。
　カソード領域８０Ａは、エミッタライン電極６７の幅未満の幅を有している。むろん、カソード領域８０Ａは、エミッタライン電極６７の幅以上の幅を有していてもよい。カソード領域８０Ａは、ウェル領域３１の外縁３１ｂの直下の位置から第２ウェル基準位置ＰＷ２側に間隔を空けて形成されている。カソード領域８０Ａは、第２主面４の表層部においてチップ２の厚さ方向にウェル領域３１に対向する領域のみに形成されている。
　図１６は、チップ２の周縁部の断面構造を第２レイアウト例に係るカソード領域８０Ｂと共に示す断面図である。図１６を参照して、半導体装置１は、カソード領域８０として、第２レイアウト例に係るカソード領域８０Ｂを含んでいてもよい。カソード領域８０Ｂは、ゲート基準位置ＰＧから第２主面４に沿って間隔を空けて形成されている。具体的には、カソード領域８０Ｂは、ゲート基準位置ＰＧから第１ウェル基準位置ＰＷ１側に第２主面４に沿って間隔を空けて配置されている。
　カソード領域８０Ｂは、第１許可範囲８３に配置され、禁止範囲８２に配置されていない。ここでは、第１設定例または第２設定例に係る禁止範囲８２および第２許可範囲８４が適用されてもよい。カソード領域８０Ｂは、第１ウェル基準位置ＰＷ１に配置され、チップ２の厚さ方向に複数の第１ウェル接続電極５８に対向している。カソード領域８０Ｂは、チップ２の厚さ方向にゲートライン電極６２に対向しないように、ゲートライン電極６２から第１ウェル基準位置ＰＷ１側に間隔を空けて配置されている。
　カソード領域８０Ｂは、ゲートライン配線４５の中心直下の位置から第１ウェル基準位置ＰＷ１側に間隔を空けて配置されている。カソード領域８０Ｂは、チップ２の厚さ方向に複数のゲート接続電極５３に対向しないように、複数のゲート接続電極５３の直下の位置から第１ウェル基準位置ＰＷ１側に間隔を空けて配置されている。カソード領域８０Ｂは、チップ２の厚さ方向にゲートライン配線４５に対向しないように、ゲートライン配線４５から第１ウェル基準位置ＰＷ１側に間隔を空けて配置されている。
　カソード領域８０Ｂは、第１許可範囲８３に依らずに、ウェル領域３１の内縁３１ａの直下の位置から第１ウェル基準位置ＰＷ１側に間隔を空けて形成されていることが好ましい。つまり、カソード領域８０Ｂは、第２主面４の表層部においてチップ２の厚さ方向にウェル領域３１に対向する領域のみに形成されている。
　また、カソード領域８０Ｂは、チップ２の厚さ方向に複数のトレンチゲート構造１８に対向しないように、複数のトレンチゲート構造１８から第２主面４の周縁側に間隔を空けて形成されていることが好ましい。カソード領域８０Ｂは、チップ２の厚さ方向にトレンチ分離構造１２に対向しないように、トレンチ分離構造１２から第２主面４の周縁側に間隔を空けて形成されていることが特に好ましい。
　つまり、カソード領域８０Ｂは、チップ２の厚さ方向にＩＧＢＴ領域６に対向しないように、ＩＧＢＴ領域６からチップ２の周縁側に間隔を空けて形成されていることが好ましい。つまり、カソード領域８０Ｂは、外周領域８のみに形成され、ＩＧＢＴ領域６に形成されていないことが好ましい。この場合、ＩＧＢＴ領域６からダイオード８１への電気的な影響を抑制し、ダイオード８１からＩＧＢＴ領域６への電気的な影響を抑制できる。
　図１７は、チップ２の周縁部の断面構造を第３レイアウト例に係るカソード領域８０Ｃと共に示す断面図である。図１７を参照して、半導体装置１は、カソード領域８０として、第３レイアウト例に係るカソード領域８０Ｃを含んでいてもよい。カソード領域８０Ｃは、第１ウェル基準位置ＰＷ１側に配置された第１カソード領域８０Ｃ１、および、第１カソード領域８０Ｃ１から間隔を空けて第２ウェル基準位置ＰＷ２側に配置された第２カソード領域８０Ｃ２を含む。
　第１カソード領域８０Ｃ１は、第２レイアウト例に係るカソード領域８０と同様のレイアウトで形成されている（図１６参照）。第２カソード領域８０Ｃ２は、第１レイアウト例に係るカソード領域８０と同様のレイアウトで形成されている（図５参照）。第２カソード領域８０Ｃ２は、第２主面４の表層部においてコレクタ領域１１の一部を挟んで第１カソード領域８０Ｃ１に対向している。
　コレクタ領域１１の一部は、チップ２の厚さ方向にゲートライン配線４５、ゲート接続電極５３およびゲートライン電極６２に対向している。コレクタ領域１１の一部は、チップ２の厚さ方向にゲートライン電極６２の全域に対向していることが好ましい。コレクタ領域１１の一部は、チップ２の厚さ方向にゲートライン配線４５の全域に対向していることが好ましい。
　図１８は、チップ２の周縁部の断面構造を第４レイアウト例に係るカソード領域８０Ｄと共に示す断面図である。図１８を参照して、半導体装置１は、カソード領域８０として、第４レイアウト例に係るカソード領域８０Ｄを含んでいてもよい。カソード領域８０Ｄは、チップ２の厚さ方向にウェル領域３１に対向する対向部８５、および、対向部８５からチップ２の周縁側に引き出されたカソード引き出し部８６を有している。
　対向部８５は、ゲート基準位置ＰＧから第２ウェル基準位置ＰＷ２側に第２主面４に沿って間隔を空けて配置されている。対向部８５は、第２許可範囲８４に配置され、禁止範囲８２に配置されていない。ここでは、第１設定例または第２設定例に係る禁止範囲８２および第２許可範囲８４が適用されてもよい。
　対向部８５は、第２ウェル基準位置ＰＷ２に配置され、チップ２の厚さ方向に複数の第２ウェル接続電極５９に対向している。対向部８５は、チップ２の厚さ方向にゲートライン電極６２に対向しないように、ゲートライン電極６２から第２ウェル基準位置ＰＷ２側に間隔を空けて配置されている。
　対向部８５は、ゲートライン配線４５の中心直下の位置から第２ウェル基準位置ＰＷ２側に間隔を空けて配置されている。対向部８５は、チップ２の厚さ方向に複数のゲート接続電極５３に対向しないように、複数のゲート接続電極５３の中心直下の位置から第２ウェル基準位置ＰＷ２側に間隔を空けて配置されている。対向部８５は、チップ２の厚さ方向にゲートライン配線４５に対向しないように、ゲートライン配線４５から第２ウェル基準位置ＰＷ２側に間隔を空けて配置されている。
　カソード引き出し部８６は、対向部８５からウェル領域３１の外縁３１ｂの直下の位置を横切ってチップ２の周縁側に引き出されている。カソード引き出し部８６は、チップ２の厚さ方向に複数のフィールド領域３２に対向しないように、複数のフィールド領域３２（最内のフィールド領域３２）からウェル領域３１側に間隔を空けて形成されている。カソード領域８０Ｄは、エミッタライン電極６７の幅未満の幅を有していてもよいし、エミッタライン電極６７の幅以上の幅を有していてもよい。
　図１９は、チップ２の周縁部の断面構造を第５レイアウト例に係るカソード領域８０Ｅと共に示す断面図である。図１９を参照して、半導体装置１は、カソード領域８０として、第５レイアウト例に係るカソード領域８０Ｅを含んでいてもよい。カソード領域８０Ｅは、前述の第４レイアウト例に係るカソード領域８０Ｄを変形させた形態を有している。
　具体的には、カソード領域８０Ｅは、チップ２の厚さ方向に少なくとも１つのフィールド領域３２（少なくとも最内のフィールド領域３２）に対向するカソード引き出し部８６を含む。カソード引き出し部８６は、チップ２の厚さ方向に最外のフィールド領域３２（フィールド電極７２）に対向しないように最外のフィールド領域３２（フィールド電極７２）の直下の領域からウェル領域３１側に間隔を空けて形成されている。
　カソード領域８０Ｅは、エミッタライン電極６７の幅未満の幅を有していてもよいし、エミッタライン電極６７の幅以上の幅を有していてもよい。カソード領域８０Ｅは、ウェル領域３１の幅未満の幅を有していてもよいし、ウェル領域３１の幅以上の幅を有していてもよい。第５レイアウト例に係るカソード領域８０Ｅは、第３レイアウト例に係る第１カソード領域８０Ｃ１に適用されてもよい。
　図２０は、チップ２の周縁部の断面構造を第６レイアウト例に係るカソード領域８０Ｆと共に示す断面図である。図２０を参照して、半導体装置１は、カソード領域８０として、第６レイアウト例に係るカソード領域８０Ｆを含んでいてもよい。カソード領域８０Ｆは、前述の第５レイアウト例に係るカソード領域８０Ｅを変形させた形態を有している。
　具体的には、カソード領域８０Ｆは、チップ２の厚さ方向に全てのフィールド領域３２（フィールド電極７２）に対向するカソード引き出し部８６を含む。カソード引き出し部８６は、チップ２の厚さ方向にチャネルストップ領域３３に対向しないようにチャネルストップ領域３３の直下の領域からウェル領域３１側に間隔を空けて形成されている。カソード引き出し部８６は、チャネルストップ電極７４にも対向していない。
　カソード領域８０Ｆは、エミッタライン電極６７の幅以上の幅を有していてもよい。カソード領域８０Ｆは、ウェル領域３１の幅以上の幅を有していてもよい。第６レイアウト例に係るカソード領域８０Ｆは、第３レイアウト例に係る第１カソード領域８０Ｃ１に適用されてもよい。
　以上、半導体装置１は、チップ２、ＩＧＢＴ領域６、外周領域８、ｐ型のウェル領域３１、絶縁膜４０、ウェル接続電極５７、および、ｎ型のカソード領域８０を含む。チップ２は、一方側の第１主面３および他方側の第２主面４を有している。ＩＧＢＴ領域６は、第１主面３の内方部に設けられている。外周領域８は、チップ２の周縁部に設けられている。ウェル領域３１は、ＩＧＢＴ領域６を区画するように外周領域８において第１主面３の表層部に形成されている。
　絶縁膜４０は、ウェル領域３１を被覆している。ウェル接続電極５７は、ウェル領域３１に接続されるように絶縁膜４０に埋設されている。カソード領域８０は、ウェル接続電極５７に対向するように外周領域８において第２主面４の表層部に形成され、ウェル領域３１とダイオード８１を構成している。この構造によれば、ウェル接続電極５７およびカソード領域８０を直線状に結ぶ電流経路を形成できる。これにより、順方向動作時においてダイオード８１の順方向電流ＩＦを高めることができる。よって、電気的特性を向上できる半導体装置１を提供できる。
　半導体装置１は、ウェル領域３１に対向するようにウェル接続電極５７から間隔を空けて絶縁膜４０の上に配置されたゲートライン電極６２を含むことが好ましい。この場合、カソード領域８０は、ゲートライン電極６２の中心直下の位置から第２主面４に沿って間隔を空けて形成されていることが好ましい。
　この構造によれば、ウェル接続電極５７およびカソード領域８０の間の領域においてゲートライン電極６２の直下の領域に回り込む電流迂回経路を抑制できる。したがって、カソード領域８０は、ゲートライン電極６２に対向していないことが好ましい。この構造によれば、ゲートライン電極６２の直下の領域に回り込む電流迂回経路を適切に抑制できる。
　ウェル接続電極５７は、ウェル領域３１の内縁３１ａ側に配置された第１ウェル接続電極５８、および、ウェル領域３１の外縁３１ｂ側に配置された第２ウェル接続電極５９のいずれか一方または双方を含んでいてもよい。
　ウェル接続電極５７が第１ウェル接続電極５８を含む場合、ゲートライン電極６２は第１ウェル接続電極５８からウェル領域３１の外縁３１ｂ側（チップ２の周縁側）に間隔を空けて配置される。この場合、カソード領域８０は、ゲートライン電極６２の中心直下の位置からウェル領域３１の内縁３１ａ側（ＩＧＢＴ領域６側）に第２主面４に沿って間隔を空けて形成される。この構造によれば、第１ウェル接続電極５８およびカソード領域８０を直線状に結ぶ電流経路を形成できる。
　この場合、半導体装置１は、エミッタパッド電極６６を含むことが好ましい。エミッタパッド電極６６は、第１ウェル接続電極５８を介してウェル領域３１に電気的に接続されるようにゲートライン電極６２からＩＧＢＴ領域６側に間隔を空けて絶縁膜４０の上に配置される。また、カソード領域８０は、チップ２の厚さ方向にエミッタパッド電極６６に対向している。この構造によれば、エミッタパッド電極６６およびカソード領域８０を直線状に結ぶ電流経路を形成できる。
　ウェル接続電極５７が第２ウェル接続電極５９を含む場合、ゲートライン電極６２は第２ウェル接続電極５９からウェル領域３１の内縁３１ａ側（ＩＧＢＴ領域６側）に間隔を空けて配置されていてもよい。この場合、カソード領域８０は、ゲートライン電極６２の中心直下の位置からウェル領域３１の外縁３１ｂ側（チップ２の周縁側）に第２主面４に沿って間隔を空けて形成されていてもよい。この構造によれば、第２ウェル接続電極５９およびカソード領域８０を直線状に結ぶ電流経路を形成できる。
　この場合、半導体装置１は、エミッタライン電極６７を含むことが好ましい。エミッタライン電極６７は、第２ウェル接続電極５９を介してウェル領域３１に電気的に接続されるようにゲートライン電極６２からチップ２の周縁側に間隔を空けて絶縁膜４０の上に配置される。また、カソード領域８０は、エミッタライン電極６７に対向する。この構造によれば、エミッタライン電極６７およびカソード領域８０を直線状に結ぶ電流経路を形成できる。エミッタライン電極６７は、ウェル領域３１に対向する領域のみに配置されていてもよい。
　半導体装置１は、ゲートライン配線４５およびゲート接続電極５３を含んでいてもよい。ゲートライン配線４５は、ウェル領域３１に対向するように絶縁膜４０の内部に配置される。ゲート接続電極５３は、ゲートライン配線４５に接続されるように絶縁膜４０に埋設される。この場合、ゲートライン電極６２は、ゲート接続電極５３を介してゲートライン配線４５に電気的に接続される。
　この構造において、カソード領域８０は、ゲートライン配線４５の中心直下の位置から第２主面４に沿って間隔を空けて形成されていることが好ましい。この構造によれば、ゲートライン配線４５の直下の領域に回り込む電流迂回経路を抑制できる。この場合、カソード領域８０は、ゲート接続電極５３に対向していないことが好ましい。さらに、カソード領域８０は、ゲートライン配線４５に対向していないことが好ましい。これらの構造によれば、ゲートライン配線４５の直下の領域に回り込む電流迂回経路を適切に抑制できる。ゲートライン電極６２は、ゲートライン配線４５よりも幅狭に形成されていてもよい。
　カソード領域８０は、第２主面４の表層部においてウェル領域３１に対向する領域のみに形成されていることが好ましい。この構造によれば、順方向電流ＩＦの電流経路をウェル領域３１およびカソード領域８０の間の領域に確実に制限できる。したがって、順方向電流ＩＦの低下を適切に抑制できる。また、この構造によれば、尖頭サージ電流ＩＦＳＭを向上させることもできる。
　むろん、カソード領域８０は、ウェル領域３１に対向する対向部８５、および、対向部８５からチップ２の周縁側に向けて引き出されたカソード引き出し部８６を含んでいてもよい。このような構造であっても、ウェル接続電極５７およびカソード領域８０を直線状に結ぶ電流経路が形成されているため、順方向電流ＩＦの低下を抑制できる。また、この構造によれば、尖頭サージ電流ＩＦＳＭを向上させることもできる。
　半導体装置１は、外周領域８の第１主面３の表層部においてウェル領域３１からチップ２の周縁側に間隔を空けて形成されたｐ型のフィールド領域３２を含んでいてもよい。この場合、カソード引き出し部８６は、フィールド領域３２に対向しないように形成されていてもよいし、フィールド領域３２に対向するように形成されていてもよい。
　半導体装置１は、外周領域８の第１主面３の表層部においてフィールド領域３２からチップ２の周縁側に間隔を空けて形成されたｎ型のチャネルストップ領域３３を含んでいてもよい。この場合、カソード引き出し部８６は、チャネルストップ領域３３に対向しないように形成されていることが好ましい。
　別視点において、半導体装置１は、チップ２、ＩＧＢＴ領域６、外周領域８、ウェル領域３１、絶縁膜４０、ウェル接続電極５７、ゲートライン電極６２およびカソード領域８０を含む。チップ２は、一方側の第１主面３および他方側の第２主面４を有している。ＩＧＢＴ領域６は、第１主面３の内方部に設けられている。外周領域８は、チップ２の周縁部に設けられている。ウェル領域３１は、ＩＧＢＴ領域６を区画するように外周領域８において第１主面３の表層部に形成されている。
　絶縁膜４０は、ウェル領域３１を被覆している。ウェル接続電極５７は、ウェル領域３１に接続されるように絶縁膜４０に埋設されている。ゲートライン電極６２は、ウェル領域３１に対向するようにウェル接続電極５７から間隔を空けて絶縁膜４０の上に配置されている。
　カソード領域８０は、ウェル領域３１に対向するように第２主面４の表層部に形成され、ウェル領域３１とダイオード８１を構成している。カソード領域８０は、ゲートライン電極６２の中心直下のゲート基準位置ＰＧからウェル接続電極５７側に第２主面４に沿って間隔を空けて配置されている。
　この構造によれば、ウェル接続電極５７およびカソード領域８０の間の領域において、ゲートライン電極６２の直下の領域に回り込む電流迂回経路を抑制できると同時に、ウェル接続電極５７およびカソード領域８０の間の電流経路を短縮できる。これにより、順方向動作時においてダイオード８１の順方向電流ＩＦを高めることができる。よって、電気的特性を向上できる半導体装置１を提供できる。
　ウェル接続電極５７は、ウェル領域３１の内縁３１ａ側に配置された第１ウェル接続電極５８、および、ウェル領域３１の外縁３１ｂ側に配置された第２ウェル接続電極５９のいずれか一方または双方を含んでいてもよい。
　ウェル接続電極５７が第１ウェル接続電極５８を含む場合、カソード領域８０は、ゲートライン電極６２の中心および第１ウェル接続電極５８の間の距離を第１基準距離Ｄａとしたとき、ゲート基準位置ＰＧから第１基準距離Ｄａの１／２の距離を超えない範囲（禁止範囲８２）に配置されていないことが好ましい。この構造によれば、ゲートライン電極６２の直下の領域に回り込む電流迂回経路を適切に抑制し、順方向電流ＩＦを高めることができる。
　カソード領域８０は、ゲートライン電極６２の中心およびウェル接続電極５７の間の距離を第１基準距離Ｄａとしたとき、第１ウェル接続電極５８の直下の第１ウェル基準位置ＰＷ１から第１基準距離Ｄａの１／２の距離を超えない範囲（第１許可範囲８３）に配置された部分を有していることが好ましい。この構造によれば、順方向電流ＩＦを適切に高めることができる。
　したがって、カソード領域８０は、第１ウェル基準位置ＰＷ１から第１基準距離Ｄａの１／２の距離を超えない範囲（第１許可範囲８３）に配置された部分を有し、ゲート基準位置ＰＧから第１基準距離Ｄａの１／２の距離を超えない範囲（禁止範囲８２）に配置されていないことが特に好ましい。
　ウェル接続電極５７が第２ウェル接続電極５９を含む場合、カソード領域８０は、ゲートライン電極６２の中心および第２ウェル接続電極５９の間の距離を第２基準距離Ｄｂとしたとき、ゲート基準位置ＰＧから第２基準距離Ｄｂの１／２の距離を超えない範囲（禁止範囲８２）に配置されていないことが好ましい。この構造によれば、ゲートライン電極６２の直下の領域に回り込む電流迂回経路を適切に抑制し、順方向電流ＩＦを高めることができる。
　カソード領域８０は、ゲートライン電極６２の中心およびウェル接続電極５７の間の距離を第２基準距離Ｄｂとしたとき、第２ウェル接続電極５９の直下の第２ウェル基準位置ＰＷ２から第２基準距離Ｄｂの１／２の距離を超えない範囲（第２許可範囲８４）に配置された部分を有していることが好ましい。この構造によれば、順方向電流ＩＦを適切に高めることができる。
　したがって、カソード領域８０は、第２ウェル基準位置ＰＷ２から第２基準距離Ｄｂの１／２の距離を超えない範囲（第２許可範囲８４）に配置された部分を有し、ゲート基準位置ＰＧから第２基準距離Ｄｂの１／２の距離を超えない範囲（禁止範囲８２）に配置されていないことが特に好ましい。
　さらに別視点において、半導体装置１は、チップ２、ＩＧＢＴ領域６、外周領域８、ウェル領域３１、絶縁膜４０、第１ウェル接続電極５８、第２ウェル接続電極５９およびカソード領域８０を含む。チップ２は、一方側の第１主面３および他方側の第２主面４を有している。ＩＧＢＴ領域６は、第１主面３の内方部に設けられている。外周領域８は、チップ２の周縁部に設けられている。ウェル領域３１は、ＩＧＢＴ領域６を区画するように外周領域８において第１主面３の表層部に形成されている。絶縁膜４０は、ウェル領域３１を被覆している。
　第１ウェル接続電極５８は、ウェル領域３１に接続されるように絶縁膜４０に埋設されている。第２ウェル接続電極５９は、ウェル領域３１に接続されるように第１ウェル接続電極５８からチップ２の周縁側に間隔を空けて絶縁膜４０に埋設されている。カソード領域８０は、ウェル領域３１に対向するように第２主面４の表層部に形成され、ウェル領域３１とダイオード８１を構成している。カソード領域８０は、第１ウェル接続電極５８および第２ウェル接続電極５９の間の中間直下の中間基準位置ＰＷ３から第２主面４に沿って間隔を空けて形成されている。
　この構造によれば、第１ウェル接続電極５８および第２ウェル接続電極５９の間の中間直下の領域に回り込む電流迂回経路を抑制できる。これにより、順方向動作時においてダイオード８１の順方向電流ＩＦを高めることができる。よって、電気的特性を向上できる半導体装置１を提供できる。
　この場合、カソード領域８０は、第１ウェル接続電極５８および第２ウェル接続電極５９の間の距離を第３基準距離Ｄｃとしたとき、中間基準位置ＰＷ３の位置から第３基準距離Ｄｃの１／４の距離を超えない範囲（禁止範囲８２）に配置されていないことが好ましい。この構造によれば、第１ウェル接続電極５８および第２ウェル接続電極５９の間の中間直下の領域に回り込む電流迂回経路を適切に抑制できる。
　カソード領域８０は、中間基準位置ＰＷ３の位置から第１ウェル接続電極５８側に間隔を空けて配置されていてもよい。この構造によれば、第１ウェル接続電極５８およびカソード領域８０の間の電流経路を短縮し、順方向電流ＩＦを高めることができる。
　この場合、カソード領域８０は、第１ウェル接続電極５８および第２ウェル接続電極５９の間の距離を第３基準距離Ｄｃとしたとき、第１ウェル接続電極５８の直下の第１ウェル基準位置ＰＷ１から第３基準距離Ｄｃの１／４の距離を超えない範囲（第１許可範囲８３）に配置された部分を有していることが好ましい。
　この構造によれば、第１ウェル接続電極５８およびカソード領域８０の間の電流経路を短縮し、順方向電流ＩＦを適切に高めることができる。したがって、カソード領域８０は、第１ウェル基準位置ＰＷ１に重なる部分を有していることが好ましい。この構造によれば、第１ウェル接続電極５８およびカソード領域８０を直線状に結ぶ電流経路を形成でき、順方向電流ＩＦを適切に高めることができる。
　カソード領域８０は、中間基準位置ＰＷ３の位置から第２ウェル接続電極５９側に間隔を空けて配置されていてもよい。この構造によれば、第２ウェル接続電極５９およびカソード領域８０の間の電流経路を短縮し、順方向電流ＩＦを高めることができる。
　この場合、カソード領域８０は、第１ウェル接続電極５８および第２ウェル接続電極５９の間の距離を第３基準距離Ｄｃとしたとき、第２ウェル接続電極５９の直下の第２ウェル基準位置ＰＷ２から第３基準距離Ｄｃの１／４の距離を超えない範囲（第２許可範囲８４）に配置された部分を有していることが好ましい。
　この構造によれば、第２ウェル接続電極５９およびカソード領域８０の間の電流経路を短縮し、順方向電流ＩＦを適切に高めることができる。したがって、カソード領域８０は、第２ウェル基準位置ＰＷ２に重なる部分を有していることが好ましい。この構造によれば、第２ウェル接続電極５９およびカソード領域８０を直線状に結ぶ電流経路を形成でき、順方向電流ＩＦを適切に高めることができる。
　前述の実施形態はさらに他の形態で実施できる。前述の実施形態では、複数のエミッタ接続電極５１がエミッタパッド電極６６（エミッタ電極６５）とは別体からなる例が示された。しかし、エミッタパッド電極６６の一部を利用して複数のエミッタ接続電極５１が形成されてもよい。つまり、エミッタパッド電極６６は、複数のエミッタ開口５０に入り込むように絶縁膜４０の上に配置されてもよい。この場合、エミッタパッド電極６６のうち複数のエミッタ開口５０内に位置する複数の部分が複数のエミッタ接続電極５１として形成される。
　前述の実施形態では、複数のゲート接続電極５３がゲート電極６０（ゲートライン電極６２）とは別体からなる例が示された。しかし、ゲート電極６０の一部を利用して複数のゲート接続電極５３が形成されてもよい。つまり、ゲート電極６０は、複数のゲート開口５２に入り込むように絶縁膜４０の上に配置されてもよい。この場合、ゲート電極６０のうち複数のゲート開口５２内に位置する複数の部分が複数のゲート接続電極５３として形成される。
　前述の実施形態では、複数の第１ウェル接続電極５８がエミッタパッド電極６６（エミッタ電極６５）とは別体からなる例が示された。しかし、エミッタパッド電極６６の一部を利用して複数の第１ウェル接続電極５８が形成されてもよい。つまり、エミッタパッド電極６６は、複数の第１ウェル開口５５に入り込むように絶縁膜４０の上に配置されてもよい。この場合、エミッタパッド電極６６のうち複数の第１ウェル接続電極５８内に位置する複数の部分が複数の第１ウェル接続電極５８として形成される。
　前述の実施形態では、複数の第２ウェル接続電極５９がエミッタライン電極６７（エミッタ電極６５）とは別体からなる例が示された。しかし、エミッタライン電極６７の一部を利用して複数の第２ウェル接続電極５９が形成されてもよい。つまり、エミッタライン電極６７は、複数の第２ウェル開口５６に入り込むように絶縁膜４０の上に配置されてもよい。この場合、エミッタライン電極６７のうち複数の第２ウェル開口５６内に位置する複数の部分が複数の第２ウェル接続電極５９として形成される。
　前述の実施形態では、複数のフィールド接続電極７１がフィールド電極７２とは別体からなる例が示された。しかし、フィールド電極７２の一部を利用して複数のフィールド接続電極７１が形成されてもよい。つまり、フィールド電極７２は、複数のフィールド開口７０に入り込むように絶縁膜４０の上に配置されてもよい。この場合、フィールド電極７２のうち複数のフィールド開口７０内に位置する複数の部分が複数のフィールド接続電極７１として形成される。
　前述の各実施形態では、チップ２がシリコン単結晶基板からなる例が示された。しかし、チップ２は、ワイドバンドギャップ半導体の単結晶基板からなっていてもよい。たとえば、チップ２は、ＳｉＣ（炭化シリコン）単結晶基板やＧａＮ単結晶基板等からなっていてもよい。
　前述の実施形態において、ｎ型の半導体領域がｐ型の半導体領域に置き換えられ、ｐ型の半導体領域がｎ型の半導体領域に置き換えられてもよい。この場合の具体的な構成は、前述の説明および添付図面において、「ｎ型」を「ｐ型」に置き換えると同時に、「ｐ型」を「ｎ型」に置き換えることによって得られる。
　前述の実施形態では、第１方向Ｘおよび第２方向Ｙが第１～第４側面５Ａ～５Ｄの延在方向によって規定された。しかし、第１方向Ｘおよび第２方向Ｙは、互いに交差（具体的には直交）する関係を維持する限り、任意の方向であってもよい。たとえば、第１方向Ｘは第１～第４側面５Ａ～５Ｄに交差する方向であり、第２方向Ｙは第１～第４側面５Ａ～５Ｄに交差する方向であってもよい。
　以下、この明細書および図面から抽出される特徴例が示される。以下、括弧内の英数字等は前述の実施形態における対応構成要素等を表すが、各項目（Clause）の範囲を実施形態に限定する趣旨ではない。以下の項目に係る「半導体装置」は、「半導体スイッチング装置」または「ＲＣ－ＩＧＢＴ半導体装置」に置き換えられてもよい。
　［Ａ１］一方側の第１主面（３）および他方側の第２主面（４）を有するチップ（２）と、前記第１主面（３）の内方部に設けられたＩＧＢＴ領域（６）と、前記第１主面（３）の周縁部に設けられた外周領域（８）と、前記ＩＧＢＴ領域（６）を区画するように前記外周領域（８）において前記第１主面（３）の表層部に形成された第１導電型（ｐ型）のウェル領域（３１）と、前記ウェル領域（３１）を被覆する絶縁膜（４０）と、前記ウェル領域（３１）に接続されるように前記絶縁膜（４０）に埋設されたウェル接続電極（５７、５８、５９）と、前記ウェル接続電極（５７、５８、５９）に対向するように前記外周領域（８）において前記第２主面（４）の表層部に形成され、前記ウェル領域（３１）とダイオード（８１）を構成する第２導電型（ｎ型）のカソード領域（８０、８０Ａ～８０Ｆ）と、を含む、半導体装置（１）。
　［Ａ２］前記ウェル領域（３１）に対向するように前記ウェル接続電極（５７、５８、５９）から間隔を空けて前記絶縁膜（４０）の上に配置されたゲート電極（６２）をさらに含む、Ａ１に記載の半導体装置（１）。
　［Ａ３］前記カソード領域（８０、８０Ａ～８０Ｆ）は、前記ゲート電極（６２）の中心直下の位置から前記第２主面（４）に沿って間隔を空けて形成されている、Ａ２に記載の半導体装置（１）。
　［Ａ４］前記ゲート電極（６２）は、前記ウェル接続電極（５７、５８、５９）から前記ＩＧＢＴ領域（６）側に間隔を空けて配置されている、Ａ２またはＡ３に記載の半導体装置（１）。
　［Ａ５］前記カソード領域（８０、８０Ａ～８０Ｆ）は、前記ゲート電極（６２）の中心直下の位置から前記チップ（２）の周縁側に前記第２主面（４）に沿って間隔を空けて形成されている、Ａ４に記載の半導体装置（１）。
　［Ａ６］前記ゲート電極（６２）から前記チップ（２）の周縁側に間隔を空けて前記絶縁膜（４０）の上に配置され、前記ウェル接続電極（５７、５８、５９）を介して前記ウェル領域（３１）に電気的に接続されたエミッタ電極（６７）をさらに含み、前記カソード領域（８０、８０Ａ～８０Ｆ）は、前記エミッタ電極（６７）に対向している、Ａ４またはＡ５に記載の半導体装置（１）。
　［Ａ７］前記エミッタ電極（６７）は、断面視において前記ウェル領域（３１）に対向する領域のみに配置されている、Ａ６に記載の半導体装置（１）。
　［Ａ８］前記ゲート電極（６２）は、前記ウェル接続電極（５７、５８、５９）から前記チップ（２）の周縁側に間隔を空けて配置されている、Ａ２またはＡ３に記載の半導体装置（１）。
　［Ａ９］前記カソード領域（８０、８０Ａ～８０Ｆ）は、前記ゲート電極（６２）の中心直下の位置から前記ＩＧＢＴ領域（６）側に前記第２主面（４）に沿って間隔を空けて形成されている、Ａ８に記載の半導体装置（１）。
　［Ａ１０］前記ウェル接続電極（５７、５８、５９）を介して前記ウェル領域（３１）に電気的に接続されるように前記ゲート電極（６２）から前記ＩＧＢＴ領域（６）側に間隔を空けて前記絶縁膜（４０）の上に配置されたエミッタパッド電極（６６）をさらに含み、前記カソード領域（８０、８０Ａ～８０Ｆ）は、前記エミッタパッド電極（６６）に対向している、Ａ８またはＡ９に記載の半導体装置（１）。
　［Ａ１１］前記カソード領域（８０、８０Ａ～８０Ｆ）は、前記ゲート電極（６２）に対向していない、Ａ２～Ａ１０のいずれか一つに記載の半導体装置（１）。
　［Ａ１２］前記ウェル領域（３１）に対向するように前記絶縁膜（４０）の内部に配置されたゲート配線（４５）と、前記ゲート配線（４５）に接続されるように前記絶縁膜（４０）に埋設されたゲート接続電極（５３）と、をさらに含み、前記ゲート電極（６２）は、前記ゲート接続電極（５３）を介して前記ゲート配線（４５）に電気的に接続されている、Ａ２～Ａ１１のいずれか一つに記載の半導体装置（１）。
　［Ａ１３］前記カソード領域（８０、８０Ａ～８０Ｆ）は、前記ゲート配線（４５）の中心直下の位置から前記第２主面（４）に沿って間隔を空けて形成されている、Ａ１２に記載の半導体装置（１）。
　［Ａ１４］前記カソード領域（８０、８０Ａ～８０Ｆ）は、前記ゲート接続電極（５３）に対向していない、Ａ１２またはＡ１３に記載の半導体装置（１）。
　［Ａ１５］前記カソード領域（８０、８０Ａ～８０Ｆ）は、前記ゲート配線（４５）に対向していない、Ａ１２～Ａ１４のいずれか一つに記載の半導体装置（１）。
　［Ａ１６］前記ゲート電極（６２）は、前記ゲート配線（４５）よりも幅狭に形成されている、Ａ１２～Ａ１５のいずれか一つに記載の半導体装置（１）。
　［Ａ１７］前記カソード領域（８０、８０Ａ～８０Ｆ）は、前記第２主面（４）の表層部において前記ウェル領域（３１）に対向する領域のみに形成されている、Ａ１～Ａ１６のいずれか一つに記載の半導体装置（１）。
　［Ａ１８］前記カソード領域（８０、８０Ａ～８０Ｆ）は、前記ウェル領域（３１）に対向する対向部（８５）、および、前記対向部（８５）から前記チップ（２）の周縁に向けて引き出された引き出し部（８６）を含む、Ａ１～Ａ１６のいずれか一つに記載の半導体装置（１）。
　［Ａ１９］前記外周領域（８）において前記ウェル領域（３１）から前記チップ（２）の周縁側に間隔を空けて前記第１主面（３）の表層部に形成された第１導電型（ｐ型）のフィールド領域（３２）をさらに含み、前記引き出し部（８６）は、前記フィールド領域（３２）に対向していない、Ａ１８に記載の半導体装置（１）。
　［Ａ２０］前記外周領域（８）において前記ウェル領域（３１）から前記チップ（２）の周縁側に間隔を空けて前記第１主面（３）の表層部に形成された第１導電型（ｐ型）のフィールド領域（３２）をさらに含み、前記引き出し部（８６）は、前記フィールド領域（３２）に対向している、Ａ１８に記載の半導体装置（１）。
　［Ａ２１］前記ＩＧＢＴ領域（６）において前記第１主面（３）の表層部に形成された第１導電型（ｐ型）のベース領域（１７）をさらに含む、Ａ１～Ａ２０のいずれか一つに記載の半導体装置（１）。
　［Ａ２２］前記カソード領域は、前記ベース領域（１７）に対向していない、Ａ２１に記載の半導体装置（１）。
　［Ａ２３］前記ウェル領域（３１）は、前記ベース領域（１７）よりも深い、Ａ２１またはＡ２２に記載の半導体装置（１）。
　［Ａ２４］前記ウェル領域（３１）は、前記外周領域（８）から前記ＩＧＢＴ領域（６）に引き出され、前記ベース領域（１７）に接続された部分を有している、Ａ２１～Ａ２３のいずれか一つに記載の半導体装置（１）。
　［Ａ２５］前記ＩＧＢＴ領域（６）において前記第１主面（３）に形成されたトレンチゲート構造（１８）をさらに含む、Ａ１～Ａ２４のいずれか一つに記載の半導体装置（１）。
　［Ａ２６］前記カソード領域は、前記トレンチゲート構造（１８）に対向していない、Ａ２５に記載の半導体装置（１）。
　［Ａ２７］前記ウェル領域（３１）は、前記外周領域（８）から前記ＩＧＢＴ領域（６）に引き出され、前記トレンチゲート構造（１８）の底壁を被覆する部分を有している、Ａ２５またはＡ２６に記載の半導体装置（１）。
　［Ｂ１］一方側の第１主面（３）および他方側の第２主面（４）を有するチップ（２）と、前記第１主面（３）の内方部に設けられたＩＧＢＴ領域（６）と、前記第１主面（３）の周縁部に設けられた外周領域（８）と、前記ＩＧＢＴ領域（６）を区画するように前記外周領域（８）において前記第１主面（３）の表層部に形成された第１導電型（ｐ型）のウェル領域（３１）と、前記ウェル領域（３１）を被覆する絶縁膜（４０）と、前記ウェル領域（３１）に接続されるように前記絶縁膜（４０）に埋設されたウェル接続電極（５７、５８、５９）と、前記ウェル領域（３１）に対向するように前記ウェル接続電極（５７、５８、５９）から間隔を空けて前記絶縁膜（４０）の上に配置されたゲート電極（６２）と、前記第２主面（４）の表層部において前記ウェル領域（３１）に対向するように前記ゲート電極（６２）の中心直下のゲート基準位置（ＰＧ）から前記ウェル接続電極（５７、５８、５９）側に前記第２主面（４）に沿って間隔を空けて形成され、前記ウェル領域（３１）とダイオード（８１）を構成する第２導電型（ｎ型）のカソード領域（８０、８０Ａ～８０Ｆ）と、を含む、半導体装置（１）。
　［Ｂ２］前記ゲート電極（６２）の中心および前記ウェル接続電極（５７、５８、５９）の間の距離を基準距離（Ｄａ、Ｄｂ）としたとき、前記カソード領域（８０、８０Ａ～８０Ｆ）は、前記ゲート基準位置（ＰＧ）から前記ウェル接続電極（５７、５８、５９）側に前記基準距離（Ｄａ、Ｄｂ）の１／２の距離を超えない範囲（８２）に配置されていない、Ｂ１に記載の半導体装置（１）。
　［Ｂ３］前記ゲート電極（６２）の中心および前記ウェル接続電極（５７、５８、５９）の間の距離を基準距離（Ｄａ、Ｄｂ）としたとき、前記カソード領域（８０、８０Ａ～８０Ｆ）は、前記ウェル接続電極（５７、５８、５９）の直下のウェル基準位置（ＰＷ１、ＰＷ２）から前記基準距離（Ｄａ、Ｄｂ）の１／２の距離を超えない範囲（８３、８４）に配置された部分を有している、Ｂ１に記載の半導体装置（１）。
　［Ｂ４］前記カソード領域（８０、８０Ａ～８０Ｆ）は、前記ゲート基準位置（ＰＧ）から前記ウェル接続電極（５７、５８、５９）側に前記基準距離（Ｄａ、Ｄｂ）の１／２の距離を超えない範囲（８２）に配置されていない、Ｂ３に記載の半導体装置（１）。
　［Ｂ５］前記カソード領域（８０、８０Ａ～８０Ｆ）は、前記ウェル接続電極（５７、５８、５９）に対向する部分を有している、Ｂ１～Ｂ４のいずれか一つに記載の半導体装置（１）。
　［Ｂ６］前記カソード領域（８０、８０Ａ～８０Ｆ）は、前記ゲート電極（６２）に対向していない、Ｂ１～Ｂ５のいずれか一つに記載の半導体装置（１）。
　［Ｂ７］前記ゲート電極（６２）は、前記ウェル接続電極（５７、５８、５９）から前記ＩＧＢＴ領域（６）側に間隔を空けて配置され、前記カソード領域（８０、８０Ａ～８０Ｆ）は、前記ゲート基準位置（ＰＧ）から前記ウェル接続電極（５７、５８、５９）側に前記第２主面（４）に沿って間隔を空けて配置されている、Ｂ１～Ｂ６のいずれか一つに記載の半導体装置（１）。
　［Ｂ８］前記カソード領域（８０、８０Ａ～８０Ｆ）は、前記第２主面（４）の表層部において前記ウェル領域（３１）に対向する領域のみに形成されている、Ｂ７に記載の半導体装置（１）。
　［Ｂ９］前記カソード領域（８０、８０Ａ～８０Ｆ）は、前記ウェル領域（３１）に対向する対向部（８５）、および、前記対向部（８５）から前記チップ（２）の周縁に向けて引き出された引き出し部（８６）を含む、Ｂ７に記載の半導体装置（１）。
　［Ｂ１０］前記外周領域（８）において前記ウェル領域（３１）から前記チップ（２）の周縁側に間隔を空けて前記第１主面（３）の表層部に形成された第１導電型（ｐ型）のフィールド領域（３２）をさらに含み、前記引き出し部（８６）は、前記フィールド領域（３２）に対向していない、Ｂ９に記載の半導体装置（１）。
　［Ｂ１１］前記外周領域（８）において前記ウェル領域（３１）から前記チップ（２）の周縁側に間隔を空けて前記第１主面（３）の表層部に形成された第１導電型（ｐ型）のフィールド領域（３２）をさらに含み、前記引き出し部（８６）は、前記フィールド領域（３２）に対向している、Ｂ９に記載の半導体装置（１）。
　［Ｂ１２］前記外周領域（８）において前記フィールド領域（３２）から前記チップ（２）の周縁側に間隔を空けて前記第１主面（３）の表層部に形成された第２導電型（ｎ型）のチャネルストップ領域（３３）をさらに含み、前記引き出し部（８６）は、前記チャネルストップ領域（３３）に対向していない、Ｂ１１に記載の半導体装置（１）。
　［Ｂ１３］前記ウェル接続電極（５７、５８、５９）を介して前記ウェル領域（３１）に電気的に接続されるように前記絶縁膜（４０）の上に配置されたエミッタ電極（６７）をさらに含む、Ｂ７～Ｂ１２のいずれか一つに記載の半導体装置（１）。
　［Ｂ１４］前記ゲート電極（６２）は、前記ウェル接続電極（５７、５８、５９）から前記チップ（２）の周縁側に間隔を空けて配置され、前記カソード領域（８０、８０Ａ～８０Ｆ）は、前記ゲート基準位置（ＰＧ）から前記ＩＧＢＴ領域（６）側に前記第２主面（４）に沿って間隔を空けて配置されている、Ｂ１～Ｂ６のいずれか一つに記載の半導体装置（１）。
　［Ｂ１５］前記カソード領域（８０、８０Ａ～８０Ｆ）は、前記第２主面（４）の表層部において前記ウェル領域（３１）に対向する領域のみに形成されている、Ｂ１４に記載の半導体装置（１）。
　［Ｂ１６］前記ウェル接続電極（５７、５８、５９）を介して前記ウェル領域（３１）に電気的に接続されるように前記絶縁膜（４０）の上に配置されたエミッタパッド電極（６６）をさらに含む、Ｂ１４またはＢ１５に記載の半導体装置（１）。
　［Ｂ１７］前記ウェル領域（３１）に対向するように前記絶縁膜（４０）の内部に配置されたゲート配線（４５）と、前記ゲート配線（４５）に接続されるように前記絶縁膜（４０）に埋設されたゲート接続電極（５３）と、をさらに含み、前記ゲート電極（６２）は、前記ゲート接続電極（５３）を介して前記ゲート配線（４５）に電気的に接続されている、Ｂ１～Ｂ１６のいずれか一つに記載の半導体装置（１）。
　［Ｂ１８］前記カソード領域（８０、８０Ａ～８０Ｆ）は、前記ゲート接続電極（５３）に対向していない、Ｂ１７に記載の半導体装置（１）。
　［Ｂ１９］前記カソード領域（８０、８０Ａ～８０Ｆ）は、前記ゲート配線（４５）に対向していない、Ｂ１７またはＢ１８に記載の半導体装置（１）。
　［Ｂ２０］前記第２主面（４）の表層部に形成された第１導電型（ｐ型）のコレクタ領域（１１）をさらに含み、前記カソード領域（８０）は、前記コレクタ領域（１１）の第１導電型不純物濃度よりも高い第２導電型不純物濃度を有している、Ｂ１～Ｂ１９のいずれか一つに記載の半導体装置（１）。
　［Ｂ２１］前記ＩＧＢＴ領域（６）において前記第１主面（３）の表層部に形成された第１導電型（ｐ型）のベース領域（１７）をさらに含む、Ｂ１～Ｂ２０のいずれか一つに記載の半導体装置（１）。
　［Ｂ２２］前記カソード領域は、前記ベース領域（１７）に対向していない、Ｂ２１に記載の半導体装置（１）。
　［Ｂ２３］前記ウェル領域（３１）は、前記ベース領域（１７）よりも深い、Ｂ２１またはＢ２２に記載の半導体装置（１）。
　［Ｂ２４］前記ウェル領域（３１）は、前記外周領域（８）から前記ＩＧＢＴ領域（６）に引き出され、前記ベース領域（１７）に接続された部分を有している、Ｂ２１～Ｂ２３のいずれか一つに記載の半導体装置（１）。
　［Ｂ２５］前記ＩＧＢＴ領域（６）において前記第１主面（３）に形成されたトレンチゲート構造（１８）をさらに含む、Ｂ１～Ｂ２４のいずれか一つに記載の半導体装置（１）。
　［Ｂ２６］前記カソード領域は、前記トレンチゲート構造（１８）に対向していない、Ｂ２５に記載の半導体装置（１）。
　［Ｂ２７］前記ウェル領域（３１）は、前記外周領域（８）から前記ＩＧＢＴ領域（６）に引き出され、前記トレンチゲート構造（１８）の底壁を被覆する部分を有している、Ｂ２５またはＢ２６に記載の半導体装置（１）。
　［Ｃ１］一方側の第１主面（３）および他方側の第２主面（４）を有するチップ（２）と、前記第１主面（３）の内方部に設けられたＩＧＢＴ領域（６）と、前記第１主面（３）の周縁部に設けられた外周領域（８）と、前記ＩＧＢＴ領域（６）を区画するように前記外周領域（８）において前記第１主面（３）の表層部に形成された第１導電型（ｐ型）のウェル領域（３１）と、前記ウェル領域（３１）を被覆する絶縁膜（４０）と、前記ウェル領域（３１）に接続されるように前記絶縁膜（４０）に埋設された第１ウェル接続電極（５８）と、前記ウェル領域（３１）に接続されるように前記第１ウェル接続電極（５８）から前記チップ（２）の周縁側に間隔を空けて前記絶縁膜（４０）に埋設された第２ウェル接続電極（５９）と、前記第２主面（４）の表層部において前記ウェル領域（３１）に対向するように、前記第１ウェル接続電極（５８）および前記第２ウェル接続電極（５９）の間の中間直下の中間基準位置（ＰＷ３）から前記第２主面（４）に沿って間隔を空けて形成され、前記ウェル領域（３１）とダイオード（８１）を構成する第２導電型（ｎ型）のカソード領域（８０、８０Ａ～８０Ｆ）と、を含む、半導体装置（１）。
　［Ｃ２］前記第１ウェル接続電極（５８）および前記第２ウェル接続電極（５９）の間の距離を基準距離（Ｄｃ）としたとき、前記カソード領域（８０、８０Ａ～８０Ｆ）は、前記中間基準位置（ＰＷ３）から前記基準距離（Ｄｃ）の１／４の距離を超えない範囲（８２）に配置されていない、Ｃ１に記載の半導体装置（１）。
　［Ｃ３］前記カソード領域（８０、８０Ａ～８０Ｆ）は、前記中間基準位置（ＰＷ３）から前記第１ウェル接続電極（５８）側に間隔を空けて配置されている、Ｃ１に記載の半導体装置（１）。
　［Ｃ４］前記第１ウェル接続電極（５８）および前記第２ウェル接続電極（５９）の間の距離を基準距離（Ｄｃ）としたとき、前記カソード領域（８０、８０Ａ～８０Ｆ）は、前記中間基準位置（ＰＷ３）から前記第１ウェル接続電極（５８）側に前記基準距離（Ｄｃ）の１／４の距離を超えない範囲（８２）に配置されていない、Ｃ３に記載の半導体装置（１）。
　［Ｃ５］前記第１ウェル接続電極（５８）および前記第２ウェル接続電極（５９）の間の距離を基準距離（Ｄｃ）としたとき、前記カソード領域（８０、８０Ａ～８０Ｆ）は、前記第１ウェル接続電極（５８）の直下の第１ウェル基準位置（ＰＷ１）から前記中間基準位置（ＰＷ３）側に前記基準距離（Ｄｃ）の１／４の距離を超えない範囲（８３）に配置された部分を有している、Ｃ３に記載の半導体装置（１）。
　［Ｃ６］前記カソード領域（８０、８０Ａ～８０Ｆ）は、前記中間基準位置（ＰＷ３）から前記第１ウェル接続電極（５８）側に前記基準距離（Ｄｃ）の１／４の距離を超えない範囲（８２）に配置されていない、Ｃ５に記載の半導体装置（１）。
　［Ｃ７］前記カソード領域（８０、８０Ａ～８０Ｆ）は、前記第１ウェル接続電極（５８）に対向している、Ｃ３～Ｃ６のいずれか一つに記載の半導体装置（１）。
　［Ｃ８］前記カソード領域（８０、８０Ａ～８０Ｆ）は、前記中間基準位置（ＰＷ３）から前記第２ウェル接続電極（５９）側に間隔を空けて配置されている、Ｃ１に記載の半導体装置（１）。
　［Ｃ９］前記第１ウェル接続電極（５８）および前記第２ウェル接続電極（５９）の間の距離を基準距離（Ｄｃ）としたとき、前記カソード領域（８０、８０Ａ～８０Ｆ）は、前記中間基準位置（ＰＷ３）から前記第２ウェル接続電極（５９）側に前記基準距離（Ｄｃ）の１／４の距離を超えない範囲（８２）に配置されていない、Ｃ８に記載の半導体装置（１）。
　［Ｃ１０］前記第１ウェル接続電極（５８）および前記第２ウェル接続電極（５９）の間の距離を基準距離（Ｄｃ）としたとき、前記カソード領域（８０、８０Ａ～８０Ｆ）は、前記第２ウェル接続電極（５９）の直下の第２ウェル基準位置（ＰＷ２）から前記中間基準位置（ＰＷ３）側に前記基準距離（Ｄｃ）の１／４の距離を超えない範囲（８４）に配置された部分を有している、Ｃ８に記載の半導体装置（１）。
　［Ｃ１１］前記カソード領域（８０、８０Ａ～８０Ｆ）は、前記中間基準位置（ＰＷ３）から前記第２ウェル接続電極（５９）側に前記基準距離（Ｄｃ）の１／４の距離を超えない範囲（８２）に配置されていない、Ｃ１０に記載の半導体装置（１）。
　［Ｃ１２］前記カソード領域（８０、８０Ａ～８０Ｆ）は、前記第２ウェル接続電極（５９）に対向している、Ｃ８～Ｃ１１のいずれか一つに記載の半導体装置（１）。
　［Ｃ１３］前記カソード領域（８０、８０Ａ～８０Ｆ）は、前記中間基準位置（ＰＷ３）から前記第１ウェル接続電極（５８）側に間隔を空けて形成された第１カソード領域（８０Ｃ１）、および、前記中間基準位置（ＰＷ３）から前記第２ウェル接続電極（５９）側に間隔を空けて形成された第２カソード領域（８０Ｃ２）を含む、Ｃ１に記載の半導体装置（１）。
　［Ｃ１４］前記第１ウェル接続電極（５８）および前記第２ウェル接続電極（５９）の間の距離を基準距離（Ｄｃ）としたとき、前記第１カソード領域（８０Ｃ１）は、前記中間基準位置（ＰＷ３）から前記第１ウェル接続電極（５８）側に前記基準距離（Ｄｃ）の１／４の距離を超えない範囲（８２）に配置されていない、Ｃ１３に記載の半導体装置（１）。
　［Ｃ１５］前記第１ウェル接続電極（５８）および前記第２ウェル接続電極（５９）の間の距離を基準距離（Ｄｃ）としたとき、前記第１カソード領域（８０Ｃ１）は、前記第１ウェル接続電極（５８）の直下の第１ウェル基準位置（ＰＷ１）から前記中間基準位置（ＰＷ３）側に前記基準距離（Ｄｃ）の１／４の距離を超えない範囲（８３）に配置された部分を有している、Ｃ１３に記載の半導体装置（１）。
　［Ｃ１６］前記第１カソード領域（８０Ｃ１）は、前記中間基準位置（ＰＷ３）から前記第１ウェル接続電極（５８）側に前記基準距離（Ｄｃ）の１／４の距離を超えない範囲（８２）に配置されていない、Ｃ１５に記載の半導体装置（１）。
　［Ｃ１７］前記第１ウェル接続電極（５８）および前記第２ウェル接続電極（５９）の間の距離を基準距離（Ｄｃ）としたとき、前記第２カソード領域（８０Ｃ２）は、前記中間基準位置（ＰＷ３）から前記第２ウェル接続電極（５９）側に前記基準距離（Ｄｃ）の１／４の距離を超えない範囲（８２）に配置されていない、Ｃ１６に記載の半導体装置（１）。
　［Ｃ１８］前記第１ウェル接続電極（５８）および前記第２ウェル接続電極（５９）の間の距離を基準距離（Ｄｃ）としたとき、前記第２カソード領域（８０Ｃ２）は、前記第２ウェル接続電極（５９）の直下の第２ウェル基準位置（ＰＷ２）から前記中間基準位置（ＰＷ３）側に前記基準距離（Ｄｃ）の１／４の距離を超えない範囲（８４）に配置された部分を有している、Ｃ１６に記載の半導体装置（１）。
　［Ｃ１９］前記第２ウェル接続電極（５９）は、前記中間基準位置（ＰＷ３）から前記第２ウェル接続電極（５９）側に前記基準距離（Ｄｃ）の１／４の距離を超えない範囲（８２）に配置されていない、Ｃ１８に記載の半導体装置（１）。
　［Ｃ２０］前記第１ウェル接続電極（５８）を介して前記ウェル領域（３１）に電気的に接続されるように前記絶縁膜（４０）の上に配置されたエミッタパッド電極（６６）をさらに含む、Ｃ１～Ｃ１９のいずれか一つに記載の半導体装置（１）。
　［Ｃ２１］前記第２ウェル接続電極（５９）を介して前記ウェル領域（３１）に電気的に接続されるように前記絶縁膜（４０）の上に配置されたエミッタ電極（６７）をさらに含む、Ｃ１～Ｃ２０のいずれか一つに記載の半導体装置（１）。
　［Ｃ２２］前記ウェル領域（３１）に対向するように前記絶縁膜（４０）の上において前記第１ウェル接続電極（５８）および前記第２ウェル接続電極（５９）の間の領域に配置されたゲート電極（６２）をさらに含み、前記カソード領域（８０、８０Ａ～８０Ｆ）は、前記ゲート電極（６２）の中心直下のゲート基準位置（ＰＧ）から前記第２主面（４）に沿って間隔を空けて形成されている、Ｃ１～Ｃ２１のいずれか一つに記載の半導体装置（１）。
　［Ｃ２３］前記ウェル領域（３１）に対向するように前記絶縁膜（４０）の内部に配置されたゲート配線（４５）をさらに含み、前記第１ウェル接続電極（５８）は前記ゲート配線（４５）から前記ＩＧＢＴ領域（６）側に間隔を空けて前記絶縁膜（４０）に埋設され、前記第２ウェル接続電極（５９）は前記ゲート配線（４５）から前記チップ（２）の周縁側に間隔を空けて前記絶縁膜（４０）に埋設され、前記カソード領域（８０、８０Ａ～８０Ｆ）は、前記ゲート配線（４５）の中心直下のゲート基準位置（ＰＧ）から前記第２主面（４）に沿って間隔を空けて形成されている、Ｃ１～Ｃ２１のいずれか一つに記載の半導体装置（１）。
　［Ｃ２４］前記ゲート配線（４５）に接続されるように前記絶縁膜（４０）に埋設されたゲート接続電極（５３）と、前記ゲート接続電極（５３）を介して前記ゲート配線（４５）に電気的に接続されるように前記絶縁膜（４０）の上において前記第１ウェル接続電極（５８）および前記第２ウェル接続電極（５９）の間の領域に配置されたゲート電極（６２）と、をさらに含む、Ｃ２３に記載の半導体装置（１）。
　［Ｃ２５］前記第２主面（４）の表層部に形成された第１導電型（ｐ型）のコレクタ領域（１１）をさらに含み、前記カソード領域（８０）は、前記コレクタ領域（１１）の第１導電型不純物濃度よりも高い第２導電型不純物濃度を有している、Ｃ１～Ｃ２４のいずれか一つに記載の半導体装置（１）。
　［Ｃ２６］前記ＩＧＢＴ領域（６）において前記第１主面（３）の表層部に形成された第１導電型（ｐ型）のベース領域（１７）をさらに含む、Ｃ１～Ｃ２５のいずれか一つに記載の半導体装置（１）。
　［Ｃ２７］前記カソード領域は、前記ベース領域（１７）に対向していない、Ｃ２６に記載の半導体装置（１）。
　［Ｃ２８］前記ウェル領域（３１）は、前記ベース領域（１７）よりも深い、Ｃ２６またはＣ２７に記載の半導体装置（１）。
　［Ｃ２９］前記ウェル領域（３１）は、前記外周領域（８）から前記ＩＧＢＴ領域（６）に引き出され、前記ベース領域（１７）に接続された部分を有している、Ｃ２６～Ｃ２８のいずれか一つに記載の半導体装置（１）。
　［Ｃ３０］前記ＩＧＢＴ領域（６）において前記第１主面（３）に形成されたトレンチゲート構造（１８）をさらに含む、Ｃ１～２９のいずれか一つに記載の半導体装置（１）。
　［Ｃ３１］前記カソード領域は、前記トレンチゲート構造（１８）に対向していない、Ｃ３０に記載の半導体装置（１）。
　［Ｃ３２］前記ウェル領域（３１）は、前記外周領域（８）から前記ＩＧＢＴ領域（６）に引き出され、前記トレンチゲート構造（１８）の底壁を被覆する部分を有している、Ｃ３０またはＣ３１に記載の半導体装置（１）。
　［Ｄ１］一方側の第１主面（３）および他方側の第２主面（４）を有するチップ（２）と、前記第１主面（３）の内方部に設けられたＩＧＢＴ領域（６）と、前記第１主面（３）の周縁部に設けられた外周領域（８）と、前記ＩＧＢＴ領域（６）を区画するように前記外周領域（８）において前記第１主面（３）の表層部に形成された第１導電型（ｐ型）のウェル領域（３１）と、前記ウェル領域（３１）を被覆する絶縁膜（４０）と、前記ウェル領域（３１）に接続されるように前記絶縁膜（４０）に埋設されたウェル接続電極（５７、５８）と、前記ウェル接続電極（５７、５８）を介して前記ウェル領域（３１）に電気的に接続されるように前記絶縁膜（４０）の上に配置されたエミッタパッド電極（６６）と、前記ウェル接続電極（５７、５８）に対向するように前記外周領域（８）において前記第２主面（４）の表層部に形成され、前記ウェル領域（３１）とダイオード（８１）を構成する第２導電型（ｎ型）のカソード領域（８０、８０Ａ～８０Ｆ）と、を含む、半導体装置（１）。
　［Ｄ２］一方側の第１主面（３）および他方側の第２主面（４）を有するチップ（２）と、前記第１主面（３）の内方部に設けられたＩＧＢＴ領域（６）と、前記第１主面（３）の周縁部に設けられた外周領域（８）と、前記ＩＧＢＴ領域（６）を区画するように前記外周領域（８）において前記第１主面（３）の表層部に形成された第１導電型（ｐ型）のウェル領域（３１）と、前記ウェル領域（３１）を被覆する絶縁膜（４０）と、前記ウェル領域（３１）に接続されるように前記絶縁膜（４０）に埋設されたウェル接続電極（５７、５９）と、前記ウェル接続電極（５７、５９）介して前記ウェル領域（３１）に電気的に接続されるように前記絶縁膜（４０）の上に配置されたエミッタ電極（６７）と、前記ウェル接続電極（５７、５９）に対向するように前記外周領域（８）において前記第２主面（４）の表層部に形成され、前記ウェル領域（３１）とダイオード（８１）を構成する第２導電型（ｎ型）のカソード領域（８０、８０Ａ～８０Ｆ）と、を含む、半導体装置（１）。
　［Ｄ３］一方側の第１主面（３）および他方側の第２主面（４）を有するチップ（２）と、前記第１主面（３）の内方部に設けられたＩＧＢＴ領域（６）と、前記第１主面（３）の周縁部に設けられた外周領域（８）と、前記ＩＧＢＴ領域（６）を区画するように前記外周領域（８）において前記第１主面（３）の表層部に形成された第１導電型（ｐ型）のウェル領域（３１）と、前記ウェル領域（３１）を被覆する絶縁膜（４０）と、前記ウェル領域（３１）に接続されるように前記絶縁膜（４０）に埋設された第１ウェル接続電極（５８）と、前記ウェル領域（３１）に接続されるように前記第１ウェル接続電極（５８）から前記チップ（２）の周縁側に間隔を空けて前記絶縁膜（４０）に埋設された第２ウェル接続電極（５９）と、前記ウェル領域（３１）に対向するように前記絶縁膜（４０）の上において前記第１ウェル接続電極（５８）および前記第２ウェル接続電極（５９）の間の領域に配置されたゲート電極（６２）と、前記第２主面（４）の表層部において前記ウェル領域（３１）に対向するように前記ゲート電極（６２）の中心直下のゲート基準位置（ＰＧ）から前記第２主面（４）に沿って間隔を空けて配置され、前記ウェル領域（３１）とダイオード（８１）を構成する第２導電型（ｎ型）のカソード領域（８０、８０Ａ～８０Ｆ）と、を含む、半導体装置（１）。
　［Ｄ４］一方側の第１主面（３）および他方側の第２主面（４）を有するチップ（２）と、前記第１主面（３）の内方部に設けられたＩＧＢＴ領域（６）と、前記第１主面（３）の周縁部に設けられた外周領域（８）と、前記ＩＧＢＴ領域（６）を区画するように前記外周領域（８）において前記第１主面（３）の表層部に形成された第１導電型（ｐ型）のウェル領域（３１）と、前記ウェル領域（３１）を被覆する絶縁膜（４０）と、前記ウェル領域（３１）に対向するように前記絶縁膜（４０）の内部に配置されたゲート配線（４５）と、前記ウェル領域（３１）に接続されるように前記ゲート配線（４５）から前記ＩＧＢＴ領域（６）側に間隔を空けて前記絶縁膜（４０）に埋設された第１ウェル接続電極（５８）と、前記ウェル領域（３１）に接続されるように前記ゲート配線（４５）から前記チップ（２）の周縁側に間隔を空けて前記絶縁膜（４０）に埋設された第２ウェル接続電極（５９）と、前記第２主面（４）の表層部において前記ウェル領域（３１）に対向するように前記ゲート配線（４５）の中心直下のゲート基準位置（ＰＧ）から前記第２主面（４）に沿って間隔を空けて配置され、前記ウェル領域（３１）とダイオード（８１）を構成する第２導電型（ｎ型）のカソード領域（８０、８０Ａ～８０Ｆ）と、を含む、半導体装置（１）。
　以上、実施形態が詳細に説明されたが、これらは技術的内容を明示する具体例に過ぎない。この明細書から抽出される種々の技術的思想は、明細書内の説明順序や実施形態の順序等に制限されずにそれらの間で適宜組み合わせ可能である。
１　　　　半導体装置
２　　　　チップ
３　　　　第１主面
４　　　　第２主面
６　　　　ＩＧＢＴ領域
８　　　　外周領域
１１　　　コレクタ領域
１７　　　ベース領域
１８　　　トレンチゲート構造
３１　　　ウェル領域
３２　　　フィールド領域
３３　　　チャネルストップ領域
４０　　　絶縁膜
４５　　　ゲートライン配線
５３　　　ゲート接続電極
５７　　　ウェル接続電極
５８　　　第１ウェル接続電極
５９　　　第２ウェル接続電極
６２　　　ゲートライン電極
６６　　　エミッタパッド電極
６７　　　エミッタライン電極
８０　　　カソード領域
８０Ａ　　カソード領域
８０Ｂ　　カソード領域
８０Ｃ　　カソード領域
８０Ｃ１　第１カソード領域
８０Ｃ２　第２カソード領域
８０Ｄ　　カソード領域
８０Ｅ　　カソード領域
８０Ｆ　　カソード領域
８１　　　ダイオード
８５　　　対向部
８６　　　カソード引き出し部
Ｄａ　　　第１基準距離
Ｄｂ　　　第１基準距離
Ｄｃ　　　第３基準距離
ＰＧ　　　ゲート基準位置
ＰＷ１　　第１ウェル基準位置
ＰＷ２　　第２ウェル基準位置

Claims (20)

  1. 　一方側の第１主面および他方側の第２主面を有するチップと、
    　前記第１主面の内方部に設けられたＩＧＢＴ領域と、
    　前記第１主面の周縁部に設けられた外周領域と、
    　前記ＩＧＢＴ領域を区画するように前記外周領域において前記第１主面の表層部に形成された第１導電型のウェル領域と、
    　前記ウェル領域を被覆する絶縁膜と、
    　前記ウェル領域に接続されるように前記絶縁膜に埋設されたウェル接続電極と、
    　前記ウェル接続電極に対向するように前記外周領域において前記第２主面の表層部に形成され、前記ウェル領域とダイオードを構成する第２導電型のカソード領域と、を含む、半導体装置。
  2. 　前記ウェル領域に対向するように前記ウェル接続電極から間隔を空けて前記絶縁膜の上に配置されたゲート電極をさらに含む、請求項１に記載の半導体装置。
  3. 　前記カソード領域は、前記ゲート電極の中心直下の位置から前記第２主面に沿って間隔を空けて形成されている、請求項２に記載の半導体装置。
  4. 　前記ゲート電極は、前記ウェル接続電極から前記ＩＧＢＴ領域側に間隔を空けて配置されている、請求項２または３に記載の半導体装置。
  5. 　前記カソード領域は、前記ゲート電極の中心直下の位置から前記チップの周縁側に前記第２主面に沿って間隔を空けて形成されている、請求項４に記載の半導体装置。
  6. 　前記ゲート電極から前記チップの周縁側に間隔を空けて前記絶縁膜の上に配置され、前記ウェル接続電極を介して前記ウェル領域に電気的に接続されたエミッタ電極をさらに含み、
    　前記カソード領域は、前記エミッタ電極に対向している、請求項４または５に記載の半導体装置。
  7. 　前記エミッタ電極は、断面視において前記ウェル領域に対向する領域のみに配置されている、請求項６に記載の半導体装置。
  8. 　前記ゲート電極は、前記ウェル接続電極から前記チップの周縁側に間隔を空けて配置されている、請求項２または３に記載の半導体装置。
  9. 　前記カソード領域は、前記ゲート電極の中心直下の位置から前記ＩＧＢＴ領域側に前記第２主面に沿って間隔を空けて形成されている、請求項８に記載の半導体装置。
  10. 　前記ゲート電極から前記ＩＧＢＴ領域側に間隔を空けて前記絶縁膜の上に配置され、前記ウェル接続電極を介して前記ウェル領域に電気的に接続されたエミッタパッド電極をさらに含み、
    　前記カソード領域は、前記エミッタパッド電極に対向している、請求項８または９に記載の半導体装置。
  11. 　前記カソード領域は、前記ゲート電極に対向していない、請求項２～１０のいずれか一項に記載の半導体装置。
  12. 　前記ウェル領域に対向するように前記絶縁膜の内部に配置されたゲート配線と、
    　前記ゲート配線に接続されるように前記絶縁膜に埋設されたゲート接続電極と、をさらに含み、
    　前記ゲート電極は、前記ゲート接続電極を介して前記ゲート配線に電気的に接続されている、請求項２～１１のいずれか一項に記載の半導体装置。
  13. 　前記カソード領域は、前記ゲート配線の中心直下の位置から前記第２主面に沿って間隔を空けて形成されている、請求項１２に記載の半導体装置。
  14. 　前記カソード領域は、前記ゲート接続電極に対向していない、請求項１２または１３に記載の半導体装置。
  15. 　前記カソード領域は、前記ゲート配線に対向していない、請求項１２～１４のいずれか一項に記載の半導体装置。
  16. 　前記ゲート電極は、前記ゲート配線よりも幅狭に形成されている、請求項１２～１５のいずれか一項に記載の半導体装置。
  17. 　前記カソード領域は、前記第２主面の表層部において前記ウェル領域に対向する領域のみに形成されている、請求項１～１６のいずれか一項に記載の半導体装置。
  18. 　前記カソード領域は、前記ウェル領域に対向する対向部、および、前記対向部から前記チップの周縁に向けて引き出された引き出し部を含む、請求項１～１６のいずれか一項に記載の半導体装置。
  19. 　前記外周領域において前記ウェル領域から前記チップの周縁側に間隔を空けて前記第１主面の表層部に形成された第１導電型のフィールド領域をさらに含み、
    　前記引き出し部は、前記フィールド領域に対向していない、請求項１８に記載の半導体装置。
  20. 　前記外周領域において前記ウェル領域から前記チップの周縁側に間隔を空けて前記第１主面の表層部に形成された第１導電型のフィールド領域をさらに含み、
    　前記引き出し部は、前記フィールド領域に対向している、請求項１８に記載の半導体装置。
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