JP2001015448A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】製造が容易で多量生産に適したスーパージャン
クションを備える低損失電力用半導体装置の製造方法を
提供する。 【解決手段】本発明の半導体装置の製造方法は、半導体
にイオンを選択的に照射することにより半導体中に第
１、第２導電型の領域を形成する際、加速エネルギーと
照射領域幅とを制御することにより半導体中の第１、第
２導電型の領域がイオンの照射方向に沿って一様な幅と
濃度とを有するようにして良好なスーパージャンクショ
ンを形成する。また、Ｐ+型シリコンインゴットにコリ
メートされた中性子線を選択的に照射することにより、
中性子線の入射方向に沿ってＰ+型シリコンインゴット
中に一様な幅と濃度を有するＮ+型導電性領域を形成す
ることにより、高精度なスーパージャンクションを備え
る低損失電力用半導体装置の製造方法を提供することが
できる。
クションを備える低損失電力用半導体装置の製造方法を
提供する。 【解決手段】本発明の半導体装置の製造方法は、半導体
にイオンを選択的に照射することにより半導体中に第
１、第２導電型の領域を形成する際、加速エネルギーと
照射領域幅とを制御することにより半導体中の第１、第
２導電型の領域がイオンの照射方向に沿って一様な幅と
濃度とを有するようにして良好なスーパージャンクショ
ンを形成する。また、Ｐ+型シリコンインゴットにコリ
メートされた中性子線を選択的に照射することにより、
中性子線の入射方向に沿ってＰ+型シリコンインゴット
中に一様な幅と濃度を有するＮ+型導電性領域を形成す
ることにより、高精度なスーパージャンクションを備え
る低損失電力用半導体装置の製造方法を提供することが
できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特に低損失電力用半導体装置に使用されるも
のである。
法に係り、特に低損失電力用半導体装置に使用されるも
のである。
【０００２】
【従来の技術】従来の低損失電力用半導体装置には、第
１導電型領域と第２導電型領域とをウェハー表面に対し
て垂直に交互に配置した縦型ジャンクション群（以下ス
ーパージャンクションと呼ぶ）からなる接合構造を備え
るものがある。
１導電型領域と第２導電型領域とをウェハー表面に対し
て垂直に交互に配置した縦型ジャンクション群（以下ス
ーパージャンクションと呼ぶ）からなる接合構造を備え
るものがある。
【０００３】従来このような構造を実現するために、Ｎ
-エピタキシアル成長法とイオン注入法を繰り返し適用
してスーパージャンクションを形成する方法が知られて
いる。図７を用いてその製造工程の概要を説明する。図
７において右側に製造工程の流れが、左側に工程断面図
が示されている。
-エピタキシアル成長法とイオン注入法を繰り返し適用
してスーパージャンクションを形成する方法が知られて
いる。図７を用いてその製造工程の概要を説明する。図
７において右側に製造工程の流れが、左側に工程断面図
が示されている。
【０００４】図７（ａ）、図７（ｂ）に示すようにＮ+
シリコンウェハー１０１を用意し、Ｎ+シリコンウェハ
ー１０１の上にＮ-エピタキシアル層１０２を成長す
る。次に図７（ｃ）、図７（ｄ）に示すように、イオン
注入マスクを用いてホウ素イオンを注入し、Ｎ-エピタ
キシアル層１０２にＰ+領域１０３を形成する。引き続
き前記イオン注入マスクの反転マスクを用いて、前記Ｐ
+領域１０３に隣接する領域に燐イオンを注入し、Ｎ+領
域１０４を形成する。
シリコンウェハー１０１を用意し、Ｎ+シリコンウェハ
ー１０１の上にＮ-エピタキシアル層１０２を成長す
る。次に図７（ｃ）、図７（ｄ）に示すように、イオン
注入マスクを用いてホウ素イオンを注入し、Ｎ-エピタ
キシアル層１０２にＰ+領域１０３を形成する。引き続
き前記イオン注入マスクの反転マスクを用いて、前記Ｐ
+領域１０３に隣接する領域に燐イオンを注入し、Ｎ+領
域１０４を形成する。
【０００５】これらのイオン注入領域は、アニール（図
示せず）によりそれぞれ活性化される。なお、これらの
アニールは、全てのイオン注入工程を終了した後に行っ
ても良い。このようにして、エピタキシアル層の表面に
対して接合面が垂直で、交互に配置されたスーパージャ
ンクションの一部が形成される。
示せず）によりそれぞれ活性化される。なお、これらの
アニールは、全てのイオン注入工程を終了した後に行っ
ても良い。このようにして、エピタキシアル層の表面に
対して接合面が垂直で、交互に配置されたスーパージャ
ンクションの一部が形成される。
【０００６】次に図７（ｅ）に示すように、再度Ｎ-エ
ピタキシアル層１０２を成長し、図７（ｃ）、図７
（ｄ）に示す工程を繰り返せば、図７（ｆ）に示すよう
に、ウェハー表面に対して垂直に交互に配置した縦型の
スーパージャンクションを形成することができる。
ピタキシアル層１０２を成長し、図７（ｃ）、図７
（ｄ）に示す工程を繰り返せば、図７（ｆ）に示すよう
に、ウェハー表面に対して垂直に交互に配置した縦型の
スーパージャンクションを形成することができる。
【０００７】図７（ｆ）に示すようなスーパージャンク
ションを備える低損失電力用半導体装置の形成方法につ
いては、後に図５（ｄ）において述べるので、ここでは
詳細な説明を省略する。
ションを備える低損失電力用半導体装置の形成方法につ
いては、後に図５（ｄ）において述べるので、ここでは
詳細な説明を省略する。
【０００８】このようなスーパージャンクションを用い
て、高電圧が印加される低損失電力用半導体装置を形成
すれば、ドレイン接合面がウェハー表面に対して垂直方
向に伸びたＰ+領域とＮ+領域で構成され、バルク部にＮ
+層の電流経路が作られるため、オン抵抗が小さく、か
つ、ドレイン耐圧の大きいＮＭＯＳ型の低損失電力用半
導体装置を提供することができる。
て、高電圧が印加される低損失電力用半導体装置を形成
すれば、ドレイン接合面がウェハー表面に対して垂直方
向に伸びたＰ+領域とＮ+領域で構成され、バルク部にＮ
+層の電流経路が作られるため、オン抵抗が小さく、か
つ、ドレイン耐圧の大きいＮＭＯＳ型の低損失電力用半
導体装置を提供することができる。
【０００９】しかし上記のように、エピタキシアル結晶
成長法を繰り返し用いた従来の低損失電力用半導体装置
の製造方法はコストが高く、また、製造が困難であって
多量生産に適しないという問題点があった。
成長法を繰り返し用いた従来の低損失電力用半導体装置
の製造方法はコストが高く、また、製造が困難であって
多量生産に適しないという問題点があった。
【００１０】
【発明が解決しようとする課題】上記したように従来の
選択結晶成長法を用いたスーパージャンクションを備え
る半導体装置の製造方法はコストが高く、また製造が困
難であるという問題があった。
選択結晶成長法を用いたスーパージャンクションを備え
る半導体装置の製造方法はコストが高く、また製造が困
難であるという問題があった。
【００１１】本発明は上記の問題点を解決すべくなされ
たもので、製造が容易で多量生産に適したスーパージャ
ンクションを備える低損失電力用半導体装置の製造方法
を提供することを目的とする。
たもので、製造が容易で多量生産に適したスーパージャ
ンクションを備える低損失電力用半導体装置の製造方法
を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、歩留まりの低い選択結晶成長法を用いること
なく、多量生産に適したイオンビーム又は中性子線等の
粒子線を半導体に照射する方法を用いて、安価でかつ容
易にスーパージャンクションを備えた低損失電力用半導
体装置を製造する方法を提供しようとするものである。
造方法は、歩留まりの低い選択結晶成長法を用いること
なく、多量生産に適したイオンビーム又は中性子線等の
粒子線を半導体に照射する方法を用いて、安価でかつ容
易にスーパージャンクションを備えた低損失電力用半導
体装置を製造する方法を提供しようとするものである。
【００１３】具体的には、本発明の半導体装置の製造方
法は、半導体に不純物イオンを選択的に照射することに
より、少なくとも第１導電型の領域及び第２導電型の領
域のいずれかを前記半導体中に形成する半導体装置の製
造方法において、前記第１、第２導電型の領域の不純物
濃度が照射方向に沿って一定であって、かつ、前記照射
方向に直角な面内における前記第１、第２導電型の領域
の断面形状と断面積とが前記照射方向に沿って一定とな
るように、前記不純物イオンの加速エネルギーと前記不
純物イオンの照射領域の面積とを制御することを特徴と
する。
法は、半導体に不純物イオンを選択的に照射することに
より、少なくとも第１導電型の領域及び第２導電型の領
域のいずれかを前記半導体中に形成する半導体装置の製
造方法において、前記第１、第２導電型の領域の不純物
濃度が照射方向に沿って一定であって、かつ、前記照射
方向に直角な面内における前記第１、第２導電型の領域
の断面形状と断面積とが前記照射方向に沿って一定とな
るように、前記不純物イオンの加速エネルギーと前記不
純物イオンの照射領域の面積とを制御することを特徴と
する。
【００１４】好ましくは前記照射領域の面積は、前記不
純物イオンの電気的又は磁気的走査により制御され、前
記加速エネルギー及び前記照射領域の面積の制御は、前
記加速エネルギーの変化に応じて前記照射領域の面積を
変化させることを特徴とする。
純物イオンの電気的又は磁気的走査により制御され、前
記加速エネルギー及び前記照射領域の面積の制御は、前
記加速エネルギーの変化に応じて前記照射領域の面積を
変化させることを特徴とする。
【００１５】また好ましくは、前記照射領域の面積は、
前記不純物イオンを遮蔽するマスクにより制御され、前
記加速エネルギー及び前記照射領域の面積の制御は、前
記加速エネルギーの変化に応じて前記マスクの開口面積
を変化させることを特徴とする。
前記不純物イオンを遮蔽するマスクにより制御され、前
記加速エネルギー及び前記照射領域の面積の制御は、前
記加速エネルギーの変化に応じて前記マスクの開口面積
を変化させることを特徴とする。
【００１６】また、本発明の半導体装置の製造方法は、
第１導電型の半導体に不純物イオンを選択的に照射する
ことにより第２導電型の領域を形成する半導体装置の製
造方法において、前記不純物イオンの遮蔽マスクを用い
て前記不純物イオンの照射領域を定め、前記第２導電型
の領域の不純物濃度が照射方向に沿って一定となるよう
に前記不純物イオンの加速エネルギーを制御することを
特徴とする。
第１導電型の半導体に不純物イオンを選択的に照射する
ことにより第２導電型の領域を形成する半導体装置の製
造方法において、前記不純物イオンの遮蔽マスクを用い
て前記不純物イオンの照射領域を定め、前記第２導電型
の領域の不純物濃度が照射方向に沿って一定となるよう
に前記不純物イオンの加速エネルギーを制御することを
特徴とする。
【００１７】また、本発明の半導体装置の製造方法は、
半導体に不純物イオンを選択的に照射することにより、
第１導電型の領域と第２導電型の領域とを形成する半導
体装置の製造方法において、前記照射方向に直角な面内
における前記第１、第２導電型の領域の断面形状と断面
積とが前記照射方向に沿って一定となるように、互いに
反転関係にある前記不純物イオンの遮蔽マスクを用いて
前記不純物イオンの照射領域を定め、前記第１、第２導
電型の領域の不純物濃度が照射方向に沿って一定となる
ように前記不純物イオンの加速エネルギーを制御するこ
とを特徴とする。
半導体に不純物イオンを選択的に照射することにより、
第１導電型の領域と第２導電型の領域とを形成する半導
体装置の製造方法において、前記照射方向に直角な面内
における前記第１、第２導電型の領域の断面形状と断面
積とが前記照射方向に沿って一定となるように、互いに
反転関係にある前記不純物イオンの遮蔽マスクを用いて
前記不純物イオンの照射領域を定め、前記第１、第２導
電型の領域の不純物濃度が照射方向に沿って一定となる
ように前記不純物イオンの加速エネルギーを制御するこ
とを特徴とする。
【００１８】また、本発明の半導体装置の製造方法は、
Ｐ+型導電性領域を備える半導体に中性子線を選択的に
照射することによりＮ+型導電性領域を形成する半導体
装置の製造方法において、前記照射方向に直角な面内に
おける前記Ｎ+型導電性領域の断面形状と断面積とが前
記照射方向に沿って一定となるように前記中性子線の入
射方向をコリメートし、前記Ｎ+型導電性領域の不純物
濃度が前記入射方向に沿って一定となるようにすること
を特徴とする。
Ｐ+型導電性領域を備える半導体に中性子線を選択的に
照射することによりＮ+型導電性領域を形成する半導体
装置の製造方法において、前記照射方向に直角な面内に
おける前記Ｎ+型導電性領域の断面形状と断面積とが前
記照射方向に沿って一定となるように前記中性子線の入
射方向をコリメートし、前記Ｎ+型導電性領域の不純物
濃度が前記入射方向に沿って一定となるようにすること
を特徴とする。
【００１９】好ましくは、前記Ｐ+型導電性領域を備え
る半導体はＰ+型シリコンインゴットであって、前記中
性子線の入射方向は前記Ｐ+型シリコンインゴットの成
長軸方向に平行であることを特徴とする。
る半導体はＰ+型シリコンインゴットであって、前記中
性子線の入射方向は前記Ｐ+型シリコンインゴットの成
長軸方向に平行であることを特徴とする。
【００２０】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１乃至図３を用いて本発
明の第１の実施の形態に係るイオン注入法によるスーパ
ージャンクションの形成方法の一例について説明する。
施の形態を詳細に説明する。図１乃至図３を用いて本発
明の第１の実施の形態に係るイオン注入法によるスーパ
ージャンクションの形成方法の一例について説明する。
【００２１】図１に示すように、Ｎ+シリコンウェハー
１の表面から低エネルギーのホウ素イオンビーム２を照
射すれば、Ｎ+シリコンウェハー１の内部に注入された
ホウ素は短い飛程でエネルギーを失い、表面近傍にホウ
素停止領域３を形成する。
１の表面から低エネルギーのホウ素イオンビーム２を照
射すれば、Ｎ+シリコンウェハー１の内部に注入された
ホウ素は短い飛程でエネルギーを失い、表面近傍にホウ
素停止領域３を形成する。
【００２２】このとき、Ｎ+シリコンウェハー１の表面
に沿う水平方向、及び深さ方向に沿う垂直方向のホウ素
分布は、図１の下と右に示すようになる。ここで、Ｘ軸
はホウ素イオンビーム２の照射領域における幅方向（水
平方向）の位置座標、Ｚ軸はＮ+シリコンウェハー１の
表面に対して深さ方向（垂直方向）の位置座標、Ｙ軸は
ホウ素濃度分布である。
に沿う水平方向、及び深さ方向に沿う垂直方向のホウ素
分布は、図１の下と右に示すようになる。ここで、Ｘ軸
はホウ素イオンビーム２の照射領域における幅方向（水
平方向）の位置座標、Ｚ軸はＮ+シリコンウェハー１の
表面に対して深さ方向（垂直方向）の位置座標、Ｙ軸は
ホウ素濃度分布である。
【００２３】ホウ素イオンビームの照射領域は紙面に垂
直方向に長いストライプ型の形状を有するように設定さ
れ、ホウ素イオン照射領域の制御はホウ素イオンビーム
を電気的に走査することにより行われる。走査方法とし
て磁気的走査を用いることもできる。
直方向に長いストライプ型の形状を有するように設定さ
れ、ホウ素イオン照射領域の制御はホウ素イオンビーム
を電気的に走査することにより行われる。走査方法とし
て磁気的走査を用いることもできる。
【００２４】またホウ素イオンビームをフラックス状に
拡大して、ホウ素イオンのソースとシリコンウェハーと
の間にストライプ状の遮蔽マスクを設け、この遮蔽マス
クの開口部の幅を用いてホウ素イオン照射領域の制御を
行っても良い。
拡大して、ホウ素イオンのソースとシリコンウェハーと
の間にストライプ状の遮蔽マスクを設け、この遮蔽マス
クの開口部の幅を用いてホウ素イオン照射領域の制御を
行っても良い。
【００２５】低エネルギー照射の場合にはホウ素の表面
からの飛程が短かいので、照射方向に対して直角な面
（垂直入射では表面に平行な面）に平行なホウ素停止領
域３の断面形状は、ほぼホウ素イオン照射領域の形状に
等しくなる。
からの飛程が短かいので、照射方向に対して直角な面
（垂直入射では表面に平行な面）に平行なホウ素停止領
域３の断面形状は、ほぼホウ素イオン照射領域の形状に
等しくなる。
【００２６】Ｎ+シリコンウェハー１の内部におけるホ
ウ素の分布をさらに詳細に説明すれば、図１の下に示す
ように、ホウ素分布はホウ素イオン照射領域幅に亘って
水平方向にほぼ平坦になり、その両側に注入されたホウ
素の横広がりを生じる。
ウ素の分布をさらに詳細に説明すれば、図１の下に示す
ように、ホウ素分布はホウ素イオン照射領域幅に亘って
水平方向にほぼ平坦になり、その両側に注入されたホウ
素の横広がりを生じる。
【００２７】また図１の右に示すように、垂直方向の表
面から浅い位置にホウ素イオンの飛程に相当するホウ素
濃度のピークを生じる。引き続きアニール工程におい
て、Ｎ +シリコンウェハー１の内部に注入されたホウ素
の活性化熱処理を行えば、図１の右下がりハッチで示す
ように、ホウ素停止領域３がＰ+型に変化する。
面から浅い位置にホウ素イオンの飛程に相当するホウ素
濃度のピークを生じる。引き続きアニール工程におい
て、Ｎ +シリコンウェハー１の内部に注入されたホウ素
の活性化熱処理を行えば、図１の右下がりハッチで示す
ように、ホウ素停止領域３がＰ+型に変化する。
【００２８】次に図２を用いてＮ+シリコンウェハー１
の表面から高エネルギーのホウ素イオンビーム２を照射
する場合について説明する。高エネルギーのホウ素イオ
ンビーム２を照射すればＮ+シリコンウェハー１の内部
に注入されたホウ素の飛程は長いので、Ｎ+シリコンウ
ェハー１の裏面近傍にホウ素停止領域３を形成すること
ができる。なお図２、図３において、図１と対応する部
分には同一の参照番号が付されている。
の表面から高エネルギーのホウ素イオンビーム２を照射
する場合について説明する。高エネルギーのホウ素イオ
ンビーム２を照射すればＮ+シリコンウェハー１の内部
に注入されたホウ素の飛程は長いので、Ｎ+シリコンウ
ェハー１の裏面近傍にホウ素停止領域３を形成すること
ができる。なお図２、図３において、図１と対応する部
分には同一の参照番号が付されている。
【００２９】先にのべたように、Ｎ+シリコンウェハー
１に注入されたホウ素分布には横広がりがあるので、裏
面近傍に形成されるホウ素停止領域の幅が図１と等しく
なるためには、図２の破線に示すように、図１に比べて
ホウ素イオン照射領域幅を狭めなければならない。
１に注入されたホウ素分布には横広がりがあるので、裏
面近傍に形成されるホウ素停止領域の幅が図１と等しく
なるためには、図２の破線に示すように、図１に比べて
ホウ素イオン照射領域幅を狭めなければならない。
【００３０】高エネルギー照射を行うことにより、Ｎ+
シリコンウェハー１の裏面近傍にホウ素停止領域３を形
成する場合には、図２の右に示すように、裏面近傍にホ
ウ素濃度のピークを生じるようになる。このため、図２
の破線の間に囲まれるホウ素停止領域３以外の領域では
高エネルギーに加速されたホウ素イオンが単に通過する
のみであり、ホウ素はほとんど添加されない。したがっ
て、引き続きホウ素の活性化熱処理を行えば、図２に右
下がりのハッチで示すようにホウ素停止領域３のみがＰ
+に変化する。
シリコンウェハー１の裏面近傍にホウ素停止領域３を形
成する場合には、図２の右に示すように、裏面近傍にホ
ウ素濃度のピークを生じるようになる。このため、図２
の破線の間に囲まれるホウ素停止領域３以外の領域では
高エネルギーに加速されたホウ素イオンが単に通過する
のみであり、ホウ素はほとんど添加されない。したがっ
て、引き続きホウ素の活性化熱処理を行えば、図２に右
下がりのハッチで示すようにホウ素停止領域３のみがＰ
+に変化する。
【００３１】このように、高エネルギー照射を行えばＮ
+シリコンウェハー１の深い位置にＰ+領域を形成するこ
とができるが、表面からＰ+ホウ素停止領域３までの途
中にはホウ素が添加されないので、この途中の領域をＰ
+にすることができない。
+シリコンウェハー１の深い位置にＰ+領域を形成するこ
とができるが、表面からＰ+ホウ素停止領域３までの途
中にはホウ素が添加されないので、この途中の領域をＰ
+にすることができない。
【００３２】図３及びその右に示すように、Ｎ+シリコ
ンウェハー１の表面から裏面まで、幅が一様なストライ
プ状のＰ+ホウ素注入領域３ａを形成するためには、注
入するホウ素イオンの加速エネルギーを連続的に変化さ
せ、Ｎ+シリコンウェハー１の内部におけるホウ素の飛
程を変化させることにより垂直方向に一様なホウ素分布
を形成しなければならない。
ンウェハー１の表面から裏面まで、幅が一様なストライ
プ状のＰ+ホウ素注入領域３ａを形成するためには、注
入するホウ素イオンの加速エネルギーを連続的に変化さ
せ、Ｎ+シリコンウェハー１の内部におけるホウ素の飛
程を変化させることにより垂直方向に一様なホウ素分布
を形成しなければならない。
【００３３】すなわち、注入されたホウ素の横広がりは
飛程が長いほど大きくなるので、図３に矢示したよう
に、ホウ素イオン照射領域幅は加速エネルギーが高くホ
ウ素の飛程が長いほど狭くなるように制御して、ホウ素
注入領域３ａの濃度と幅を垂直方向に対して一様にす
る。
飛程が長いほど大きくなるので、図３に矢示したよう
に、ホウ素イオン照射領域幅は加速エネルギーが高くホ
ウ素の飛程が長いほど狭くなるように制御して、ホウ素
注入領域３ａの濃度と幅を垂直方向に対して一様にす
る。
【００３４】このとき、ホウ素の飛程の変化は、加速エ
ネルギーを連続的に増加してホウ素注入領域３ａがＮ+
シリコンウェハー１の表面から裏面に達するようにして
も良いし、逆に加速エネルギーを連続的に減少してホウ
素注入領域３がＮ+シリコンウェハー１の裏面から表面
に達するようにしても良い。このようにして活性化熱処
理を行えばホウ素注入領域３がＰ+に変化し、Ｎ+シリコ
ンウェハー１を横断するスーパージャンクションを形成
することができる。
ネルギーを連続的に増加してホウ素注入領域３ａがＮ+
シリコンウェハー１の表面から裏面に達するようにして
も良いし、逆に加速エネルギーを連続的に減少してホウ
素注入領域３がＮ+シリコンウェハー１の裏面から表面
に達するようにしても良い。このようにして活性化熱処
理を行えばホウ素注入領域３がＰ+に変化し、Ｎ+シリコ
ンウェハー１を横断するスーパージャンクションを形成
することができる。
【００３５】上記第１の実施の形態において、ホウ素イ
オンの照射領域をスリット状に形成し、その幅を制御す
る場合について説明したが、この照射領域の形状は必ず
しもスリット状である必要はない。
オンの照射領域をスリット状に形成し、その幅を制御す
る場合について説明したが、この照射領域の形状は必ず
しもスリット状である必要はない。
【００３６】照射領域を任意の形状とし、その照射面積
をホウ素イオンの加速エネルギーに応じて制御すれば、
図３において、Ｐ+ホウ素注入領域３ａ内の不純物ホウ
素濃度が照射方向に沿って一定であって、かつ、前記照
射方向に直角な面内における前記Ｐ+ホウ素注入領域３
ａの断面形状と断面積とが前記照射方向に沿って一定と
なるようにすることができる。
をホウ素イオンの加速エネルギーに応じて制御すれば、
図３において、Ｐ+ホウ素注入領域３ａ内の不純物ホウ
素濃度が照射方向に沿って一定であって、かつ、前記照
射方向に直角な面内における前記Ｐ+ホウ素注入領域３
ａの断面形状と断面積とが前記照射方向に沿って一定と
なるようにすることができる。
【００３７】このように、Ｐ+ホウ素注入領域３ａの断
面形状を任意とすることにより、スーパージャンクショ
ンのデバイスへの適用範囲を拡大することができる。な
お、このことは以下に述べる各実施の形態についても同
様である。
面形状を任意とすることにより、スーパージャンクショ
ンのデバイスへの適用範囲を拡大することができる。な
お、このことは以下に述べる各実施の形態についても同
様である。
【００３８】次に図４に基づき、本発明の第２の実施の
形態について説明する。第２の実施の形態では、レジス
トの遮蔽マスクを用いてホウ素イオンを注入することに
より、スーパージャンクションを形成する方法について
説明する。図４において、１はＮ+シリコンウェハー、
２はホウ素イオンビーム、３ａはＰ+ホウ素注入領域、
４はフォトレジストである。
形態について説明する。第２の実施の形態では、レジス
トの遮蔽マスクを用いてホウ素イオンを注入することに
より、スーパージャンクションを形成する方法について
説明する。図４において、１はＮ+シリコンウェハー、
２はホウ素イオンビーム、３ａはＰ+ホウ素注入領域、
４はフォトレジストである。
【００３９】はじめに、ＰＥＰ(Photo-Engraving-Proce
ss:写真蝕刻工程の略称)を用いて、ホウ素イオン照射領
域を開口部とするフォトレジスト４からなるホウ素イオ
ンビームの遮蔽マスクを形成し、加速エネルギーを連続
的に変化させてホウ素イオンビーム２を照射する。この
とき、ホウ素イオンの照射は幅広いフラックス状のホウ
素イオンを用いて一括照射を行っても良いし、ホウ素イ
オンビームを電気的又は磁気的に走査しても良い。
ss:写真蝕刻工程の略称)を用いて、ホウ素イオン照射領
域を開口部とするフォトレジスト４からなるホウ素イオ
ンビームの遮蔽マスクを形成し、加速エネルギーを連続
的に変化させてホウ素イオンビーム２を照射する。この
とき、ホウ素イオンの照射は幅広いフラックス状のホウ
素イオンを用いて一括照射を行っても良いし、ホウ素イ
オンビームを電気的又は磁気的に走査しても良い。
【００４０】第１の実施の形態で説明したように、加速
エネルギーを制御することによりＮ +シリコンウェハー
１の内部におけるホウ素の飛程を制御して、Ｐ+ホウ素
注入領域３ａが垂直方向に一定のホウ素濃度を示すよう
にする。このとき、加速エネルギーのみならずビーム電
流を制御することにより同時に注入量の制御を行っても
良い。
エネルギーを制御することによりＮ +シリコンウェハー
１の内部におけるホウ素の飛程を制御して、Ｐ+ホウ素
注入領域３ａが垂直方向に一定のホウ素濃度を示すよう
にする。このとき、加速エネルギーのみならずビーム電
流を制御することにより同時に注入量の制御を行っても
良い。
【００４１】ホウ素の加速エネルギーと注入量の制御
は、照射面に対して垂直方向にホウ素イオンの飛程の分
布が互いに重なり合い、一様な分布になるように選択す
る。注人されたホウ素の横方向の広がりは、ホウ素の散
乱により飛程が長いほど大きくなるので、Ｎ+シリコン
ウェハー１の厚さは、ストライプ状のＰ+ホウ素注入領
域３ａが裏面近傍で重なり合うように選択している。
は、照射面に対して垂直方向にホウ素イオンの飛程の分
布が互いに重なり合い、一様な分布になるように選択す
る。注人されたホウ素の横方向の広がりは、ホウ素の散
乱により飛程が長いほど大きくなるので、Ｎ+シリコン
ウェハー１の厚さは、ストライプ状のＰ+ホウ素注入領
域３ａが裏面近傍で重なり合うように選択している。
【００４２】引き続きホウ素の活性化熱処理を行えば、
図４の右下がりハッチで示すホウ素注入領域３ａがＰ+
型に変化し、Ｎ+シリコンウェハー１を横断するスーパ
ージャンクションを形成することができる。
図４の右下がりハッチで示すホウ素注入領域３ａがＰ+
型に変化し、Ｎ+シリコンウェハー１を横断するスーパ
ージャンクションを形成することができる。
【００４３】このようにしてＮ+シリコンウェハー１の
裏面に先に図７で説明したＮ+ドレイン領域を拡散又は
イオン注入を用いて形成すれば、必ずしもＰ+ホウ素注
入領域の幅が図３に示すように深さ方向に一定でなくて
も、良好な低損失電力用半導体装置を形成することがで
きる。
裏面に先に図７で説明したＮ+ドレイン領域を拡散又は
イオン注入を用いて形成すれば、必ずしもＰ+ホウ素注
入領域の幅が図３に示すように深さ方向に一定でなくて
も、良好な低損失電力用半導体装置を形成することがで
きる。
【００４４】なお、ホウ素イオン注入後のアニール工程
において、ホウ素の拡散による横広がりを生じるため、
Ｐ+ホウ素注入領域３ａの裏面近傍での重なりはさらに
大きくなるが、Ｎ+シリコンウェハー１の裏面のＮ+ドレ
イン領域とウェハー内に３角形に残された図４のＮ+領
域とが十分接続されるようにすれば、低損失電力用半導
体装置の特性が大きく損なわれることはない。（図５
（ｄ）の説明参照）。
において、ホウ素の拡散による横広がりを生じるため、
Ｐ+ホウ素注入領域３ａの裏面近傍での重なりはさらに
大きくなるが、Ｎ+シリコンウェハー１の裏面のＮ+ドレ
イン領域とウェハー内に３角形に残された図４のＮ+領
域とが十分接続されるようにすれば、低損失電力用半導
体装置の特性が大きく損なわれることはない。（図５
（ｄ）の説明参照）。
【００４５】次に図５に基づき、本発明の第３の実施の
形態について説明する。第３の実施の形態では、反転マ
スクを用いたホウ素と燐のイオン注入によるスーパージ
ャンクションの形成方法について説明する。図５（ａ）
において１ａはシリコンウェハー、２はホウ素イオンビ
ーム、３ａはＰ+ホウ素注入領域、４はフォトレジスト
である。
形態について説明する。第３の実施の形態では、反転マ
スクを用いたホウ素と燐のイオン注入によるスーパージ
ャンクションの形成方法について説明する。図５（ａ）
において１ａはシリコンウェハー、２はホウ素イオンビ
ーム、３ａはＰ+ホウ素注入領域、４はフォトレジスト
である。
【００４６】図５（ａ）に示すように、第２の実施の形
態と同様フォトレジスト４からなる遮蔽マスクを用い、
加速エネルギーを連続的に変化させてシリコンウェハー
１ａにホウ素イオンビーム２を照射する。このようにし
てシリコンウェハー１ａの内部に右下がりハッチで示す
Ｐ+ホウ素注入領域３ａを形成する。
態と同様フォトレジスト４からなる遮蔽マスクを用い、
加速エネルギーを連続的に変化させてシリコンウェハー
１ａにホウ素イオンビーム２を照射する。このようにし
てシリコンウェハー１ａの内部に右下がりハッチで示す
Ｐ+ホウ素注入領域３ａを形成する。
【００４７】次に図５（ｂ）に示すように、ＰＥＰを用
いてシリコンウェハー１ａの上に、前記フォトレジスト
４とは開口部と遮蔽部とが互いに反転したフォトレジス
ト４ａからなる遮蔽マスクを形成する。この遮蔽マスク
は、ポジ、ネガを反転させたフォトマスクをあらかじめ
用意し、同一のフォトレジストを用いてシリコンウェハ
ー１ａの上に形成しても良いし、同一のフォトマスクを
用いてフォトレジストのポジ、ネガを反転することによ
り形成しても良い。
いてシリコンウェハー１ａの上に、前記フォトレジスト
４とは開口部と遮蔽部とが互いに反転したフォトレジス
ト４ａからなる遮蔽マスクを形成する。この遮蔽マスク
は、ポジ、ネガを反転させたフォトマスクをあらかじめ
用意し、同一のフォトレジストを用いてシリコンウェハ
ー１ａの上に形成しても良いし、同一のフォトマスクを
用いてフォトレジストのポジ、ネガを反転することによ
り形成しても良い。
【００４８】引き続き前記反転したフォトレジスト４ａ
からなる遮蔽マスクの開口部から、加速エネルギーを連
続的に変化させて燐イオンビーム２ａを照射し、図５
（ｂ）に左下がりハッチで示したＮ+燐注入領域３ｂを
形成する。ここで、先のＰ+ホウ素注入領域３ａも、後
のＮ+燐注入領域３ｂも、共に注入されたイオンの横方
向広がりは飛程が長いほど大きくなるので、両者の横広
がりは垂直方向に進むに従い互いに重なり、図５（ｂ）
の実線、破線のクロスハッチで示すような補償領域３ｃ
が形成される。
からなる遮蔽マスクの開口部から、加速エネルギーを連
続的に変化させて燐イオンビーム２ａを照射し、図５
（ｂ）に左下がりハッチで示したＮ+燐注入領域３ｂを
形成する。ここで、先のＰ+ホウ素注入領域３ａも、後
のＮ+燐注入領域３ｂも、共に注入されたイオンの横方
向広がりは飛程が長いほど大きくなるので、両者の横広
がりは垂直方向に進むに従い互いに重なり、図５（ｂ）
の実線、破線のクロスハッチで示すような補償領域３ｃ
が形成される。
【００４９】ここで、注入されたホウ素と燐の活性化熱
処理を行えば、ホウ素注入領域はＰ +に、燐注入領域は
Ｎ+に変化し、両者の横広がりが重なった補償領域３ｃ
は、尾根伝いにＰ+／Ｎ+接合面が形成され、そのホウ素
注入領域側は燐で補償されたＰ +領域、燐注入領域側は
ホウ素で補償されたＮ+領域となる。
処理を行えば、ホウ素注入領域はＰ +に、燐注入領域は
Ｎ+に変化し、両者の横広がりが重なった補償領域３ｃ
は、尾根伝いにＰ+／Ｎ+接合面が形成され、そのホウ素
注入領域側は燐で補償されたＰ +領域、燐注入領域側は
ホウ素で補償されたＮ+領域となる。
【００５０】このようにして形成されたスーパージャン
クションの形状を図５（ｃ）に示す。活性化熱処理を終
了した補償後のＰ+領域３ａ′と補償後のＮ+領域３ｂ′
とは、それぞれ一定幅で深さ方向の濃度がほぼ一様な領
域となる。
クションの形状を図５（ｃ）に示す。活性化熱処理を終
了した補償後のＰ+領域３ａ′と補償後のＮ+領域３ｂ′
とは、それぞれ一定幅で深さ方向の濃度がほぼ一様な領
域となる。
【００５１】引き続き燐等を拡散又はイオン注入して、
図５（ｄ）に示すようにＮ+ドレイン領域５とＮ+ソース
領域６を形成し、さらに、Ｎ+ドレイン領域５に接続さ
れた補償後のＮ+領域３ｂ′とＮ+ソース領域６との間の
基板表面に露出した補償後のＰ+領域３ａ′を覆うよう
に、ゲート絶縁膜（図示せず）を介してゲート電極７を
形成する。次にソース電極Ｓとドレイン電極Ｄを形成す
れば目的とするデバイス構造が完成する。
図５（ｄ）に示すようにＮ+ドレイン領域５とＮ+ソース
領域６を形成し、さらに、Ｎ+ドレイン領域５に接続さ
れた補償後のＮ+領域３ｂ′とＮ+ソース領域６との間の
基板表面に露出した補償後のＰ+領域３ａ′を覆うよう
に、ゲート絶縁膜（図示せず）を介してゲート電極７を
形成する。次にソース電極Ｓとドレイン電極Ｄを形成す
れば目的とするデバイス構造が完成する。
【００５２】このようにして基板表面に露出した補償後
のＰ+領域３ａ′の表面をＮチャンネルに反転させれ
ば、ＮＭＯＳ型のデバイスとして動作させることができ
る。すなわち、図５（ｄ）に示すデバイスは、高電圧が
印加されるドレイン接合面が、ウェハー表面に対して垂
直に広がるＰ+領域３ａ′とＮ+領域３ｂ′からなるスー
パージャンクションで構成されるためオン抵抗が小さ
い。
のＰ+領域３ａ′の表面をＮチャンネルに反転させれ
ば、ＮＭＯＳ型のデバイスとして動作させることができ
る。すなわち、図５（ｄ）に示すデバイスは、高電圧が
印加されるドレイン接合面が、ウェハー表面に対して垂
直に広がるＰ+領域３ａ′とＮ+領域３ｂ′からなるスー
パージャンクションで構成されるためオン抵抗が小さ
い。
【００５３】また、ドレイン空乏層がこのスーパージャ
ンクションに沿ってＮ+領域３ｂ′の内部を通り、Ｎ+ド
レイン領域５に達するまで拡大されるので、耐圧の大き
いＮＭＯＳ型の低損失電力用半導体装置として動作する
特徴がある。なお、上記の説明において、Ｐ型、Ｎ型を
反転すれば、同様にしてＰＭＯＳ型の低損失電力用半導
体装置を形成することができる。
ンクションに沿ってＮ+領域３ｂ′の内部を通り、Ｎ+ド
レイン領域５に達するまで拡大されるので、耐圧の大き
いＮＭＯＳ型の低損失電力用半導体装置として動作する
特徴がある。なお、上記の説明において、Ｐ型、Ｎ型を
反転すれば、同様にしてＰＭＯＳ型の低損失電力用半導
体装置を形成することができる。
【００５４】次に図６を用いて本発明の第４の実施の形
態について説明する。第４の実施の形態ではＰ+シリコ
ンインゴットに鉛マスクを介して中性子線を照射し、核
反応によりシリコン原子を燐原子に変化させてスーパー
・ジャンクションを形成する方法を説明する。
態について説明する。第４の実施の形態ではＰ+シリコ
ンインゴットに鉛マスクを介して中性子線を照射し、核
反応によりシリコン原子を燐原子に変化させてスーパー
・ジャンクションを形成する方法を説明する。
【００５５】図６において１０は原子炉、１１は原子炉
から発生した高速中性子線、１２は高速中性子線の減速
材（水）、１３は減速材を通過した熱中性子線、１４は
鉛マスクからなる中性子線のコリメータ、１５はコリメ
ートされた中性子線、１６はＰ+シリコンインゴットで
ある。
から発生した高速中性子線、１２は高速中性子線の減速
材（水）、１３は減速材を通過した熱中性子線、１４は
鉛マスクからなる中性子線のコリメータ、１５はコリメ
ートされた中性子線、１６はＰ+シリコンインゴットで
ある。
【００５６】図６に示す装置構成において、Ｐ+シリコ
ンインゴット１６をインゴットの成長軸方向と中性子線
の照射方向とが平行になるように設置し、鉛マスク１４
を介してコリメートされた中性子線１５を照射して原子
核反応によりシリコン原子を燐原子に変化させ、Ｐ+領
域１７（Ｐ+シリコンインゴットの一部）の中にＮ+領域
１８を交互に形成する。
ンインゴット１６をインゴットの成長軸方向と中性子線
の照射方向とが平行になるように設置し、鉛マスク１４
を介してコリメートされた中性子線１５を照射して原子
核反応によりシリコン原子を燐原子に変化させ、Ｐ+領
域１７（Ｐ+シリコンインゴットの一部）の中にＮ+領域
１８を交互に形成する。
【００５７】中性子線は原子炉の核分裂で生成された高
速中性子線１１を減速材１２（水）を通過させることに
より低エネルギーの熱中性子線１３とし、原子核反応の
断面積を増加させる。
速中性子線１１を減速材１２（水）を通過させることに
より低エネルギーの熱中性子線１３とし、原子核反応の
断面積を増加させる。
【００５８】ストライプ状のＮ+領域１８は、Ｐ+のシリ
コンインゴット１６の表面に中性子を完全に吸収するス
トライプ状の鉛マスク１４を配置し、熱中性子線１３を
コリメートされた中性子線１５にすることにより形成さ
れる。このとき、鉛の厚さは中性子を十分吸収し、通過
する中性子線がＰ+シリコンインゴット１６の内部で十
分平行になり、かつ、形成されるＮ+型領域１８の幅が
一様になるように選択される。
コンインゴット１６の表面に中性子を完全に吸収するス
トライプ状の鉛マスク１４を配置し、熱中性子線１３を
コリメートされた中性子線１５にすることにより形成さ
れる。このとき、鉛の厚さは中性子を十分吸収し、通過
する中性子線がＰ+シリコンインゴット１６の内部で十
分平行になり、かつ、形成されるＮ+型領域１８の幅が
一様になるように選択される。
【００５９】中性子線の透過率は高いので、Ｐ+シリコ
ンインゴット１６全体に幅の一様なＮ+領域１８を形成
することができる。その後中性子線の照射方向（インゴ
ットの成長軸方向）に対して直角にウェハーを切り出せ
ば、ウェハー面に対して直角方向に多数のスーパージャ
ンクションを備えるウェハーを一括して形成することが
できる。
ンインゴット１６全体に幅の一様なＮ+領域１８を形成
することができる。その後中性子線の照射方向（インゴ
ットの成長軸方向）に対して直角にウェハーを切り出せ
ば、ウェハー面に対して直角方向に多数のスーパージャ
ンクションを備えるウェハーを一括して形成することが
できる。
【００６０】なお本発明は上記の実施の形態に限定され
ることはない。例えば第１、第２の実施の形態におい
て、Ｎ+シリコンウェハーにＰ+型不純物としてホウ素を
注入する場合について説明したが、Ｎ+領域を備えるシ
リコンウェハーを用いれば同様にスーパージャンクショ
ン領域を備えるシリコンウェハーを得ることができる。
ることはない。例えば第１、第２の実施の形態におい
て、Ｎ+シリコンウェハーにＰ+型不純物としてホウ素を
注入する場合について説明したが、Ｎ+領域を備えるシ
リコンウェハーを用いれば同様にスーパージャンクショ
ン領域を備えるシリコンウェハーを得ることができる。
【００６１】一般に第１、第２導電型のシリコンウェハ
ーに、それぞれ第２、第１導電型の不純物を注入するこ
とにより、同様なスーパージャンクションを形成できる
ことはいうまでもない。
ーに、それぞれ第２、第１導電型の不純物を注入するこ
とにより、同様なスーパージャンクションを形成できる
ことはいうまでもない。
【００６２】また、第４の実施の形態において、Ｐ+シ
リコンインゴットをＰ+領域を備えたシリコンインゴッ
トとすれば、同様にスーパージャンクション領域を備え
るシリコンインゴットを得ることができる。
リコンインゴットをＰ+領域を備えたシリコンインゴッ
トとすれば、同様にスーパージャンクション領域を備え
るシリコンインゴットを得ることができる。
【００６３】また、中性子線照射の方向はシリコンイン
ゴットの成長軸に対して平行としたが、Ｐ+領域を備え
るシリコンインゴットに対して、任意の方向からコリメ
ートされた中性子線を照射することにより、スーパージ
ャンクションを形成することができる。
ゴットの成長軸に対して平行としたが、Ｐ+領域を備え
るシリコンインゴットに対して、任意の方向からコリメ
ートされた中性子線を照射することにより、スーパージ
ャンクションを形成することができる。
【００６４】第４の実施の形態において、Ｐ+シリコン
に中性子線を照射する場合について説明したが、必ずし
もシリコンに限定されるものではない。ゲルマニウムや
シリコンカーバイト等の４族元素からなる半導体材料に
対して同様の方法を用いることができる。その他本発明
の要旨を逸脱しない範囲で種々変形して実施することが
できる。
に中性子線を照射する場合について説明したが、必ずし
もシリコンに限定されるものではない。ゲルマニウムや
シリコンカーバイト等の４族元素からなる半導体材料に
対して同様の方法を用いることができる。その他本発明
の要旨を逸脱しない範囲で種々変形して実施することが
できる。
【００６５】
【発明の効果】上述したように本発明のスーパージャン
クションの形成方法によれば、従来用いてきた選択結晶
成長やトレンチエッチング等の複雑で製造が困難な工程
を用いることなく、イオン注入や中性子線照射等の生産
性の高い方法のみを用いて、深さ方向に一様で任意の断
面形状を有するスーパージャンクションを形成すること
ができる。具体的には、イオン注入及び中性子線照射に
ついて、それぞれ次のような効果がある。
クションの形成方法によれば、従来用いてきた選択結晶
成長やトレンチエッチング等の複雑で製造が困難な工程
を用いることなく、イオン注入や中性子線照射等の生産
性の高い方法のみを用いて、深さ方向に一様で任意の断
面形状を有するスーパージャンクションを形成すること
ができる。具体的には、イオン注入及び中性子線照射に
ついて、それぞれ次のような効果がある。
【００６６】（１）電気的又は磁気的走査によりイオン
の選択的照射を行うことができるので、加速エネルギー
の変化に合わせて照射パターンの幅を連続的に制御する
ことが可能となり、イオンの縦方向分布の一様性が改善
される。
の選択的照射を行うことができるので、加速エネルギー
の変化に合わせて照射パターンの幅を連続的に制御する
ことが可能となり、イオンの縦方向分布の一様性が改善
される。
【００６７】（２）一定の開口幅を有するストライプ状
のレジスト遮蔽マスクを第１導電型のシリコンウェハー
に形成し、加速エネルギーのみを変化することにより第
２導電型の領域を形成すれば、イオンの縦方向分布の一
様性はやや劣るが、イオン線を走査することなく一般的
なイオン注入装置とＰＥＰ工程のみを用いてスーパージ
ャンクションを形成することができる。
のレジスト遮蔽マスクを第１導電型のシリコンウェハー
に形成し、加速エネルギーのみを変化することにより第
２導電型の領域を形成すれば、イオンの縦方向分布の一
様性はやや劣るが、イオン線を走査することなく一般的
なイオン注入装置とＰＥＰ工程のみを用いてスーパージ
ャンクションを形成することができる。
【００６８】（３）一定の開口幅を有するストライプ状
のレジスト遮蔽マスクと、これを反転したレジスト遮蔽
マスクとを用いて、真性シリコンウェハーにイオンを照
射することにより第１、第２導電型の領域を形成すれ
ば、散乱によるイオンの横広がりが互いに補償し合うた
め、深さ方向に一様なスーパージャンクションを形成す
ることができる。
のレジスト遮蔽マスクと、これを反転したレジスト遮蔽
マスクとを用いて、真性シリコンウェハーにイオンを照
射することにより第１、第２導電型の領域を形成すれ
ば、散乱によるイオンの横広がりが互いに補償し合うた
め、深さ方向に一様なスーパージャンクションを形成す
ることができる。
【００６９】（４）Ｐ+ シリコンインゴットにコリメー
トされた熱中性子線を照射すれば、中性子線の透過率が
高く横広がりが少ないため、照射領域を高精度にＮ+ 領
域に変化することにより、深さ方向に一様なスーパージ
ャンクションを備えるシリコンインゴットを得ることが
できる。中性子線照射の方向をシリコンインゴットの成
長軸方向と平行にし、通常のシリコンウェハーと同様に
成長軸に対して直角に多数のウェハーを切り出せば、全
面に高精度なスーパージャンクションを備えたシリコン
ウェハーを一括して製造することが可能になる。
トされた熱中性子線を照射すれば、中性子線の透過率が
高く横広がりが少ないため、照射領域を高精度にＮ+ 領
域に変化することにより、深さ方向に一様なスーパージ
ャンクションを備えるシリコンインゴットを得ることが
できる。中性子線照射の方向をシリコンインゴットの成
長軸方向と平行にし、通常のシリコンウェハーと同様に
成長軸に対して直角に多数のウェハーを切り出せば、全
面に高精度なスーパージャンクションを備えたシリコン
ウェハーを一括して製造することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る低エネルギー
イオン照射のホウ素分布を示す図。
イオン照射のホウ素分布を示す図。
【図２】本発明の第１の実施の形態に係る高エネルギー
イオン照射のホウ素分布を示す図。
イオン照射のホウ素分布を示す図。
【図３】本発明の第１の実施の形態に係るイオン照射を
用いたスーパージャンクションの製造方法を示す図。
用いたスーパージャンクションの製造方法を示す図。
【図４】本発明の第２の実施の形態に係る遮蔽マスクを
用いたスーパージャンクションの製造方法を示す図。
用いたスーパージャンクションの製造方法を示す図。
【図５】本発明の第３の実施の形態に係る反転遮蔽マス
クを用いたスーパージャンクションの製造方法を示す
図。
クを用いたスーパージャンクションの製造方法を示す
図。
【図６】本発明の第４の実施の形態に係る中性子線照射
を用いたスーパージャンクションの製造方法を示す図。
を用いたスーパージャンクションの製造方法を示す図。
【図７】従来のスーパージャンクションの製造方法の一
例を示す図。
例を示す図。
１…Ｎ+ シリコンウェハー １ａ…シリコンウェハー ２…ホウ素イオンビーム ２ａ…燐イオンビーム ３…Ｐ+ ホウ素停止領域 ３ａ…Ｐ+ ホウ素注入領域 ３ａ′…補償後のＰ+ 領域 ３ｂ…Ｎ+ 燐注入領域 ３ｂ′…補償後のＮ+ 領域 ３ｃ…補償領域 ４…フォトレジスト ４ａ…反転フォトレジスト ５…Ｎ+ ドレイン領域 ６…Ｎ+ ソース領域 ７…ゲート電極 １０…原子炉 １１…高速中性子線 １２…減速材 １３…熱中性子線 １４…鉛マスク １５…コリメートされた中性子線 １６…Ｐ+ シリコンインゴット １７…Ｐ+ 領域 １８…Ｎ+ 領域 １０１…Ｎ+ ドレイン領域 １０２…Ｎ型シリコンウェハー １０３…トレンチ １０４…Ｐ+ イオン注入 １０５…Ｎ+ シリコン選択結晶生長 １０６…切断面 １０７…Ｐ+ 領域 １０８…Ｎ+ ソース領域 １０９…ゲート電極
Claims (7)
- 【請求項１】 半導体に不純物イオンを選択的に照射す
ることにより、少なくとも第１導電型の領域及び第２導
電型の領域のいずれかを前記半導体中に形成する半導体
装置の製造方法において、 前記第１、第２導電型の領域の不純物濃度が照射方向に
沿って一定であって、かつ、前記照射方向に直角な面内
における前記第１、第２導電型の領域の断面形状と断面
積とが前記照射方向に沿って一定となるように、前記不
純物イオンの加速エネルギーと前記不純物イオンの照射
領域の面積とを制御することを特徴とする半導体装置の
製造方法。 - 【請求項２】 前記照射領域の面積は、前記不純物イオ
ンの電気的又は磁気的走査により制御され、前記加速エ
ネルギー及び前記照射領域の面積の制御は、前記加速エ
ネルギーの変化に応じて前記照射領域の面積を変化させ
ることを特徴とする請求項１の半導体装置の製造方法。 - 【請求項３】 前記照射領域の面積は、前記不純物イオ
ンを遮蔽するマスクにより制御され、前記加速エネルギ
ー及び前記照射領域の面積の制御は、前記加速エネルギ
ーの変化に応じて前記マスクの開口面積を変化させるこ
とを特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項４】 第１導電型の半導体に不純物イオンを選
択的に照射することにより第２導電型の領域を形成する
半導体装置の製造方法において、 前記不純物イオンの遮蔽マスクを用いて前記不純物イオ
ンの照射領域を定め、前記第２導電型の領域の不純物濃
度が照射方向に沿って一定となるように前記不純物イオ
ンの加速エネルギーを制御することを特徴とする半導体
装置の製造方法。 - 【請求項５】 半導体に不純物イオンを選択的に照射す
ることにより、第１導電型の領域と第２導電型の領域と
を形成する半導体装置の製造方法において、 前記照射方向に直角な面内における前記第１、第２導電
型の領域の断面形状と断面積とが前記照射方向に沿って
一定となるように互いに反転関係にある前記不純物イオ
ンの遮蔽マスクを用いて前記不純物イオンの照射領域を
定め、前記第１、第２導電型の領域の不純物濃度が照射
方向に沿って一定となるように前記不純物イオンの加速
エネルギーを制御することを特徴とする半導体装置の製
造方法。 - 【請求項６】 Ｐ+型導電性領域を備える半導体に中性
子線を選択的に照射することによりＮ+型導電性領域を
形成する半導体装置の製造方法において、 前記照射方向に直角な面内における前記Ｎ+型導電性領
域の断面形状と断面積とが前記照射方向に沿って一定と
なるように前記中性子線の入射方向をコリメートし、前
記Ｎ+型導電性領域の不純物濃度が前記入射方向に沿っ
て一定となるようにすることを特徴とする半導体装置の
製造方法。 - 【請求項７】 前記Ｐ+型導電性領域を備える半導体は
Ｐ+型シリコンインゴットであって、前記中性子線の入
射方向は前記Ｐ+型シリコンインゴットの成長軸方向に
平行であることを特徴とする請求項６記載の半導体装置
の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18168799A JP3851744B2 (ja) | 1999-06-28 | 1999-06-28 | 半導体装置の製造方法 |
| US09/604,100 US6346464B1 (en) | 1999-06-28 | 2000-06-27 | Manufacturing method of semiconductor device |
| US10/817,623 USRE41181E1 (en) | 1999-06-28 | 2004-04-05 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18168799A JP3851744B2 (ja) | 1999-06-28 | 1999-06-28 | 半導体装置の製造方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006086192A Division JP4580886B2 (ja) | 2006-03-27 | 2006-03-27 | 半導体装置の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001015448A true JP2001015448A (ja) | 2001-01-19 |
| JP2001015448A5 JP2001015448A5 (ja) | 2005-02-03 |
| JP3851744B2 JP3851744B2 (ja) | 2006-11-29 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18168799A Expired - Fee Related JP3851744B2 (ja) | 1999-06-28 | 1999-06-28 | 半導体装置の製造方法 |
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|---|---|
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| JP (1) | JP3851744B2 (ja) |
Cited By (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6710403B2 (en) | 2002-07-30 | 2004-03-23 | Fairchild Semiconductor Corporation | Dual trench power MOSFET |
| US6710418B1 (en) | 2002-10-11 | 2004-03-23 | Fairchild Semiconductor Corporation | Schottky rectifier with insulation-filled trenches and method of forming the same |
| US6713813B2 (en) | 2001-01-30 | 2004-03-30 | Fairchild Semiconductor Corporation | Field effect transistor having a lateral depletion structure |
| US6803626B2 (en) | 2002-07-18 | 2004-10-12 | Fairchild Semiconductor Corporation | Vertical charge control semiconductor device |
| US6818513B2 (en) | 2001-01-30 | 2004-11-16 | Fairchild Semiconductor Corporation | Method of forming a field effect transistor having a lateral depletion structure |
| JP2007012858A (ja) * | 2005-06-30 | 2007-01-18 | Toshiba Corp | 半導体素子及びその製造方法 |
| JP2007515080A (ja) * | 2003-12-19 | 2007-06-07 | サード ディメンジョン （スリーディ） セミコンダクタ インコーポレイテッド | 超接合デバイスの製造での平坦化方法 |
| JP2008047602A (ja) * | 2006-08-11 | 2008-02-28 | Denso Corp | 半導体装置の製造方法 |
| US7652326B2 (en) | 2003-05-20 | 2010-01-26 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| US7655981B2 (en) | 2003-11-28 | 2010-02-02 | Fairchild Korea Semiconductor Ltd. | Superjunction semiconductor device |
| US7713822B2 (en) | 2006-03-24 | 2010-05-11 | Fairchild Semiconductor Corporation | Method of forming high density trench FET with integrated Schottky diode |
| US7732876B2 (en) | 2004-08-03 | 2010-06-08 | Fairchild Semiconductor Corporation | Power transistor with trench sinker for contacting the backside |
| US7745289B2 (en) | 2000-08-16 | 2010-06-29 | Fairchild Semiconductor Corporation | Method of forming a FET having ultra-low on-resistance and low gate charge |
| US7772668B2 (en) | 2007-12-26 | 2010-08-10 | Fairchild Semiconductor Corporation | Shielded gate trench FET with multiple channels |
| US7799636B2 (en) | 2003-05-20 | 2010-09-21 | Fairchild Semiconductor Corporation | Power device with trenches having wider upper portion than lower portion |
| US7859047B2 (en) | 2006-06-19 | 2010-12-28 | Fairchild Semiconductor Corporation | Shielded gate trench FET with the shield and gate electrodes connected together in non-active region |
| US7936008B2 (en) | 2003-12-30 | 2011-05-03 | Fairchild Semiconductor Corporation | Structure and method for forming accumulation-mode field effect transistor with improved current capability |
| JP2011119425A (ja) * | 2009-12-03 | 2011-06-16 | Renesas Electronics Corp | 半導体装置 |
| JP2011192823A (ja) * | 2010-03-15 | 2011-09-29 | Fuji Electric Co Ltd | 超接合半導体装置の製造方法 |
| US8084327B2 (en) | 2005-04-06 | 2011-12-27 | Fairchild Semiconductor Corporation | Method for forming trench gate field effect transistor with recessed mesas using spacers |
| US8198677B2 (en) | 2002-10-03 | 2012-06-12 | Fairchild Semiconductor Corporation | Trench-gate LDMOS structures |
| US8319290B2 (en) | 2010-06-18 | 2012-11-27 | Fairchild Semiconductor Corporation | Trench MOS barrier schottky rectifier with a planar surface using CMP techniques |
| US8673700B2 (en) | 2011-04-27 | 2014-03-18 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8772868B2 (en) | 2011-04-27 | 2014-07-08 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8786010B2 (en) | 2011-04-27 | 2014-07-22 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8836028B2 (en) | 2011-04-27 | 2014-09-16 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8928077B2 (en) | 2007-09-21 | 2015-01-06 | Fairchild Semiconductor Corporation | Superjunction structures for power devices |
| US9431481B2 (en) | 2008-09-19 | 2016-08-30 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| JP2016192541A (ja) * | 2015-02-06 | 2016-11-10 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | ＳｉＣベースの超接合半導体装置 |
| JP2017228773A (ja) * | 2016-06-08 | 2017-12-28 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | パワー半導体素子における超接合構造 |
| JP2022503898A (ja) * | 2018-09-28 | 2022-01-12 | ゼネラル・エレクトリック・カンパニイ | スーパージャンクション半導体デバイスの製作 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6461918B1 (en) * | 1999-12-20 | 2002-10-08 | Fairchild Semiconductor Corporation | Power MOS device with improved gate charge performance |
| US6696726B1 (en) * | 2000-08-16 | 2004-02-24 | Fairchild Semiconductor Corporation | Vertical MOSFET with ultra-low resistance and low gate charge |
| US7345342B2 (en) * | 2001-01-30 | 2008-03-18 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| US7132712B2 (en) * | 2002-11-05 | 2006-11-07 | Fairchild Semiconductor Corporation | Trench structure having one or more diodes embedded therein adjacent a PN junction |
| FI120310B (fi) * | 2001-02-13 | 2009-09-15 | Valtion Teknillinen | Parannettu menetelmä erittyvien proteiinien tuottamiseksi sienissä |
| US7061066B2 (en) * | 2001-10-17 | 2006-06-13 | Fairchild Semiconductor Corporation | Schottky diode using charge balance structure |
| KR100859701B1 (ko) * | 2002-02-23 | 2008-09-23 | 페어차일드코리아반도체 주식회사 | 고전압 수평형 디모스 트랜지스터 및 그 제조 방법 |
| US7033891B2 (en) * | 2002-10-03 | 2006-04-25 | Fairchild Semiconductor Corporation | Trench gate laterally diffused MOSFET devices and methods for making such devices |
| US20050199918A1 (en) * | 2004-03-15 | 2005-09-15 | Daniel Calafut | Optimized trench power MOSFET with integrated schottky diode |
| US20050242411A1 (en) * | 2004-04-29 | 2005-11-03 | Hsuan Tso | [superjunction schottky device and fabrication thereof] |
| KR100582374B1 (ko) * | 2004-09-08 | 2006-05-22 | 매그나칩 반도체 유한회사 | 고전압 트랜지스터 및 그 제조 방법 |
| US7265415B2 (en) * | 2004-10-08 | 2007-09-04 | Fairchild Semiconductor Corporation | MOS-gated transistor with reduced miller capacitance |
| US7385248B2 (en) * | 2005-08-09 | 2008-06-10 | Fairchild Semiconductor Corporation | Shielded gate field effect transistor with improved inter-poly dielectric |
| JP4182986B2 (ja) * | 2006-04-19 | 2008-11-19 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
| JP5217257B2 (ja) * | 2007-06-06 | 2013-06-19 | 株式会社デンソー | 半導体装置およびその製造方法 |
| US8487371B2 (en) | 2011-03-29 | 2013-07-16 | Fairchild Semiconductor Corporation | Vertical MOSFET transistor having source/drain contacts disposed on the same side and method for manufacturing the same |
| US20120329233A1 (en) * | 2011-06-27 | 2012-12-27 | Ruei-Hao Huang | Wafer treatment method and fabricating method of mos transistor |
| US8710620B2 (en) * | 2012-07-18 | 2014-04-29 | Infineon Technologies Ag | Method of manufacturing semiconductor devices using ion implantation |
| US8884409B2 (en) | 2012-07-26 | 2014-11-11 | Advanced Micro Devices, Inc. | Wafer backside doping for thermal neutron shielding |
| CN103681262B (zh) * | 2012-09-17 | 2017-07-11 | 中国科学院微电子研究所 | 一种高度电荷平衡超结器件的制作方法 |
| CN110491779B (zh) * | 2019-08-22 | 2022-05-20 | 吉林华微电子股份有限公司 | Vld终端的制造方法及vld终端 |
| CN111326567A (zh) * | 2020-03-06 | 2020-06-23 | 上海瞻芯电子科技有限公司 | 超级结的制造方法及其超级结肖特基二极管 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4033788A (en) * | 1973-12-10 | 1977-07-05 | Hughes Aircraft Company | Ion implanted gallium arsenide semiconductor devices fabricated in semi-insulating gallium arsenide substrates |
| US4472871A (en) * | 1978-09-21 | 1984-09-25 | Mostek Corporation | Method of making a plurality of MOSFETs having different threshold voltages |
| JPS5669823A (en) | 1979-11-09 | 1981-06-11 | Nippon Telegr & Teleph Corp <Ntt> | Impurity-adding method for semiconductor |
| US4411708A (en) * | 1980-08-25 | 1983-10-25 | Trw Inc. | Method of making precision doped polysilicon vertical ballast resistors by multiple implantations |
| US5141882A (en) * | 1989-04-05 | 1992-08-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor field effect device having channel stop and channel region formed in a well and manufacturing method therefor |
| DE4309764C2 (de) | 1993-03-25 | 1997-01-30 | Siemens Ag | Leistungs-MOSFET |
| GB2316224B (en) * | 1996-06-14 | 2000-10-04 | Applied Materials Inc | Ion implantation method |
| TW330318B (en) * | 1997-01-28 | 1998-04-21 | Ind Tech Res Inst | The BJT device and its producing method |
| JP3938964B2 (ja) * | 1997-02-10 | 2007-06-27 | 三菱電機株式会社 | 高耐圧半導体装置およびその製造方法 |
| US6027953A (en) * | 1998-02-25 | 2000-02-22 | Industrial Technology Research Institute | Lateral PN arrayed digital X-ray image sensor |
| JP2000156978A (ja) * | 1998-11-17 | 2000-06-06 | Fuji Electric Co Ltd | ソフトスイッチング回路 |
| JP4447065B2 (ja) | 1999-01-11 | 2010-04-07 | 富士電機システムズ株式会社 | 超接合半導体素子の製造方法 |
-
1999
- 1999-06-28 JP JP18168799A patent/JP3851744B2/ja not_active Expired - Fee Related
-
2000
- 2000-06-27 US US09/604,100 patent/US6346464B1/en not_active Ceased
-
2004
- 2004-04-05 US US10/817,623 patent/USRE41181E1/en not_active Expired - Lifetime
Cited By (58)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7745289B2 (en) | 2000-08-16 | 2010-06-29 | Fairchild Semiconductor Corporation | Method of forming a FET having ultra-low on-resistance and low gate charge |
| US8710584B2 (en) | 2000-08-16 | 2014-04-29 | Fairchild Semiconductor Corporation | FET device having ultra-low on-resistance and low gate charge |
| US8101484B2 (en) | 2000-08-16 | 2012-01-24 | Fairchild Semiconductor Corporation | Method of forming a FET having ultra-low on-resistance and low gate charge |
| US6713813B2 (en) | 2001-01-30 | 2004-03-30 | Fairchild Semiconductor Corporation | Field effect transistor having a lateral depletion structure |
| US6818513B2 (en) | 2001-01-30 | 2004-11-16 | Fairchild Semiconductor Corporation | Method of forming a field effect transistor having a lateral depletion structure |
| US9368587B2 (en) | 2001-01-30 | 2016-06-14 | Fairchild Semiconductor Corporation | Accumulation-mode field effect transistor with improved current capability |
| US8829641B2 (en) | 2001-01-30 | 2014-09-09 | Fairchild Semiconductor Corporation | Method of forming a dual-trench field effect transistor |
| US6803626B2 (en) | 2002-07-18 | 2004-10-12 | Fairchild Semiconductor Corporation | Vertical charge control semiconductor device |
| US7977744B2 (en) | 2002-07-18 | 2011-07-12 | Fairchild Semiconductor Corporation | Field effect transistor with trench filled with insulating material and strips of semi-insulating material along trench sidewalls |
| US6710403B2 (en) | 2002-07-30 | 2004-03-23 | Fairchild Semiconductor Corporation | Dual trench power MOSFET |
| US8198677B2 (en) | 2002-10-03 | 2012-06-12 | Fairchild Semiconductor Corporation | Trench-gate LDMOS structures |
| US6710418B1 (en) | 2002-10-11 | 2004-03-23 | Fairchild Semiconductor Corporation | Schottky rectifier with insulation-filled trenches and method of forming the same |
| US8129245B2 (en) | 2003-05-20 | 2012-03-06 | Fairchild Semiconductor Corporation | Methods of manufacturing power semiconductor devices with shield and gate contacts |
| US7652326B2 (en) | 2003-05-20 | 2010-01-26 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| US7799636B2 (en) | 2003-05-20 | 2010-09-21 | Fairchild Semiconductor Corporation | Power device with trenches having wider upper portion than lower portion |
| US7855415B2 (en) | 2003-05-20 | 2010-12-21 | Fairchild Semiconductor Corporation | Power semiconductor devices having termination structures and methods of manufacture |
| US8786045B2 (en) | 2003-05-20 | 2014-07-22 | Fairchild Semiconductor Corporation | Power semiconductor devices having termination structures |
| US8350317B2 (en) | 2003-05-20 | 2013-01-08 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| US8889511B2 (en) | 2003-05-20 | 2014-11-18 | Fairchild Semiconductor Corporation | Methods of manufacturing power semiconductor devices with trenched shielded split gate transistor |
| US8716783B2 (en) | 2003-05-20 | 2014-05-06 | Fairchild Semiconductor Corporation | Power device with self-aligned source regions |
| US7982265B2 (en) | 2003-05-20 | 2011-07-19 | Fairchild Semiconductor Corporation | Trenched shield gate power semiconductor devices and methods of manufacture |
| US8013391B2 (en) | 2003-05-20 | 2011-09-06 | Fairchild Semiconductor Corporation | Power semiconductor devices with trenched shielded split gate transistor and methods of manufacture |
| US8013387B2 (en) | 2003-05-20 | 2011-09-06 | Fairchild Semiconductor Corporation | Power semiconductor devices with shield and gate contacts and methods of manufacture |
| US8143123B2 (en) | 2003-05-20 | 2012-03-27 | Fairchild Semiconductor Corporation | Methods of forming inter-poly dielectric (IPD) layers in power semiconductor devices |
| US8936985B2 (en) | 2003-05-20 | 2015-01-20 | Fairchild Semiconductor Corporation | Methods related to power semiconductor devices with thick bottom oxide layers |
| US8034682B2 (en) | 2003-05-20 | 2011-10-11 | Fairchild Semiconductor Corporation | Power device with trenches having wider upper portion than lower portion |
| US7655981B2 (en) | 2003-11-28 | 2010-02-02 | Fairchild Korea Semiconductor Ltd. | Superjunction semiconductor device |
| JP2007515080A (ja) * | 2003-12-19 | 2007-06-07 | サード ディメンジョン （スリーディ） セミコンダクタ インコーポレイテッド | 超接合デバイスの製造での平坦化方法 |
| US7936008B2 (en) | 2003-12-30 | 2011-05-03 | Fairchild Semiconductor Corporation | Structure and method for forming accumulation-mode field effect transistor with improved current capability |
| US8518777B2 (en) | 2003-12-30 | 2013-08-27 | Fairchild Semiconductor Corporation | Method for forming accumulation-mode field effect transistor with improved current capability |
| US8026558B2 (en) | 2004-08-03 | 2011-09-27 | Fairchild Semiconductor Corporation | Semiconductor power device having a top-side drain using a sinker trench |
| US7732876B2 (en) | 2004-08-03 | 2010-06-08 | Fairchild Semiconductor Corporation | Power transistor with trench sinker for contacting the backside |
| US8148233B2 (en) | 2004-08-03 | 2012-04-03 | Fairchild Semiconductor Corporation | Semiconductor power device having a top-side drain using a sinker trench |
| US8084327B2 (en) | 2005-04-06 | 2011-12-27 | Fairchild Semiconductor Corporation | Method for forming trench gate field effect transistor with recessed mesas using spacers |
| US8680611B2 (en) | 2005-04-06 | 2014-03-25 | Fairchild Semiconductor Corporation | Field effect transistor and schottky diode structures |
| JP2007012858A (ja) * | 2005-06-30 | 2007-01-18 | Toshiba Corp | 半導体素子及びその製造方法 |
| US7713822B2 (en) | 2006-03-24 | 2010-05-11 | Fairchild Semiconductor Corporation | Method of forming high density trench FET with integrated Schottky diode |
| US7859047B2 (en) | 2006-06-19 | 2010-12-28 | Fairchild Semiconductor Corporation | Shielded gate trench FET with the shield and gate electrodes connected together in non-active region |
| JP2008047602A (ja) * | 2006-08-11 | 2008-02-28 | Denso Corp | 半導体装置の製造方法 |
| US8928077B2 (en) | 2007-09-21 | 2015-01-06 | Fairchild Semiconductor Corporation | Superjunction structures for power devices |
| US9595596B2 (en) | 2007-09-21 | 2017-03-14 | Fairchild Semiconductor Corporation | Superjunction structures for power devices |
| US9224853B2 (en) | 2007-12-26 | 2015-12-29 | Fairchild Semiconductor Corporation | Shielded gate trench FET with multiple channels |
| US7772668B2 (en) | 2007-12-26 | 2010-08-10 | Fairchild Semiconductor Corporation | Shielded gate trench FET with multiple channels |
| US9431481B2 (en) | 2008-09-19 | 2016-08-30 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| JP2011119425A (ja) * | 2009-12-03 | 2011-06-16 | Renesas Electronics Corp | 半導体装置 |
| JP2011192823A (ja) * | 2010-03-15 | 2011-09-29 | Fuji Electric Co Ltd | 超接合半導体装置の製造方法 |
| US8319290B2 (en) | 2010-06-18 | 2012-11-27 | Fairchild Semiconductor Corporation | Trench MOS barrier schottky rectifier with a planar surface using CMP techniques |
| US8432000B2 (en) | 2010-06-18 | 2013-04-30 | Fairchild Semiconductor Corporation | Trench MOS barrier schottky rectifier with a planar surface using CMP techniques |
| US8836028B2 (en) | 2011-04-27 | 2014-09-16 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8786010B2 (en) | 2011-04-27 | 2014-07-22 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8772868B2 (en) | 2011-04-27 | 2014-07-08 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8673700B2 (en) | 2011-04-27 | 2014-03-18 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| JP2016192541A (ja) * | 2015-02-06 | 2016-11-10 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | ＳｉＣベースの超接合半導体装置 |
| US10541301B2 (en) | 2015-02-06 | 2020-01-21 | Infineon Technologies Ag | SiC-based superjunction semiconductor device |
| JP2020038975A (ja) * | 2015-02-06 | 2020-03-12 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | ＳｉＣベースの超接合半導体装置 |
| JP2017228773A (ja) * | 2016-06-08 | 2017-12-28 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | パワー半導体素子における超接合構造 |
| JP2022503898A (ja) * | 2018-09-28 | 2022-01-12 | ゼネラル・エレクトリック・カンパニイ | スーパージャンクション半導体デバイスの製作 |
| JP7212772B2 (ja) | 2018-09-28 | 2023-01-25 | ゼネラル・エレクトリック・カンパニイ | スーパージャンクション半導体デバイスの製作 |
Also Published As
| Publication number | Publication date |
|---|---|
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