JP7212772B2 - スーパージャンクション半導体デバイスの製作 - Google Patents

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Description

関連出願に対する相互引用
[0001] 本願は、“SUPER-JUNCTION SEMICONDUCTOR DEVICE FABRICATION”（スーパージャンクション半導体デバイスの製作）と題し、２０１８年７月２８日に出願された米国仮特許出願第６２／７３８，９６１号の優先権を主張する。この特許出願をここで引用したことにより、その内容全体が本願にも含まれるものとする。
従来技術
[0002] 本明細書において開示する主題は、半導体デバイスに関し、更に特定すれば、スーパージャンクション（ＳＪ：SUPER-JUNCTION）半導体デバイスに関する。
[0003] 半導体パワー・デバイスに対して、スーパージャンクション構造は様々な利点を提供する。例えば、同じ導電損失については、スーパージャンクション・デバイスは、従前からのユニポーラ・デバイス設計と比較すると、それよりも高い阻止電圧を明確に示す。しかしながら、スーパージャンクション・デバイスの最大ブレークダウン電圧および／または阻止電圧というような性能は、このデバイスの隣接する逆ドープ領域間における荷電平衡（例えば、ドーピングの均一性）によって左右される。したがって、このようなスーパージャンクション・デバイスの最大ブレークダウン電圧および／または阻止電圧を高めるためには、ドーピング制御性を改良したスーパージャンクション・デバイスの製作プロセスを開発することが望ましいであろう。
[0004] 一実施形態では、ＳＪデバイスのスーパージャンクション（ＳＪ）層を製造する方法は、下地層上に、第１導電型を有する第１エピタキシャル（エピ）層を形成するステップを含む。下地層は、広バンドギャップ材料で形成される。更に、この方法は、第１エピ層の第１部分および第２部分上に第１材料を配置し、次いで第１材料をパターニングして第１エピ層の第２部分を選択的に露出させることによって、第１マスクを形成するステップを含む。また、この方法は、第１導電型を有する第１組のＳＪピラーを、第１エピ層の露出した第２部分に選択的に打ち込むステップも含む(involve)。更に、この方法は、第１エピ層の第１部分上に第２材料を配置することによって、第２マスクを形成するステップも含む。第２マスクは、第１マスクに対して自己整合され、第２材料は第１材料とは異なる。加えて、この方法は、第１マスクを除去して、第１エピ層の第２部分を露出させずに、第１エピ層の第１部分を露出させるステップを含む。更に、この方法は、第２導電型を有する第２組のＳＪピラーを、第１エピ層の露出した第１部分に選択的に打ち込み、第２マスクを除去してＳＪ層を生成する(yield)ステップを含む。
[0005] 他の実施形態では、スーパージャンクション（ＳＪ）半導体デバイス中間品(intermediate)は、第１導電型を有するエピタキシャル（エピ）層を含む。エピ層は、広バンドギャップ材料で作られ、エピ層の第１部分は、第２導電型を有する複数の打ち込みスーパージャンクション（ＳＪ）ピラーを含む。ＳＪ半導体デバイス中間品は、更に、エピ層の第１部分の上方に直接配置された第１高エネルギ打ち込みマスクを含む。第１高エネルギ打ち込みマスクは、第１材料で作られる。更に、ＳＪ半導体デバイス中間品は、第１高エネルギ打ち込みマスクに対して自己整合されて、エピ層の第２部分の上方に直接配置された第２高エネルギ打ち込みマスクを含む。第２高エネルギ打ち込みマスクは、第１材料とは異なる第２材料で作られてもよく、エピ層の第２部分は、第１高エネルギ打ち込みマスクによって覆われない。
[0006] 他の実施形態では、方法は、第１導電型を有するエピタキシャル（エピ）層を、下地層上に形成するステップを含む(involve)。下地層は、広バンドギャップ材料で形成される。この方法は、更に、第１材料で作られエピ層の第１部分上に配置される第１マスクを形成するステップを含む。エピ層の第２部分は、第１マスクによって露出される。更に、この方法は、第２導電型を有する第１組のスーパージャンクション（ＳＪ）ピラーを、エピ層の露出した第２部分に選択的に打ち込むステップを含む。加えて、この方法は、エピ層の第２部分上に配置される第２マスクを形成するステップを含む。第２マスクは、第１マスクに対して自己整合され、第２材料は第１材料と異なってもよい。また、この方法は、第１マスクを除去し、エピ層の第２部分を露出させることなく、エピ層の第１部分を露出させるステップも含む。更に、この方法は、第１導電型を有する第２組のＳＪピラーを、エピ層の露出した第１部分に選択的に打ち込むステップを含む。また、この方法は、第２マスクを除去してスーパージャンクション（ＳＪ）層を生成するステップと、第１導電型を有するデバイス層をＳＪ層の上方に形成し、スーパージャンクション（ＳＪ）半導体デバイスを生成するステップも含む。
[0007] 本発明のこれらおよびその他の特徴、態様、ならびに利点は、以下の詳細な説明を添付図面を参照しながら読解すれば、一層深く理解されて来るであろう。添付図面において、同様の記号は図面全体を通じて同様の部分を表す。
実施形態によるＳＪ半導体デバイスのスーパージャンクション（ＳＪ）領域の断面図である。 実施形態にしたがって、ＳＪ半導体デバイスを製造するプロセスのフロー・チャートである。 実施形態による基板層の断面図である。 図１のＳＪ半導体デバイスの製作中において、実施形態にしたがって、図３の基板層上に形成された第１エピタキシャル（エピ）層を有する、中間構造の断面図である。 実施形態にしたがって、エピ層上に形成された第１マスクと、第１導電型を有し、エピ層に選択的に打ち込まれた第１組のスーパージャンクション（ＳＪ）ピラーを有する、図４の中間構造の断面図である。 実施形態にしたがって、エピ層上に形成され第１マスクに対して自己整合された第２マスクを有する、図５の中間構造の断面図である。 実施形態にしたがって、第１マスクを除去した後における、第２マスクをなおも含む、図６の中間構造の断面図である。 実施形態にしたがって、第２導電型を有する第２組のＳＪピラーが選択的にエピ層に打ち込まれた、図７の中間構造の断面図である。 実施形態にしたがって、第２マスクを除去して第１スーパージャンクション（ＳＪ）層を露出させた、図８の中間構造の断面図である。 実施形態にしたがって、第１ＳＪ層上に形成されたエピ層を有する、図９の中間構造の断面図である。 実施形態にしたがって、第１ＳＪ層上に形成されこれと整合された第２ＳＪ層を有する、図１０の中間構造の断面図である。
[0019] 以下に、１つ以上の具体的な実施形態について説明する。これらの実施形態について簡潔な説明を行うために、この明細書には実際の実施態様の特徴全ては記載されていない。尚、あらゆる工学または設計プロジェクトにおけると同様、このような実際の実施態様のいずれの開発においても、開発者の具体的な目標を達成するためには、実施態様に特定的な多数の判断を行わなければならず、実施態様毎に異なるシステム関連の制約または業務関連の制約を順守しなければならないことは、認められてしかるべきである。更に、このような開発努力は、複雑で時間がかかることもあるが、他方において、本開示の恩恵を受ける当業者にとっては、設計、製作、および製造といった日常業務であることも認められてしかるべきである。
[0020] 別段定められていなければ、本明細書において使用する技術的用語および科学的用語は、本開示が属する技術分野における当業者によって普通に理解されるのと同じ意味を有するものとする。「第１」、「第２」等の用語は、本明細書において使用する場合、順序、量、または重要性を示すのでは全くなく、エレメント間で区別するために使用される。また、本会時の種々の実施形態のエレメントを導入するとき、冠詞「ａ」、「ａｎ」、および「ｔｈｅ」は、そのエレメントが１つ以上あるという意味を表すことを意図している。「備える」(comprising)、「含む」(including)、および「有する」(having)という用語は、包含的であり、列挙されるエレメント以外にも追加のエレメントがあってもよいという意味を表すことを意図している。加えて、本開示の「一実施形態」(one embodiment)または「実施形態」(an embodiment)に言及するときは、明記される特徴を同様に組み込んだ追加の実施形態の存在を除外するというように解釈されることを意図するのではないことは、理解されてしかるべきである。範囲が開示される場合、同じコンポーネントまたは特性を対象とする全ての範囲の終点は、包含的であり、独立して組み合わせ可能である。ある量と関連付けて使用される「約」(approximately)という修飾語は、明記された値を含み、文脈によって決定される意味を有するものとする（例えば、特定量の測定に伴うプロセスのばらつきまたは誤差の程度を含む）。「実質的に」(substantially)という修飾語は、記述用語と組み合わせて使用するとき、その記述用語が、大抵の場合、主に、または優勢に適用される(apply)（例えば、時間の９０％よりも多く、９５％よりも多く、または９９％よりも多く適用される）ことを伝えることを意図しており、当業者には理解されるプロセスのばらつきまたは技術的限界に起因して生ずる場合もある、限定的な例外を考慮に入れるために使用することができる。
[0021] 本明細書において使用する場合、「層」(layer)という用語は、下地表面の少なくとも一部の上に、連続的にまたは不連続的に配置された材料を指す。更に、「層」という用語は、必ずしも、均一な厚さで配置された材料を意味するとは限らず、配置される材料は均一な厚さまたは可変厚さを有してもよい。更に、「層」という用語は、本明細書において使用する場合、文脈上そうでないとする明確な指示がない限り、１つの層または複数の層を指す。更に、本明細書において使用する場合、「上に配置される」(disposed on)という表現は、特に具体的に指示されていないならば、互いに直接接触して配置された層、または間に介在層を有することによって間接的に配置された層を指す。したがって、「上に直接配置された」(disposed directly on)という表現は、本明細書において使用する場合、２つの層が互いに直接接触しており、それらの間に介在層がないことを意味する。「隣接する」(adjacent)という用語は、本明細書において使用する場合、２つの層が連続的に配置され、互いに直接接触することを意味する。
[0022] 本開示において、層／領域が他の層または基板「上」(on)にあるというように記載されているとき、これらの層／領域は、互いに直接接触する、またはこれらの層および領域間に１つ（以上の）層または構造を有することができると理解するものとする。更に、「上に」(on)という用語は、層／領域の互いに対する相対的な位置を記述し、必ずしも「直接上に」(on top of)を意味する訳ではない。何故なら、上または下の相対的な位置は、見る人に対するデバイスの向きによって異なるからである。更に、「上面」(top)、「底面」(bottom)、「上方に」(above)、「の下に」(below)、「上側」(upper)、およびこれらの用語の変形の使用は、便宜的に行われ、特に明記されていなければ、決してコンポーネントの特定の向きを要求するのではない。このことを念頭に入れて、本明細書において使用する場合、「直接上方」(directly above)および「直接下方」(directly below)という表現は、間に介在する層がなく、互いに直接接触する層／領域の相対的な位置を記述する。更に、本明細書において使用する場合、「下側」(lower)、「中間「(middle)、または「底面」(bottom)という用語は、基板層に相対的に近い側の(nearer)構造（例えば、エピタキシャル層）を指し、一方「上面」(top)または「上側」(upper)という用語は、基板層から相対的に離れた特定の構造（例えば、エピタキシャル層）を指す。
[0023] 本実施形態は、垂直半導体スーパージャンクション（ＳＪ）デバイスの設計およびその製造方法を対象とする。開示する設計および方法は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ：metal-oxide-semiconductor field-effect transistor）、接合型電界効果トランジスタ（ＪＦＥＴ：junction field effect transistor）、バイポーラ接合トランジスタ（ＢＪＴ：bipolar junction transistor）、ダイオード、ならびに中電圧（例えば、２キロボルト（ｋＶ）～１０ｋＶ）および高電圧（例えば、１０ｋＶ以上、または１０ｋＶ～２０ｋＶ）の電力変換用途に有用であるとしてよい他のＳＪデバイスというような、ＳＪデバイスの製造において有用である。更に、開示する設計および方法は、シリコン（Ｓｉ）デバイス、広バンドギャップ・デバイス（例えば、炭化硅素（ＳｉＣ）デバイス、窒化ガリウム・デバイス、ダイアモンド・デバイス、窒化アルミニウム・デバイス、窒化硼素デバイス等）というような異なる半導体からのＳＪデバイスの製造、および他の半導体材料を使用して製造されるＳＪデバイスの製造、またはその組み合わせにおいても有用である。
[0024] 以下で論ずるが、開示するＳＪデバイスは、多層(multi-layered)ドリフト領域（例えば、反復エピタキシャル成長およびドーパント注入ステップを使用して実施される）を含む。本明細書において使用する場合、「多層」(multi-layered)、および特定数の層（例えば、「二層」(two-layered)、「三層」(three-layered)、「四層」(four-layered)に言及するときは、ＳＪデバイスのエピタキシャル（エピ）層の数を指す。開示するデバイス設計では、エピ層の内１つ以上がスーパージャンクション（ＳＪ）層である。各ＳＪ層は、第１組のスーパージャンクション（ＳＪ）ピラーと、第２組のＳＪピラーとを含み、これらは各々、ＳＪデバイスのアクティブ・エリアにおける電界を再整形する、別々の(discrete)打ち込み領域である。更に、第１組のＳＪピラーは、第２組のＳＪピラーと比較して、逆の導電型のドーピングを有する。開示するＳＪデバイスの実施形態について、以下で論ずるように、これらのＳＪの設計により、低導電損失および高阻止電圧を可能としつつ、比較的簡単な製作プロセスを維持する。
[0025] 尚、高阻止電圧を可能にするためには、ＳＪデバイスのアクティブ・エリアにおいて荷電平衡効果を得るように各ＳＪ層を製作しなければならないことが、現在認識されている。更に具体的には、ＳＪ層には、第２導電型（例えば、ｐ－型）の均一にドープされた第２組のＳＪピラーに隣接し、これらの間に交互に配置された、第１導電型（例えば、ｎ－型）の均一にドープされた第１組のＳＪピラーを打ち込むことができる。しかしながら、第１および第２組のＳＪピラー間の不整合（例えば、重複および／または空隙）が、第１および第２組のＳＪピラーの均一性を乱し、電界の均一性を崩壊し、ＳＪデバイスの最大阻止電圧を低下させる可能性がある。したがって、開示するＳＪデバイスの製作中、ＳＪ層内において隣接し逆ドープされたピラー間の不整合を減らすために、本明細書では、１組のマスクおよび自己整合方法を開示する。更に具体的には、第１マスクによって露出されたエピ層の第２部分に第１組のＳＪピラーを選択的に打ち込むことができるように、第１マスクがＳＪデバイスのエピ層の第１部分を覆い防御する。次いで、第１マスクに対して自己整合される第２マスクを、打ち込まれた第１組のＳＪピラー上に形成し、第２マスクはエピ層の第２部分を覆い防御する。本明細書において使用する場合、「自己整合」(self-aligned)という用語は、第１マスクが第２マスクの配置および／または形成を誘導し、ＳＪデバイスの構造間に正確な整合が行われるように作用する技法を指す。したがって、リソグラフによってパターニングするのではなく、第２マスクの位置は、第１マスクによって完全に定めることができる。第１マスクを選択的に除去した後、第２マスクによって露出されたエピ層の第１部分に、第２組のＳＪピラーを選択的に打ち込む。続いて、第２マスクを除去し、ほぼ均一な整合を有し、更に第１および第２組のＳＪピラー間に平衡化されたドーピングを有するＳＪ層を生成する。
[0026] 図１は、ＳＪ領域１４上に配置されたデバイス層１２を含むドリフト領域１０を有するスーパージャンクション（ＳＪ）半導体デバイス８の実施形態の斜視図である。尚、ＳＪ半導体デバイス８および以下で論ずる他のデバイスの内、特定のコンポーネントを一層明確に図示するために、一般に理解されている特定の設計エレメント（例えば、最上位のメタライゼーション、パシベーション、エッジ終端等）を省略することもあることは認められよう。
[0027] 以下で論ずるように、図１に示すＳＪ半導体デバイス８のドリフト領域１０は、第１導電型を有する複数のエピタキシャル層１６（例えば、ｎ－型エピ層１６）を含み、複数のエピタキシャル層１６はＳＪ半導体デバイス８のデバイス層１２およびＳＪ領域１４を形成する。加えて、特定の実施形態では、エピ層１６は、各々、ドーパント濃度を有するが、これは同じでも異なってもよい。実例をあげると、エピ層１６の一方または双方が、１立方センチメートル（ｃｍ３）当たり約５×１０１５未満、および／または１立方センチメートル（ｃｍ３）当たり約１×１０１４以上のドーパント濃度を有するのでもよい。更に、図示する実施形態は２つのエピ層１６（例えば、１６Ａおよび１６Ｚ）を含むが、ＳＪ半導体デバイス８は、特定の所望の電圧定格を有するＳＪ半導体デバイス８を生成するために、１つ以上のＳＪ層１７を含む、任意の適した数のエピ層１６（例えば、３、４、５、６、またはそれ以上）を含んでもよい。ある実施形態では、エピ層１６は、シリコンおよび／または広バンドギャップ材料（例えば、炭化硅素、窒化ガリウム、ダイアモンド、窒化アルミニウム、および／または窒化硼素）のような、１つ以上の半導体材料で形成されてもよい。エピ層１６は、エピタキシャル過剰成長(overgrowth)の反復サイクルを使用して製作することもできる。図示のように、第１エピ層１６Ａは、第１導電型を有する基板層１８の上方に、これに隣接して配置され、デバイス・エピ層１６Ｚは、第１エピ層１６Ａの上方に、これに隣接して配置されている。他の実施形態では、ＳＪ半導体デバイス８は、第１エピ層１６Ａとデバイス・エピ層１６Ｚとの間に介在する追加のエピ層１６（例えば、１６Ｂ、１６Ｃ、１６Ｄ等）を含んでもよく、下位にあるエピ層または埋め込まれたエピ層もＳＪ層１７である。
[0028] 図示するＳＪ半導体デバイス８のデバイス層１２の上面２０は、第２導電型を有し、第１導電型を有するソース領域２４（例えば、ｎ－型ソース領域２４）に隣接して配置されたウェル領域２２（例えば、ｐ－型ウェル領域２２）を含む。ある実施形態では、ウェル領域２２は高ドープ領域２５を含んでもよい。高ドープ領域２５は、ウェル領域２２と同じ導電型（例えば、第２導電型）と、ウェル領域２２と比較するとそれよりも高いドーピング濃度とを有するのでもよい。誘電体層２６（ゲート絶縁層またはゲート誘電体層とも呼ぶ）が、デバイス層１２に隣接して配置され、ゲート電極２７が、誘電体層２６に隣接して配置されている。更に、ＳＪ領域１４が基板層１８（例えば、半導体基板層、広バンドギャップ基板層）上に配置され、ドレイン・コンタクト２８が、ＳＪ半導体デバイス８の底面２９上に、基板層１８に隣接して配置されている。加えて、ソース・コンタクト３０が、デバイス層１２の上面２０に隣接して配置され、デバイス層１２のソース領域２４および高ドープ領域２５双方の一部の上に配置されている。オン状態の動作中に、しかるべきゲート電圧（例えば、ＳＪ ＭＯＳＦＥＴデバイス８の閾値電圧（ＶＴＨ）以上）が、キャリアの蓄積によって、チャネル領域（図示せず）内に反転層(inversion layer)を形成させ、接合電界効果トランジスタ（ＪＦＥＴ）領域（図示せず）内において導電路を拡大させる(enhance)ことができ、ドレイン・コンタクト２８（例えば、ドレイン電極、ドレイン端子）からソース・コンタクト３０（例えば、ソース電極、ソース端子）に電流が流れることを可能にする。チャネル領域は、概略的に、ゲート電極２７および誘電体層２６の下に配置されたウェル領域２２の上側部分として定められてもよい。
[0029] オン状態抵抗（Ｒｄｓ（ｏｎ））および結果的に生じるオン状態導電損失を低減するために、ＳＪ半導体デバイス８はＳＪ領域１４を含む。ＳＪ領域１４は、任意の適した数のＳＪ層１７を含むことができる。ＳＪ層１７の各々は、第２組のＳＪピラー４２Ｂに対して逆にドープされた第１組のＳＪピラー４２Ａを含む。言い換えると、第１組のＳＪピラー４２Ａは第１導電型（例えば、ｎ－型ＳＪピラー４２）を有し、一方第２組のＳＪピラー４２Ｂは第２導電型を有する（例えば、ｐ－型ＳＰピラー４２）。ある実施形態では、第１組のＳＪピラー４２Ａには窒素、燐、または他の適したｎ－型ドーパントをドープすればよく、一方第２組のＳＪピラー４２Ｂには、硼素、アルミニウム、または他の適したｐ－型ドーパントをドープすればよく、あるいはこの逆でもよい。
[0030] 更に、ＳＪ領域１４Ｂの第１組のＳＪピラー４２Ａおよび第２組のＳＪピラー４２Ｂにおけるドーパント濃度は、ほぼ同じである（例えば、±３％、±２％、±１％）。例えば、ある実施形態では、第１組のＳＪピラー４２Ａの各々および第２組のＳＪピラー４２Ｂの各々は、１立方センチメートル（ｃｍ３）当たり５×１０１５よりも高いドーパント濃度、および／または１立方センチメートル（ｃｍ３）当たり１×１０１７よりも低いドーパント濃度を有してもよい。ある実施形態では、第１組のＳＪピラー４２Ａおよび第２組のＳＪピラー４２Ｂは、各々、実質的に枯渇する(deplete)ように設計され、更に逆バイアスの下でイオン化ドーパントから概略的に同様の量（例えば、実質的に等しい量）の有効電荷（例えば、ｃｍ２当たり、デバイスのアクティブ・エリアに正規化される）を供給するように設計される。したがって、図示するスーパージャンクション構造は、ＳＪ半導体デバイス８が高い阻止電圧および／またはブレークダウン電圧を達成することを可能にする。何故なら、ｐ－型半導体部分およびｎ－型半導体部分が双方共、規準阻止条件(nominal blocking conditions)の下で完全に枯渇するからである。尚、他の実施形態では、デバイス層１２が、本手法の効果を損ねることなく、他の打ち込み構造（例えば、他のデバイス構造／型式に特異な構造）を含んでもよいことは認めることができよう。
[0031] 第１エピ層１６Ａ、第２エピ層１６Ｂ、およびデバイス・エピ層１６Ｚは、それぞれの厚さ４４Ａ、４４Ｂ、および４４Ｚを有し、特定の実施形態では、これらは同じでも異なってもよい。加えて、図示するＳＪ半導体デバイス８のＳＪ領域１４におけるＳＪピラー４２は、特定の厚さ（例えば、Ｚ軸に沿って延びる）を有する。尚、ある実施形態では、ＳＪピラー４２の厚さは、第１組のＳＪピラー４２Ａと第２組のＳＪピラー４２Ｂとの間で同じでもよいことは認められてしかるべきである。ある実施形態では、例えば、ＳＪピラー４２の各々は、エピ層１６Ａの厚さ全体４４Ａを貫通してもよく、基板層１８と接触（例えば、電気的に結合）してもよい。あるいは、ＳＪピラー４２の各々は第１エピ層１６Ａの厚さ全体４４Ａを貫通せずに、ＳＪピラー４２と基板層１８との間に間隙（例えば、エピ・ドーピングの領域）を残してもよい。更に、ある実施形態では、第１第２組(first second set)のＳＪピラー４２Ｂの各々が、同様の導電型を有するウェル領域２２（例えば、ｐ－型ウェル領域）と接触（例えば、電気的に結合）してもよい。更に、ＳＪピラー４２の厚さは、ＳＪ領域１４の異なるＳＪ層１７において異なってもよい。例えば、図示のように、第１ＳＪ層１７Ａにおける第１組のＳＪピラー４２Ａおよび第２組のＳＪピラー４２Ｂの各々は、厚さ４５を有し、一方第２ＳＪ層１７Ｂにおける第１組のＳＪピラー４２Ａおよび第２組のＳＪピラー４２Ｂの各々は、厚さ４７を有する。第２ＳＪ層１７Ｂにおける第１組のＳＪピラー４２Ａおよび第２組組のＳＪピラー４２Ｂは、エピ層１６Ｂの厚さ全体４４Ｂを貫通する。エピ層１６Ｂの厚さ４４Ｂを貫通することによって、連続的な垂直ＳＪピラー４２を、ＳＪ領域１４においてＳＪ層１７の各々から形成することができる。すると、連続的な垂直ＳＪピラー４２は、低導電損失および高阻止電圧を達成することができる。更に、第１組のＳＪピラー４２Ａの総厚さは、第１ＳＪ層１７Ａにおける第１組のＳＪピラー４２Ａの厚さ４５と、第２ＳＪ層１７Ｂにおける第１組のＳＪピラー４２Ａの厚さ４７との和と同等である(equivalent)ことは認められてしかるべきである。更に、第２組のＳＪピラー４２Ｂの総厚さは、第１ＳＪ層１７Ａにおける第２組のＳＪピラー４２Ｂの厚さ４６と、第２ＳＪ総１７Ｂにおける第２組のＳＪピラー４２Ｂの厚さ４６との合計と同等である。
[0032] 寸法に関して、ＳＪピラー４２の各々は、特定の幅４８および特定の間隔５０を有することができる。特定の実施形態では、ＳＪピラー４２の寸法（例えば、幅４８および／または感覚５０）は、Ｙ軸に沿って変化してもよい。更に、第１組のＳＪピラー４２Ａの寸法は、第２組のＳＪピラー４２Ｂの寸法に関して、変化してもよい。更に、ＳＪピラー４２は、異なる断面形状を有してもよい（例えば、打ち込みの間に使用される１組のマスクによって定められる）。しかしながら、第１ＳＪ層１７Ａにおける第１組のＳＪピラー４２Ａの寸法は、概略的に、他のＳＪ層１７（例えば、ＳＪ層１７Ｂ）において対応する１組のＳＪピラー４２Ａの寸法に一致する。同様に、第１ＳＪ層１７Ａにおける第２組のＳＪピラー４２Ｂの寸法は、ＳＪ層１７の各々の対応する第１組のＳＪピラー４２Ａおよび対応する第２組のＳＪピラー４２Ｂが互いに整合するように、他のＳＪ層１７（例えば、ＳＪ層１７Ｂ）における対応する第２組のＳＪピラー４２Ｂの寸法に合わせることができる。
[0033] 更に、エピ層１６のドーピング、ＳＪピラー４２のドーピング、エピ層１６の厚さ４４、ＳＪ層４２の厚さ、ＳＪピラー４２の幅４８、およびＳＪピラー４２間の間隔５０は、ＳＪ半導体デバイス８の所望の電気的性能（例えば、所望の阻止電圧）を可能にするために、異なる実施形態毎に変化させてもよいことは認められてしかるべきである。例えば、ある実施形態では、約１キロボルト（ｋＶ）と１０ｋＶ、１ｋＶ、および５ｋＶとの間、または任意の他の適した範囲となるＳＪ半導体デバイス８の阻止電圧が得られるように、特定のデバイス・パラメータ（例えば、エピ層１６の厚さ４４およびドーピング）を選択することもできる。更に、ある実施形態では、ＳＪピラー４２のドーパント濃度は、１立方センチメートル（ｃｍ３）当たり約５×１０１５と１立方センチメートル（ｃｍ３）当たり約１×１０１７との間であってもよい。ある実施形態では、エピ層１６のドーパント濃度は、１立方センチメートル（ｃｍ３）当たり約４×１０１４と１立方センチメートル（ｃｍ３）当たり約５×１０１５との間であってもよい。
[0034] １つ以上のエピ層１６の厚さ４４を貫通する連続的な垂直スーパージャンクション・ピラーの製作は、ドーパントの低拡散係数を有する特定の半導体材料にとっては難題であると言って差し支えない。例えば、このようなＳＪピラーを製作することは、シリコン（Ｓｉ）と比較してドーパントに対して低い拡散係数を有するＳｉＣでエピ層１６を製作する実施形態にとって、課題であるのはもっともである。例えば、完全ＳＪデバイスにおけるように、少なくとも場合によっては、１つ以上のエピ層１６の厚さ４４全体を貫通するＳＪピラー４２を形成するために、多数の（例えば、１０以上）薄いエピタキシャル成長／シャロー・イオン注入ステップを実行する場合もある。更に、低エネルギの打ち込み（例えば、０．５メガ電子ボルト（ＭｅＶ）未満の打ち込み加速エネルギ）および高エネルギ打ち込み（例えば、０．５ＭｅＶよりも大きな打ち込み加速エネルギ）の組み合わせを使用して、ＳＪピラー４２を打ち込んでもよい。例えば、０．１ＭｅＶよりも大きい打ち込み加速エネルギ、および／または５０ＭｅＶよりも小さい打ち込み加速エネルギを使用してもよい。実例をあげると、ある実施形態では、０．１ＭｅＶと３０ＭｅＶとの間の打ち込み加速エネルギを採用してもよい。したがって、一般に使用される殆どのＳｉＣドーパント（例えば、硼素、窒素、燐、アルミニウム）の投射範囲（例えば、貫通深さ）は、ほぼ５ミクロン（μｍ）および１５μｍの間であり、以下で論ずるように、ＳＪピラー４２の打ち込みに適している。更に、ある実施形態では、適した高エネルギ・マスキング材料（例えば、絶縁物上シリコン（ＳＯＩ）、ポリシリコン、厚い酸化硅素、プラチナ、モリブデン、金のような高Ｚ金属）を、ＳＪピラー４２の打ち込みの間使用してもよい。
[0035] 更に、第１組のＳＪピラー４２Ａおよび第２組のＳＪピラー４２Ｂ（例えば、隣接するＳＪピラー）は逆極性でドープされるので、第１および第２組のＳＪピラー４２Ａおよび４２Ｂ間に不整合があると、それぞれ、ＳＪ領域１４に意図したドーピング濃度に、望ましくない調整または改変が部分的に生ずる可能性がある。その結果、このように不整合が生じた部分が、ＳＪ半導体デバイス８の不均一な電界分布に寄与するおそれがあり、その結果、ＳＪ半導体デバイス８のブレークダウン電圧および／または阻止電圧の低下を招くおそれがある。したがって、ＳＪ領域１４の電界の均一性は、本明細書において論ずる自己整合マスキング技法を使用して改善できることが認められる。その結果、ＳＪ半導体デバイス８は、ブレークダウン電圧および／または阻止電圧の上昇を達成する(provide)ことができる。
[0036] 図２は、本明細書において説明する実施形態にしたがって、ＳＪ半導体デバイス８の実施形態を製造するプロセス６０のフロー・チャートである。プロセス６０についての以下の説明は、特定の順序で記載されるが、これは特定の実施形態を表すのであり、プロセス６０は任意の適した順序で実行できることは注記してしかるべきである。更に、特定のステップを繰り返すこと、または纏めて飛ばすこともでき、追加のステップをプロセス６０に含めることもできる。プロセス６０についての以下の説明は、図３～図１１を参照しながら記載する。
[0037] 図示するプロセス６０は、エピ層１６Ａを下地層上に形成する（ブロック６２）ことから開始する。ある実施形態では、下地層は半導体基板層１８を含んでもよい。したがって、図３を参照すると、シリコン、炭化硅素（ＳｉＣ）、窒化ガリウム、ダイアモンド、窒化アルミニウム、および／または窒化硼素で作られた基板層１８上に、エピ層１６Ａを形成することができる。あるいは、以下で更に詳しく説明するように、エピ層１６の内他のもの（例えば、ＳＪ層１７）の上に、このエピ層を形成してもよい。
[0038] 図４に示すように、下地層上に第１エピ層１６Ａを形成するために、化学蒸着法（ＣＶＤ）を使用して、エピ層１６Ａを成長させることができる。しかしながら、ある実施形態では、任意の適した技法を使用して、エピ層１６Ａを下地層上に成長させてもよい。エピ層１６Ａは、炭化硅素、窒化ガリウム、ダイアモンド、窒化アルミニウム、および／または窒化硼素のような、バンドギャップが広い１つ以上の半導体材料で形成することができる。更に、先に論じたように、エピ層１６Ａは、第１導電型（例えば、ｎ－型）および所定の低ドーパント濃度を有することができる。例えば、ある実施形態では、エピ層１６Ａのドーパント濃度は、１立方センチメートル（ｃｍ３）当たり約５×１０１５未満、および／または１立方センチメートル（ｃｍ３）当たり約１×１０１４以上であってもよい。
[0039] これより図２および図５を参照すると、下地層上にエピ層１６Ａを形成した後、図示するプロセス６０は、次に進んで、エピ層１６Ａの第１部分８１上に第１マスク８０を形成する（ブロック６４）。第１マスク８０は、酸化硅素、窒化硅素、多結晶シリコン、シリコン、金属層、レジスト層、またはこれらの適した組み合わせで形成することができる。更に、第１マスク８０は、任意の適した手段を使用して形成してもよい。即ち、例えば、第１マスキング材料を、エピ層１６Ａの第１部分上に直接堆積し、成長させ、および／またはコーティングすることができる。更に、一旦エピ層１６Ａの表面上に第１マスク材料を堆積したなら、この第１マスク材料をパターニングして（例えば、リソグラフによるパターニング）エピ層１６Ａの第２部分８２を露出させ、または表出させる(uncover)ことによって、第１マスク８０を形成することができ、一方第１部分８１は、第１マスク８０によって、後続の打ち込みから防御または保護されたままとなる。
[0040] したがって、第１導電性を有する第１組のＳＪピラー４２Ａを、選択的にエピ層１６Ａの第２部分８２に打ち込むことができる（ブロック６６）。第１組のＳＪピラー４２Ａの各々は、１立方センチメートル（ｃｍ３）当たり１×１０１７以下および／または１立方センチメートル（ｃｍ３）当たり５×１０１５以上のドーピング濃度を有するのでもよい。更に、０．１ＭｅＶよりも大きいおよび／または５０ＭｅＶよりも小さい打ち込みエネルギを使用して、第１組のＳＪピラー４２Ａの各々を打ち込むのでもよい。即ち、例えば、第１組のＳＪピラー４２Ａは、低および／または高エネルギ打ち込み技法の適した組み合わせにしたがって、打ち込むことができる。したがって、第１組のＳＪピラー４２Ａの各々は、約５μｍよりも大きい深さおよび／または約１５μｍよりも小さい深さまで、エピ層１６Ａ内に打ち込むことができる。つまり、ある実施形態では、第１組のＳＪピラー４２Ａは、エピ層１６Ａを貫通してもよく、下地層に接触および／または接続してもよい。他の実施形態では、図示のように、第１組のＳＪピラー４２Ａは、エピ層１６Ａの厚さ全体４４Ａを貫通せずに、第１組のＳＪピラー４２Ａと下地層との間に間隙（例えば、エピ・ドーピングの領域）を残してもよい。図５に示す下地層は基板層１８であるが、他の実施形態では、第１組のＳＪピラー４２Ａが、追加のエピ層１６（例えば、１６Ｂ）を貫通して、他のＳＪ層１７（例えば、ＳＪ層１７Ａ）と接触してもよい。また、半導体以外のマスキング材料とは異なり、打ち込みの後、第１マスキング材料は第１導電型（例えば、ｎ－型）でドープされたというように記述してもよいことは認められてしかるべきである。
[0041] ここで図２に戻ると、第１組のＳＪピラー４２Ａをエピ層１６Ａの第２部分８２に打ち込んだ後、第１マスク８０に対して自己整合される第２マスクを第１エピ層１６Ａ上に形成する（ブロック６８）。即ち、図６に示すように、第１マスク８０はエピ層１６Ａの第１部分８１を遮蔽するので、露出された第１組のＳＪピラー４２Ａ上に第２マスク８３を形成する。第２マスク８３の位置は、第１マスク８０によって完全に定められる。第２マスク８３を形成することにより、ＳＪ層中間品８４（例えば、ＳＪ半導体デバイス中間品）を生成する(yield)ことができる。
[0042] 更に、第１マスク８０を参照して先に論じたように、酸化硅素、窒化硅素、多結晶シリコン、シリコン、金属層、レジスト層、またはこれらの適した組み合わせというような、第２材料で第２マスク８３を形成する。しかしながら、第２マスク８３が第１マスク８０に対して異なる物理的および／または化学的特性を有するように、第１マスク８０に対して異なる第２マスク８３を形成する。ある実施形態では、例えば、第１マスク８０および第２マスク８３を異なる材料で形成してもよい。したがって、酸化硅素で形成された第１マスク８０を有する実施形態では、第２マスク８３は、窒化硅素、多結晶シリコン、シリコン、金属層、レジスト層、またはこれらの適した組み合わせで形成してもよい。あるいは、第２マスク８３を第１マスク８３と同じ材料で形成してもよい。しかしながら、このような場合、第２マスク８３を形成するために使用される材料は、第１マスク８１に対して第２マスク８３を差別化するために、化学的および／または物理的に変更するのはもっともである。例えば、第２マスク８３には、第１マスク８１に対して異なる光学的特性および／または波長吸収を形成してもよい。更に、任意の適した手段にしたがって、第２マスク８３の材料を形成してもよい。例えば、第２マスク８３をエピ層１６Ａの表面上に堆積する、成長させる、および／またはコーティングするのでもよく、第１組のＳＪピラー４２Ａ上全域に直接堆積する、成長させる、および／またはコーティングすることを含む。ある実施形態では、一旦第２マスク８３が堆積されたなら、第２マスク８３を研磨および／または除去して、第２マスク８３によって覆われている第１マスク８１の任意の部分を露出させることもできる。加えてまたは代わりに、第１マスク８１とは異なる厚さで第２マスク８３を形成することもでき、図示のように、第１マスク８１への到達可能性(accessibility)を維持することができる。
[0043] プロセス６０によって示すように、次に、第１マスク８０をエピ層１６Ａの表面から除去する（ブロック７０）が、第２マスク８３は実質的に除去しない。第１マスクは、任意の適した技法にしたがって除去することができる。例えば、溶剤によって第１マスク８０を溶解するまたは劣化させてもよく、第１マスク８０がもはやエピ層１６Ａの第１部分８１に接着しないように、化学的な剥離剤を塗ってもよく、プラズマ剥離を採用してもよく、またはこれらの組み合わせでもよい。更に、第１マスク８０は第２マスク８３とは異なる材料で形成されているので、第２マスクが有効なまま残るように（例えば、手つかずのまま残しておく、および／または除去しない）、ある技法にしたがって第１マスク８０を除去してもよい。実例をあげると、第１マスクと第２マスク８３との間で異なる化学的および／または物理的特性を使用することにより、第２マスク８３を実質的に除去しないプロセスまたは手順を使用して、第１マスク８０を除去する。図７に示すように、第１マスク８０が除去されたときにエピ層１６の第１部分８１が露出されるが、第１組のＳＪピラー４２Ａは、第２マスク８３によって遮蔽されたまま残る。
[0044] 第１マスク８０を除去した後、図示するプロセス６０は先に進んで、第２導電型を有する第２組のＳＪピラー４２Ｂを、エピ層１６の第１部分８１に打ち込む（ブロック７２）。つまり、図８に示すように、第２の打ち込みの後、エピ層１６Ａは、第２組の打ち込まれたＳＪピラー４２Ｂの間に交互に配置された、第１組の打ち込まれたＳＪピラー４２Ａを含む。更に具体的には、開示する自己整合技法を使用して、第２マスク８３を第１マスク８０に対して形成したので、第２組のＳＪピラー４２Ｂは、第１組のＳＪピラー４２Ａに隣接して打ち込まれ、これらと整合される。また、半導体以外のマスキング材料とは異なり、打ち込み後、第２マスキング材料は第２導電型（例えば、ｐ－型）でドープされたというように記述してもよいことは認められてしかるべきである。
[0045] 第１組のＳＪピラー４２Ａを参照して先に論じたように、第２組のＳＪピラー４２Ｂの各々は、１立方センチメートル（ｃｍ３）当たり１×１０１７未満および／または１立方センチメートル（ｃｍ３）当たり５×１０１５以上の範囲に入るドーピング濃度を有するのでもよい。更に、第２組のＳＪピラー４２Ｂの各々は、第１組のＳＪピラー４２Ａの各々にほぼ等しいドーピング濃度を有してもよい。更に、第２組のＳＪピラー４２Ｂの各々を打ち込むために、０．１ＭｅＶよりも大きい打ち込みエネルギおよび／または５０ＭｅＶ未満の打ち込みエネルギを使用するのでもよい。即ち、例えば、低および／または高打ち込みエネルギ技法の適した組み合わせによって、第２組のＳＪピラー４２Ｂを打ち込むのでもよい。したがって、第２組のＳＪピラー４２Ｂの各々は、約５μｍよりも大きい深さおよび／または約１５μｍ未満の深さまで、エピ層１６内に打ち込むのでもよい。更に、図示のように、第２組のＳＪピラー４２Ｂを打ち込む深さは、第１組のＳＪピラー４２Ａを打ち込む深さとほぼ等しくてもよい。したがって、このような実施形態では、ＳＪ層１７の厚さはほぼ均一にすることができる。
[0046] 尚、自己整合された第２マスク８３を用いずに第２組のＳＪピラー４２Ｂをエピ層１６の第１部分８１に打ち込んだ場合、および／または第１マスク８０を除去した後に第２マスク８３を第１ＳＪピラー４２上に形成した場合、第２組のＳＪピラー４２Ｂは、第１組のＳＪピラー４２Ａに対して一定量の不整合を伴って、打ち込まれるおそれがあることは、注記しておくとよいであろう。即ち、例えば、第２組のＳＪピラー４２Ｂをエピ層１６Ａの第１部分８１に打ち込むことができるが、不整合のために、第１組のＳＪピラー４２Ａと重なり合うおそれがあり、または第１組のＳＪピラー４２Ａから離れたままになるおそれがあり、これは約０．２μｍから約０．５μｍ程度になる可能性がある。更に、第１組のＳＪピラー４２Ａおよび第２組のＳＪピラー４２Ｂは逆極性にドープされるので、第１組のＳＪピラー４２Ａおよび第２組のＳＪピラー４２Ｂの重なり合いにより、これらの構造内に打ち込まれたドーパントの一部に、望ましくない改変を加えるおそれがある（例えば、無効化、相殺）。その結果、このような不整合部分は、ＳＪ領域１４におけるドーパントの２つの導電型間における不平衡に寄与するおそれがあり、その結果、ＳＪ半導体デバイス８のブレークダウン電圧および／または阻止電圧の低下を招くおそれがある。したがって、平衡を変化させ(change balance)、更に、それによって、自己整合された第２マスク８３を使用して第２組のＳＪピラー４２Ｂを打ち込むことによって、ＳＪ領域１４の電界の均一性を改善することができる。その結果、ＳＪ半導体デバイス８は、自己整合プロセスを使用せずに製作されたＳＪデバイスよりも、高い電圧阻止(voltage blocking)および／または高いブレークダウン電圧を達成する(provide)ことができる。
[0047] 再度図２を参照すると、プロセス６０は、次に進んで、第２マスク８３を除去する（ブロック７４）。先に論じたように、第１マスク８０および第２マスク８３は、異なる化学的および／または物理的特性を有する材料で形成される。したがって、第２マスク８３を除去するには、第１マスク８０を除去するために使用される技法とは異なる技法を使用する。例えば、異なる溶剤を使用して第２マスク８３を溶解してもよく、第２マスク８３がもはやエピ層１６Ａの第２部分８２に接着しないように、異なる化学的剥離剤を使用してもよい。
[0048] 図９に示すように、第２マスク８３を除去し、下地層（例えば、基板層１８）上にＳＪ領域１４の第１ＳＪ層１７Ａを生成する(yield)。次いで、適した回数だけ、プロセス６０の一部（例えば、ブロック６２、６４、６６、６８、７０、７２、および７４）を繰り返すことができ、こうすることによってＳＪ領域１４の厚さを増すことができる。即ち、任意の適した数のＳＪ層１７を有するＳＪ領域１４を生成するために、複数回（例えば、２、３、４、５、またはそれ以上）エピタキシャル成長／イオン注入ステップを繰り返してよいことは注記してしかるべきである。更に具体的には、下地層（例えば、エピ層１６Ａ）上に、追加のエピ層１６Ｂを形成することもできる（ブロック６２）。即ち、図１０に示すように、プロセス６０の以前の繰り返しによって形成されたエピ層１６Ａ上に追加のエピ層１６Ｂを直接形成することができる。
[0049] 尚、プロセス６０のこの部分を繰り返すとき、第１および第２組のＳＪピラー４２を、任意の適した数の後続のエピ層１６（例えば、１６Ｂ、１６Ｃ、１６Ｄ等）に、下地層においてそれぞれ対応する１組のＳＪピラー４２と整合して、打ち込めることは注記してしかるべきである。即ち、例えば、第１組のＳＪピラー４２Ａは、下地層（例えば、第１エピ層１６Ａ）内の対応する第１組のＳＪピラー４２Ａと整合して打ち込むことができ、第２組のＳＪピラー４２Ｂは、下地層（例えば、第１エピ層１６Ａ）内の対応する第２組のＳＪピラー４２Ｂと整合して、打ち込むことができる。更に、少なくとも下地層がＳＪ層１７の内の１つ（例えば、ＳＪ層１７Ａ）である場合、第１および第２組のＳＪピラー４２を、十分な打ち込みエネルギで打ち込み、下地層においてそれぞれ対応する１組のＳＪピラー４２と接続することができる。したがって、図１１に示すように、第２ＳＪ層１７Ｂは、第１ＳＪ層１７Ａ上に、これと整合して直接形成することができる。
[0050] 図２に示すように、プロセス６０のこの部分を１回以上実行した後、デバイスの１つ以上のＳＪ層１７の上方に、デバイス層１２を形成することができる（ブロック７６）。先に論じたように、デバイス層１２は、ウェル領域２２、ソース領域２４、またはＳＪ半導体デバイス８の任意の他の適した構造、もしくは他のＦＥＴデバイス（例えば、ＪＦＥＴ、ＢＪＴ、またはダイオード・デバイス）の構造を含むことができる。続いて、ＳＪ半導体デバイス８の他の構造（例えば、誘電体層２６、ゲート電極２７、ソース・コンタクト３０、ドレイン・コンタクト２８）を形成し、本開示による機能デバイスを形成するために、他の処理ステップを実行することができる。実例をあげると、ある実施形態では、図１に示したように、第２導電型を有するのでもよいウェル領域２２（例えば、ｐ－型ウェル領域２２）を、第２組のＳＪピラー４２Ｂに電気的に結合することもできる。
[0051] 本発明の技術的な効果には、ＳＪデバイスの阻止電圧を高めるＳＪデバイスの設計およびその製造方法が含まれる。具体的には、開示するＳＪデバイスは、ＳＪデバイスのアクティブ・エリアにおける電界を再整形したＳＪ領域を含み、比較的単純な製作プロセスを維持しつつも、低い導電損失および高い阻止電圧を可能にする。更に具体的には、１組のマスクおよび自己整合方法を使用することによって、ＳＪ領域を形成するために打ち込まれる逆ドープＳＪピラー間の不整合を低減することができる。したがって、その結果得られるＳＪ領域は、ほぼ均一な整合、ならびに第１および第２組のＳＪピラー間で平衡を保つドーピングを有することができる。更に、ＳＪデバイスのアクティブ・エリアにおいて荷電平衡されたほぼ均一な領域を製作することによって、ＳＪデバイスの最大ブレークダウン電圧および／または阻止電圧を高めることができる。
[0052] この書面による説明は、本発明を開示するため、そして当業者が、任意のデバイスまたはシステムを製造するおよび使用すること、ならびに任意の組み込まれた方法を実行することを含んで、本発明を実践することを可能にするために、最良の態様を含む例を使用する。本発明の特許可能な範囲は、請求項によって定められ、当業者に想起される他の例も含むこともできる。このような他の例は、請求項の一語一句(literal language)違わない構造的エレメントを有する場合、または請求項の一語一句と実質的に違わない均等な構造的エレメントを含む場合、特許請求の範囲に該当することを意図している。

Claims (23)

  1. ＳＪデバイスのスーパージャンクション（ＳＪ）層の製造方法であって、
    下地層上に第１導電型を有する第１エピタキシャル（エピ）層を形成するステップであって、前記下地層を広バンドギャップ材料で形成する、ステップと、
    前記第１エピ層の第１部分および第２部分上に第１材料を配置し、次いで前記第１材料をパターニングして、前記第１エピ層の第２部分を選択的に露出させることによって、第１マスクを形成するステップと、
    前記第１導電型を有する第１組のＳＪピラーを、前記第１エピ層の露出した第２部分に選択的に打ち込むステップと、
    前記第１材料とは異なる第２材料を、前記第１エピ層の第２部分上に配置することによって、第２マスクを形成するステップであって、前記第２マスクが前記第１マスクに対して自己整合される、ステップと、
    前記第１マスクを除去し、前記第１エピ層の第２部分を露出させずに、前記第１エピ層の第１部分を露出させるステップと、
    第２導電型を有する第２組のＳＪピラーを、前記第１エピ層の露出した第１部分に選択的に打ち込むステップと、
    前記第２マスクを除去して、前記ＳＪ層を生成するステップと、
    を含む、方法。
  2. 請求項１記載の方法であって、
    前記第１導電型を有する第２エピ層を、前記ＳＪ層上に形成するステップであって、前記第２エピ層を前記広バンドギャップ材料で形成する、ステップと、
    前記第１材料を前記第２エピ層の第１部分および第２部分上に配置し、次いで前記第１材料をパターニングして前記第２エピ層の第２部分を選択的に露出させることによって、前記第１マスクを形成するステップと、
    前記第１組のＳＪピラーを、前記第２エピ層の第２部分に選択的に打ち込むステップと、
    前記第２材料を前記第２エピ層の第２部分上に配置することによって、第２マスクを形成するステップであって、前記第２マスクが、前記第２エピ層上の前記第１マスクに対して自己整合される、ステップと、
    前記第１マスクを除去して、前記第２エピ層の第２部分を露出させることなく、前記第２エピ層の第１部分を露出させるステップと、
    前記第２導電型を有する前記第２組のＳＪピラーを、前記第２エピ層の露出した第１部分に選択的に打ち込むステップと、
    前記第２マスクを除去して、追加のＳＪ層を生成するステップと、
    を含む、方法。
  3. 請求項２記載の方法において、前記第１組のＳＪピラーを前記第２エピ層の第２部分に打ち込むステップが、前記第２エピ層の厚さ全体を貫通し、前記第１エピ層の第１組のＳＪピラーと接触するように、前記第１組のＳＪピラーを打ち込むステップを含む、方法。
  4. 請求項１記載の方法において、前記第１組のＳＪピラーを打ち込むステップが、約０．１メガ－電子ボルト（ＭｅＶ）以上の打ち込みエネルギを使用して打ち込むステップを含む、方法。
  5. 請求項４記載の方法において、前記打ち込みエネルギが、約５０ＭｅＶ未満である、方法。
  6. 請求項１記載の方法において、前記第１組のＳＪピラーを打ち込むステップが、約５ミクロン（μｍ）以上の深さまで打ち込むステップを含む、方法。
  7. 請求項６記載の方法において、前記深さが約１５μｍ以下である方法。
  8. 請求項１記載の方法において、前記第１組のＳＪピラーを打ち込むステップが、前記第１エピ層の厚さを貫通して、前記下地層に接触するように、前記第１組のＳＪピラーを打ち込むステップを含む、方法。
  9. 請求項１記載の方法において、前記第１エピ層が炭化硅素（ＳｉＣ）を含む、方法。
  10. 請求項１記載の方法であって、１立方センチメートル（ｃｍ３）当たり約５×１０１５未満のドーピング濃度で、前記第１エピ層を形成するステップを含む、方法。
  11. 請求項１０記載の方法において、前記ドーピング濃度が、１立方センチメートル（ｃｍ３）当たり約１×１０１４以上である、方法。
  12. 請求項１記載の方法において、前記第１組のＳＪピラーが、１立方センチメートル（ｃｍ３）当たり約５×１０１５と１立方センチメートル（ｃｍ３）当たり約１０×１０１７との間のドーピング濃度を含む、方法。
  13. 請求項１記載の方法において、前記下地層が、半導体基板層、第２エピ層、追加のＳＪ層、またはこれらの組み合わせを含む、方法。
  14. 請求項１記載の方法であって、前記第１導電型を有するデバイス層を前記ＳＪ層の上方に形成して、スーパージャンクション（ＳＪ）半導体デバイスを生成するステップを含み、前記ＳＪ半導体デバイスが、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、接合型電界効果トランジスタ（ＪＦＥＴ）、バイポーラ接合トランジスタ（ＢＪＴ）、またはダイオードを含む、方法。
  15. スーパージャンクション（ＳＪ）半導体デバイス中間品であって、
    第１導電型を有するエピタキシャル（エピ）層であって、前記エピ層が広バンドギャップ材料を含み、前記エピ層の第１部分が、第２導電型を有する複数の打ち込みスーパージャンクション（ＳＪ）ピラーを含む、エピタキシャル（エピ）層と、
    前記エピ層の第１部分の上方に直接配置された第１高エネルギ打ち込みマスクであって、第１材料を含む、第１高エネルギ打ち込みマスクと、
    前記第１高エネルギ打ち込みマスクに対して自己整合されて、前記エピ層の第２部分の上方に直接配置された第２高エネルギ打ち込みマスクであって、前記第２高エネルギ打ち込みマスクが、前記第１材料とは異なる第２材料を含み、前記エピ層の第２部分が前記第１高エネルギ打ち込みマスクによって覆われない、第２高エネルギ打ち込みマスクと、
    を備える、スーパージャンクション（ＳＪ）半導体デバイス中間品。
  16. 請求項１５記載のＳＪ半導体デバイス中間品において、前記第１高エネルギ打ち込みマスクおよび前記第２高エネルギ打ち込みマスクが、酸化硅素、窒化硅素、多結晶シリコン、シリコン、金属層、またはレジスト層の内異なる１つ以上を独立して含む、ＳＪ半導体デバイス中間品。
  17. 方法であって、
    Ａ）第１導電型を有するエピタキシャル（エピ）層を下地層上に形成するステップであって、前記下地層を広バンドギャップ材料で形成する、ステップと、
    Ｂ）第１材料を含み前記エピ層の第１部分上に配置される第１マスクを形成するステップであって、前記エピ層の第２部分が前記第１マスクによって露出される、ステップと、
    Ｃ）第２導電型を有する第１組のスーパージャンクション（ＳＪ）ピラーを、前記エピ層の第２部分に選択的に打ち込むステップと、
    Ｄ）第２材料を含み前記エピ層の第２部分上に配置される第２マスクを形成するステップであって、前記第２マスクが、前記第１マスクに対して自己整合され、前記第２材料が前記第１材料とは異なる、ステップと、
    Ｅ）前記第１マスクを除去して、前記エピ層の第２部分を露出せずに、前記エピ層の第１部分を露出させるステップと、
    Ｆ）前記第１導電型を有する第２組のＳＪピラーを、前記エピ層の露出した第１部分に選択的に打ち込むステップと、
    Ｇ）前記第２マスクを除去して、スーパージャンクション（ＳＪ）層を生成するステップと、
    Ｈ）前記ＳＪ層の上方に、前記第１導電型を有するデバイス層を形成し、スーパージャンクション（ＳＪ）半導体デバイスを生成するステップと、
    を含む、方法。
  18. 請求項１７記載の方法であって、ステップＨの前に、追加のＳＪ層を形成するために、ステップＡ～Ｇを少なくとも１回は繰り返すステップを含む、方法。
  19. 請求項１７記載の方法において、前記エピ層を形成するステップが、前記下地層上に前記エピ層を直接成長させるステップを含む、方法。
  20. 請求項１７記載の方法において、前記第２組のＳＪピラーを選択的に打ち込むステップが、前記第２組のＳＪピラーを、前記第１組のＳＪピラーに隣接し、それらの間で交互配置されて打ち込むステップを含む、方法。
  21. 請求項１７記載の方法において、前記第１組のＳＪピラーを選択的に打ち込むステップが、硼素、アルミニウム、またはこれらの組み合わせによって打ち込むステップを含み、前記第２組のＳＪピラーを選択的に打ち込むステップが、窒素、燐、またはその追加の組み合わせを打ち込むステップを含む、方法。
  22. 請求項１７記載の方法において、前記下地層が半導体基板層を含み、前記半導体基板層が炭化硅素（ＳｉＣ）を含む、方法。
  23. 請求項１７記載の方法において、前記スーパージャンクション（ＳＪ）半導体デバイスが、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、接合型電界効果トランジスタ（ＪＦＥＴ）、バイポーラ接合トランジスタ（ＢＪＴ）、またはダイオードである、方法。
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