CN113412544A - 超级结半导体器件制作 - Google Patents

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Abstract

为了制造超级结(SJ)器件的SJ层，可以在下层上形成具有第一导电类型的外延(epi)层，所述下层可以由宽带隙材料形成。然后可以将第一掩膜形成在所述epi层的第一部分上，并且可以将第一组SJ柱选择性地注入到所述epi层的被所述第一掩膜暴露的第二部分中。然后，可以在所述epi层的所述第二部分上形成第二掩膜，所述第二掩膜相对于所述第一掩膜自对准。在去除所述第一掩膜后，可以将第二组SJ柱选择性地注入到所述epi层的所述第一部分中。去除所述第二掩膜然后可以产生所述SJ层。

Description

超级结半导体器件制作
相关申请的交叉引用
本申请要求于2018年9月28日提交的名称为“SUPER-JUNCTION SEMICONDUCTORDEVICE FABRICATION[超级结半导体器件制作]”的美国专利临时申请号62/738,961的优先权，该美国专利临时申请通过引用以其整体并入本文。
背景技术
本文所公开的主题涉及半导体器件，并且更具体地涉及超级结(SJ)半导体器件。
对于半导体功率器件，超级结结构提供了若干优势。例如，针对相同的传导损耗，相较于传统单极器件设计，超级结器件表现出更高的阻断电压。然而，超级结器件的性能(如最大击穿电压和/或阻断电压)取决于器件的相邻、相反掺杂区之间的电荷平衡(例如，掺杂均匀性)。相应地，为了增加这种超级结器件的最大击穿电压和/或阻断电压，期望的是为超级结器件制作开发掺杂可控性更高的工艺。
发明内容
在一个实施例中，一种制造超级结(SJ)器件的SJ层的方法包括在下层上形成具有第一导电类型的第一外延(epi)层。该下层由宽带隙材料形成。进一步地，该方法包括通过以下操作形成第一掩膜：在第一epi层的第一部分和第二部分上布置第一材料，并且然后对该第一材料进行图案化，以选择性地暴露第一epi层的第二部分。该方法还包括将具有第一导电类型的第一组SJ柱选择性地注入到第一epi层的经暴露第二部分中。该方法进一步包括通过在第一epi层的第二部分上布置第二材料来形成第二掩膜。该第二掩膜相对于第一掩膜自对准并且第二材料与第一材料不同。附加地，该方法包括去除第一掩膜以暴露第一epi层的第一部分，而不暴露第一epi层的第二部分。进一步地，该方法包括将具有第二导电类型的第二组SJ柱选择性地注入到第一epi层的经暴露第一部分中并且去除第二掩膜以产生SJ层。
在另一个实施例中，超级结(SJ)半导体器件中间部包括具有第一导电类型的外延(epi)层。该epi层由宽带隙材料制成，并且该epi层的第一部分包括具有第二导电类型的多个注入超级结(SJ)柱。SJ半导体器件中间部进一步包括直接布置在epi层的第一部分上方的第一高能量注入掩膜。该第一高能量注入掩膜由第一材料制成。进一步地，SJ半导体器件中间部包括第二高能量注入掩膜，该第二高能量注入掩膜相对于第一高能量注入掩膜自对准地直接布置在epi层的第二部分上方。该第二高能量注入掩膜可以由不同于第一材料的第二材料制成，并且epi层的第二部分不被第一高能量注入掩膜覆盖。
在另一个实施例中，一种方法包括在下层上形成具有第一导电类型的外延(epi)层。该下层由宽带隙材料形成。该方法进一步包括形成由第一材料制成的第一掩膜，该第一掩膜布置在epi层的第一部分上。epi层的第二部分被该第一掩膜暴露。进一步地，该方法包括将具有第二导电类型的第一组超级结(SJ)柱选择性地注入到epi层的经暴露第二部分中。附加地，该方法包括形成第二掩膜，该第二掩膜布置在epi层的第二部分上。该第二掩膜相对于第一掩膜自对准并且第二材料可以与第一材料不同。该方法还包括去除第一掩膜以暴露epi层的第一部分，而不暴露epi层的第二部分。进一步地，该方法包括将具有第一导电类型的第二组SJ柱选择性地注入到epi层的经暴露第一部分中。该方法还包括去除第二掩膜以产生超级结(SJ)层并且在该SJ层的上方形成具有第一导电类型的器件层以产生超级结(SJ)半导体器件。
附图说明
当参照附图阅读以下具体实施方式时，将更好地理解本发明的这些和其他特征、方面和优点，贯穿附图，相同的标记表示相同的部分，在附图中：
图1是根据实施例的超级结(SJ)半导体器件的SJ区的横截面视图；
图2是根据实施例的用于制造SJ半导体器件的过程的流程图；
图3是根据实施例的衬底层的横截面视图；
图4是根据实施例的制作图1的SJ半导体器件期间的中间结构的横截面视图，其中，该中间结构具有在图3的衬底层上形成的第一外延(epi)层；
图5是根据实施例的图4的中间结构的横截面视图，该中间结构具有形成于epi层上的第一掩膜和选择性地注入到epi层中的具有第一导电类型的第一组超级结(SJ)柱；
图6是根据实施例的图5的中间结构的横截面视图，该中间结构具有在epi层上形成并相对于第一掩膜自对准的第二掩膜；
图7是根据实施例的图6的中间结构的横截面视图，该中间结构在第一掩膜已去除后仍包括第二掩膜；
图8是根据实施例的图7的中间结构的横截面视图，该中间结构具有选择性地注入到epi层中的具有第二导电类型的第二组SJ柱；
图9是根据实施例的图8的中间结构的横截面视图，其中第二掩膜已被去除以暴露第一超级结(SJ)层；
图10是根据实施例的图9的中间结构的横截面视图，该中间结构具有形成于第一SJ层上的epi层；以及
图11是根据实施例的图10的中间结构的横截面视图，该中间结构具有形成于第一SJ层上并且与该第一SJ层对准的第二SJ层。
具体实施方式
下面将描述一个或多个具体实施例。为了提供对这些实施例的简明描述，说明书中未描述实际实施方式的所有特征。应了解的是，在任何这种实际实施方式的开发中，如在任何工程或设计项目中，必须作出大量实施方式特定的决策以实现开发者的特定目标，如符合系统相关的和商业相关的约束，这些目标可以因实施方式而变化。此外，应了解的是，这种开发努力可能复杂且耗时，但是这对受益于本公开内容的普通技术人员而言仍是设计、制作和制造的例行工作。
除非另外定义，否则本文所使用的所有技术术语和科学术语具有与本公开内容所属领域的普通技术人员通常所理解的含义相同的含义。如本文所使用的术语“第一”、“第二”等不表示任何顺序、数量或重要性，而是用于将一个元件与另一个元件区分。同样在介绍本公开内容的各个实施例的要素时，冠词“一个(a)”、“一种(an)”和“所述(the)”旨在意指存在一个或多个这些要素中。术语“包括(comprising)”、“包括(including)”和“具有(having)”旨在是包括性的并且意指可以存在除所列举要素之外的附加的要素。附加地，应理解的是，对本公开内容的“一个实施例”或“实施例”的引用不旨在被解释为排除同样并入所述特征的附加的实施例的存在。如果公开了范围，则针对相同部件或性质的所有范围的端点是包括性的并且可独立地组合。结合数量使用的修饰语“大约”包括所陈述的值并且具有上下文所指定的含义(例如，包括与特定数量的测量相关联的过程变化或误差的程度)。当修饰语“基本上”与描述性术语组合使用时，意在传达描述性术语大部分、主要或多数情况下适用(例如，适用于大于90％、大于95％或大于99％的情况)，并且可以用于解释本领域人员所理解的工艺变化和技术限制可能导致的有限的例外情况。
如本文所使用的，术语“层”是指以连续或不连续方式布置在下方表面的至少一部分上的材料。进一步地，术语“层”不一定意指所布置材料的均匀厚度，并且所布置材料可以具有均匀或可变的厚度。此外，如本文所使用的术语“层”是指单个层或多个层，除非上下文另外清晰阐明。进一步地，如本文所使用的，术语“布置在……上”是指层以彼此接触的方式直接布置或通过居于其间的中间层间接布置，除非另外明确指示。相应地，如本文所使用的术语“直接布置在……上”意指两个层彼此直接接触，而其间没有中间层。如本文所使用的术语“相邻”意指两个层相连地布置并且彼此直接接触。
在本公开内容中，当层/区被描述为在另一层或衬底“上”时，应理解为层/区可以彼此直接接触或在层之间和区之间具有一个(或多个)层或特征。进一步地，术语“在……上”描述层/区彼此间的相对位置并且不一定意指“在……顶部”，因为相对位置上方或下方取决于器件对观看者的朝向。此外，使用“顶部”、“底部”、“上方”、“下方”、“上部”和这些术语的变型是为了方便，并且除非另外规定否则不要求部件的任何特定的朝向。考虑到这一点，如本文所使用的，术语“直接在……上方”和“直接在……下方”描述了层/区在其间没有中间层的情况下彼此直接接触的相对位置。进一步地，如本文所使用的，术语“下部”、“中部”或“底部”是指特征(例如，外延层)相对较接近衬底层，而术语“顶部”或“上部”是指特定特征(例如，外延层)离衬底层相对较远。
本实施例涉及垂直半导体超级结(SJ)器件的设计和制造方法。所公开的设计和方法在制造以下各项时有用：如金属氧化物半导体场效应晶体管(MOSFET)、结型场效应晶体管(JFET)、双极结型晶体管(BJT)或二极管等SJ器件、以及可能在中电压(例如，2千伏(kV)-10kV)和高电压(例如，大于或等于10kV或10kV-20kV)功率转换应用有用的其他SJ器件。进一步地，所公开的设计和方法用于由不同的半导体制造SJ器件，如硅(Si)器件、宽带隙器件(例如，碳化硅(SiC)器件、氮化镓器件、金刚石器件、氮化铝器件、氮化硼器件等等)，以及使用其他半导体材料制造SJ器件，或其组合。
如下文所讨论的，所公开的SJ器件包括多层漂移区(例如，使用重复外延生长和掺杂剂注入步骤实施的多层漂移区)。如本文所使用的，术语“多层”以及对层的特定数量(例如，“两层”、“三层”、“四层”)的引用是指SJ器件的外延(epi)层的数量。对于所公开的器件设计，这些epi层中的一个或多个是超级结(SJ)层。每个SJ层包括第一组超级结(SJ)柱和第二组SJ柱，这两组SJ柱各自都是分立的注入区，其重塑了SJ器件的有源区域的电场。此外，第一组SJ柱具有相对于第二组SJ柱的相反的导电类型的掺杂。对于所公开的SJ器件实施例，如下文所讨论的，这些SJ设计实现了低传导损耗和高阻断电压同时还维持了相对较简单的制作工艺。
目前认识到的是，为了提供高阻断电压，每个SJ层都应该被制作成在SJ器件的有源区域中提供电荷平衡效应。更具体地，SJ层可以注入具有第一类型的导电类型(例如，n型)的第一组均匀掺杂的SJ柱，第一组均匀掺杂的SJ柱被布置成与具有第二导电类型(例如，p型)的第二组均匀掺杂的SJ柱相邻并在第二组均匀掺杂的SJ柱之间交错。然而，第一组SJ柱与第二组SJ柱之间的未对准(例如，重叠和/或间隙)会扰乱第一组SJ柱和第二组SJ柱的均匀性，这可能会破坏电场的均匀性并使SJ器件的最大阻断电压减小。相应地，为了减少所公开SJ器件制作期间SJ层中相邻的、相反地掺杂的柱之间的未对准，本发明公开了一组掩膜和自对准方法。更具体地，第一掩膜覆盖并掩护SJ器件的epi层的第一部分，使得可以将第一组SJ柱选择性地注入到epi层的被第一掩膜暴露的第二部分中。然后在注入的第一组SJ柱之上形成相对于第一掩膜自对准的第二掩膜，其中该第二掩膜覆盖并掩护epi层的第二部分。如本文所使用的，术语“自对准”是指这样的技术：其中，第一掩膜发挥导引放置和/或形成第二掩膜的作用以在SJ器件的特征之间提供精密对准。相应地，第二掩膜的位置可以完全由第一掩膜限定，而非被光刻图案化。在选择性地去除第一掩膜后，可以将第二组SJ柱选择性地注入到epi层的被第二掩膜暴露的第一部分中。随后去除第二掩膜，产生在第一组SJ柱与第二组SJ柱之间具有大约均匀对准和平衡掺杂的SJ层。
图1是超级结(SJ)半导体器件8的实施例的立体图，该SJ半导体器件8具有包括布置在SJ区14上的器件层12的漂移区10。可以了解的是，为了更加清晰地展示SJ半导体器件8以及下文所讨论的其他器件的某些部件，某些通常理解的设计要素(例如，顶部金属化、钝化、边缘终止等)可以省略。
如下文所讨论的，图1中所展示的SJ半导体器件8的漂移区10包括具有第一导电类型的多个外延层16(例如，n型epi层16)，这些外延层形成SJ半导体器件8的器件层12和SJ区14。附加地，在某些实施例中，epi层16各自具有可以相同或不同的掺杂剂浓度。例如，epi层16中的一个或两个可以具有大约小于5×1015每立方厘米(cm-3)和/或大约大于或等于1×1014cm-3的掺杂剂浓度。进一步地，虽然所展示的实施例包括两个epi层16(例如，16A和16Z)，但SJ半导体器件8可以包括任何合适数量(例如，3个、4个、5个、6个或更多个)的epi层16(包括一个或多个SJ层17)，以产生具有特定期望额定电压的SJ半导体器件8。在一些实施例中，epi层16可以由一种或多种半导体材料形成，如硅和/或宽带隙材料(例如，碳化硅、氮化镓、金刚石、氮化铝和/或氮化硼)。epi层16可以使用外延过生长(epitaxialovergrowth)的重复循环来制作。如所展示的，第一epi层16A被布置成在具有第一导电类型的衬底层18上方且与其相邻，并且器件epi层16Z被布置成在第一epi层16A上方且与其相邻。在其他实施例中，SJ半导体器件8可以包括介于第一epi层16A与器件epi层16Z之间的附加epi层16(例如，16B、16C、16D等)，其中，下部epi层或埋式epi层中的每一个也是SJ层17。
所展示的SJ半导体器件8的器件层12的顶部表面20包括具有第二导电类型的阱区22(例如，p型阱区22)，并且这些阱区被布置成与具有第一导电类型的源极区24(例如，n型源极区24)相邻。在一些实施例中，阱区22可以包括高掺杂区25，该高掺杂区25可以具有与阱区22相同的导电类型(例如，第二导电类型)和相较于阱区22更高的掺杂浓度。介电层26(也被称为栅极绝缘层或栅极介电层)被布置成与器件层12相邻，并且栅极电极27被布置成与介电层26相邻。进一步地，SJ区14布置在衬底层18(例如，半导体衬底层、宽带隙衬底层)上，并且漏极接触部28布置在SJ半导体器件8的底部29，与衬底层18相邻。附加地，源极接触部30被布置成与器件层12的顶部表面20相邻，并且布置在器件层12的源极区24和高掺杂区25两者的一部分上。在导通状态操作期间，适当的栅极电压(例如，处于或高于SJ MOSFET器件8的阈值电压(VTH))可以促使在沟道区(未示出)中形成反型层，以及因载流子的积累促使导电路径在结型场效应晶体管(JFET)区(未示出)中得到增强，从而允许电流从漏极接触部28(例如，漏极电极、漏极端子)流到源极接触部30(例如，源极电极、源极端子)。沟道区通常可以定义为布置在栅极电极27和介电层26下方的阱区22的上部部分。
为了降低导通状态电阻(Rds(on))和由此产生的导通状态传导损耗，SJ半导体器件8包括SJ区14，该SJ区14可以包括任何合适数量的SJ层17。SJ层17中的每一个包括相对于第二组SJ柱42B相反地掺杂的第一组SJ柱42A。换言之，第一组SJ柱42A具有第一导电类型(例如，n型SJ柱42)，而第二组SJ柱42B具有第二导电类型(例如，p型SJ柱42)。在一些实施例中，第一组SJ柱42A可以掺杂氮、磷或另外合适的n型掺杂剂，而第二组SJ柱42B掺杂硼、铝或另外合适的p型掺杂剂，或者反之亦然。
进一步地，第一组SJ柱42A和SJ区14B的第二组SJ柱42B中的掺杂剂浓度大约相同(例如，±3％、±2％、±1％)。例如，在一些实施例中，第一组SJ柱42A中的每一个和第二组SJ柱42B中的每一个都可以具有大于5×1015cm-3和/或小于1×1017cm-3的掺杂剂浓度。在一些实施例中，第一组SJ柱42A和第二组SJ柱42B通常各自被设计成在反向偏置下从已电离的掺杂剂中基本上耗尽并通常提供类似量(例如，基本上相等的量)的有效电荷(例如，每cm2，相对于器件有源区域归一化)。相应地，所展示的超级结结构允许SJ半导体器件8实现高阻断电压和/或击穿电压，因为p型半导体部分和n型半导体部分在标称阻断条件下都完全耗尽。可以了解的是，在其他实施例中，器件层12可以包括其他注入特征(例如，其他器件结构/类型特有的特征)，而不破坏本方法的效果。
第一epi层16A、第二epi层16B和器件epi层16Z具有相应的厚度44A、44B和44Z，这些厚度在某些实施例中可以相同或不同。附加地，所展示的SJ半导体器件8的SJ区14中的SJ柱42具有特定的厚度(例如，沿Z轴延伸)。应了解的是，在一些实施例中，SJ柱42的厚度在第一组SJ柱42A与第二组SJ柱42B之间可以相同。例如，在一些实施例中，SJ柱42中的每一个可以延伸穿过epi层16A的整个厚度44A，并且可以接触(例如，电耦接到)衬底层18。可替代地，SJ柱42中的每一个可以不延伸穿过第一epi层16A的整个厚度44A，从而在SJ柱42与衬底层18之间留下间隙(例如，epi掺杂区)。此外，在一些实施例中，该第一第二组SJ柱42B中的每一个可以接触(例如，电耦接到)具有类似导电类型的阱区22(例如，p型阱区)。进一步地，SJ柱42的厚度可以在SJ区14的不同SJ层17中有所不同。例如，如所展示的，第一组SJ柱42A和第二组SJ柱42B中的每一个在第一SJ层17A中具有厚度45，而第一组SJ柱42A和第二组SJ柱42B中的每一个在第二SJ层17B中具有厚度47。第一组SJ柱42A和第二组SJ柱42B在第二SJ层17B中延伸穿过epi层16B的整个厚度44B。通过延伸穿过epi层16B的厚度44B，连续的、垂直的SJ柱42可以由SJ区14中的SJ层17中的每一个形成。然后，连续的、垂直的SJ柱42可以提供低传导损耗和高阻断电压。进一步地，应了解的是，第一组SJ柱42A的总厚度等于第一组SJ柱42A在第一SJ层17A中的厚度45与第一组SJ柱42A在第二SJ层17B中的厚度47的总和。此外，第二组SJ柱42B的总厚度等于第二组SJ柱42B在第一SJ层17A中的厚度46与第二组SJ柱42B在第二SJ层17B中的厚度46的总和。
关于尺寸，SJ柱42中的每一个可以具有特定的宽度48和特定的间距50。在某些实施例中，SJ柱42的尺寸(例如、宽度48和/或间距50)可以沿Y轴有所变化。此外，第一组SJ柱42A的尺寸可以关于第二组SJ柱42B的尺寸有所变化。进一步地，SJ柱42可以具有不同的横截面形状(例如，由注入期间所使用的一组掩膜限定)。然而，第一SJ层17A中的第一组SJ柱42A的尺寸通常与其他SJ层17(例如，SJ层17B)中对应的第一组SJ柱42A的尺寸相匹配。类似地，第一SJ层17A中的第二组SJ柱42B的尺寸可以与其他SJ层17(例如，SJ层17B)中对应的第二组SJ柱42B的尺寸相匹配，使得SJ层17中的每一个的对应的第一组SJ柱42A和对应的第二组SJ柱42B彼此对准。
进一步地，应了解的是，针对不同的实施例，epi层16的掺杂、SJ柱42的掺杂、epi层16的厚度44、SJ柱42的厚度、SJ柱42的宽度48以及SJ柱42之间的间距50可以变化以实现SJ半导体器件8的期望电性能(例如，期望的阻断电压)。例如，在一些实施例中，可以选择某些器件参数(例如，epi层16的厚度44和掺杂)以提供SJ半导体器件8的介于大约1千伏(kV)与10kV之间、1kV与5kV之间或者任何其他合适的范围的阻断电压。进一步地，在一些实施例中，SJ柱42的掺杂剂浓度可以介于大约5×1015cm-3与大约1×1017cm-3之间。在一些实施例中，epi层16的掺杂剂浓度可以介于大约4×1014cm-3与大约5×1015cm-3之间。
针对某些掺杂剂扩散系数低的半导体材料，制作延伸穿过一个或多个epi层16的厚度44的连续的、垂直的超级结柱可能具有挑战性。例如，制作这种SJ柱对于epi层16由SiC制作的实施例而言可能具有挑战性，与硅(Si)相比，该SiC的掺杂剂扩散系数更低。例如，为了形成至少在一些情况下延伸穿过(如在完整SJ器件中存在的)一个或多个epi层16的整个厚度44的SJ柱42，可以执行许多(例如，10+)薄外延生长/浅离子注入步骤。此外，低能量注入(例如，注入加速能量小于0.5兆电子伏(MeV))和高能量注入(例如，注入加速能量大于0.5MeV)的组合可以用于注入SJ柱42。例如，可以使用大于0.1MeV和/或小于50MeV的注入加速能量。例如，在一些实施例中，可以采用介于0.1MeV与30MeV之间的注入加速能量。相应地，最常用的SiC掺杂剂(硼、氮、磷、铝)的投射范围(例如，穿透深度)大约介于5微米(μm)与15μm之间，该范围适合于SJ柱42的注入，如下文所讨论的。进一步地，在一些实施例中，可以在SJ柱42注入期间采用合适的高能量掩蔽材料(例如，绝缘体上硅(SOI)、多晶硅、厚氧化硅、如铂、钼、金等高Z金属)。
此外，由于第一组SJ柱42A和第二组SJ柱42B(例如，相邻的SJ柱)是相反地掺杂的，因此第一组SJ柱42A与第二组SJ柱42B之间的未对准分别会不期望地调整或修改SJ区14的一部分的预期掺杂浓度。因此，这种未对准部分可能导致SJ半导体器件8的电场分布不均匀，而这可能导致SJ半导体器件8的击穿电压和/或阻断电压较低。相应地，已认识到的是使用本文所讨论的自对准掩蔽技术可以改善SJ区14的电场的均匀性。因此，SJ半导体器件8可以提供更高的击穿电压和/或阻断电压。
图2是根据本文所描述实施例的用于制造SJ半导体器件8的实施例的过程60的流程图。尽管过程60的以下描述是按特定顺序(其表示特定的实施例)描述的，但应注意的是，过程60可以按任何合适的顺序执行。进一步地，某些步骤可以重复或完全跳过，并且过程60中可以包括附加步骤。过程60的以下描述是参考图3至图11描述的。
所展示的过程60开始于在下层上形成epi层16A(框62)。在一些实施例中，下层可以包括半导体衬底层18。相应地，参考图3，epi层16A可以在由硅、碳化硅(SiC)、氮化镓、金刚石、氮化铝和/或氮化硼制成的衬底层18上形成。可替代地，如下文更详细地描述的，epi层可以在epi层16中的另一个epi层(例如，SJ层17)上形成。
为了在下层上形成第一epi层16A，如图4所展示的，可以使用化学气相沉积(CVD)生长epi层16A。然而，在一些实施例中，epi层16A可以使用任何合适的技术生长到下层上。epi层16A可以由一种或多种宽带隙半导体材料形成，如碳化硅、氮化镓、金刚石、氮化铝和/或氮化硼。进一步地，如上文所讨论的，epi层16A可以具有第一导电类型(例如，n型)和预定的低掺杂剂浓度。例如，在一些实施例中，epi层16A的掺杂剂浓度可以大约小于5×1015cm-3和/或大约大于或等于1×1014cm-3。
现在参考图2和图5，在下层上形成epi层16A后，所展示的过程60继续进行到在epi层16A的第一部分81上形成第一掩膜80(框64)。第一掩膜80可以由氧化硅、氮化硅、多晶硅、硅、金属层、抗蚀剂层或其合适的组合形成。此外，第一掩膜80可以使用任何合适的手段形成。即，例如，可以将第一掩蔽材料直接沉积、生长和/或涂覆在epi层16A的第一部分上。此外，一旦第一掩膜材料已经沉积在epi层16A的表面上，第一掩膜80就可以通过对第一掩膜材料进行图案化(例如，光刻图案化)来形成以暴露或揭露epi层16A的第二部分82，而第一部分81仍然被第一掩膜80掩护或保护而不受随后注入的影响。
相应地，可以将具有第一导电性的第一组SJ柱42A选择性地注入到epi层16A的第二部分82中(框66)。第一组SJ柱42A中的每一个的掺杂浓度可以小于或等于1×1017cm-3和/或大于或等于5×1015cm-3。此外，可以使用大于0.1MeV和/或小于50MeV的注入能量来注入第一组SJ柱42A中的每一个。即，例如，可以根据低能量和/或高能量注入技术的合适组合来注入第一组SJ柱42A。相应地，第一组SJ柱42A中的每一个可以被注入到epi层16A内大于大约5μm和/或小于大约15μm的深度。因此，在一些实施例中，第一组SJ柱42A可以延伸穿过epi层16A，并且可以接触和/或连接到下层。在其他实施例中，如所展示的，第一组SJ柱42A可以不延伸穿过epi层16A的整个厚度44A，从而在第一组SJ柱42A与下层之间留下间隙(例如，epi掺杂区)。虽然图5中所展示的下层是衬底层18，但在其他实施例中，第一组SJ柱42A可以延伸穿过附加的epi层16(例如，16B)以接触其他SJ层17(例如，SJ层17A)。还应了解的是，与非半导体掩蔽材料不同，在注入后，第一掩蔽材料可以被描述为掺杂了第一导电类型(例如，n型)。
现在返回到图2，在将第一组SJ柱42A注入到epi层16A的第二部分82中之后，在第一epi层16A上形成相对于第一掩膜80自对准的第二掩膜(框68)。即，如图6中所展示的，由于第一掩膜80会掩蔽epi层16A的第一部分81，因此第二掩膜83在经暴露的第一组SJ柱42A上形成，其中，第二掩膜83的位置完全由第一掩膜80限定。形成第二掩膜83可以产生SJ层中间部84(例如，SJ半导体器件中间部)。
进一步地，如上文参考第一掩膜80所讨论的，第二掩膜83由第二掩蔽材料(如氧化硅、氮化硅、多晶硅、硅、金属层、抗蚀剂层或其合适的组合)形成。然而，形成的第二掩膜83相对于第一掩膜80具有差异，使得第二掩膜83相对于第一掩膜80具有不同的物理和/或化学性质。例如，在一些实施例中，第一掩膜80和第二掩膜83可以由不同的材料形成。这样，在第一掩膜80由氧化硅形成的实施例中，第二掩膜83可以由氮化硅、多晶硅、硅、金属层、抗蚀剂层或其合适的组合形成。可替代地，第二掩膜83可以由与第一掩膜83相同的材料形成。然而，在这种情况下，用于形成第二掩膜83的材料可以经过化学和/或物理方面的改变，以相对于第一掩膜81区分第二掩膜83。例如，可以形成相对于第一掩膜81具有不同的光学性质和/或波长吸收的第二掩膜83。进一步地，第二掩膜83材料可以根据任何合适的手段形成。例如，第二掩膜83可以沉积、生长和/或涂覆到epi层16A的表面，包括直接沉积、生长和/或涂覆在第一组SJ柱42A之上。在一些实施例中，一旦第二掩膜83已经被沉积，就可以抛光和/或去除第二掩膜83以暴露被第二掩膜83覆盖的第一掩膜81的任何部分。附加地或可替代地，第二掩膜83可以以与第一掩膜81不同的厚度形成，这可以保持对第一掩膜81的可接近性，如所展示的。
如过程60所展示的，然后在基本上不会去除第二掩膜83的情况下将第一掩膜80从epi层16A的表面去除(框70)。第一掩膜80可以根据任何合适的手段去除。例如，第一掩膜80可以用溶剂溶解或降解，可以应用化学脱除剂使得第一掩膜80不再附着于epi层16A的第一部分81，可以采用等离子体脱除，或其组合。进一步地，由于第一掩膜80是由与第二掩膜83不同的材料形成的，因此可以根据技术去除第一掩膜80，使得第二掩膜83仍然有效(例如，保持完整和/或不被去除)。例如，使用第一掩膜80与第二掩膜83之间的化学和/或物理性质的差异，使用基本上不会去除第二掩膜83的过程或程序对第一掩膜80进行去除。如图7中所展示的，当第一掩膜80被去除时，epi层16的第一部分81被暴露，而第一组SJ柱42A仍然被第二掩膜83掩蔽。
在去除第一掩膜80之后，所展示的过程60继续进行到将具有第二导电类型的第二组SJ柱42B注入到epi层16的第一部分81中(框72)。因此，如图8中所展示的，在第二注入之后，epi层16A包括在第二组注入的SJ柱42B之间交错的第一组注入的SJ柱42A。更具体地，由于第二掩膜83是使用所公开的自对准技术相对于第一掩膜80而形成的，因此第二组SJ柱42B是与第一组SJ柱42A相邻并对准注入的。还应了解的是，与非半导体掩蔽材料不同，在注入后，第二掩蔽材料可以被描述为掺杂了第二导电类型(例如，p型)。
如上文参考第一组SJ柱42A所讨论的，第二组SJ柱42B中的每一个的掺杂浓度可以在小于1×1017cm-3和/或大于或等于5×1015cm-3的范围内。此外，第二组SJ柱42B中的每一个的掺杂浓度可以大约等于第一组SJ柱42A中的每一个的掺杂浓度。进一步地，可以使用大于0.1MeV和/或小于50MeV的注入能量来注入第二组SJ柱42B中的每一个。即，例如，第二组SJ柱42B可以经由低注入能量和/或高注入能量技术的合适组合来注入。相应地，第二组SJ柱42B中的每一个可以被注入到epi层16内大于大约5μm和/或小于大约15μm的深度。此外，如所展示的，第二组SJ柱42B的注入深度可以大约等于第一组SJ柱42A的注入深度。相应地，在这种实施例中，SJ层17的厚度可以大约均匀。
应注意的是，如果掩膜没有自对准第二掩膜83和/或第二掩膜83在第一掩膜80被去除后在第一SJ柱42上形成的情况下将第二组SJ柱42B注入到epi层16的第一部分81中，则注入的第二组SJ柱42B可能相对于第一组SJ柱42A具有一定量的未对准。即，例如，第二组SJ柱42B可以被注入到epi层16A的第一部分81中并且可以因未对准而与第一组SJ柱42A重叠或仍然与该第一组SJ柱42A分离，未对准的量级可以为大约0.2μm到大约0.5μm。进一步地，由于第一组SJ柱42A和第二组SJ柱42B是相反地掺杂的，因此第一组SJ柱42A和第二组SJ柱42B的重叠可能会不期望地修改(例如，取消、抵消)这些特征内的注入掺杂剂的一部分。因此，这种未对准部分可能导致SJ区14中的两种导电类型的掺杂剂之间的不平衡，这可能导致SJ半导体器件8的击穿电压和/或阻断电压较低。相应地，可以通过使用自对准第二掩膜83注入第二组SJ柱42B来改善SJ区14的电荷平衡以及因此电场的均匀性。因此，SJ半导体器件8可以提供比使用非自对准工艺制作的SJ器件更高的电压阻断和/或更高的击穿电压。
返回参考图2，过程60然后继续进行到去除第二掩膜83(框74)。如上文所讨论的，第一掩膜80和第二掩膜83由具有不同化学和/或物理性质的材料形成。相应地，第二掩膜83使用与用于去除第一掩膜80的技术不同的技术去除。例如，可以使用不同的溶剂来溶解第二掩膜83，可以使用不同的化学脱除剂，使得第二掩膜83不再附着于epi层16A的第二部分82。
去除第二掩膜83，在下层(例如，衬底层18)上产生SJ区14的第一SJ层17A，如图9中所展示的。然后可以以合适数量的实例对过程60的一部分(例如，框62、64、66、68、70、72和74)进行重复，这可以增加SJ区14的厚度。即，应注意的是，外延生长/离子注入步骤可以重复多次(例如，2次、3次、4次、5次或更多次)以产生具有任何合适数量的SJ层17的SJ区14。更具体地，可以在下层(例如，epi层16A)上形成附加的epi层16B(框62)。即，如图10中所展示的，附加的epi层16B可以直接在epi层16A上形成，该epi层16A是通过过程60的先前迭代形成的。
应注意的是，在重复过程60的部分时，可以将第一组和第二组SJ柱42以与下层中分别对应的一组SJ柱42对准的方式注入到任何合适数量的随后的epi层16(例如，16B、16C、16D等)中。即，例如，第一组SJ柱42A可以以与下层(例如，第一epi层16A)中对应的第一组SJ柱42A对准的方式注入，并且第二组SJ柱42B可以以与下层(例如，第一epi层16A)中对应的第二组SJ柱42B对准的方式注入。此外，至少在下层是SJ层17之一(例如，SJ层17A)的情况下，第一组和第二组SJ柱42可以以足够的注入能量注入以与下层中分别对应的一组SJ柱42连接。相应地，如图11中所展示的，第二SJ层17B可以直接在第一SJ层17A上形成并且与其对准。
如图2中所展示的，在执行过程60的部分一次或多次之后，可以在器件的一个或多个SJ层17上方形成器件层12(框76)。如上文所讨论的，器件层12可以包括阱区22、源极区24或SJ半导体器件8的任何其他合适的特征，或另一个FET器件(例如，JFET、BJT或二极管器件)的特征。随后，根据本公开内容，可以执行其他处理步骤以形成SJ半导体器件8的其他特征(例如，介电层26、栅极电极27、源极接触部30、漏极接触部28)以形成功能器件。例如，在一些实施例中，可以具有第二导电类型的阱区22(例如，p型阱区22)可以电耦接到第二组SJ柱42B，如图1中所展示的。
本发明的技术效果包括增加SJ器件的阻断电压的制造SJ器件的设计和方法。具体地，所公开的SJ器件包括SJ区，该SJ区重塑SJ器件的有源区域中的电场，从而实现了低传导损耗和高阻断电压同时还维持了相对较简单的制作工艺。更具体地，使用一组掩膜和自对准的方法，可以减少为了形成SJ区而注入的相反地掺杂的SJ柱之间的未对准。相应地，所得SJ区可以在第一组SJ柱与第二组SJ柱之间具有大约均匀的对准和平衡的掺杂。进一步地，通过在SJ器件的有源区域中制作大约均匀的平衡电荷区，可以增加SJ器件的最大击穿电压和/或阻断电压。
本书面说明书使用实例来公开本发明，包括最佳模式，同时也使得本领域任何技术人员能够实践本发明，包括制造并使用任何器件或系统以及执行所并入的任何方法。本发明可获得专利的保护范围由权利要求来限定，并且可以包括本领域技术人员能够想到的其他实例。如果这种其他实例具有不异于权利要求的文字语言的结构要素或者如果这种其他实例包括与权利要求的文字语言无实质性差异的等效结构要素，则这种其他实例旨在处于权利要求的范围之内。

Claims (24)

1.一种制造超级结(SJ)器件的SJ层的方法，所述方法包括：
在下层上形成具有第一导电类型的第一外延(epi)层，其中，所述下层由宽带隙材料形成；
通过以下操作形成第一掩膜：在所述第一epi层的第一部分和第二部分上布置第一材料，并且然后对所述第一材料进行图案化，以选择性地暴露所述第一epi层的所述第二部分；
将具有所述第一导电类型的第一组SJ柱选择性地注入到所述第一epi层的经暴露的所述第二部分中；
通过在所述第一epi层的所述第二部分上布置不同于所述第一材料的第二材料来形成第二掩膜，其中，所述第二掩膜相对于所述第一掩膜自对准；
去除所述第一掩膜以暴露所述第一epi层的所述第一部分，而不暴露所述第一epi层的所述第二部分；
将具有第二导电类型的第二组SJ柱选择性地注入到所述第一epi层的经暴露的所述第一部分中；以及
去除所述第二掩膜以产生所述SJ层。
2.如权利要求1所述的方法，包括：
在所述SJ层上形成具有所述第一导电类型的第二epi层，其中，所述第二epi层由所述宽带隙材料形成；
通过以下操作形成所述第一掩膜：在所述第二epi层的第一部分和第二部分上布置所述第一材料，并且然后对所述第一材料进行图案化，以选择性地暴露所述第二epi层的所述第二部分；
将所述第一组SJ柱选择性地注入到所述第二epi层的所述第二部分中；
通过在所述第二epi层的所述第二部分上布置所述第二材料来形成所述第二掩膜，其中，所述第二掩膜相对于所述第二epi层上的所述第一掩膜自对准；
去除所述第一掩膜以暴露所述第二epi层的所述第一部分，而不暴露所述第二epi层的所述第二部分；
将具有所述第二导电类型的所述第二组SJ柱选择性地注入到所述第二epi层的经暴露所述第一部分中；以及
去除所述第二掩膜以产生附加SJ层。
3.如权利要求2所述的方法，其中，将所述第一组SJ柱注入到所述第二epi层的所述第二部分中包括注入所述第一组SJ柱以延伸穿过所述第二epi层的整个厚度并与所述第一epi层的所述第一组SJ柱接触。
4.如权利要求1所述的方法，其中，注入所述第一组SJ柱包括使用等于或大于大约0.1兆电子伏(MeV)的注入能量进行注入。
5.如权利要求4所述的方法，其中，所述注入能量小于大约50MeV。
6.如权利要求1所述的方法，其中，注入所述第一组SJ柱包括注入到等于或大于大约5微米(μm)的深度。
7.如权利要求6所述的方法，其中，所述深度等于或小于大约15μm。
8.如权利要求1所述的方法，其中，注入所述第一组SJ柱包括注入所述第一组SJ柱以延伸穿过所述第一epi层的厚度并接触所述下层。
9.如权利要求1所述的方法，其中，所述第一epi层包括碳化硅(SiC)。
10.如权利要求1所述的方法，包括以大约小于5×1015每立方厘米(cm-3)的掺杂浓度形成所述第一epi层。
11.如权利要求10所述的方法，其中，所述掺杂浓度大约大于或等于1×1014cm-3。
12.如权利要求1所述的方法，其中，所述第一组SJ柱包括介于大约5×1015cm-3与大约1×1017cm-3之间的掺杂浓度。
13.如权利要求1所述的方法，其中，所述下层包括半导体衬底层、第二epi层、附加SJ层或其组合。
14.如权利要求1所述的方法，包括在所述SJ层上方形成具有所述第一导电类型的器件层以产生超级结(SJ)半导体器件，其中，所述SJ半导体器件包括金属氧化物半导体场效应晶体管(MOSFET)、结型场效应晶体管(JFET)、双极结型晶体管(BJT)或二极管。
15.一种超级结(SJ)半导体器件中间部，包括：
具有第一导电类型的外延(epi)层，其中，所述epi层包括宽带隙材料，其中，所述epi层的第一部分包括具有第二导电类型的多个注入超级结(SJ)柱；
第一高能量注入掩膜，所述第一高能量注入掩膜直接布置在所述epi层的所述第一部分上方，其中，所述第一高能量注入掩膜包括第一材料；以及
第二高能量注入掩膜，所述第二高能量注入掩膜相对于所述第一高能量注入掩膜自对准地直接布置在所述epi层的第二部分上方，其中，所述第二高能量注入掩膜包括不同于所述第一材料的第二材料，其中，所述epi层的所述第二部分不被所述第一高能量注入掩膜覆盖。
16.如权利要求15所述的SJ半导体器件中间部，其中，当对所述SJ半导体器件中间部应用去除技术时，所述第一高能量注入掩膜被配置成至少部分地基于所述第一材料而被去除，并且所述第二高能量注入掩膜被配置成至少部分地基于所述第一高能量注入掩膜与所述第二高能量注入掩膜之间的化学差异、物理差异或其组合而仍然有效。
17.如权利要求15所述的SJ半导体器件中间部，其中，所述第一高能量注入掩膜和所述第二高能量注入掩膜独立地包括氧化硅、氮化硅、多晶硅、硅、金属层或抗蚀剂层中的不同的一种或多种。
18.一种方法，包括：
A)在下层上形成具有第一导电类型的外延(epi)层，其中，所述下层由宽带隙材料形成；
B)形成包括第一材料的第一掩膜，所述第一掩膜布置在所述epi层的第一部分上，其中，所述epi层的第二部分被所述第一掩膜暴露；
C)将具有第二导电类型的第一组超级结(SJ)柱选择性地注入到所述epi层的所述第二部分中；
D)形成包括第二材料的第二掩膜，所述第二掩膜布置在所述epi层的所述第二部分上，其中，所述第二掩膜相对于所述第一掩膜自对准并且所述第二材料与所述第一材料不同；
E)去除所述第一掩膜以暴露所述epi层的所述第一部分，而不暴露所述epi层的所述第二部分；
F)将具有所述第一导电类型的第二组SJ柱选择性地注入到所述epi层的经暴露所述第一部分中；
G)去除所述第二掩膜以产生超级结(SJ)层；以及
H)在所述SJ层上方形成具有所述第一导电类型的器件层以产生超级结(SJ)半导体器件。
19.如权利要求18所述的方法，包括，在步骤H之前，将步骤A至步骤G重复至少一次以形成附加SJ层。
20.如权利要求18所述的方法，其中，形成所述epi层包括直接在所述下层上生长所述epi层。
21.如权利要求18所述的方法，其中，选择性地注入所述第二组SJ柱包括相邻于所述第一组SJ柱并在所述第一组SJ柱之间交错地注入所述第二组SJ柱。
22.如权利要求18所述的方法，其中，选择性地注入所述第一组SJ柱包括以硼、铝或其组合注入，并且其中，选择性地注入所述第二组SJ柱包括以氮、磷或其附加的组合注入。
23.如权利要求18所述的方法，其中，所述下层包括半导体衬底层，其中，所述半导体衬底层包括碳化硅(SiC)。
24.如权利要求18所述的方法，其中，所述超级结(SJ)半导体器件是金属氧化物半导体场效应晶体管(MOSFET)、结型场效应晶体管(JFET)、双极结型晶体管(BJT)或二极管。
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