JP2020038975A - ＳｉＣベースの超接合半導体装置 - Google Patents

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Abstract

【課題】ＳｉＣベースの超接合半導体装置を提供する。【解決手段】半導体装置１は、シリコンのドーパント拡散係数より小さいドーパント拡散係数を示す半導体ボディ材料を含む半導体ボディ１１と、第１の導電型のドーパントでドープされるとともに延伸方向Ｂに沿って半導体ボディ中に延伸する円柱形状を示し、少なくとも１つの第１の半導体領域のそれぞれの幅Ｄは延伸方向Ｂに沿って連続的に増加する、少なくとも１つの第１の半導体領域１１１-１、１１１-２と、半導体ボディ内に含まれ、少なくとも１つの第１の半導体領域に隣接するように配置されるとともに第１の導電型と相補的な第２の導電型のドーパントでドープされる、少なくとも１つの第２の半導体領域と１１２を含む。【選択図】図１

Description

本明細書は、半導体装置の実施形態と半導体装置の製造方法の実施形態、例えばダイオード、ＭＯＳＦＥＴなどの実施形態とこのような製品の製造方法の実施形態とに言及する。特に、本明細書は、シリコンのドーパント拡散係数より小さいドーパント拡散係数を示す半導体ボディ材料に基づく半導体装置の実施形態、例えば炭化珪素に基づく半導体装置の実施形態と、このような半導体装置の製造方法の実施形態とに言及する。
電気エネルギーを変換することおよび電気モータまたは電気機械を駆動することなど自動車、民生および産業用途における現代の装置の多くの機能は半導体装置に依存する。例えば、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、ダイオードおよび同様な装置は、限定しないが電源および電力変換器内のスイッチを含む様々な用途に使用されてきた。
このような半導体装置のスイッチング振る舞いおよび／またはこのような半導体装置を使用する電力変換器の効率を改善するために、所謂超接合構造が導入された。時折、このような超接合構造を有する半導体装置は「補償装置」、「ＣｏｏｌＭＯＳ（商標）装置」、「ＳＪ装置」または「ＲＥＳＵＲＦ装置」とも呼ばれる。超接合構造は電荷補償構造である。例えば、超接合構造により、高電圧ＭＯＳＦＥＴ内のエピタキシャル層の抵抗は大幅に（例えば、５倍を越えて）低減され得る。
半導体装置内に超接合構造（「補償構造」とも呼ばれる）を十分な精度で、特に電荷補償の程度を十分な精度で生成することは通常、挑戦的な課題である。正確な超接合構造を生成することは、半導体ボディ材料の拡散係数が比較的小さければ、さらに挑戦的な課題である。
一実施形態によると、半導体装置が提供される。本半導体装置は、シリコンのドーパント拡散係数より小さいドーパント拡散係数を示す半導体ボディ材料を含む半導体ボディを含む。本半導体装置はさらに、第１の導電型のドーパントでドープされるとともに延伸方向に沿って半導体ボディ中に延伸する円柱形状を示す少なくとも１つの第１の半導体領域を含み、少なくとも１つの第１の半導体領域のそれぞれの幅は前記延伸方向に沿って連続的に増加する。本半導体装置はまた、半導体ボディ内に含まれる少なくとも１つの第２の半導体領域であって、少なくとも１つの第１の半導体領域に隣接するように配置されるとともに第１の導電型と相補的な第２の導電型のドーパントでドープされる少なくとも１つの第２の半導体領域を含む。
別の実施形態によると、別の半導体装置が提供される。この別の半導体装置は、シリコンのドーパント拡散係数より小さいドーパント拡散係数を示す半導体ボディ材料を含む半導体ボディと、半導体ボディ内に含まれる少なくとも１つの第１の半導体領域であって、注入された第１の導電型のドーパントでドープされるとともに延伸方向に沿って半導体ボディ中に延伸する円柱形状を示す少なくとも１つの第１の半導体領域と、半導体ボディ内に含まれる少なくとも１つの第２の半導体領域であって、少なくとも１つの第１の半導体領域に隣接して配置されるとともに第１の導電型と相補的な注入された第２の導電型のドーパントでドープされる少なくとも１つの第２の半導体領域とを含み、延伸方向に垂直な方向の第１の半導体領域と第２の半導体領域との遷移部が、半導体装置の垂直断面内に、延伸方向に沿った第１の半導体領域の総延長の少なくとも５０％に沿って直線を形成する。
さらに別の実施形態によると、半導体装置の製造方法が提供される。本方法は、シリコンのドーパント拡散係数より小さいドーパント拡散係数を示す半導体ボディ材料を含む半導体ボディを設ける工程と、第１の導電型のドーパントでドープされる少なくとも１つの第１の半導体領域を半導体ボディ内に生成する工程であって、第１の注入イオンの第１の注入を適用する工程を含む、工程と、少なくとも１つの第１の半導体領域に隣接するとともに第１の導電型と相補的な第２の導電型のドーパントでドープされる少なくとも１つの第２の半導体領域を半導体ボディ内に生成する工程であって、第２の注入イオンの第２の注入を適用する工程を含む、工程とを含む。
当業者は、以下の詳細な説明を読み添付図面を見るとさらなる特徴と利点を認識する。
添付図面における構成要素は、必ずしも原寸に比例していなく、むしろ本発明の原理を説明することに重点が置かれる。さらに、添付図面では、同様な参照符号は対応部分を示す。
１つまたは複数の実施形態による半導体装置の垂直断面の一部を概略的に示す。 １つまたは複数の実施形態による半導体装置の第１の半導体領域の垂直断面の一部を概略的に示す。 １つまたは複数の実施形態による半導体装置の製造方法を概略的に示す。 １つまたは複数の実施形態による半導体装置の製造方法を概略的に示す。 １つまたは複数の実施形態による半導体装置の製造方法を概略的に示す。 １つまたは複数の実施形態による半導体装置の製造方法を概略的に示す。 １つまたは複数の実施形態による半導体装置の製造方法を概略的に示す。 １つまたは複数の実施形態による半導体装置の製造方法を概略的に示す。 １つまたは複数の実施形態による半導体装置の製造方法の注入工程を概略的に示す。 １つまたは複数の実施形態による半導体装置の製造方法の注入工程を概略的に示す。 １つまたは複数の実施形態によるエネルギー拡散器アセンブリの垂直断面の一部を概略的に示す。 半導体装置の製造方法を概略的に示す。 半導体装置の製造方法を概略的に示す。 半導体装置の製造方法を概略的に示す。 半導体装置の製造方法を概略的に示す。 半導体装置の製造方法を概略的に示す。 半導体装置の製造方法を概略的に示す。 半導体装置の製造方法を概略的に示す。 半導体装置の製造方法を概略的に示す。
以下の詳細な説明では、実施形態の一部をなし、本発明が実施され得る特定の実施態様を例示として示す添付図面を参照する。
この点に関し、「上」、「底」、「下」、「前」、「背後」、「後」、「前縁」、「後縁」などの方向用語は、説明される図面の配向を参照して使用され得る。実施形態の構成要素は多くの異なる配向で配置され得るので、方向用語は例示目的で使用され、決して限定しない。本発明の範囲から逸脱することなく他の実施形態を利用し得ることと構造的または論理的変更をなし得ることとを理解すべきである。したがって、以下の詳細説明は限定的な意味で取られてはならなく、本発明の範囲は添付の特許請求の範囲により規定される。
以下では、様々な実施形態を詳細に参照し、その１つまたは複数の例を添付図面に例示する。各例は説明のために提供されており、本発明を制限するようには意図されていない。例えば、一実施形態の一部として例示または説明される特徴は、さらに別の実施形態をもたらすために他の実施形態上でまたはそれに関連して使用され得る。本発明はこのような修正および変形を含むように意図されている。これらの例は特定の言語を使用して説明されるが、特定の言語は添付の特許請求範囲を制限するものと解釈されてはならない。図面はスケーリングされていなく、例示目的のためだけである。明確のために、同じ要素または製造工程は、別途記載のない限り、様々な図面では同じ参照符号により示された。
本明細書で使用される用語「水平」は、半導体基板または半導体領域の水平面にほぼ平行な配向を記述するように意図されている。これは、例えばウェハまたはダイの表面（例えば、半導体ボディの表面）であり得る。
本明細書で使用される用語「垂直」は、水平面にほぼ垂直（すなわち、半導体基板または半導体領域の表面の法線方向に平行）に配置された配向を記述するように意図されている。
本明細書では、ｐドープは「第１の導電型」と呼ばれ、ｎドープは「第２の導電型」と呼ばれる。代替的に、第１の導電型がｎドープであり第２の導電型がｐドープとなるように反対のドーピング関係が採用され得る。例えば、第１の導電型のドーパントはアクセプタであり得、第２の導電型のドーパントはドナーであり得る。代替的に、第１の導電型のドーパントはドナーであり得、第２の導電型のドーパントはアクセプタであり得る。
さらに、本明細書内では、用語「ドーピング濃度」は、特定の半導体領域の積分ドーピング濃度、または平均ドーピング濃度、またはシート電荷キャリア濃度をそれぞれ参照し得る。したがって、例えば、「特定の半導体領域が別の半導体領域のドーピング濃度と比較して高いまたは低い一定のドーピング濃度を示す」という記述は、前記半導体領域のそれぞれの平均ドーピング濃度が互いに異なるということを示し得る。
本明細書に記載される特定の実施形態は、限定しないがモノリシック集積化電力半導体装置、例えば電力変換器内で使用され得るモノリシックに集積化電力半導体装置に関する。
本明細書で使用される用語「電力半導体装置」は、高電圧遮断およびスイッチングおよび／または高電流通過およびスイッチング能力を有するシングルチップ上の半導体装置を記述するように意図されている。換言すれば、前記電力半導体装置は、高電流、典型的にはアンペア範囲の電流、例えば最大数十アンペア、および／または高電圧、典型的には５０Ｖを越える電圧、より典型的には２００Ｖ以上の電圧を対象としたものである。
本明細書の文脈では、用語「オーム接触」、「電気的接触」、「オーム接続」と「電気的接続」は、半導体装置の２つの領域、区画、部分間に、または１つまたは複数の装置の異なる端子間に、または端子またはメタライゼーションまたは電極と半導体装置の一部分との間に低オーム電気接続または低オーム電流経路が存在するということを記述するように意図されている。さらに、本明細書の文脈では、用語「接触」は、各半導体装置の２つの素子間に直接的物理的接続があるということを記述するように意図されており、例えば、互いに接触した２つの素子間の遷移部は別の中間素子などを含むことはできない。
図７Ａ〜図７Ｄは、半導体装置７１を製造する手法を概略的に示す。半導体装置７１は半導体基材領域７１１と半導体基材領域７１１の上のドープ半導体領域７１２とを含み得る。例えば、半導体基材領域７１１とドープ半導体領域７１２の両方はシリコンに基づく。さらに、ドープ半導体領域７１２はｎドープ領域であり得る。このドープ半導体領域７１２は、それぞれ気泡の形をした第１の領域７２と第２の領域７３とを含むエピタキシャルｎドープ層であり得る。例えば、第２の気泡７３はｐドープされ第１の気泡７２はｎドープされる。気泡７２、７３はイオン注入を行うことにより生成され得る。図７Ｂに示す次の工程では、別のノンドープまたは弱ドープエピタキシャル層７１３がドープ半導体領域７１２の上に生成され得る。これらのノンドープまたは弱ドープエピタキシャル層７１３のそれぞれの中には、別の第１の気泡７３および第２の気泡７２が、それぞれの注入工程７４を行うことによりそして最上部層７１３の表面上にマスク７１４を配置することにより生成され得る。これらの工程は、図７Ｃに概略的に示すような構造が実現されるまで繰り返され得る。図７Ｄに概略的に示された最終工程では、互いの上に配置された複数の気泡は、広い熱拡散工程を行うことによりそれぞれの第１の円柱状半導体領域７５とそれぞれの第２の円柱状半導体領域７６とにマージされ得る。
図７Ａ〜図７Ｄに示す方法により、超接合構造が半導体装置７１内に確立される。半導体装置７１を製造するこの手法は複数のエピタキシャル層７１２、７１３を生成する工程と複数の注入工程７４を行う工程とを含むので、この手法は「多重エピタクシ・多重注入処理」とも呼ばれる。垂直方向に互いに離間された複数の気泡をマージするために行われる熱拡散工程により（図７Ｃ参照）、注入領域（すなわち気泡）の横方向延伸部も観測され得る。このような横方向延伸部は、それぞれの円柱状半導体領域７５、７６とエピタキシャル層７１２、７１３間の遷移部により画定される比較的高いうねりの接合領域を生じ得る。しかし、このような高いうねりは半導体装置７１の性能を悪化し得る。例えば、このような高いうねりは、半導体装置７１のかなり高いオン抵抗を生じ得る。
超接合構造を有する半導体装置を製造する別の手法が図８Ａ〜図８Ｄに概略的に示される。この手法は「トレンチ・エピタクシ・充填処理」と呼ばれることがある。例えば、超接合構造は、半導体基材領域８１１とドープ半導体領域８１２とを有する半導体装置８１内に生成される。ドープ半導体領域８１２はｎドープ半導体領域であり得る。第１の工程では、マスク８３がドープ半導体領域８１２の上に配置され得、いくつかの空のトレンチ８２がドープ半導体領域８１２内に形成され得る（図８Ｂ参照）。後続の工程では、トレンチ８２は、ｐドープ半導体材料であり得るトレンチ充填材８４で充填され得る。図８Ｄに概略的に示す次の工程では、マスク８３とトレンチ充填材８４の突出部分とを除去するために化学機械研磨（ＣＭＰ）が行われ得る。トレンチ・エピタクシ・充填処理内では熱拡散工程を行うことが回避され得るとしても、前記トレンチ８２を充填するために選択エピタクシを適用することは比較的高い散乱を含み得る。したがって、半導体装置８１は、半導体装置８１の性能を低下し得る比較的高い補償散乱を示すことがある。例えば、前記散乱は、半導体装置８１の比較的高いオン抵抗を生じることがある。
図１は、１つまたは複数の実施形態による半導体装置１の垂直断面の一部を概略的に示す。半導体装置１は、シリコンのドーパント拡散係数より小さいドーパント拡散係数を示す半導体ボディ材料を含む半導体ボディ１１を含む。
例えば、半導体ボディ材料は、炭化珪素、窒化ガリウム、窒化アルミニウム、またはシリコンのドーパント拡散係数より少なくとも２桁低いドーパント拡散係数を示す別の半導体材料のうちの少なくとも１つを含む。
一実施形態では、前記ドーパント拡散係数は適用可能処理温度において判断され得る。例えば、炭化珪素は１７００℃〜１８００℃の範囲のポスト注入アニール温度を示し得、シリコンの場合、このようなポスト注入アニール温度は１７００℃未満、例えば約１１００℃であり得る。
さらに、半導体ボディ１１は、炭化珪素半導体ボディ、窒化ガリウム半導体ボディ、窒化アルミニウム半導体ボディなどであり得る。
ドーパント拡散係数はアクセプタ拡散係数またはドナー拡散係数のいずれかであり得る。
例えば、半導体ボディ１１の半導体ボディ材料は、例えば適用可能処理温度（半導体ボディ材料として炭化珪素の場合例えば１８００℃）においてそれぞれ判断される１０−１３ｃｍ２／ｓ未満、または１０−１４ｃｍ２／ｓ未満、またはさらには１０−１５ｃｍ２／ｓ未満のドナー拡散係数を示す。
半導体ボディ材料はさらに、例えば適用可能処理温度（半導体ボディ材料として炭化珪素の場合例えば１８００℃）においてそれぞれ判断される１０−１３ｃｍ２／ｓ未満、または１０−１４ｃｍ２／ｓ未満、またはさらには１０−１５ｃｍ２／ｓ未満のアクセプタ拡散係数を示し得る。
半導体装置１はさらに、半導体ボディ１１内に含まれる第１の半導体領域１１１−１、１１１−２を含む。半導体装置１が２つの第１の半導体領域１１１−１、１１１−２を含むということを図１が概略的に示しても、「半導体装置１はまた、このような第１の半導体領域のうちの１つだけ例えば第１の半導体領域１１１−１または第１の半導体領域１１１−２だけ、または３以上の第１の半導体領域をそれぞれ含み得る」ということを理解すべきである。
第１の半導体領域１１１−１、１１１−２は第１の導電型のドーパントでドープされ得る。例えば、第１の半導体領域１１１−１、１１１−２はアクセプタでドープされる。しかし、第１の半導体領域１１１−１、１１１−２のすべてが同じドーパントでドープされるということは必要要件ではない。例えば、第１の半導体領域１１１−１が前記第１の導電型のドーパントでドープされ、第２の半導体領域１１１−２は第１の導電型と相補的な第２の導電型のドーパントでドープされるということが可能である。
例えば、第１の半導体領域１１１−１、１１１−２のそれぞれは延伸方向Ｂに沿って半導体ボディ１１中に延伸する円柱形状を示し得る。第１の半導体領域１１１−１、１１１−２のそれぞれの幅Ｄは、図２に関して以下にさらに詳細に説明するように前記延伸方向Ｂに沿って連続的に増加する。
例えば、前記延伸方向Ｂに沿って連続的に増加する前記幅Ｄは第１の半導体領域１１１−１、１１１−２のそれぞれの前記円柱形状を構成し得る。
「第１の半導体領域１１１−１、１１１−２のそれぞれはまた、前記延伸方向Ｂにほぼ垂直な横方向に、前記幅Ｄにほぼ垂直な横方向に、および半導体ボディ１１の表面１１−１にほぼ平行な横方向に、例えば前記延伸方向Ｂの総延長と比較してさらに遠くまで延伸し得る」ということを理解すべきである。したがって、第１の半導体領域１１１−１、１１１−２のそれぞれはさらに、ストライプ形状を示し得る。さらに、第１の半導体領域１１１−１、１１１−２のこのような形状は本明細書の意味では円柱形状とみなす。
例えば、第１の半導体領域１１１−１、１１１−２の少なくとも１つは、例えば図１〜図４Ｃのそれぞれに概略的に示されるように、第１の垂直断面において、前記円柱形状を示す。さらに、前記第１の半導体領域１１１−１、１１１−２の少なくとも１つは同時に、前記第１の垂直断面に垂直な第２の（不図示の）垂直断面において、前記ストライプ形状を示し得る。
半導体装置１はさらに、半導体ボディ１１内に含まれるとともに第１の半導体領域１１１−１、１１１−２に隣接して配置される少なくとも１つの第２の半導体領域１１２を含む。第２の半導体領域１１２は第１の半導体領域１１１−１、１１１−２と接触し得る。第２の半導体領域１１２は、第１の導電型と相補的な第２の導電型のドーパントでドープされる。例えば、第２の半導体領域１１２はドナーでドープされる。
例えば、一方の側の第１の半導体領域１１１−１、１１１−２と他方の側の第２の半導体領域１１２の両方は、必要な電荷平衡を実現するために同等なドーピング濃度を有し得る。
一実施形態では、第２の半導体領域１１２のドーピング濃度は、低伝導損を可能にするように半導体装置１が十分に低いオン抵抗を示すように選択される。さらに、第１の半導体領域１１１−１、１１１−２のそれぞれのドーピング濃度は、半導体装置１の低スイッチング損失を可能にするように前記必要な電荷平衡（例えば、必要な補償度）を実現するために、第２の半導体領域１１２のドーピング濃度に基づいて選択され得る。例えば、第１の半導体領域１１１−１、１１１−２のそれぞれのドーピング濃度は第２の半導体領域１１２のドーピング濃度とほぼ同一である。
一実施形態によると、前記第１の半導体領域１１１−１、１１１−２の少なくとも１つの前記延伸方向Ｂに沿ったドーピング濃度は、第１の半導体領域１１１−１、１１１−２の前記少なくとも１つの延伸方向の総延長の少なくとも１０％（例えば、少なくとも０．３μｍ、少なくとも１μｍ、または少なくとも２μｍ、または少なくとも３μｍ、またはさらには３μｍ超）に沿った固定値から５０％未満、または３０％未満、または２０％未満、または１０％未満、または５％未満だけ逸脱する。さらに、前記延伸方向Ｂの第１の半導体領域１１１−１、１１１−２の前記少なくとも１つの所与の深さにおいて、ドーピング濃度は、前記所与の深さにおける幅Ｄの少なくとも８０％、少なくとも９０％、または少なくとも９５％に沿ってほぼ一定である。
例えば、前記固定値は、第１の半導体領域１１１−１、１１１−２の前記少なくとも１つの領域中のドーピング濃度の最大値または平均値、または第２の半導体領域１１２中のドーピング濃度の最大値または平均値であり得る。
例えば、第１の半導体領域１１１−１、１１１−２は、第１の注入イオンの少なくとも１つの第１の注入により生成された。また、第２の半導体領域１１２は、第２の注入イオンの少なくとも１つの第２の注入により生成された場合がある。
換言すれば、第１の半導体領域１１１−１、１１１−２は第１の導電型のドーパントの注入でドープされる半導体ボディ材料を含む半導体領域であり得、半導体ボディ１１内に含まれる第２の半導体領域１１２は第１の導電型と相補的な第２の導電型のドーパントの注入でドープされる半導体ボディ材料を含む半導体領域であり得る。
例えば、第１の半導体領域１１１−１、１１１−２と第２の半導体領域１１２は、超接合構造を有するドリフト容積を形成する。例えば、半導体装置１のこのようなドリフト容積は炭化珪素ベースの電力ＭＯＳＦＥＴまたは別の半導体装置の一部であり得る。
延伸方向Ｂに垂直な方向の第１の半導体領域１１１−１と前記第２の半導体領域１１２との遷移部が接合領域１１１−１３を形成する。したがって、延伸方向Ｂに垂直な方向の第１の半導体領域１１１−２と第２の半導体領域１１２との遷移部が別の接合領域１１１−２３を形成する。接合領域１１１−１３、１１１−２３の両方は比較的低いうねりを示し得る。
例えば、第１の半導体領域１１１−１の前記幅Ｄは対向接合領域１１１−１３間の距離により画定され得、他の第１の半導体領域１１１−２の幅Ｄは対向接合領域１１１−２３間の距離により画定され得る。
図１と図２に示す垂直断面では、一方の側の第１の半導体領域１１１−１、１１１−２と他方の側の第２の半導体領域１１２間の前記接合領域１１１−１３、１１１−２３は直線として現れる。例えば、前記直線は、延伸方向Ｂに沿った第１の半導体領域１１１−１、１１１−２それぞれの総延長の少なくとも５０％の直線である。上記直線は、前記総延長の５０％を越える直線、例えば前記総延長の６０％を越える、７５％を越える、９５％を越える、またはさらには９８％を越える直線であり得る。したがって、前記接合領域１１１−１３、１１１−２３は、前記総延長の５０％を越える、例えば前記総延長の６０％を越える、７５％を越える、９５％を越える、またはさらには９８％を越える低いうねりを示し得る。低いうねりの態様については、図２に関してさらに詳細に説明する。
図２は、図１に示す半導体装置１の半導体ボディ１１内に含まれる第１の半導体領域１１１−１の垂直断面の一部を概略的に示す。説明を簡単にするために、半導体領域１１１−１は図１のイラストと比較して９０°回転されて示される。第１の半導体領域１１１−１は近位端１１１−１１と遠位端１１１−１２とを含む。近位端１１１−１１は表面１１−１に最も近い端であり、遠位端１１１−１２は表面１１−１から最も遠い端である。したがって、別の第１の半導体領域１１１−２もまた、近位端１１１−２１と遠位端１１１−２２とを含む。
第１の半導体領域１１１−１の近位端１１１−１１は近位幅ｄ１を示し、遠位端は遠位幅ｄ２を示す。第１の半導体領域１１１−１の前記延伸方向Ｂに沿った前記近位端１１１−１１と前記遠位端１１１−１２間の他の全ての位置における幅Ｄは近位幅ｄ１より大きく遠位幅ｄ２より小さい。
例えば、前記延伸方向Ｂに沿った第１の半導体領域１１１−１の幅Ｄの変化率は正である。さらに、一実施形態によると、前記変化率はほぼ一定である。したがって、垂直断面に関して低いうねりまたは前記直線をそれぞれ示す前記接合領域１１１−１３が形成され得る。
したがって、本明細書の範囲内では、語句「直線」は、前記幅Ｄの変化率（すなわち延伸方向Ｂに沿った前記幅Ｄの増加）が前記延伸方向Ｂに沿ってほぼ一定であるということを表し得る。対照的に、上記熱拡散工程を含む多重エピタクシ・多重注入処理にしたがって生成された円柱状半導体領域７５、７６の幅の変化率は（図７Ａ〜図７Ｄに概略的に示される）は変化し、延伸方向に沿って正および負であり得る。したがって、それぞれの円柱状半導体領域７５、７６とエピタキシャル層７１２、７１３との遷移部により画定される接合領域のうねりは比較的高く、垂直断面では、いかなる直線も前記遷移部により形成されなく、比較的高い波紋を示す波状線が形成される。
例えば、第１の半導体領域１１１−１のそれぞれの幅の変化率は、前記延伸方向Ｂと前記接合領域１１１−１３との仮想交差点における交角と同一である延伸角βにより与えられる。例えば、この延伸角βは、０．１°〜１０°の範囲内、例えば約３°である。さらに、延伸角βは第１の半導体領域１１１−１の全延伸部に沿ってほぼ一定であり得る。
図１と図２に示すように、延伸方向Ｂは、第１の半導体領域１１１−１、１１１−２が半導体ボディ１１内に垂直方向に延伸するように半導体ボディ１１の表面１１−１にほぼ垂直である。
図３Ａ〜図３Ｃと図４Ａ〜図４Ｃは、１つまたは複数の実施形態による半導体装置の製造方法、例えば図１に概略的に示された半導体装置１の製造方法を概略的に示す。
図３Ａと図４Ａに示す第１の工程では、シリコンのドーパント拡散係数より小さいドーパント拡散係数を示す半導体ボディ材料を含む半導体ボディ１１が設けられる。半導体ボディ１１の半導体ボディ材料のこのようなドーパント拡散係数の例示的値は既に上に示した。例えば、半導体ボディ１１は、炭化珪素半導体ボディ、窒化ガリウム半導体ボディ、窒化アルミニウム半導体ボディなどであり得る。
設けられる半導体ボディ１１は、高ドープ半導体領域であり得る基材領域１１−３を含み得る。前記注入３１、３２を行う前に、半導体ボディ１１は当初ノンドープまたは弱ドープである領域１１−２を含み得る。例えば、当初ノンドープまたは弱ドープである領域１１−２は、炭化珪素層、窒化ガリウム層、窒化アルミニウム層、または例えば適用可能処理温度で比較してシリコンのドーパント拡散係数より少なくとも２桁低いドーパント拡散係数を示す別の半導体材料の層のうちの１つである。例えば、第１の注入３１は、そうでなければノンドープまたは弱ドープである半導体領域１１−２内に第１の半導体領域１１１−１、１１１−２を生成するように行われる。
図３Ｂ、図４Ｂに示す次の工程では、第１の半導体領域１１１−１、１１１−２が半導体ボディ１１内に生成される。図１に関し既に説明したように、ただ１つの第１の半導体領域（例えば、第１の半導体領域１１１−１）を生成することで十分な場合がある。代替的に前記生成工程では、３以上の第１の半導体領域１１１−１、１１１−２が前記延伸方向Ｂに垂直な横方向延伸部に沿って分散されて生成され得る。
第１の半導体領域１１１−１、１１１−２を生成する工程は、第１の注入イオンの第１の注入３１を適用する工程を含み得る。例えば、第１の注入イオンは、第１の半導体領域１１１−１、１１１−２がｐドープされるようにアクセプタを含み得る。
図３Ｃ、図４Ｃに概略的に示す後続の工程では、第２の半導体領域１１２が半導体ボディ１１内にそして第１の半導体領域１１１−１、１１１−２に隣接して生成される。第２の半導体領域１１２の生成工程は第２の注入イオンの第２の注入３２を適用する工程を含み得る。例えば、第２の注入イオンは、第２の半導体領域１１２がｎドープされるようにドナーを含み得る。
換言すれば、第１の半導体領域１１１−１、１１１−２と第２の半導体領域１１２の両方は注入により生成され得る。ドナーとアクセプタの両方は注入により半導体ボディ１１中に導入され得る。
生成された第１の半導体領域１１１−１、１１１−２と生成された第２の半導体領域１１２は超接合構造を示すドリフト領域１１−４を形成し得る。第２の半導体領域１１２と第１の半導体領域１１１−１、１１１−２とにより形成されるドリフト容積１１−４は基材領域１１−３と接触し得る。この基材領域１１−３は比較的高いドープの半導体領域であり得る。基材領域１１−３は第２の半導体領域１１２のドーピング濃度より高いドーピング濃度を示し得る。
例えば、前記第１の注入３１は第１の半導体領域１１１−１が延伸方向Ｂに沿って半導体ボディ１１中に延伸する円柱形状を示すように行われ、第１の半導体領域１１１−１の幅Ｄは図１と図２にも概略的に示したように前記延伸方向（Ｂ）に沿って連続的に増加する。この目的を達成するために、半導体ボディ１１の表面１１−１は第１のマスク３５−１でマスクされ得、前記第１の注入３１は、表面１１−１が第１のマスク３５−１でマスクされた状態で適用され得る。第１のマスク３５−１は第１の半導体領域１１１−１、１１１−２の延伸プロファイルを画定し得る。
例えば、第１のマスク３５−１は、第１の注入イオンが半導体ボディ１１へ入れるようにする第１の開口３５−１２を画定するように互いに離間された第１のマスク要素３５−１１を含む。
第１の注入３１が行われた後、第１のマスク３５−１は図３Ｂに概略的に示すように第２の注入３２を行う前に除去され得る。例えば、図４Ｂに示すように、第２の注入３２を行う前に、半導体ボディ１１の表面１１−１は第２のマスク３５−２でマスクされ得、第２の注入３２は、表面１１−１が第２のマスク３５−２でマスクされた状態で適用され得る。例えば、第２のマスク３５−２は第１のマスク３５−１の構造とほぼ相補的な構造を示す。第２のマスク要素３５−２１は、第２の注入イオンが半導体ボディ１１へ入れるようにする第２の開口３５−２２を画定するように、第１の開口３５−１２の領域内にほぼ配置され得る。
図４Ａ〜図４Ｃに示す方法は、図３Ａ〜図３Ｃに示す方法に似ており、図３Ａ〜図３Ｃに関して上に述べたことは図４Ａ〜図４Ｃへ同様に適用される。しかし、図４Ａ〜図４Ｃに示す方法によると、設けられた半導体ボディ１１は基材領域１１−３に隣接する別のドープ層１１−５を含む。例えば、このドープ層１１−５は、ドナーであり得る第２の導電型のドーパントでドープされる。さらに、前記第２の注入３２を行う前に、半導体ボディ１１の表面１１−１は前記第２のマスク３５−２でマスクされる。図３Ａ〜図３Ｃに概略的に示す方法と比較して、マスク３５−２が半導体ボディ１１の表面１１−１上にある状態で第２の注入３２を行った後第２の半導体領域１１２と第１の半導体領域１１１−１、１１１−２間には図４Ｃに概略的に示すようにいくつかのノンドープまたは弱ドープ領域１１−２が残り得る。
半導体装置１の製造方法はさらに、注入装置（図示せず）と半導体ボディ１１間にエネルギー拡散器アセンブリ３３を配置する工程を含み得る。このようなエネルギー拡散器アセンブリ３３は、図３Ａ、図４Ａ、図３Ｂ、図４Ｂ、および図５Ａに、さらに詳細には図６に概略的に示される。
エネルギー拡散器アセンブリ３３は、注入イオンを受け取るように構成され、かつ出力注入イオンが、エネルギー拡散器アセンブリ３３に入る際のそのエネルギーと比較して低下されたエネルギーを示すように、受け取った注入イオンを出力するように構成され得る。エネルギー拡散器アセンブリは、図５Ａに関して以下にさらに詳細に説明するようにそれぞれのエネルギーの低下量がエネルギー拡散器アセンブリ３３内に入る点および／または角度に依存するような構造を示し得る。
第１の注入３１と第２の注入３２を適用する工程は、第１の注入イオンと第２の注入イオンとの少なくとも１つが半導体ボディ１１へ入る前にエネルギー拡散器アセンブリ３３を横断するように行われ得る。例えば、エネルギー拡散器アセンブリ３３は、第１の注入３１と第２の注入３２の両方が行われる間注入装置（図示せず）と半導体ボディ１１との間に配置される。したがって、この実施形態では、第１の注入イオンと第２の注入イオンの両方は半導体ボディ１１に入る前に同じエネルギー拡散器アセンブリ３３を横断する。
エネルギー拡散器アセンブリ３３は、半導体ボディ１１の表面１１−１上に、または前記第１のマスク３５−１上に、または前記第２のマスク３５−２上にそれぞれ蒸着され得る。代替的にエネルギー拡散器アセンブリ３３は、半導体ボディ１１から例えば１ｍｍ〜１０ｍｍの範囲（例えば、５ｍｍ）など何ｍｍの距離だけ離れて配置され得る。
エネルギー拡散器アセンブリ３３はエネルギー拡散器材料を含み得、エネルギー拡散器材料は、シリコン、二酸化ケイ素、アルミニウム、炭化珪素、グラファイト、炭素、タングステン、モリブデン、鉛、チタン、銅のうちの少なくとも１つを含み得る。例えば、エネルギー拡散器アセンブリ３３はシリコンなどの単結晶材料で作られた拡散器素子３３２−１〜３３２−４を含み得る。例えば、拡散器素子３３２−１〜３３２−４の寸法は、ほぼ均一のドーピング濃度プロファイルのイオンビームの十分に大きな横方向広がりが保証され得るように小さく保たれる。
例えば、第１の注入および／または第２の注入は５００ＫｅＶ〜１２ＭｅＶの範囲の注入エネルギーで行われる。
図５Ａと図５Ｂは、図３Ａ〜図４Ｃに概略的に示された方法で行われ得る注入工程を概略的に示す。上に詳述されたように、エネルギー拡散器アセンブリ３３は前記第１の注入３１および／または前記第２の注入３２を行うために注入装置と半導体ボディ１１との間に配置され得る。その垂直断面が図６に概略的に示されるエネルギー拡散器アセンブリ３３は支持層３３１とその上に搭載された拡散器構造３３２とを含み得る。例えば、拡散器構造３３２は、距離Ａだけ互いに一様に離間され得る複数の拡散器素子３３２−１〜３３２−４を含む。例えば、拡散器素子３３２−１〜３３２−４はそれぞれ、傾斜角αを有する錐体形を示す。錐体形の代わりに、拡散器素子３３２−１〜３３２−４はまた、三角柱などの角柱の形を示し得る。
図５Ａに関し、２つの異なるイオン３６−１、３６−２の２つの異なる経路を考察する。第１のイオン３６−１は、支持層３３１のレセプタ側３３１−１にほぼ垂直な方向でエネルギー拡散器アセンブリ３３に近づく。第１のイオン３６−１は入口の第１の点３３−１でエネルギー拡散器アセンブリ３３に入る。エネルギー拡散器アセンブリ３３に入る際、第１のイオン３６−１は図５Ａの太い矢印により概略的に示されるエネルギーＥ１を示す。第１のイオン３６−１は、正確に２つの隣接エネルギー拡散器素子（例えば、エネルギー拡散器素子３３２−１、３３２−２）間においてエネルギー拡散器アセンブリ３３を横断する。したがって、第１のイオン３６−１のエネルギーの低下は比較的小さい。エネルギー拡散器アセンブリ３３を横断した後、第１のイオン３６−１は低下エネルギーＥ１’を示す。次に、第１のイオン３６−１は半導体ボディ１１に入り、半導体ボディ１１内の延伸深さｂ２に到達する。
対照的に、第２の経路３７−２に従う第２のイオン３６−２は、拡散器素子３３２−３などの拡散器素子全体を貫通して横断するように入口の第２の点３３−２でエネルギー拡散器アセンブリ３３に入る。エネルギー拡散器アセンブリ３３に入る前、第２のイオン３６−２は図５Ａの太い矢印により概略的に示されるようにエネルギーＥ２を示す。拡散器素子全体を貫通してエネルギー拡散器アセンブリ３３を横断した後、第２のイオン３６−２のエネルギーは図５Ａの短い太い矢印により示されるように大幅に低下される。例えば、エネルギー拡散器アセンブリ３３を横断した後、第２のイオン３６−２は低下エネルギーＥ２’を示す。次に、第２のイオン３６−２は半導体ボディ１１に入り、延伸深さｂ１に到達するだけである。延伸深さｂ１は延伸深さｂ２と比較してかなり小さい。
図５Ａでは、２つの極限状況が示される。第１のイオン３６−１のエネルギー拡散器アセンブリ３３により導出されたエネルギー低下は、第１のイオン３６−１が拡散器構造３３２の拡散器素子を実質的に横切らないので、可能な最小のエネルギー低下であり得る。対照的に、第２のイオン３６−２の導出されたエネルギー低下は、第２のイオン３６−２が拡散器素子を完全に横断するようにエネルギー拡散器アセンブリに入るので最大エネルギー低下であり得る。換言すれば、図１と図２に概略的に示されるように、極小エネルギー低下に遭遇する第１の注入イオンは第１の半導体領域１１１−１の前記遠位端１１１−１２を画定し得、最大エネルギー低下に遭遇する第１の注入イオンは第１の半導体領域１１１−１の前記近位端１１１−１１を画定し得る。
エネルギー拡散器アセンブリ３３により、エネルギー拡散器アセンブリを横断する注入イオンは半導体ボディ１１内の異なる延伸深さに到達し得る。これは、図５Ｂに概略的に示されるように、例えば第１の半導体領域１１１−１、１１１−２のほぼ一様な濃度プロファイルｃ１を実現することを可能にし得る。換言すれば、第１の半導体領域１１１−１、１１１−２のドーピング濃度は、エネルギー拡散器アセンブリ３３が半導体ボディ１１と注入装置（図示せず）の間に配置された状態で前記第１の注入３１が行われれば、前記延伸方向Ｂに沿ってほぼ一様であり得る。
半導体装置を製造する上記方法は、シリコンのドーパント拡散係数より小さいドーパント拡散係数を示す半導体ボディ材料内に超接合構造を生成することを可能にし得る。例えば、前記超接合構造を生成する工程は熱拡散工程を行うことを含まない。
しかし、前記第１の注入と前記第２の注入を行うことにより半導体装置を製造する上記方法は積層的に（例えば、図７Ａ〜図７Ｃに関し例示的に説明したやり方で）進められ得るということに注意すべきである。例えば、積層的に進めることにより、比較的深い第１の半導体領域が生成され得る。すべての層に関し、第１の注入イオンと第２の注入イオンの両方は１つまたは複数の別個の注入により注入され得る。このような別個の注入工程のそれぞれは、別個のエネルギー拡散器アセンブリ、別個の注入ドーズ量、および／または別個の注入エネルギーを使用する工程を含み得る。例えば、注入エネルギーに依存して、半導体ボディの約３〜８のエピタクシ層の前記第１の注入と前記第２の注入を繰り返すことが好適な場合がある。最下層に関し、このような最下層の別個のエネルギー拡散器アセンブリを使用することを回避するように、高エネルギー注入の適用により濃度プロファイルを広げることも可能な場合がある。さらに、前記別個の注入は、それぞれの第１の半導体領域が、現在処理されているそれぞれの層の全深さに沿って延伸するように行われ得る。したがって、隣接層の第１の半導体領域は既に互いに接触しているので熱拡散を行うことが回避され得る。こうして、多くのドーピングプロファイルが半導体ボディ内に実現され得る。
さらに、アバランシェ降伏頑強性を改善するために、前記延伸方向に沿って若干だけ延伸する１つまたは複数のドープ領域を導入することが可能である。このような別のドープ領域により、電界の垂直分布の専用ピークが実現され得る。
加えて、前記第１の半導体領域により形成された前記ドリフト区域と一方の側の第２の半導体領域と他方の側の高ドープ基板との間にフィールドストップ層が同様なやり方で導入され得る。このようなフィールドストップ構造は半導体装置のアバランシェ降伏頑強性および／または宇宙放射頑強性を改善し得る。
上に提供された方法は、垂直方向概念と横方向概念の両方で超接合構造を実現するのに適する場合がある。
「下」、「下方」、「下側」、「上方」、「上側」などの空間的相対語は、第２の要素に対する一要素の配置について説明するための説明の容易さのために使用される。これらの用語は、図面に描写されたものとは異なる配向に加え、それぞれの装置の異なる配向を包含するように意図されている。さらに、「第１」、「第２」などの用語もまた、様々な構成要素、領域、部分などを説明するために使用され、制限することを意図していない。同様な用語は本明細書を通して同様な構成要素を指す。
本明細書で使用されるように、用語「有する」「含有する」、「からなる」、「示す」などは、上述の要素または特徴の存在を示す開放型用語であり、追加要素または特徴を排除するものではない。単数形式の冠詞は文脈が明確に指示しない限り単数の物だけでなく複数の物を含むように意図されている。
上記範囲の変形と応用とを考慮に入れて、本発明はこれまでの説明により制限されないしまた添付図面により制限されないということを理解すべきである。むしろ、本発明は以下の特許請求範囲とそれらの法的等価物によってのみ限定される。
１ 半導体装置
１１ 半導体ボディ
１１−１ 表面
１１−２ ノンドープまたは弱ドープ領域
１１−３ 基材領域
１１−４ ドリフト容積
１１−５ ドープ層
３１ 第１の注入
３２ 第２の注入
３３ エネルギー拡散器アセンブリ
３３−１ 入口の第１の点
３３−２ 入口の第２の点
３５−１ 第１のマスク
３５−２ 第２のマスク
３５−１１ 第１のマスク要素
３５−１２ 第１の開口
３５−２１ 第２のマスク要素
３５−２２ 第２の開口
３６−１ 第１のイオン
３６−２ 第２のイオン
３７−２ 第２の経路
７１ 半導体装置
７２ 第２の気泡
７３ 第１の気泡
７４ 注入工程
７５ 半導体領域
７６ 半導体領域
８１ 半導体装置
８２ トレンチ
８３ マスク
８４ トレンチ充填材
１１１−１ 第１の半導体領域
１１１−２ 第１の半導体領域
１１１−１１ 近位端
１１１−１２ 遠位端
１１１−１３ 接合領域
１１１−２１ 近位端
１１１−２２ 遠位端
１１１−２３ 接合領域
１１２ 第２の半導体領域
３３１ 支持層
３３１−１ レセプタ側
３３２ 拡散器構造
３３２−１ 拡散器素子
３３２−２ 拡散器素子
３３２−３ 拡散器素子
３３２−４ 拡散器素子
７１１ 半導体基材領域
７１２ ドープ半導体領域
７１３ ノンドープまたは弱ドープエピタキシャル層
７１４ マスク
８１１ 半導体基材領域
８１２ ドープ半導体領域
Ａ 距離
ｂ１ 延伸深さ
ｂ２ 延伸深さ
ｃ１ 濃度プロファイル
ｄ１ 近位幅
ｄ２ 遠位幅
Ｂ 延伸方向
Ｄ 幅
Ｅ１ 第１のエネルギー
Ｅ１’ 第１の低下エネルギー
Ｅ２ 第２のエネルギー
Ｅ２’ 第２の低下エネルギー
α 傾斜角
β 延伸角

Claims (20)

  1. − シリコンのドーパント拡散係数より小さいドーパント拡散係数を示す半導体ボディ材料を含む半導体ボディ（１１）と、
    − 第１の導電型のドーパントでドープされるとともに延伸方向（Ｂ）に沿って前記半導体ボディ（１１）中に延伸する円柱形状を示す少なくとも１つの第１の半導体領域（１１１−１、１１１−２）であって、前記少なくとも１つの第１の半導体領域（１１１−１、１１１−２）のそれぞれの幅（Ｄ）が前記延伸方向（Ｂ）に沿って連続的に増加する、少なくとも１つの第１の半導体領域（１１１−１、１１１−２）と、
    − 前記半導体ボディ（１１）内に含まれる少なくとも１つの第２の半導体領域（１１２）であって、前記少なくとも１つの第１の半導体領域（１１１−１、１１１−２）に隣接するように配置されるとともに前記第１の導電型と相補的な第２の導電型のドーパントでドープされる、少なくとも１つの第２の半導体領域（１１２）とを含む半導体装置（１）。
  2. 前記少なくとも１つの第１の半導体領域（１１１−１、１１１−２）は近位幅（ｄ１）を示す近位端（１１１−１１、１１１−２１）と遠位幅（ｄ２）を示す遠位端（１１１−１２、１１１−２２）とを含み、
    前記少なくとも１つの第１の半導体領域（１１１−１、１１１−２）の前記延伸方向（Ｂ）に沿った前記近位端（１１１−１１、１１１−２１）と前記遠位端（１１１−１２、１１１−２２）との間の他の全ての位置における幅（Ｄ）は前記近位幅（ｄ１）より大きく、前記遠位幅（ｄ２）より小さい、請求項１に記載の半導体装置（１）。
  3. 前記少なくとも１つの第１の半導体領域（１１１−１、１１１−２）の前記それぞれの幅（Ｄ）の変化率が、延伸角（β）により与えられ、前記延伸角（β）は前記延伸方向（Ｂ）と前記少なくとも１つの第１の半導体領域（１１１−１、１１１−２）の接合領域（１１１−１３、１１１−２３）との仮想交差点における交角と同一である、請求項１または２に記載の半導体装置（１）。
  4. 前記延伸角（β）は０．１°〜１０°の範囲内である、請求項３に記載の半導体装置（１）。
  5. − シリコンのドーパント拡散係数より小さいドーパント拡散係数を示す半導体ボディ材料を含む半導体ボディ（１１）と、
    − 前記半導体ボディ（１１）内に含まれる少なくとも１つの第１の半導体領域（１１１−１、１１１−２）であって、注入された第１の導電型のドーパントでドープされるとともに、延伸方向（Ｂ）に沿った半導体ボディ（１１）中に延伸する円柱形状を示す、少なくとも１つの第１の半導体領域（１１１−１、１１１−２）と、
    − 前記半導体ボディ（１１）内に含まれる少なくとも１つの第２の半導体領域（１１２）であって、前記少なくとも１つの第１の半導体領域（１１１−１、１１１−２）に隣接するように配置されるとともに前記第１の導電型と相補的な注入された第２の導電型のドーパントでドープされる、少なくとも１つの第２の半導体領域（１１２）とを含む半導体装置（１）であって、
    前記延伸方向（Ｂ）に垂直な方向の前記第１の半導体領域（１１１−１、１１１−２）と前記第２の半導体領域（１１２）との遷移部が、前記半導体装置（１）の垂直断面内に、前記延伸方向（Ｂ）に沿った前記第１の半導体領域（１１１−１、１１１−２）の総延長の少なくとも５０％に沿って直線（１１１−１３、１１１−２３）を形成する、半導体装置（１）。
  6. 前記延伸方向（Ｂ）に沿った前記第１の半導体領域（１１１−１、１１１−２）のドーピング濃度は、前記第１の半導体領域（１１１−１、１１１−２）の総延長の少なくとも１０％に沿った固定値から３０％未満だけ逸脱する、請求項１から５のいずれか一項に記載の半導体装置（１）。
  7. 前記半導体ボディ材料の前記ドーパント拡散係数はアクセプタ拡散係数またはドナー拡散係数のいずれかである、請求項１から６のいずれか一項に記載の半導体装置（１）。
  8. 前記半導体ボディ（１１）の前記半導体ボディ材料は、炭化珪素、窒化ガリウム、窒化アルミニウム、シリコンのドーパント拡散係数より少なくとも２桁低いドーパント拡散係数を有する半導体材料のうちの少なくとも１つを含む、請求項１から７のいずれか一項に記載の半導体装置（１）。
  9. 前記少なくとも１つの第１の半導体領域（１１１−１、１１１−２）は第１の注入イオンの少なくとも１つの第１の注入（３１）を適用することにより生成され、前記少なくとも１つの第２の半導体領域（１１２）は第２の注入イオンの少なくとも１つの第２の注入（３２）を適用することにより生成される、請求項１から８のいずれか一項に記載の半導体装置（１）。
  10. 前記少なくとも１つの第１の半導体領域（１１１−１、１１１−２）と前記少なくとも１つの第２の半導体領域（１１２）とは超接合構造を示すドリフト容積（１１−４）を形成する、請求項１から９のいずれか一項に記載の半導体装置（１）。
  11. 半導体装置（１）の製造方法であって、
    − シリコンのドーパント拡散係数より小さいドーパント拡散係数を示す半導体ボディ材料を含む半導体ボディ（１１）を設ける工程と、
    − 第１の導電型のドーパントでドープされた少なくとも１つの第１の半導体領域（１１１−１、１１１−２）を前記半導体ボディ（１１）内に生成する工程であって、第１の注入イオンの第１の注入（３１）を適用する工程を含む、工程と、
    − 前記少なくとも１つの第１の半導体領域（１１１−１、１１１−２）に隣接するとともに前記第１の導電型と相補的な第２の導電型のドーパントでドープされた少なくとも１つの第２の半導体領域（１１２）を前記半導体ボディ（１１）内に生成する工程であって、第２の注入イオンの第２の注入（３２）を適用する工程を含む、工程とを含む方法。
  12. − 注入装置と半導体ボディ（１１）との間にエネルギー拡散器アセンブリ（３３）を配置する工程であって、前記エネルギー拡散器アセンブリ（３３）は、注入イオンを受け取るように構成され、かつ前記出力注入イオンが、前記エネルギー拡散器アセンブリ（３３）に入る際のそのエネルギーと比較して低下されたエネルギーを示すように、受け取った注入イオンを出力するように構成され、前記それぞれのエネルギーの低下量は前記エネルギー拡散器アセンブリ（３３）に入る点および／または角度に依存する、工程と、
    − 前記第１の注入イオンと前記第２の注入イオンとの少なくとも１つが前記半導体ボディ（１１）に入る前に前記エネルギー拡散器アセンブリ（３３）を横断するように前記第１の注入（３１）および前記第２の注入（３２）を適用する工程とをさらに含む請求項１１に記載の方法。
  13. 第１のマスク（３５−１）により前記半導体ボディ（１１）の表面（１１−１）をマスクする工程であって、前記第１の注入（３１）は前記表面（１１−１）が前記第１のマスク（３５−１）でマスクされている状態で適用される、工程をさらに含む請求項１１または１２に記載の方法。
  14. 前記第２の注入（３２）を適用する前に前記第１のマスク（３５−１）を除去する工程をさらに含む請求項１３に記載の方法。
  15. 第２のマスク（３５−２）により前記半導体ボディ（１１）の前記表面（１１−１）をマスクする工程であって、前記第２の注入（３２）は前記表面（１１−１）が前記第２のマスク（３５−２）でマスクされた状態で適用され、前記第２のマスク（３５−２）は前記第１のマスク（３５−１）の構造と相補的な構造を示す、工程をさらに含む請求項１３または１４に記載の方法。
  16. 前記エネルギー拡散器アセンブリ（３３）を生成するために前記半導体ボディ（１１）、または前記第１のマスク（３５−１）、または前記第２のマスク（３５−２）上にエネルギー拡散器材料を蒸着する工程であって、前記エネルギー拡散器材料は、シリコン、二酸化ケイ素、アルミニウム、炭化珪素、グラファイト、炭素、タングステン、モリブデン、チタン、鉛、銅のうちの少なくとも１つを含む、工程をさらに含む請求項１２、または請求項１２および１３、または請求項１２および１５に記載の方法。
  17. 前記半導体ボディ（１１）の前記半導体ボディ材料は、炭化珪素、窒化ガリウム、窒化アルミニウム、シリコンのドーパント拡散係数より少なくとも２桁低いドーパント拡散係数を示す半導体材料のうちの少なくとも１つを含む、請求項１１から１６のいずれか一項に記載の方法。
  18. 前記半導体ボディ（１１）は当初ノンドープまたは弱ドープである領域（１１−２）を含み、前記少なくとも１つの第１の半導体領域（１１１−１、１１１−２）と前記少なくとも１つの第２の半導体領域（１１２）とは前記当初ノンドープまたは弱ドープである領域（１１−２）内に生成される、請求項１１から１７のいずれか一項に記載の方法。
  19. 前記当初ノンドープまたは弱ドープである領域（１１−２）は、炭化珪素層、窒化ガリウム層、窒化アルミニウム層、シリコンのドーパント拡散係数より少なくとも２桁低いドーパント拡散係数を示す半導体材料の層のうちの１つである、請求項１８に記載の方法。
  20. 前記第１の注入（３１）および前記第２の注入（３２）は、前記少なくとも１つの第１の半導体領域（１１１−１、１１１−２）と前記少なくとも１つの第２の半導体領域（１１２）とにより前記半導体ボディ（１１）内に超接合構造を確立するために適用される、請求項１１から１９のいずれか一項に記載の方法。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11075264B2 (en) * 2016-05-31 2021-07-27 Cree, Inc. Super junction power semiconductor devices formed via ion implantation channeling techniques and related methods
DE102016110429A1 (de) * 2016-06-06 2017-12-07 Infineon Technologies Ag Energiefilter zum Verarbeiten einer Leistungshalbleitervorrichtung
DE102016110523B4 (de) * 2016-06-08 2023-04-06 Infineon Technologies Ag Verarbeiten einer Leistungshalbleitervorrichtung
DE102016122791B3 (de) * 2016-11-25 2018-05-30 mi2-factory GmbH Ionenimplantationsanlage, Filterkammer und Implantationsverfahren unter Einsatz eines Energiefilterelements
DE102018123596A1 (de) * 2017-10-27 2019-05-02 Infineon Technologies Ag Halbleitervorrichtung mit Abschlussstruktur, die Feldzonen enthält, und Herstellungsverfahren
US11380803B2 (en) 2017-10-30 2022-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
JP6977509B2 (ja) * 2017-11-29 2021-12-08 株式会社デンソー 半導体基板の製造方法
JP7095342B2 (ja) * 2018-03-20 2022-07-05 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US10957759B2 (en) * 2018-12-21 2021-03-23 General Electric Company Systems and methods for termination in silicon carbide charge balance power devices
US11171248B2 (en) 2019-02-12 2021-11-09 Semiconductor Components Industries, Llc Schottky rectifier with surge-current ruggedness
DE102019112773B4 (de) * 2019-05-15 2023-11-30 mi2-factory GmbH Vorrichtung und Verfahren zur Implantation von Teilchen in ein Substrat
DE102019112985A1 (de) * 2019-05-16 2020-11-19 mi2-factory GmbH Verfahren zur Herstellung von Halbleiterbauelementen
DE102019114312A1 (de) 2019-05-28 2020-12-03 Infineon Technologies Ag Siliziumcarbid-vorrichtung mit kompensationsgebiet und herstellungsverfahren

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5727027A (en) * 1980-06-17 1982-02-13 Westinghouse Electric Corp Method of forming impurity region in semiconductor body
JP2001015448A (ja) * 1999-06-28 2001-01-19 Toshiba Corp 半導体装置の製造方法
JP2003273355A (ja) * 2002-03-18 2003-09-26 Toshiba Corp 半導体素子およびその製造方法
JP2004119611A (ja) * 2002-09-25 2004-04-15 Toshiba Corp 電力用半導体素子
JP2004363515A (ja) * 2003-06-09 2004-12-24 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
JP2007523440A (ja) * 2004-02-18 2007-08-16 学校法人早稲田大学 イオン注入方法及び装置
JP2008004643A (ja) * 2006-06-20 2008-01-10 Toshiba Corp 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999023703A1 (de) * 1997-11-03 1999-05-14 Infineon Technologies Ag Hochspannungsfeste randstruktur für halbleiterbauelemente
JP3994703B2 (ja) * 2001-08-29 2007-10-24 株式会社デンソー 炭化珪素半導体装置およびその製造方法
FR2858694B1 (fr) * 2003-08-07 2006-08-18 Commissariat Energie Atomique Procede de realisation de motifs a flancs inclines par photolithographie
JP2007311669A (ja) 2006-05-22 2007-11-29 Toshiba Corp 半導体装置及びその製造方法
US20120273916A1 (en) * 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
US8806615B2 (en) 2010-11-04 2014-08-12 Mcafee, Inc. System and method for protecting specified data combinations

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5727027A (en) * 1980-06-17 1982-02-13 Westinghouse Electric Corp Method of forming impurity region in semiconductor body
JP2001015448A (ja) * 1999-06-28 2001-01-19 Toshiba Corp 半導体装置の製造方法
JP2003273355A (ja) * 2002-03-18 2003-09-26 Toshiba Corp 半導体素子およびその製造方法
JP2004119611A (ja) * 2002-09-25 2004-04-15 Toshiba Corp 電力用半導体素子
JP2004363515A (ja) * 2003-06-09 2004-12-24 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
JP2007523440A (ja) * 2004-02-18 2007-08-16 学校法人早稲田大学 イオン注入方法及び装置
JP2008004643A (ja) * 2006-06-20 2008-01-10 Toshiba Corp 半導体装置

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