CN203481241U - 高低结多子电导调制功率mosfet器件 - Google Patents

Abstract

高低结多子电导调制功率MOSFET器件是在常规功率MOSFET的P-基区与N^-漂移区之间插入一个掺杂浓度比N^-区高得多之N层的改进型功率MOSFET器件。这N层与N^-层构成具有多子注入功能的N/N^-高低结。器件处于开态时，漏极电压恰好给该高低结施加正偏，它驱使静态时在N^-区形成的电子积累层中的高密度电子和N层中的高密度电子同时向低掺杂浓度的N^-漂移区注入，实现对N^-漂移区的多子电导调制，降低中、高压功率MOSFET的导通电阻。采用窄元胞间距结构能够避免因插入高浓度N层引起的击穿电压的下降。给出了多种沟槽栅结构和一种平面栅结构的高低结多子电导调制功率MOSFET器件的器件结构和制作工艺。

Description

高低结多子电导调制功率MOSFET器件

技术领域

本专利属于半导体功率开关器件领域，尤其与具有电导调制效应的中、高压功率MOSFET器件有关。 

背景技术

功率MOSFET和IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极晶体管)是当前应用最广泛的两类电压控制型(也称电压驱动型)功率开关器件，它们用高输入阻抗的MOS栅控制大电流的流动，它们的发明被认为是功率开关器件(也称为电力电子器件)领域的重大革命。 

在这两类功率开关器件中，导通电阻(它决定导通损耗)、耐压、开关速度(开关频率)是最重要的三个关键电参数。在低压(耐压约100伏以下)功率器件中，导通电阻主要由沟道电阻决定；在中压(耐压约100～1000伏)，尤其是高压(耐压超过1000伏)功率器件中，导通电阻主要由掺杂浓度极低且厚度很厚的高阻漂移区的电阻决定。 

因此，为了降低中、高压功率MOSFET和IGBT器件的器件导通电阻，重点是在不明显降低耐压和速度的前提下，设法尽力提高漂移区的电导率(降低高阻漂移区的电阻)。电导率由载流子密度和载流子迁移率决定，改变迁移率很困难，而提高载流子密度容易得多。 

在功率开关器件领域，利用各种‘电导调制效应’提高漂移区的电导率，一直是降低高阻漂移区电阻的主要手段。‘电导调制’(conductivity-modulation)被定义为‘由于改变带电载流子密度而引起的半导体电导率(电阻率)的变化’。 

功率MOSFET和IGBT这两类主要的电压控制型功率开关器件各有优缺点。 

IGBT器件，由于引入了少子电导调制效应，大大降低了器件的导通电阻，但也因此在器件关断时，由于注入的过剩少子的去除需要时间而引起电流拖尾，降低了开关速度。另外，其P⁺/N^-结引入了附加的开态正向压降，且漏-源电压必须超过大约0.7V器件才能导通工作。 

与IGBT相反，功率MOSFET是单极型多子器件，它不存在高阻漂移区的电导调制效应，因而其导通电阻比IGBT的导通电阻大得多，但是，由于没有少子存储效应，使其开关速度比IGBT快得多。另外，它在导通态下的电流通道上没有任何P/N结，不存在IGBT那样附加的开态正向压降，且只要漏极开始施加正电压，器件立即进入导通工作状态。 

在现有技术中，常规IGBT器件由于具有单边少子电导调制效应，较大地降低了高阻漂移区的导通电阻，使之占据了中、高压领域的应用市场；CSTBT(Carrier StoredTrenchBipolar Transistor，载流子存储沟槽栅双极晶体管)、IEGT(Injection Enhanced Gate Transistor，注入增强栅晶体管)等某些IGBT的改进型器件，由于具有双边少子电导调制效应，更大地降低了高阻漂移区的导通电阻，使之有望占据数千伏高压领域的应用市场。 

人们也希望利用功率MOSFET开关速度快(开关频率高)的优点，极力改进功率MOSFET的中、高压器件特性。利用电荷平衡概念的超结(superjunction)结构制造的CoolMOS是改进功率MOSFET中、高压器件特性的成功例子。但是，对于中、高压器件所需超结结构的厚 外延层之P^-/N^-栏的电荷平衡度的要求极高，且其制造工艺繁杂而昂贵。 

本专利是利用高低结多子电导调制效应，降低中、高压功率MOSFET的导通电阻，从而推进功率MOSFET向中、高压领域扩展。 

常规IGBT的器件结构(图2B)是将常规功率MOSFET器件结构(图2A)中的N⁺衬底换成P⁺衬底。其电导调制效应的工作原理如下。在开态偏置电压下，当集电极施加超过大于0.7伏更多的正电压时，有大量的空穴从P⁺集电极16向N^-漂移区3注入，引起N-漂移区中靠近集电极一侧区域电导率的增大，产生该区域的电导调制效应。但是，对于具有很厚漂移层的高击穿电压IGBT器件而言，在靠近发射区一侧的空穴密度已经很低，如图2B所示(例如，参看美国专利US6768168中图30)。这些靠近发射区的少量剩余空穴由寄生PNP管的集电极2收集并从发射极电极E流出。于是，在N^-漂移区中呈现图2B所示的载流子密度分布。也就是说，在靠近发射极一侧只存在空间电荷区而不存在电导调制效应，因此，常规IGBT是(少子)单边电导调制器件。 

CSTBT是常规IGBT的改进型器件。CSTBT的器件结构(图3A)是在沟槽栅IGBT器件结构(图2B)的P型体区2与N^-漂移区3之间加入一N型埋层6。CSTBT器件的开态电导调制效应的工作原理描述如下(例如，参看H.Takahashi，et a1.，‘Next-GenerationIGBTs(CSTBTs)’<MitsubishiElectricAdvance>Vol.97/Mar.，2002,PP.26-27；J.Donlon，et al.，‘High performance intelligent power modules using CSTBT chips with integrated temperature sensor’<Power Electronics Technology Conference2003>PP.130-136；X.Kang，et al.，‘Characterization and modeling of the LPT CSTBT-the5^thgeneration IGBT’<38^thIAS Annual Meeting>2003,PP.982-987)。由于附加的N型埋层6的浓度比N^-层3的浓度更高，它增大了N^-漂移层3中靠近发射区一端的少量剩余空穴通过P基区2和5进入发射极电极E的势垒，限制它们向E电极的流出，使得它们积累在N型埋层6(载流子存储层)和N^-漂移区3的发射极一侧区域，从而在整个N^-漂移区形成趋向于PIN二极管的载流子密度分布，如图3C中的曲线C所示，引起N^-漂移区中发射极端和集电极端两侧都有的(少子)双边电导调制效应。 

IEGT是常规IGBT的另一种改进型器件。IEGT的器件结构(图3B)是将沟槽栅IGBT器件结构中的一些元胞的N⁺源区及其相关的P基区，用介质层覆盖而不与发射极电极接触，这些元胞被称为假元胞(dummy cell,简写为DR)，相应地，与发射极电极接触的有效元胞称为主元胞(main cell,简写为MR)。IEGT器件的开态电导调制效应的工作原理如下(例如，参看美国专利US7319257，P.28及Fig.25；US6737705，P.6)。在IEGT处于开态时，由于假元胞不与发射极电极接触，使得位于假元胞的P基区下面的N^-漂移区中的那些空穴，不再能够象有效的主元胞那样通过其上面的P基区而从发射极电极流出，从而被积累并增加了N^-漂移区3中发射极一端的空穴密度，增强发射极E向N^-漂移区3的电子注入，并同时在整个N^-漂移区3中形成趋向于PIN二极管的载流子密度分布，如图3C中的曲线C所示，引起N^-漂移区中的(少子)双边电导调制效应。 

CSTBT和IEGT都是沟槽栅结构。一种平面栅结构的IGBT改进型少子双边电导调制器件示于图4(美国专利US20080157117)，其中的高浓度N层6本身被称为增强调制层(enhanced modulation layer)或电流扩展层(current spreading layer)。实际上，它就是与CSTBT的工作原理相同的平面栅结构的含有载流子存储层的IGBT结构。 

综上所述，在现代先进的电压控制型主流功率开关器件功率MOSFET和IGBT中，功率MOSFET器件不存在电导调制效应，因而其导通电阻大，尤其难于适应中、高压(超过600V甚至1000V耐压)功率开关应用市场对其导通电阻的要求。常规IGBT器件具有少子单边电导调制效应，其导通电阻比功率MOSFET小得多，占据了较大的中、高压功率开关应用市场。沟槽栅结构的CSTBT和IEGT以及图4所示平面栅结构的器件都是常规IGBT结构的改进型器件，它们的共同特征是设法阻止N^-漂移区中靠近发射区一侧的区域内的剩余空穴通过P基区从发射极电极的流出，使这些空穴在漂移区中靠近发射区一侧的区域内产生积累，在整个N^-漂移区中形成趋向于PIN二极管的载流子密度分布，在器件处于开态时，引起漂移区中的少子双边电导调制效应。 

利用少子单边电导调制效应的常规IGBT器件以及上述利用少子双边电导调制效应的各种IGBT改进型器件，都是建立在‘少子’对漂移区电导率的调制基础上的，它们可统称为‘少子电导调制器件’。 

与‘少子电导调制器件’相应的是目前未引起人们重视的‘多子电导调制器件’。‘多子电导调制器件’建立在‘多子注入’概念的基础上。它们的区别在于，当注入的少子密度低于被注入区之本底掺杂离化出的多子密度时，是‘小注入’，不能改变被注入区的电导率，因而不会引起电导调制；仅当注入的少子密度超过被注入区的多子密度时，是‘大注入’，才会引起电导调制。然而，当注入的是多子时，总会引起电导率的增大，因而总会引起电导调制。 

多子注入(Maiority carrier injection；Majority injection)包括高低结注入，肖特基(金属-半导体)注入，以及光注入三大类(‘Introduction to Space Charge Effects in Semiconductor’Karl W.Boer,Springer,2009，P35，‘2.3.1Majority Carrier Injection’)。在这每一种注入情况下，多子从高电导区注入到半导体的低电导区，引起该区域导电性的增强，产生电导调制效应。其中N/N^-(或N⁺/N)高低结是最典型的代表。 

N/N^-高低结的主要特征示于图1A和图1B(例如，参看‘功率半导体器件-理论及应用’，维捷斯拉夫·本达等著，吴郁等译，化学工业出版社，2005，P.49；‘Free-charge carrier profile of iso-and aniso-type Si homojunctions determined by terahertz and min-infrared ellipsometry’，A.Boosalis et.al.，Thin Solid Films，519,PP.2604-2607(2011))，归纳如下： 

·静态：当高掺杂的半导体N与低掺杂的半导体N^-紧密接触形成N/N^-高低结时，由于电子密度梯度的作用，高掺杂N区中的离化电子将向低掺杂的N^-区中扩散，在N^-区的边界处产生带负电的可动电子积累层，并同时在N区内留下相应的带正电的不可动离化施主层(电子缺失层)，这些带正电的离化施主与带负电的积累电子之间产生自建电场(build-in field)E_b，此电场阻止N区电子向N^-区的继续扩散，直到电场E_b驱动的漂移电流与电子密度梯度产生的扩散电流达到动态平衡时为止； 

·正偏：当N区相对于N^-区的电位为负时，为N/N^-结的正偏，其外加偏压会打破平衡态，降低自建电场的幅值，降低结的势垒高度，促使更多的电子从N区向N^-区中流入，同时，其外加电场将驱动N^-区中原积累层中的电子向N^-区深处运动，形成大的漂移电流，增强N^-区中的电导率，产生N^-区中大范围的电导调制，且N区与N^-区之间的掺杂浓度相差越大，这种电导调制效应越强； 

·反偏：当N区相对于N^-区的电位为正时，为N/N^-结的反偏，其外加的反偏压会 附加到自建势垒高度上而增高势垒高度，但外电场的指向会促使N^-区中的电子向N区流动，产生大的反向漂移电流，使得N/N^-高低结基本上不呈现整流特性。 

N/N^-高低结与P/N结的特性存在明显的区别。最重要的区别是平衡态下，P/N结的结面两边都是‘耗尽层’：在空间电荷区中的可动电子和空穴因为相互复合而全部被耗尽，其空间电荷全部是离化后留下的不可动的正施主离子和负受主离子；而N/N^-结的N^-区中的空间电荷是该积累层中的可动电子，它们可携带自身的电荷随外电场的驱动而运动。 

N/N^-高低结的静态可动电子密度分布示于图1A。其中，n_H(x，L_H)表示高浓度区的电子缺失层中的电子密度分布；n_L(x,L_L)表示低浓度区的电子积累层中的电子密度分布。图中给出的分析表达式是在假定(N/N^-)≥7，对于N和N^-都是非简并半导体的一维同型同质突变N/N^-高低结的前提下得到的，并与外延N/N^-结的实验测量值一致(例如，看：A.Boosalis et.al.，‘Free-charge carrier profile of iso-and aniso-type Si homojunctions determined by terahertz and min-infrared ellipsometry’，Thin Solid Films，519,PP.2604-2607(2011))。我们最关心的低浓度区内电子积累层中的电子密度分布n_L(x,L_L)为： 

n_L(x，L_L)=N^-exp[ln(N/N^-)-2ln(exp{0.5[1-ln(N/N^-)/((N/N^-)-1))]}+x/L_L)] 

式中，LL是低掺杂区中的特征电荷屏蔽长度(characteristic charge screening length)。 

虽然在功率开关器件领域中，已经有了许多如上所述的实用的少子电导调制器件，但是，到目前为止，尚未见到任何功率开关型三端子‘多子电导调制器件’的报道。 

本专利是利用高低结特性，提供一类高低结多子电导调制功率MOSFET器件(High-Low-Junction Majority-carrier Conductivity-Modulated Power MOSFET Device)，可简称为多子电导调制功率MOS(Majority Conductivity-Modulated Power MOS)，简写为MCM-MOS，其器件结构是在功率MOSFET的P-基区与N^-漂移区之间加入一个掺杂浓度比P-基区峰值浓度低但比N^-漂移层的掺杂浓度高得多的N层，构成一个具有多子注入功能的N/N^-高低结。平衡态堆积在N^-漂移区积累层中的可动电子以及N区中的可动电子，在开态工作的正偏电压驱动下及高低结电子浓度梯度的作用下，向N^-漂移区的深处运动，产生N^-漂移区的多子电导调制，从而降低功率MOSFET的导通电阻，有利于功率MOSFET向中、高压功率开关应用领域扩展。 

实用新型内容

本专利的目的是提供一类利用N/N^-高低结的多子注入而实现多子电导调制效应以降低中、高压功率MOSFET导通电阻的改进型功率MOSFET器件。 

本专利所说的高低结多子电导调制功率MOSFET器件的具体结构由MOSFET元胞101，N/N^-高低结102，N^-漂移区103，以及器件衬底104四部分组成。其结构特征是它在由MOSFET元胞101，N^-漂移区103，以及器件衬底104三部分组成的常规功率MOSFET之P-基区2与N^-漂移区3之间，插入一个掺杂浓度比N^-漂移区掺杂浓度高得多但低于沟道区7中峰值浓度的N层6，该N层与N^-漂移层构成具有多子注入功能的N/N^-高低结。当器件处于开态工作时，漏极的正电压恰好使N/N^-高低结处于正偏，它驱使静态时形成的电子积累层19中的可动电子和N层6中的可动电子同时向N^-漂移区3注入(电子积累层19和N层6中可动电子 的流失会引起来自源电极S通过源区1及沟道7的电子流的补充)，增大N^-漂移区3中靠近源极一侧区域的电导率，实现对N^-漂移区的多子电导调制，降低N^-漂移区的导通电阻，从而降低功率MOSFET整体器件的导通电阻。 

高浓度的N层及高低结产生的高浓度电子积累层带来的附带好处是，它们的高浓度使得从沟道7流出的电子能够立即均匀地横向扩展，然后均匀地纵向流入N^-漂移区，避免了常规功率MOSFET中图2A所示的电流盲区和电流的不均匀纵向流动，这也有利于降低导通电阻。 

本专利所说的高低结多子电导调制功率MOSFET器件中之MOSFET元胞101部分的元胞，可以是沟槽栅结构的UMOS元胞，也可以是平面栅结构的DMOS元胞。由沟槽栅结构的UMOS元胞构成的高低结多子电导调制功率MOSFET器件简称为MCM-UMOS；由平面栅结构的DMOS元胞构成的高低结多子电导调制功率MOSFET器件简称为MCM-DMOS。 

本专利所说的含有N^-高阻漂移区3及N⁺衬底4的高低结多子电导调制功率MOSFET器件芯片的制作，可以是利用在N⁺衬底4上外延低掺杂的N^-高阻漂移区3的外延片，在其上面完成器件结构的制作，然后完成器件背面的减薄及金属化；也可以是直接利用低掺杂的N^-单晶片，在其正面完成器件结构的制作，然后，对其背面实施减薄及N⁺层4(或N⁺层4与P⁺层16交替)的掺杂，并完成器件背面的金属化。 

本专利所说的高低结多子电导调制功率MOSFET器件中之MOSFET元胞101部分的沟槽栅UMOS元胞的总体以及平面栅DMOS元胞的总体，可以全部都是有效的主元胞，也可以是由一部分有效的主元胞MR和一部分用绝缘层覆盖而不与源电极相连的假元胞DR共同组成的组合元胞。 

本专利所说的高低结多子电导调制功率MOSFET器件之沟槽栅UMOS元胞中的N⁺源区1与P⁺基区5的短路接触结构，可以是在沟槽栅结构的台面(mesa)中心制作P+基区5与N⁺源区1的短路接触结构(例如，图5所示的短路接触结构)，也可以是P⁺基区5与N⁺源区1正交(Orthogonal)短路的接触结构(例如，图10所示的短路接触结构)。 

本专利所说的高低结多子电导调制功率MOSFET器件中之沟槽栅UMOS元胞部分中，构成元胞的沟槽栅总体，可以全部都是施加栅偏压时可产生出感应沟道的有效沟槽栅，也可以是由一部分有效的沟槽栅和一部分栅极与源极短路而不会产生感应沟道之假栅15共同组成的组合沟槽栅。 

本专利所说的高低结多子电导调制功率MOSFET器件中之N/N^-高低结102部分的高低结结面与沟槽槽底之间的相对位置，可以是高低结的结面不超过沟槽槽底(沟槽底位于N层之中)的结构，也可以是高低结结面超过沟槽槽底(沟槽底位于N层以下)的结构。 

本专利所说的高低结多子电导调制功率MOSFET器件中之衬底104部分的结构，可以是单纯的N⁺层的衬底，也可以是N⁺层与P⁺层交替但N⁺区4之面积大于P⁺区16之面积的混合衬底。 

本专利提供的高低结多子电导调制功率MOSFET器件之整体器件的器件结构与沟槽栅形式(CSTBT)和平面栅形式(图4)的载流子存储层式IGBT的器件结构的唯一区别是用N⁺衬底替换了它们的P⁺衬底，但是，这一替换使得器件产生了本质的变化，正如当初将功率MOSFET的N⁺衬底换成P⁺衬底构成IGBT器件而使得器件产生了本质的变化一样。 

本专利提供的高低结多子电导调制功率MOSFET器件与CSTBT及图4所示之载流子存 储式IGBT的本质区别在于：载流子存储层式IGBT器件是双极型器件，它们在N^-漂移区中的电流输运由电子和空穴两种载流子共同完成，两种载流子缺一不可，它们的电导调制是少子电导调制；而本专利提供的MCM-MOS器件是单极型多子器件，它们在N^-漂移区中的电流输运仅由电子一种载流子完成，它们的电导调制是多子电导调制。 

本专利提供的高低结多子电导调制功率MOSFET器件之电导调制效应的强度，主要由静态下电子积累层中的电子密度决定。令前述的静态电子积累层中之电子密度分布的表达式n_L(x，L_L)中的X＝0，得到电子积累层中的最大电子密度为 

n_L(0)≡n_M＝N^-exp[(N/N^-)ln(N/N-)/{N/N^-)-1}-1] 

可见，比值(n_M/N^-)只与比值(N/N^-)相关。对于不同数量级的比值(N/N-⁾，对应的(n_M/N^-)值列于表1。可以看到，当N层6的掺杂浓度比N^-漂移层3的掺杂浓度高出两个数量级以上时， 

表1比值(n_M/N^-)随比值(N/N^-)的变化 

(N/N-)	101	102	103	104
					(nM/N-)	4.75	3.85×101	3.70×102	3.68×103

电子积累层中的最大电子密度n_M比N^-漂移层的掺杂浓度高出一个数量级以上，这时由电子积累层产生的多子电导调制效应是可观的。 

对于超过600V的中、高压功率MOSFET器件，其阈值电压典型值为2-5V，栅氧化层厚度典型地取700-1000埃，对应的沟道峰值掺杂浓度必须超过1×10¹⁷cm^-3。与超过600耐压对应的N^-漂移层的掺杂浓度必须低于4×10¹⁴cm^-3。这时，只要选择N区的掺杂浓度超过4×10¹⁶cm^-3，可得到比值(n_M/N^-)>3.85×10¹，或者说，n_M>1.54×10¹⁶cm^-3，比N^-漂移层的掺杂浓度(低于4×10¹⁴cm^-3)高得多，表明电子积累层可产生可观的多子电导调制效应。器件耐压越高，其比值(N/N^-)越大，产生的多子电导调制效应越明显。 

在常规功率MOSFET的P-基区与N^-漂移区之间加入一个高掺杂浓度的N层，会引起器件击穿电压的严重下降。这一问题可用减小元胞间距S的方法得到解决。当元胞间的半间距(S/2)减小到比关态时MOS栅反栅偏压在N区中y方向的耗尽层宽度Wy更窄时，N层全部是耗尽层，这时，峰值电场移到沟槽底部以下(图8B，参看美国专利US7800168中Fig.4B)(对于图14所示之平面栅结构，为P-基区2的底部以下)，从而避免了击穿电压的严重下降。例如，美国专利US7800168的实验发现，当(S/2)减小到1μm时，甚至N=(Q_n/(S/2))高达5×10¹⁶cm^-3时，击穿电压也没有明显的下降(式中的Q_n是N层中的杂质总量)。美国专利US20050263853中Fig.15所示的模拟结果也表明，当元胞间的半间距(S/2)减小到1.5μm时，击穿电压不会明显的下降。 

在含有N/N^-高低结102部分的前提下，将不同结构的MOSFET元胞101、N/N^-高低结102、N^-漂移区103、衬底104四部分组合起来，可构成各种不同的高低结多子电导调制功率MOSFET器件。 

与平面栅结构的MCM-DMOS相比，沟槽栅结构的MCM-UMOS之垂直沟道结构所占用的芯片面积要小得多，从而有低得多的器件比导通电阻。因此，本专利内容中给出的器件结构的例子更多地集中于沟槽栅结构。 

本专利所说的高低结多子电导调制功率MOSFET器件的基本结构，用沟槽栅结构的高低结多子电导调制功率MOSFET器件为例，表示于图5。图6A-图6D的组合给出了图5所示基本结构的优化制作工艺。图7B给出图5所示基本结构的开态等效电路。图7C表示器件导通态(开态)下漂移区中的可动电子密度分布及其多子电导调制效应。图7A是器件结构图，用于配合表示图7B和图7C中各部位与器件结构相应部位的对应位置关系。 

图8B表示窄栅间距可避免关态击穿电压严重下降的原理；图8A表示窄栅间距并不影响器件的开态多子电导调制效应的原理。由图8B的N区X_N-X_N剖面能带图可以看到，当沟槽间的半间距(S/2)减小到窄于关态反栅偏压下N区MOS栅的耗尽层宽度W_y时，N区全部成为耗尽层，这时，最大电场减小并移到沟槽底部以下，从而避免了由于插入高浓度N层而引起击穿电压严重下降的问题。同时，由图8A的N区X_N-X_N剖面能带图可以看到，沟槽间的半间距(S/2)的变窄，并不影响器件的开态多子电导调制效应。 

图9-图13给出的是与基本结构稍有不同的其他沟槽栅高低结多子电导调制功率MOSFET器件的器件结构。图9给出的是高低结结面比沟槽更深的结构。图10给出的是P⁺基区5与N⁺源区1正交短路接触且高低结结面不超过沟槽槽底的器件结构。图11给出的是P⁺基区5与N⁺源区1正交短路接触但高低结结面超过了沟槽槽底的器件结构。图12给出的是含有一部分假栅15的MCM-UMOS器件结构。图13给出的是含有一部分假元胞DR的MCM-UMOS器件结构。 

图14给出的是一个典型的平面栅结构的高低结多子电导调制功率MOSFET器件的器件结构的例子。 

图15给出的是使用N⁺层4与P⁺层16交替的混合衬底构成之沟槽栅高低结多子电导调制功率MOSFET器件与CSTBT组合的‘(MCM-UMOS)-CSTBT’混合器件结构的例子。 

与常规功率MOSFET相比，本专利的高低结多子电导调制功率MOSFET器件由于有多子注入的电导调制效应而具有更低的比导通电阻，对于改善高压功率MOSFET器件(其N^-高阻漂移区的掺杂浓度更低)的性能尤其有利。 

附图说明

各图中代号的含义是：1-高浓度N⁺源区；2-中等浓度的P型基区；3-高阻N^-漂移区；4-N⁺衬底；5-P型基区中的高浓度P+掺杂区；6-高低结的高浓度N型掺杂区(它的掺杂浓度低于沟道区7中的P型峰值浓度，但大大高于高阻N^-漂移区3的掺杂浓度)；7-栅极施加高于阈值电压的正栅偏压时，通过MOS栅在P型体区一侧感应出的n型沟道；8-器件处于导通态时，正偏N/N^-高低结的多子注入高阻N^-漂移区后产生的多子电导调制的区域；9-高阻N^-漂移区中未被多子(电子)电导调制的区域；10-源极金属电极；11-低压淀积SiO₂；12-掺杂多晶硅；13-栅氧化层；14-漏极金属电极；15-置于有效元胞之间的与源电极短路的假栅；16-IGBT器件的P⁺衬底；17-IGBT器件的N⁺缓冲层；18-栅极金属电极；19-N/N^-高低结处于平衡态时，在低浓度N^-区一侧产生的电子积累层。101-构成高低结多子电导调制功率MOSFET器件的MOSFET元胞部分；102-构成高低结多子电导调制功率MOSFET器件的N/N^-高低结部分；103-构成高低结多子电导调制功率MOSFET器件的高阻漂移区部分；104-构成高低结多子电导调制功率MOSFET器件的衬底部分；105-图6A-图6D所示优化制作工艺中的宽沟槽终端。 J₁-N⁺衬底/N^-漂移区结；J₂-P型体区2/N型掺杂区6结；J₃-N⁺源区/P型体区结；J₄-N/N^-高低结；J₅-IGBT的P⁺衬底/N⁺缓冲层结。大写字母N和P分别代表N型和P型掺杂浓度，小写字母n和p分别代表可动的电子和空穴的载流子密度。n_L-高低结平衡态下低掺杂区内的可动电子密度；n_M-高低结平衡态下低掺杂区内的可动电子密度的最大值；n_H-高低结平衡态下高掺杂区内的可动电子密度；n₀-N^-高阻漂移区中本底掺杂浓度离化出的自由电子密度，通常，它近似等于本底掺杂浓度；n(x)-器件处于导通态时，漏极正电压驱动下，高低结向N^-漂移区中注入的可动电子密度分布，它对N^-漂移区产生多子电导调制；t₀-N^-漂移区的总厚度；t_m-N^-漂移区中受到多子电导调制区域的厚度；t_n-N^-漂移区中未受到多子电导调制区域的厚度；d-插入的高浓度N层的厚度；S-元胞间距(cell spacing)，在沟槽栅结构中，它表现为沟槽之间的间距，在平面栅结构中，它表现为两相邻元胞P-基区之间的横向间距；W_y-器件处于关态时，漏-栅的反栅偏压下MOS栅在插入的N区中沿y方向产生的耗尽层宽度；V_NN-=(kT/q)ln(N/N^-)-N/N^-高低结的扩散电势(也称为内建电势)；R_CH-等效电路中表示的沟道电阻；R_N-等效电路中表示的插入层N层的串联电阻；R_N--N^-漂移区的总电阻；R_m-N^-漂移区中受到多子电导调制的区域的电阻；R_n-N^-漂移区中未受到多子电导调制的区域的电阻；Z_CH-E交基极接触结构中，N⁺源区的Z方向长度；Z_P-E交基极接触结构中，P⁺基区的Z方向长度。 

图1A表示的是现有技术的N/N^-高低结电子积累层和电子缺失层的形成及其中的可动电子密度分布，其中的n_L(x,L_L)表达式表示的是平衡态(静态)下，高低结低浓度区一侧之电子积累层中的可动电子密度分布。图1B表示的是现有技术的N/N^-高低结在平衡态(静态)、施加正向偏压、施加反向偏压三种状态下的能带图。 

图2A表示的是现有技术的常规沟槽栅功率MOSFET的器件结构；。图2B表示的是现有技术的常规沟槽栅IGBT的器件结构及其空穴载流子密度分布。 

图3A表示的是现有技术的CSTBT之器件结构。图3B表示的是现有技术的IEGT之器件结构。图3C表示的是现有技术的CSTBT和IEGT器件与常规沟槽栅IGBT及理想PIN二极管在漂移区中的可动载流子密度分布的比较。 

图4表示的是现有技术的具有增强电导调制层(电流扩展层)的平面栅IGBT器件结构。 

图5是按照本专利，用高低结结面不超过沟槽栅槽底之沟槽栅结构为例，表示的是高低结多子电导调制功率MOSFET器件的基本结构。它表明，高低结多子电导调制功率MOSFET器件由MOSFET元胞101，N/N^-高低结102，N^-漂移区103，以及器件衬底104四部分组成。 

图6A、图6B、图6C、图6D的组合表示的是图5所示的沟槽栅高低结多子电导调制功率MOSFET器件的优化的具体制作工艺的例子。 

图7B表示的是图5所示基本结构的开态等效电路。图7C表示的是图5所示基本结构在开态电压驱动下的多子(电子)电导调制效应。图7A是器件结构图，用于配合表示图7B和图7C中各部位与器件结构相应部位的对应关系。 

图8B是按照本专利，表示的是为了避免因本专利插入高浓度的N层造成击穿电压严重下降而采用的窄元胞间距器件，在关态时峰值电场降低并移到沟槽以下的原理。图8A表示本专利所说的器件采用窄元胞间距结构并不影响开态时器件多子电导调制效应的原理。 

图9是按照本专利，表示的是高低结结面超过了沟槽栅槽底之沟槽栅高低结多子电导调制功率MOSFET器件的器件结构。 

图10是按照本专利，表示的是高低结结面不超过沟槽栅槽底之正交基极接触的沟槽栅高低结多子电导调制功率MOSFET器件的器件结构。 

图11是按照本专利，表示的是高低结结面超过了沟槽栅槽底之正交基极接触的沟槽栅高低结多子电导调制功率MOSFET器件的器件结构。 

图12是按照本专利，表示的是含有一部分假栅的高低结结面不超过沟槽栅槽底之正交基极接触的沟槽栅高低结多子电导调制功率MOSFET器件的器件结构。 

图13是按照本专利，表示的是含有一部分假元胞(其元胞用绝缘层覆盖而不与源电极相连)的高低结结面超过了沟槽栅槽底之正交基极接触的沟槽栅高低结多子电导调制功率MOSFET器件的器件结构。 

图14是按照本专利，表示的是平面栅结构的高低结多子电导调制功率MOSFET器件的器件结构。 

图15是按照本专利，表示的是使用N⁺层与P⁺层交替的混合衬底构成之沟槽栅高低结多子电导调制功率MOSFET器件与CSTBT组合的‘(MCM-UMOS)-CSTBT’混合器件结构的例子。 

具体实施方式

通常，高压器件所必须的的终端结构，可以与元胞结构独立地分开考虑。高压器件的终端结构可分为平面终端结构和沟槽终端结构。平面终端最常用的结构是多重场限环加场板。因此，在考虑器件的元胞结构和设计时，往往并不同时给出器件的终端结构和设计。 

本专利给出的各种高低结多子电导调制功率MOSFET器件的器件结构，只是在常规功率MOSFET的P基极层与N^-漂移层之间插入了一个高浓度的N层，因此，它们的制作工艺与常规功率MOSFET的制作工艺基本相同。也就是说，很多常规功率MOSFET器件的制作方法可用于本专利提出的各种高低结多子电导调制功率MOSFET器件结构的制作。 

典型的常规沟槽栅功率MOSFET(UMOS)和平面栅功率MOSFET(DMOS)的制作工艺，可参看《功率半导体器件基础》(英文版)，[美]B.Jayant Baliga著，科学出版社，PP.460-465。 

图5表示的是典型的沟槽栅高低结多子电导调制功率MOSFET器件(MCM-UMOS)的器件结构，它的典型具体实施方式如下。 

在N⁺衬底4上外延高阻厚外延的N^-漂移区层3。为了适应高压终端的要求，需要完成厚的场氧化，之后，光刻高压终端的浮空场限环(图5中未画出)，并实施场限环的P⁺深结掺杂。光刻有源区，大面积普注淡磷并推结，完成本专利提出的插入层N层6的掺杂。大面积普注淡硼并推结，完成P-基区2的掺杂。光刻元胞区的P⁺掺杂区5，带胶完成其高浓度硼注入并推结，完成P⁺基区5的掺杂。光刻N⁺源区1，带胶完成离子注入磷(或砷)，去胶后推结并同时生长热氧化层，淀积SiO₂，加厚氧化层厚度。光刻沟槽，腐蚀SiO₂后，RIE腐蚀Si，形成沟槽。对沟槽表面进行平滑化，并对沟槽底部进行园角化。之后，热氧化生成栅氧化层13，并立即淀积掺杂多晶硅12。淀积SiO₂后，反刻SiO₂(用SiO₂保护沟槽栅和栅电极处的大面积多晶硅)，形成图5中的层间介质11。RIE腐蚀硅表面上的多余多晶硅。反刻出源区和栅区的金属接触窗口(同时光刻出场限环上的窗口)，淀积金属层并反刻出源、栅电极(同时反刻出金属场板)，合金退火。然后，对背面实施减薄、金属化。 

图6A-图6D给出的是对于图5所示器件结构的优化的具体实施方式，其工艺流程如下。在N⁺衬底4上连续地外延N^-漂移区层3和高浓度N层6。大面积普注淡硼并推结，完成P-基区2的掺杂。大面积普注浓硼，光刻N⁺源区1，带胶完成磷(或砷)离子注入，去胶后对浓硼和磷同时推结，完成P⁺基区5和N⁺源区1的掺杂，如图6A所示。淀积SiO₂。光刻元胞沟槽及边缘终端的宽沟槽，腐蚀SiO₂后，RIE腐蚀Si，形成沟槽。由于终端沟槽比元胞沟槽宽得多，因此，终端沟槽比元胞沟槽更深。对沟槽表面进行平滑化，并对沟槽底部进行园角化。之后，热氧化生成栅氧化层13，并立即淀积掺杂多晶硅12。淀积SiO₂并反刻SiO₂(保留栅电极处的大面积多晶硅上的SiO₂)，RIE腐蚀多晶硅至沟槽中(此时，硅表面上除栅电极处的大面积多晶硅之外的其余多晶硅已经全部被腐蚀掉)，同时，边缘终端宽沟槽中的多晶硅形成多晶硅边墙，如图6B所示。再次淀积SiO₂层，并光刻源区和栅区的金属接触窗口，形成图6C所示结构。淀积金属层并反刻出源、栅电极，合金退火。然后，对背面实施减薄、金属化，最终形成图6D所示结构。此工序中，P-基区2的掺杂也可以直接用外延方法代替，即：在N⁺衬底4上连续地外延N^-漂移区层3、高浓度N层6、P基区层2，之后接下去普注浓硼P⁺并选择掺杂N⁺源区1，然后对浓硼P⁺及N⁺源区同时推结。 

图9所示结构，除N/N^-高低结的结面比沟槽深度更深之外，其余结构与图5所示结构完全相同。因此，图6A-图6D所示具体实施方式也可用于制作图9所示结构。如果终端沟槽深度还不足以切断深的N/N^-高低结的结面，则可在完成图6B结构之后，增加一次专门的终端宽槽处的光刻后硅腐蚀，加深终端宽槽的深度，可切断深的N/N^-高低结的结面。 

图10-13所示器件结构与图5和图9所示器件结构的区别在于元胞的掺杂区布局图形或源、栅电极的连接方式的不同。它们的具体实施方式都可以使用上述的具体实施方式。 

图14所示平面栅高低结多子电导调制功率MOSFET器件(MCM-DMOS)的具体实施方式可以借用典型的常规平面栅功率MOSFET的制作方法如下。 

在N⁺衬底4上外延高阻厚外延的N^-漂移区层3。完成厚的场氧化之后，光刻高压终端的场限环之P⁺掺杂区(图14中未画出)，扩散浓硼，完成场限环之P+掺杂。光刻出有源区，大面积普注淡磷并推结，完成本专利提出的插入层N层6的掺杂。栅氧化后立即淀积掺杂多晶硅，并反刻多晶硅。注淡硼并推结，完成P-基区2的掺杂。利用同一光刻窗口，注浓硼并推结，完成P⁺-基区5的掺杂。光刻N⁺源区1，带胶完成离子注入磷(或砷)，去胶后推结，完成N⁺源区1的掺杂。淀积SiO₂后，光刻出源区和栅区的金属接触窗口(同时光刻出场限环上的窗口)，淀积金属层并反刻出源、栅电极(同时反刻出金属场板)，合金退火。然后，对背面实施减薄、金属化。 

图15所示‘(MCM-UMOS)-CSTBT’组合结构的具体实施方式，可用N^-单晶硅，采用下述工艺完成。 

在N^-单晶硅(根据器件的耐压选择其掺杂浓度)的表面上外延N层6，之后，采用上面给出的制作图5所示结构的具体实施方式制作完成正面的器件制作。然后，对背面实施减薄，留下的N^-单晶硅厚度应当与器件的耐压相对应。对背面大面积普注浓硼，完成P⁺掺杂的离子注入，之后，光刻N⁺注入区，实施更高浓度的N⁺离子注入。实施离子注入的退火(活化)处理。最后实施背面金属化，完成器件制作。 

Claims (8)

1.一类高低结多子电导调制功率MOSFET器件，由MOSFET元胞(101)，N/N^-高低结(102)，N^-漂移区(103)，以及器件衬底(104)四部分组成；其结构特征是它在由MOSFET元胞(101)，N^-漂移区(103)，以及器件衬底(104)三部分组成的常规功率MOSFET器件的P-基区(2)与N^-漂移区(3)之间插入一个掺杂浓度比N^-漂移区掺杂浓度高得多但低于沟道区(7)中峰值浓度的N层(6)，它与N^-漂移层构成具有多子注入功能的N/N^-高低结J₄；当器件处于开态工作时，漏极电压恰好使N/N^-高低结J₄处于正偏，它驱使静态时形成的的高浓度电子积累层(19)中的可动电子和N层(6)中的高浓度可动电子同时向N^-漂移区(3)注入，增大N^-漂移区(3)的电导率，实现对N^-漂移区的多子电导调制，降低N^-漂移区的导通电阻，从而降低中、高压功率MOSFET的总导通电阻。 

2.根据权利要求1所述的高低结多子电导调制功率MOSFET器件，其特征是所说的组成该器件之MOSFET元胞(101)部分的元胞，是沟槽栅结构的UMOS元胞，或是平面栅结构的DMOS元胞。 

3.根据权利要求2所述的高低结多子电导调制功率MOSFET器件，其特征是组成该器件之MOSFET元胞(101)部分的UMOS元胞或DMOS元胞的总体，是全部由有效元胞构成，或是由一部分有效元胞(MR)和一部分用绝缘层覆盖而不与源电极相连的假元胞(DR)的组合构成。 

4.根据权利要求2所述的高低结多子电导调制功率MOSFET器件，其特征是组成该器件之UMOS元胞的总体，是全部由能够感应出沟道的有效沟槽栅构成的元胞组成，或是由一部分有效沟槽栅和一部分栅电极与源电极短路的不能感应出沟道的假栅(15)组合的元胞组成。 

5.根据权利要求2所述的高低结多子电导调制功率MOSFET器件，其特征是所说的组成该器件之MOSFET元胞(101)部分的沟槽栅UMOS元胞中的N⁺源区(1)与P⁺基区(5)的短路接触结构，是采用在沟槽栅结构之台面中心制作基极接触的短路接触结构，或是采用N⁺源区(1)与P⁺基区(5)正交的基极接触的短路接触结构。 

6.根据权利要求1所述的高低结多子电导调制功率MOSFET器件，其特征是所说的组成该器件之N/N^-高低结(102)部分的结面与沟槽之槽底的相对位置关系，是沟槽之槽底不超过高低结结面而位于N层(6)之中的结构，或是沟槽之槽底超过高低结结面而位于N层(6)以下的结构。 

7.根据权利要求1所述的高低结多子电导调制功率MOSFET器件，其特征是所说的组成该器件之N^-漂移区(103)部分的N^-漂移区层(3)及其器件的制作，是在N⁺衬底(4)上用外延方法形成N^-漂移区层(3)，然后完成该器件其他部分的制作，或是直接采用N^-单晶硅作为高阻漂移区层(3)，在它上面完成N/N^-高低结和MOSFET元胞的制作，之后，完成背面的减薄、N⁺掺杂及金属化的制作。 

8.根据权利要求1所述的高低结多子电导调制功率MOSFET器件，其特征是所说的组成该器件之器件衬底(104)部分，是单一的N⁺衬底(4)，或是N⁺(4)之面积大于P⁺(16)之面积的N⁺与P⁺交替的混合衬底。 

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