JP2009278603A - シリアル通信装置 - Google Patents

Abstract

【課題】マスター回路とスレーブ回路間で行なわれるシリアル通信において、設定操作なしで、高速通信ができ、低価格化で大電力を供給可能な１線式のシリアル通信装置を提供する。
【解決手段】外部からのパラレル入力信号をシリアル信号に変換して送信するスレーブ回路２と、該スレーブ回路２から受信したシリアル受信データをパラレル信号に変換して外部出力するマスター回路１を備えた。
【選択図】図１

Description

本発明は、例えば駆動回路とＤＣブラシレスモータとの間でシリアル通信するなど、マスター回路とスレーブ回路とが１線のみの通信線で接続されたシリアル通信装置に関するものである。

従来の１線式シリアル通信では汎用性を高めるため、多数の機器を接続できるように設計される。また通信方向も双方向で大量のデータを扱えるようになっており、通信制御やデータ処理の能力は高度なものが要求される。そのため、各種設定や通信プロトコルが必要でデータ処理回路が複雑化しハードウェアはコスト高となる。
例えば、マスター回路とスレーブ回路で相互にシリアル通信を行なう場合、スレーブ側が同期トリガーを取り損なった場合に、リトライする処理を省くためマスター回路から同期カウントデータを送信し、スレーブ側はデータ更新のタイミングで同期検出をしてレスポンスデータをマスター回路に送信する技術が提案されている（特許文献１参照）。

また、マスターマイクロコンピュータとスレーブマイクロコンピュータ間でシリアル通信を行なう場合、スレーブマイクロコンピュータ内に通信線からダイオードを通じてコンデンサに充電する電源供給回路が設けられている。マスターマイクロコンピュータ側からスレーブマイクロコンピュータ側にデータ送信する際にコンデンサに充電され、通信が終了するタイミングで充電されたコンデンサが放電することによりスレーブマイクロコンピュータに電源が供給されるようになっている。これによって、電源線が省略できるため専用線が省略できるようになっている（特許文献２参照）。

或いは、通信装置内蔵のマイクロコンピュータにおいて、スタートビット発生に同期してデータを送信し相手方のスタートビットに同期してデータを受信するマスターモードと、相手方のスタートビットに同期してデータを送受信するスレーブモードとを切り換える１線式シリアル通信装置も提案されている（特許文献３参照）。
特開２００４−８０１３２号公報 特開平６−３１１１９６号公報 特開平５−２２２６１号公報

従来の１線式シリアル通信回路は複数機器と双方向を想定しているものが多く、回路が複雑化しコスト高であった。例えばブラシレスＤＣモータと駆動回路間をシリアル通信するなどの用途では低価格で高速なシリアル通信が望まれる。従来の双方向通信は信号線の接続若しくは開放を確認しながら行っている。よって、複数機器の接続確認の時間とハードウェアが必要でまた送信開始までにも時間がかかる。従来は通信レートを設定し、一定時間で送信を打ち切っていたがその方法では発振器を用意しタイマーを設けなくてはならない。また回路間で通信レートの整合をとる必要が発生し、タイマー調整あるいはクリスタルなどを使った高精度な発振器が必要であった。

ところで、接続機器が２台のみで一方向に数ビットのパラレル接続を行いたいという用途は非常に多い。しかしながら、パラレル接続は信号線が多いためシリアル通信により信号線を低減したいという要求がある。
また、送信側には電源が無いことも多く、例えば磁極センサなどに電力供給などが望まれる場合もある。しかしながら、従来のシリアル通信方式は高機能であるがゆえ単純な用途では使えない場合が多い。また、バス管理のためにタイマーや通信プロトコルも必要となり、また装置番号設定器なども必要となるがそれらの設置が不可能なこともある。

本件出願人は、マスター回路及びスレーブ回路に、パラレル−シリアル変換ユニットとシリアル−パラレル変換ユニットを設け、ユニット間を固定ビット長、一方向、４レベル１線式通信とすることで、高速通信を低価格で可能となることを見出して本発明を提案するに至った。
本発明の目的は、パラレル−シリアル変換ユニットとシリアル−パラレル変換ユニットを設け、マスター回路とスレーブ回路間で行なわれるシリアル通信において、設定操作なしで、高速通信ができ、低価格化で、大電力を供給可能な１線式のシリアル通信装置を提供することにある。

本発明は上記目的を達成するため、次の構成を備える。
マスター回路とスレーブ回路とを信号線とグランド線のみで結線してデータ送受信を行なうシリアル通信装置であって、外部からのパラレル入力信号をシリアル信号に変換して送信する前記スレーブ回路と、該スレーブ回路から受信したシリアル信号をパラレル信号に変換して外部出力する前記マスター回路を備えたことを特徴とする。

具体的には、前記マスター回路は、システムクロック信号を信号線を通じて前記スレーブ回路へ送信し、当該スレーブ回路は受信したシステムクロック信号と同期をとって外部からのパラレル入力信号の１を選択して、当該パラレル入力信号の出力レベルを変えて前記マスター回路へ出力し、当該マスター回路は前記スレーブ回路から信号線を通じて受信したシリアル信号をパラレル信号に変換して外部出力することを特徴とする。

詳しくは、前記マスター回路は、システムクロック信号を発生するシステムクロック発生部と、前記システムクロック信号をパラレル信号に変換してパラレル出力するデコードカウンタと、前記システムクロック発生部及びデコードカウンタの出力レベルにより増幅してシステムクロック信号若しくはリセット信号をスレーブ回路へ出力する送信モードと、スレーブ側からの出力信号の受信を許容する受信モードとで切り換えるバッファ部と、前記デコードカウンタで発生したパラレル信号をトリガーとしてスレーブ回路から送信されたシリアル信号をラッチして駆動部へパラレル出力するラッチ部と、を備えていることを特徴とする。
また、駆動回路から負荷へ接続する給電線とスレーブ回路のグランド（ＧＮＤ）線間に整流回路が並列接続され、前記駆動回路とマスター回路の共通グランド（ＧＮＤ）線がマスター回路−スレーブ回路間のグランド（ＧＮＤ）線に共用されていることを特徴とする。

また、前記スレーブ回路は、前記マスター回路と接続する信号線を通じて受信したシステムクロック信号を整流して直流電源を給電する整流部と、
前記マスター回路から受信したシステムロック信号と自ら保有するハイ（Ｈ）側基準レベルとを比較してシステムクロック信号のみを抽出する第１の比較器と、前記マスター回路から受信したリセット信号と自ら保有するロー（Ｌ）側基準レベルとを比較してリセット信号のみを抽出する第２の比較器と、前記第１の比較器から出力されるクロック数をカウントし前記第２の比較器から出力されるリセット信号によりカウント値がリセットされるカウンタと、前記カウンタのカウント値に対応してパラレル入力のうちの１を選択してシリアル信号として出力するセレクタと、前記セレクタから出力された１の出力信号の出力レベルを下げて信号線を介して前記マスター回路へ出力する整合手段と、を備えていることを特徴とする。
また、スレーブ回路のカウンタと外部センサとの間に接続され、カウンタからの入力番号に応じて出力端子がひとつだけアクティブとなるデコーダが設けられており、当該デコーダの出力において選択された一の外部センサに給電することを特徴とする。
更には、前記スレーブ回路のカウンタは、前記マスター回路から送信されたリセット信号により、当該マスター回路のカウンタと同期をとってリセットされることを特徴とする。
また、前記マスター回路は中央処理装置（ＣＰＵ）であり、スレーブ回路と信号線を共用して接続されていることを特徴とする。
また、前記中央処理装置（ＣＰＵ）は、前記信号線を通じてコマンドを出力し、前記スレーブ回路のカウンタ値をリセットしてから出力レベルを変えてカウンタ値を歩進させるとともに前記スレーブ回路の整流手段を充電し、前記信号線を通じてスレーブ回路からの送信データを読み込んで記憶部に記憶する動作を繰り返すことでシリアル通信が行なわれることを特徴とする。

上述したシリアル通信装置を用いれば、マスター回路とスレーブ回路が１対１の通信線で接続されており装置番号は一義的に決まりアドレッシングは不要となるため、通信効率が向上し高速通信が可能になる。また、スレーブ回路は外部からのパラレル入力信号をシリアル信号に変換してマスター回路へ送信し、マスター回路はスレーブ回路から受信したシリアル信号をパラレル信号に変換して外部出力する。この際スレーブ回路の入力とマスター回路の入力は同一のものを選択することで入力番号を送信する必要がなくなる。
即ち、スレーブ回路は、マスター回路から送信されたシステムクロック信号と同期をとってパラレル入力信号の１を選択して、当該パラレル入力信号の出力レベルを変えてマスター回路へ出力し、マスター回路は受信したシリアル信号をパラレル信号に変換して外部出力するので、マスター回路が自身と同時にスレーブ回路の入力選択を制御して双方が常に同一の入力を選択でき、入力番号の通信を行わず通信効率を高め高速通信が可能になる。

また、マスター回路からスレーブ回路へリセット信号を送信し、カウンタ歩進のクロック信号を入力数だけ送信する。マスター回路はクロック送信のたびにスレーブ回路からシリアル信号を受信し入力に対応する記憶素子にパラレルデータを記憶し駆動部へ出力する。通常は初期リセットや初期設定やエラーリカバリーが必要であるが、サイクリックにデータを更新すれば一巡後にエラーリカバリーされ、初期リセットや初期設定手段やエラーリカバリー手段は不要となる。また、高速リフレッシュであれば一巡する時間は極めて短いので実用上問題がない。よって、一巡の送信ビット数を固定とし送受信が一巡したらリセット信号から繰り返すことで回路構成を簡略化することができる。また、送信ビット数を可変としてもリセット信号から繰り返せば同様の効果が得られやはり回路構成を簡略化することができる。

また、通常はマスター回路とスレーブ回路が同時に送信しないように信号線が開放していることを確認する手段が必要となるが、一方側（例えばスレーブ側）が出力にインピーダンスを持てば送信動作が重畳してもかまわず、一方が送信をやめた瞬間に他方の送信が有効となる。
スレーブ回路は、カウンタのカウント値に対応してパラレル入力のうちの１を選択して出力するセレクタと、該セレクタから出力されたパラレル信号の出力レベルを下げて信号線を介してマスター回路へ出力する整合手段（インピーダンス）を備えているので、信号線の開放を確認する必要もなく、しかもマスター回路側からスレーブ回路側へデータ送信中でもスレーブ回路側からも送信動作を開始でき、信号線開放確認や送信準備時間を短縮でき通信を高速化できる。

具体的には、スレーブ回路からの出力データの振幅を制限し、マスター回路の出力レベルとあわせて合計４レベルの信号レベルで双方向通信し、電圧レベルの違いによってマスター回路の出力とスレーブ回路の出力を判別する。これにより時間軸の制約が緩和され通信レートの自由度が増し、装置ごとの通信レート設定も不要となり、回路構成が簡略化される。
また、マスター回路はクロックを一定周期で出力し周期変動がないので、スレーブ回路の充電用のコンデンサを最少にできる。

さらに、駆動回路から負荷へ接続する給電線とスレーブ回路のグランド（ＧＮＤ）線間に整流回路が並列接続され、前記駆動回路とマスター回路の共通グランド（ＧＮＤ）線がマスター回路−スレーブ回路間のグランド（ＧＮＤ）線に共用されている場合、スレーブ回路のＧＮＤ端子から給電線へリターン電流がながれる場合にはＧＮＤ線を省略することができる。

また、スレーブ回路に入力番号に応じて出力がひとつだけアクティブとなるデコーダを備え、デコーダ出力にて外部入力となるセンサに給電することで通電センサをひとつだけとし、センサ消費電力を低減することが可能となる。
また、スレーブ回路のカウンタは、マスター回路から送信されたリセット信号により、当該マスター回路のカウンタと同期をとってリセットされるので、マスター回路においてリセット信号間のデータ数を可変としてもスレーブ回路のカウンタのリセットタイミングがずれることはない。
以上の手段により、初期設定がなく、回路を簡略化し低価格を可能とし、しかも高速通信ができ、電力も安定して供給できる通信回路を実現できる。
また、マスター回路として中央処理装置（ＣＰＵ）を用いて、スレーブ回路と信号線を共用して接続されている場合にも、プログラムにより同様の作用効果が得られ、汎用入出力ポートを用いることで回路構成を簡略にすることができ、またＣＰＵの占有ポート数を減らすことができる。

以下、本発明に係る１線式シリアル通信装置の最良の実施形態について、添付図面を参照しながら説明する。本実施の形態は、一例として永久磁石ロータと固定子を備えた３相ＤＣブラシレスモータと該モータを駆動するモータ駆動装置との間に適用した場合について説明する。

以下、１線式シリアル通信装置を構成するマスター回路及びスレーブ回路の構成例について図１のブロック図及び図２の動作タイミングチャート図を参照して説明する。
１線式シリアル通信装置は、マスター回路１とスレーブ回路２とを信号線３とグランド（ＧＮＤ）線４のみで結線してデータ送受信を行なう。スレーブ回路２は外部センサ等からのパラレル入力信号をシリアル信号に変換してマスター回路１へ送信する。マスター回路１はスレーブ回路２から受信したシリアル信号をパラレル信号に変換してモータ駆動回路等へパラレル出力する。

図１において、スレーブ回路２は磁極センサからのパラレル入力信号（Ｄ１〜Ｄ４）をシリアル信号に変換して送信し、マスター回路１はスレーブ回路２からの受信したシリアル信号をパラレル信号に変換して出力する通信回路である。本実施の形態では１対１の接続とし、これ以上の通信回路の接続は認めないこととして通信回路のアドレス送信を行わない。１対１の接続であれば通信相手は一義的に決定するからである。これによりアドレス送信の時間が短縮されアドレス送信・判別回路も不要となる。

マスター回路１は発振器５から生成されたシステムクロックをカウントするデコードカウンタ６を備えている。デコードカウンタ６は、システムクロックをカウントし出力端子Ｑ０からＱ４へと順次オンしそれを繰り返す。出力バッファ７はシステムクロックのハイ（Ｈ）レベルをそのまま電力増幅してスレーブ回路２へ送信する。システムクロックがロー（Ｌ）レベルのときはハイインピーダンスとなる。ただし、デコードカウンタ６の出力端子Ｑ０＝Ｈかつシステムクロック＝Ｌのときはロー（Ｌ）を送信する。すなわち、リセット信号をスレーブ回路２へ出力する。

フリップフロップ（ＦＦ）群８（ＦＦ１〜ＦＦ４）は記憶素子でデコードカウンタ６の出力Ｑの立下りで受信データをラッチしモータ駆動回路へパラレル出力（Ｈ１〜Ｈ４）する。出力Ｑ１にてＦＦ１がトリガーされ、以下同様に出力Ｑ２でＦＦ２，出力Ｑ３でＦＦ３、出力Ｑ４でＦＦ４が各々トリガーされる。

スレーブ回路２は以下の構成を備える。ダイオードＤ１とコンデンサＣ１からなる整流手段（整流回路）９は、システムクロック信号から電力を得てコンデンサＣ１が充電され、スレーブ回路２自身あるいは入力源となる外部センサ（ホールセンサ，サーモスタット等）へ給電する。第１のコンパレータ（比較器）１０は、システムクロック信号と自ら保有するハイ（Ｈ）側基準レベルとを比較してシステムクロック信号のみを抽出する。第２のコンパレータ（比較器）１１は、リセット信号と自ら保有するロー（Ｌ）側基準レベルとを比較してリセット信号のみを抽出する。カウンタ１２は第１のコンパレータ１０から入力するクロック信号（ＣＫ）によりカウントアップし、第２のコンパレータ１１から入力するリセット信号（ＲＳＴ）によりリセットされる。セレクタ１３はカウンタ１２のカウント値において外部センサからのパラレル入力（Ｄ１〜Ｄ４）のうちからひとつを選択し整合手段１４へ出力する。カウント０のとき最後尾の入力Ｄ４を選択する。整合手段１４は出力Ｑのインピーダンスを大きくし、電源電圧の中間電位を中心として振幅を小さくして信号線３へ出力する。整合手段１４は後述するように簡易的には単なる抵抗で実現できる。

以上の構成によると、マスター回路１はデコードカウンタ６のカウント値が０のときリセット信号を送信するからスレーブ回路２のカウンタ１２のカウント値も０となる。次のシステムクロック信号を送信するとマスター回路１のデコードカウンタ６もスレーブ回路のカウンタ１２も共にカウント１となる。従ってスレーブ回路２では入力１が選択されると、マスター回路１も入力１に対応する記憶素子ＦＦ１に受信データをラッチでき正しいデータを得ることとなる。同様に再度システムクロックを送信するとスレーブ回路２は入力２を選択しマスター回路１は記憶素子ＦＦ２に受信データをラッチする。このようにして入力番号の指定をすることなくシステムクロック信号のみで正しいデータの送受信を選択できるので入力番号の送信を行わない。これにより、入力番号送信の時間が短縮され回路構成も簡略化される。

双方のカウンタはカウントアップすれば０に戻る。そして再びリセットからの一連の動作が繰り返される。つまりカウンタ６，１２のカウント値が一巡するごとに入力をスキャンし記憶素子（ＦＦ群８）が更新される。よって電源投入時のデータ不定状態あるいはノイズにより誤ったデータを読んだときなども一巡すれば正常となる。したがって初期リセットやエラーリカバリー手段は不要となり回路構成が簡略化される。連続して入力スキャンする際、ノイズなど何らかの原因で双方のカウント値に誤差が生じた場合、ずれたままとなってしまう。そこで、一巡ごとにリセット信号を挿入することにすれば次のスキャン時には誤差を修正できる。そのためマスター回路１のデコードカウンタ６をｎ＋１進としカウント値＝０のときリセット信号を送信する。スレーブ回路２は回路構成を簡略化するためｎ進としてカウント値＝０のとき最後尾の入力ｎを選択するようにしてもよい。こうするとリセット時も入力ｎが選択されるが送信はされないので影響はない。

また、スレーブ回路２の送信出力にインピーダンスを持たせ同時双方向通信を行う。スレーブ回路２の送信出力にインピーダンスがあれば、マスター回路１の送信と衝突しても回路が破損することはなくマスター回路１からの送信も有効である。マスター回路１のクロック送信中にスレーブ回路２は送信を開始し、マスター回路１が信号線をハイインピーダンスにすると同時にスレーブ回路２側の送信データが信号線３を通じて送信される。したがって信号線開放確認時間や送信切り替え時間がまったくなく高速通信が可能で、信号線３を監視する回路も不要となる。

双方向同時通信ではスレーブ回路２はマスター回路１の送信データか自分の送信データか判別しなければならない。本実施の形態はタイマーを使わず判別するためにマスター回路１とスレーブ回路２の信号レベルを異なるものとし４レベルの電位で通信する。マスター回路１はハイ（Ｈ）レベルにて電力も送っていることからこの電位は変えられない。そこで、スレーブ回路２の送信レベルを振幅制限しハイ（Ｈ）レベルを下げ、ロー（Ｌ）レベルを上げる。スレーブ回路２はこのレベル差を利用して第１，第２のコンパレータ１０，１１によりクロック信号かリセット信号かを検出する手段を備えればよい。こうすれば、タイマーは不要となり、通信速度の設定もなく、マスター回路１とスレーブ回路２の組み合わせを無条件で行える。さらに通信レートはマスター回路１のみに依存し、速度は任意に決定でき、ドリフトの影響もまったく受けない。

次にマスター回路１から信号線３で電力を送る場合、スレーブ回路２は整流手段（整流回路）９によりクロック信号がハイ（Ｈ）レベルのとき充電し、それ以外のロー（Ｌ）レベルのとき回路にて放電する。コンデンサＣ１の放電電流で動作するときは電源電圧が徐々に低下することになり放電時間に制約がある。ハイ（Ｈ）レベル信号の周期がばらつくと最長周期にあわせて充電回路を設計しなくてはならずコンデンサが大きなものとなる。本実施形態では、１ビット単位の送受信しか行わないことでクロックを一定周期化し、充電部のコンデンサ容量を最少とし小型化低価格化を実現している。また、システムクロック信号のデューティーを大きくし１サイクルの中の充電に寄与する時間帯を広くしコンデンサ容量を小さくする。また、通常の出力バッファ７はシンク側とソース側のドライブ能力は等しいが、マスター回路１のハイ（Ｈ）サイド出力のドライブ能力を高めロー（Ｌ）サイド出力の能力を小さくすることで、回路の大型化を防止しつつ高速通信を可能としている。

図３を参照してマスター回路の一例について具体的に説明を行う。
モータ駆動回路１５は３相インバータ回路を構成しており、通電相を決定するプリドライバ１６と電流増幅するトランジスタブリッジ（Ｑ１〜Ｑ６）を備えている。なお、本実施の形態に直接関係しない速度制御部やトランジスタのクランプダイオードなどは記載を省略している。

発振器（ＯＳＣ）５はシステムクロックＣＫＡを出力する。デコードカウンタ６は５進カウンタでＣＫＡにてＱ０からＱ４へとハイ（Ｈ）レベル出力がシフトしてゆく。Ｑ４の次はＱ０へもどる。ＯＲ回路１７の出力ＣＫＢは、ＣＫＡ＝ＨまたはＱ０＝Ｈのときハイ（Ｈ）となる。ＣＫＡ＝Ｈのとき、トライステート出力バッファ７はハイ（Ｈ）レベルを出力しクロック信号を送信する。ＣＫＢ＝ＨかつＣＫＡ＝Ｌのとき、トライステート出力バッファ７はロー（Ｌ）レベルを出力しリセット信号をスレーブ回路２へ送信する。ＣＫＢ＝Ｌのとき、トライステート出力バッファ７はハイインピーダンスとなり受信を行う。

抵抗Ｒ１及び抵抗Ｒ２はトライステートバッファ７がハイインピーダンス時の信号線３のインピーダンスと電圧レベルを設定する。入力バッファ１８はハイインピーダンス時にスレーブ回路２から送信されるデータを取り込む。ＦＦ１〜ＦＦ４はフリップフロップ群８で、デコードカウンタ６の出力Ｑ１〜Ｑ４の立下りでデータをラッチし出力Ｈ１〜Ｈ４をプリドライバ１６へ送信する。

続いて上記マスター回路１の動作を説明する。
発振器５から生成されたシステムクロックによりデコードカウンタ６は０から４を出力しそれを繰り返す。カウント０のときリセット信号を送信し、以後クロック送信・データ受信を１〜４まで繰り返す。記憶内容は毎サイクルごとにリフレッシュされるので、電源投入時やノイズによる通信エラー時も一巡で正常状態に復帰する。通信が途絶えた場合、一巡後は受信データがすべてハイ（Ｈ）あるいはロー（Ｌ）となり、プリドライバ１６はセンサ異常として出力停止し安全が確保される。一巡時間はシステムクロックの発振周波数が１ＭＨｚ時に５ｕｓでモータの機械的時定数よりはるかに小さくエラー時の影響はほとんどない。なお通常のＰＷＭ駆動のキャリア周期は６７ｕｓ程度でそれと比較してもエラーリカバリー時間は充分小さい。

次に、図４においてモータＭとスレーブ回路２の説明を行う。Ｕ，Ｖ，Ｗは３相のモータコイル１９である。整流手段（整流回路）９は信号線３がハイ（Ｈ）レベルのときダイオードＤ１にて整流しコンデンサＣ１に充電し電源電圧ＶＣＣ’を生成する。ＲＥＦ１は基準電圧発生手段で送信データのハイ（Ｈ）レベルよりも高く電源電圧ＶＣＣ’よりもわずかに低い電圧ＶＨに設定する。ＲＥＦ２は基準電圧発生手段で送信データのロー（Ｌ）レベルよりも低くＧＮＤレベルよりもわずかに高い電圧ＶＬに設定する。ＣＯＭＰ１は第１のコンパレータ１０でクロック信号とＶＨを比較しクロック信号を検出しＣＫ信号を発生する。ＣＯＭＰ２は第２のコンパレータ１１でリセット信号とＶＬを比較しリセットを検出しＲＳＴ信号を発生する。

カウンタ１２は４進カウンタでＣＫ信号にてカウントアップし、ＲＳＴ信号にてリセットされる。セレクタ１３はカウンタ１２の出力に応じてセンサＳ１〜Ｓ４のうちいずれか１つを選択し整合手段１４（抵抗Ｒ３）へ送信データＱを出力する。カウンタ１２の出力値が０の時すなわちリセット時、セレクタ１３はセンサＳ４を選択する。整合手段１４である抵抗Ｒ３は、インピーダンスを大きくし電源の中間電位を中心として振幅を小さくして送信データＱを出力するほかに、マスター回路１の出力との短絡を防止するために設けられている。３相ＤＣブラシレスモータには、図示しないロータのマグネット近傍にセンサ基板が設けられ、該センサ基板にはホールセンサＳ１〜Ｓ３とサーモスタットＳ４が設けられている。Ｄ１〜Ｄ４は上記各センサの出力であり、これらの出力Ｄ１〜Ｄ４はセレクタ１３に入力するようになっている。

続いてスレーブ回路２の動作について説明する。信号線３のクロック入力にて整流手段（整流回路）９のコンデンサＣ１の充電が行われる。コンデンサＣ１はクロック信号以外の入力のときスレーブ回路２あるいはセンサＳ１〜Ｓ４を通じて徐々に放電する。電圧低下率はスレーブ回路２とセンサＳ１〜Ｓ４の消費電流とコンデンサ容量によるので、必要に応じてコンデンサ容量を選定する。カウンタ１２はマスター回路１からのリセット信号によりリセットされ、マスター回路１からのクロック信号により歩進する。セレクタ１３はカウント値に応じてセンサＳ１〜Ｓ４を選択し常時、送信データを出力する。従ってシステムクロック一周期の全時間を入力切り替えとデータ送信にあてることができ高速通信を可能とする。なお、センサ数を増加する場合はカウンタ１２およびセレクタ１３のビット数を増設するだけでよく拡張性に優れる。

図５において他の回路構成例について説明する。センサ付のアクチュエータ２０の場合、駆動回路２１側にマスター回路１が接続され、アクチュエータ２０側にスレーブ回路２が接続される。
駆動回路２１とマスター回路１はグランド（ＧＮＤ）線４を共用することが可能であり、複数の給電線を備えた場合でもどれかひとつはＧＮＤ線に接続される。そこでスレーブ回路２のグランド（ＧＮＤ）線から給電線側へは電流が流れ、逆方向には流れないように第２整流手段（整流回路）２２を設け、アクチュエータ２０と並列に接続しスレーブ回路２の回路電流をマスター回路１のグランド（ＧＮＤ）線へリターンさせることでＧＮＤ線を省略できる。すなわち通常は信号線３とＧＮＤ線４のペアで成り立つシリアル通信を、信号線３のみで行う。具体的には第２整流手段（整流回路）２２に設けられるダイオードのアノード側をスレーブ側グランド（ＧＮＤ）線と接続しカソード側をアクチュエータ２０への給電線へ並列に接続する。アクチュエータ２０が高電圧の場合は第２整流手段（整流回路）２２のダイオードの耐圧を高いものにすれば対応できる。

図６において更に他の回路構成例について説明する。
入力部に電源が無い場合は入力源となるセンサ群などにスレーブ回路２から電源を供給する必要がある。この場合、スレーブ回路電流にセンサ消費電流が追加となるため放電時のドループが大きくなり、それを抑えるために整流手段（整流回路）９の充電コンデンサＣ１が大型化する。しかしながら、シリアル通信であることから入力先はひとつしか使われないことに着目すれば使われていない入力用センサには通電しなくてよい。よって、スレーブ回路２に、カウンタ１２のカウント値に応じてハイレベル出力するデコーダ２３を設け、該デコーダ出力にてセンサＳ１〜Ｓ４のいずれかに給電することで、対象となる１個のセンサのみに通電し、センサ消費電流を大幅に低減し、同時に充電コンデンサＣ１を小型化することが可能となる。

上記各実施例によれば、簡単な回路でシリアル通信を実現できるので、低価格化、小型化できる。各種設定が不要で簡単に使用でき、回路交換も容易に行なえる。また、通信効率がよく高速通信でき、周期的にリセット信号を送受信することで自動的にエラーリカバリーでき信頼性が高い。

また、信号線３の数を大幅に低減できることから、シリアル通信回路を組み込む製品のコネクタやハーネスなどの部品点数を低減でき、部品コストおよび組み立て工数や管理工数の低減が図れ、誤配線や破損も低減し、設置スペースも低減できる。特にロボットや工作機械など産業用モータの場合はセンサコネクタとコイルコネクタを分離し複数のコネクタを使用する場合が多く、高価なコネクタやハーネスが使われており、それらを１個にすることは、コスト・スペースの面で大きな改善効果がある。

また、通信速度は駆動回路側に接続されるマスター回路１のシステムクロックのみで決定され自由に設定できるので、面倒な通信速度の設定合わせは不要となり、モータＭを自由に組み合わせることができる。これによりモータ組み立て工数が低減し、保守時のモータ交換も容易となる。またマスター回路１の発振周波数がドリフトしてもまったく影響がない。既存の駆動回路やモータはそのまま使用し通信回路を追加するだけで省配線化され簡単に使用できる。従って導入コストを抑えることができ広く様々なアプリケーションに利用できる。例えばロボットや工作機械、ＸＹテーブル、各種自動機、民生機器から自動ドアなど建築関係まで幅広く使える。

尚、装置コストに見合うのであれば、マスター回路１に替えて中央処理装置（ＣＰＵ）２４を用いてもよい。
図７において、ＣＰＵ２４は、汎用入出力ポートを内蔵しており、Ｉ／Ｏ（入出力）ポート間を固定ビット長、一方向、４レベル１線式のシリアル通信を行なうようになっている（図８参照）。これにより、ＣＰＵ２４の占有ポートを減らして通信設定操作なしで高速通信が行なえる。

図７においてＣＰＵ２４は、入力モードと出力モードを切り替えできるＩ／ＯポートＰ１でスレーブ回路２の整流手段（整流回路）９と信号線３により接続されている。スレーブ回路２はパラレル入力をシリアル変換して送信し、ＣＰＵ２４は受信データを記憶する。ＣＰＵ２４とスレーブ回路２とは１対１の通信が行なわれるため、アドレス送信は行なわれず、通信時間の短縮化を図ることができる。

スレーブ回路２において、整流手段（整流回路）９は信号線３がハイレベルのときダイオードＤ１にて整流しコンデンサＣ１に充電し電源電圧ＶＣＣ’を生成する。ＣＯＭＰ１は第１のコンパレータ１０でクロック信号とＶＨを比較しクロック信号を検出しＣＫ信号を発生する。ＣＯＭＰ２は第２のコンパレータ１１でリセット信号とＶＬを比較しリセットを検出しＲＳＴ信号を発生する。カウンタ１２は４進カウンタでＣＫ信号にてカウントアップし、ＲＳＴ信号にてリセットされる。セレクタ１３はカウンタ１２の出力に応じてパラレル入力されるセンサＳ１〜Ｓ４のうちの１つを選択し整合手段１４（抵抗Ｒ３）へ送信データＱを出力する。カウンタ１２の出力値が０の時すなわちリセット時、セレクタ１３はセンサＳ４を選択する。抵抗Ｒ３は出力インピーダンスを大きくし電源の中間電位を中心として振幅を小さくして信号線３に出力するために設けられている。

次にＣＰＵ２４の制御動作の一例について説明する。
ＣＰＵ２４は、出力モードにおいてＩ／ＯポートＰ１から信号線３を通じてハイレベルを出力してスレーブ回路２の整流手段（整流回路）９を充電する。次いで、ローレベルを出力してスレーブ回路２のシステムクロック数をカウントするカウンタ１２のカウント値をリセットしてクリヤする。

次に、ＣＰＵ２４は、出力モードにおいてＩ／ＯポートＰ１から信号線３を通じてハイレベルを出力してカウンタ１２のカウント値を歩進する。次いで、ＣＰＵ２４は、入力モードに切り替えてスレーブ回路２からの送信データを読み込んで記憶部に記憶する。そして必要なビット数だけハイレベル出力とデータ入力及び記憶を繰り返すことでシリアル通信が行なわれる。

以上の構成より、ＣＰＵ２４は、ローレベル出力のときにリセット信号にてスレーブ回路２のカウンタ１２をリセットし、ハイレベル出力のときクロック信号にてスレーブ回路２のカウンタ１２を歩進する。よって、ＣＰＵ２４がスレーブ回路２の入力番号を制御可能であり、入力番号を例えば８ビットといったコマンドにより指定することなく１ビットのハイレベル出力にてデータ送信が行なわれるので、通信時間を短縮化することができる。
また、ＣＰＵ２４は、出力モードにおいてスレーブ回路２へリセット信号を出力してから入力モードへ切り替えて当該スレーブ回路２からの送信データを読み出すことで初期リセットやエラーリカバリーなどの手段は不要でありプログラムや回路を簡略化することができる。

また、ＣＰＵ２４のクロック信号送信中にスレーブ回路２からデータ送信を開始しても双方向同時通信が行える。即ち、スレーブ回路２の送信出力にインピーダンスがあるので、ＣＰＵ２４のクロック送信と衝突しても回路が破損することもなく、ＣＰＵ２４からのクロック信号送信は有効である。ＣＰＵ２４が信号線３を出力モードから入力モード（ハイインピーダンス）とするとともにスレーブ回路２から送信データを読み込むため信号線の開放や送受信を切り替えるための監視回路は不要であり、高速通信が可能となる。

また、ＣＰＵ２４は、出力モードでハイレベル出力によりスレーブ回路２の整流手段（整流回路）９へ電力供給を行なっていることから、この電位を変えることはできない。その代わりに、スレーブ回路２からの送信レベルを振幅制限することでハイレベルをさげローレベルを上げて４レベルにより通信が行なえるため、タイマーは不要となり、通信速度の設定も不要であり、通信レートはＣＰＵ２４のみに依存しドリフトの影響も受けない。

尚、ＣＰＵ２４は入力ポートと出力ポートを共用しているが、異なるポートを用いて入出力モードの切り替えなしに通信を行なうようにしてもよい。

シリアル通信回路のブロック構成図である。 図１のシリアル通信回路の動作タイミングチャート図である。 マスター回路のブロック構成図である。 スレーブ回路のブロック構成図である。 他例に係るシリアル通信回路のブロック構成図である。 他例に係るシリアル通信回路のブロック構成図である。 他例に係るシリアル通信回路のブロック構成図である。 図７のシリアル通信回路の動作タイミングチャート図である。

符号の説明

１ マスター回路
２ スレーブ回路
３ 信号線
４ グランド（ＧＮＤ）線
５ 発振器
６ デコードカウンタ
７ 出力バッファ
８ フリップフロップ群
Ｄ１ ダイオード
Ｃ１ コンデンサ
９ 整流手段（整流回路）
１０ 第１のコンパレータ
１１ 第２のコンパレータ
１２ カウンタ
１３ セレクタ
１４ 整合手段
１５ モータ駆動回路
１６ プリドライバ
Ｑ１〜Ｑ６ トランジスタ
１７ ＯＲ回路
１８ 入力バッファ
１９ モータコイル
Ｍ モータ
２０ アクチュエータ
２１ 駆動回路
２２ 第２整流手段（整流回路）
２３ デコーダ
２４ ＣＰＵ

Claims (9)

1. マスター回路とスレーブ回路とを信号線とグランド線のみで結線してデータ送受信を行なうシリアル通信装置であって、
   外部からのパラレル入力信号をシリアル信号に変換して送信する前記スレーブ回路と、該スレーブ回路から受信したシリアル信号をパラレル信号に変換して外部出力する前記マスター回路を備えたシリアル通信装置。
2. 前記マスター回路は、システムクロック信号を信号線を通じて前記スレーブ回路へ送信し、当該スレーブ回路は受信したシステムクロック信号と同期をとって外部からのパラレル入力信号の１を選択して、当該パラレル入力信号の出力レベルを変えて前記マスター回路へ出力し、当該マスター回路は前記スレーブ回路から信号線を通じて受信したシリアル信号をパラレル信号に変換して外部出力する請求項１記載のシリアル通信装置。
3. 前記マスター回路は、
   システムクロック信号を発生するシステムクロック発生部と、
   前記システムクロック信号をパラレル信号に変換してパラレル出力するデコードカウンタと、
   前記システムクロック発生部及びデコードカウンタの出力レベルにより増幅してシステムクロック信号若しくはリセット信号をスレーブ回路へ出力する送信モードと、スレーブ側からの出力信号の受信を許容する受信モードとで切り換えるバッファ部と、
   前記デコードカウンタで発生したパラレル信号をトリガーとしてスレーブ回路から送信されたシリアル信号をラッチして駆動部へパラレル出力するラッチ部と、を備えている請求項１記載のシリアル通信装置。
4. 駆動回路から負荷へ接続する給電線とスレーブ回路のグランド（ＧＮＤ）線間に整流回路が並列接続され、前記駆動回路とマスター回路の共通グランド（ＧＮＤ）線がマスター回路−スレーブ回路間のグランド（ＧＮＤ）線に共用されている請求項３記載のシリアル通信装置。
5. 前記スレーブ回路は、
   前記マスター回路と接続する信号線を通じて受信したシステムクロック信号を整流して直流電源を給電する整流部と、
   前記マスター回路から受信したシステムロック信号と自ら保有するＨ側基準レベルとを比較してシステムクロック信号のみを抽出する第１の比較器と、
   前記マスター回路から受信したリセット信号と自ら保有するＬ側基準レベルとを比較してリセット信号のみを抽出する第２の比較器と、
   前記第１の比較器から出力されるクロック数をカウントし前記第２の比較器から出力されるリセット信号によりカウント値がリセットされるカウンタと、
   前記カウンタのカウント値に対応してパラレル入力のうちの１を選択してシリアル信号として出力するセレクタと、
   前記セレクタから出力された１の出力信号の出力レベルを下げて信号線を介して前記マスター回路へ出力する整合手段と、を備えている請求項１記載のシリアル通信装置。
6. 前記スレーブ回路のカウンタと外部センサとの間に接続され、前記カウンタからの入力番号に応じて出力端子がひとつだけアクティブとなるデコーダが設けられており、当該デコーダの出力において選択された一の外部センサに給電する請求項５記載のシリアル通信装置。
7. 前記スレーブ回路のカウンタは、前記マスター回路から送信されたリセット信号により、当該マスター回路のカウンタと同期をとってリセットされる請求項１乃至請求項６のいずれか１項に記載のシリアル通信装置。
8. 前記マスター回路は中央処理装置（ＣＰＵ）であり、スレーブ回路と信号線を共用して接続されている請求項１記載のシリアル通信装置。
9. 前記中央処理装置（ＣＰＵ）は、前記信号線を通じてコマンドを出力し、前記スレーブ回路のカウンタ値をリセットしてから出力レベルを変えてカウンタ値を歩進させるとともに前記スレーブ回路の整流手段を充電し、前記信号線を通じてスレーブ回路からの送信データを読み込んで記憶部に記憶する動作を繰り返すことでシリアル通信が行なわれる請求項８記載のシリアル通信装置。

Images