KR20170027015A

KR20170027015A - 비동기 시리얼 통신을 위한 반도체 장치, 컨트롤러 및 오실레이터 그리고 비동기 시리얼 통신 방법

Info

Publication number: KR20170027015A
Application number: KR1020150123398A
Authority: KR
Inventors: 안진홍
Original assignee: 주식회사 듀얼리티
Priority date: 2015-09-01
Filing date: 2015-09-01
Publication date: 2017-03-09
Also published as: KR101723836B1

Abstract

본 발명은 비동기 시리얼 통신 시스템 및 방법을 개시하며, 2 개의 단자(Terminal)를 가지며 하나의 단자를 통하여 전송되는 데이터로부터 동작에 필요한 전압을 제공받는 반도체 장치, 2 개의 단자를 갖는 상기 반도체 장치와 비동기 시리얼 통신을 수행하는 컨트롤러, 및 하나의 단자를 통한 데이터의 라이트와 리드를 위하여 상기 반도체 장치와 상기 컨트롤러 간의 비동기 시리얼 통신을 수행하는 시리얼 통신 시스템 및 방법을 포함한다.

Description

비동기 시리얼 통신을 위한 반도체 장치, 컨트롤러 및 오실레이터 그리고 비동기 시리얼 통신 방법{SEMICONDUCTOR DEVICE, CONTROLLER AND OSCILLATOR FOR ASYNCHRONOUS SIRIAL COMMUNICATION AND METHOD FOR ASYNCHRONOUS SIRIAL COMMUNICATION}

본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 2 개의 단자(Terminal)를 가지며 하나의 단자를 통하여 전송되는 데이터로부터 동작에 필요한 전압을 제공받는 반도체 장치, 2 개의 단자를 갖는 상기 반도체 장치와 비동기 시리얼 통신을 수행하는 컨트롤러, 하나의 단자를 통한 데이터의 라이트와 리드를 위하여 상기 반도체 장치와 상기 컨트롤러 간의 비동기 시리얼 통신을 수행하는 시리얼 통신 시스템 및 방법을 개시한다.

반도체 소자는 용도에 따라 다양한 반도체 기술을 적용하여 제조될 수 있다.

일례로, 반도체 메모리나 시스템 집적 회로와 같은 반도체 소자는 고성능과 고집적도를 만족하기 위한 반도체 기술을 적용하여 제조된다. 이 경우 반도체 소자의 제조 단가는 높다.

이와 다르게, 반도체 기술에는 목적한 칩을 저렴한 가격으로 구현할 수 있는 분야가 있다. 보안용 칩, 의료용 일회용 센서, 환경용 센서, 소형 정밀 산업용 센서 등이 저렴한 가격으로 구현할 수 있는 반도체 기술에 의하여 제조되는 반도체 장치에 해당되며, 이를 위한 반도체 기술은 미국 등록특허 US 5,398,326 및 US 6,108,751 등과 같이 예시될 수 있다.

의료용 일회용 센서나 보안용 칩과 같은 센서 분야의 반도체 장치는 회로적으로 고성능이 요구되지 않고, 소비 전력이 낮으며, 사이즈가 적고, 외부 시스템과 간소한 접촉이 요구된다.

상기와 같이 센서로 활용되는 반도체 장치는 가격 경쟁력이 중요하며, 단순한 구조와 양질의 전송 속도 및 다양한 활용성이 제공될 필요가 있다.

본 발명의 목적은 하나의 단자가 데이터의 통신과 전원용으로 공유되는 2 개의 단자를 갖는 반도체 장치를 구현함에 있다.

본 발명의 다른 목적은 데이터로부터 전원전압을 얻기 위한 정류 기능을 갖는 반도체 장치를 구현함에 있다.

본 발명의 또다른 목적은 비동기 시리얼 통신 방식에 의하여 하나의 핀을 통한 데이터의 라이트와 리드를 수행할 수 있는 기술을 구현함에 있다.

본 발명의 또다른 목적은 2 개의 핀을 갖는 반도체 장치가 비동기 시리얼 통신을 위한 기준 클럭을 발생하며 기준 클럭을 이용하여 외부의 컨트롤러로부터 제공되는 데이터를 라이트하는 기술을 구현하며, 에너지 손실과 내부 회로의 크기를 최소화하여 반도체 장치의 내부에서 생성된 데이터 정보를 외부의 컨트롤러로 전달하기 위한 기술을 구현함에 있다.

본 발명의 또다른 목적은 데이터를 이용한 정류 기능의 효율을 높이기 위하여 짧은 구간의 펄스를 이용하여 데이터를 전달하는 컨트롤러 및 짧은 구간의 펄스를 이용하여 전달되는 데이터를 정상적으로 복원하는 반도체 장치를 구현하고, 데이터 전달 과정의 오류를 개선할 수 있는 비동기 시리얼 통신 기술을 구현함에 있다.

본 발명의 또다른 목적은 비동기 시리얼 통신을 수행하고, 데이터에 포함된 코드 정보에 따라 리드(Read) 모드와 라이트(Write) 모드를 판단할 수 있는 기술을 구현함에 있다.

본 발명의 또다른 목적은 데이터의 전송(Baud) 시간 간격을 이용하여 라이트(Write) 모드에서 비동기 시리얼 방식으로 입력된 데이터의 하이 또는 로우 상태를 판단하기 위한 타이밍을 생성하는 기술을 구현함에 있다.

본 발명의 또다른 목적은 외부로부터 전송된 데이터에 리드(Read) 모드를 나타내는 코드가 포함된 경우 전송(Baud) 시간 간격에 해당하는 클럭 신호를 생성하고, 클럭 신호를 이용하여 내부 데이터 형성부(CMOS 소자를 이용하여 형성된 센서 소자와 메모리 소자 중 적어도 하나를 포함하는 소자 어레이)로부터 내부 데이터를 센싱하며, 센싱된 데이터를 출력 버퍼로 전달하여 외부 컨트롤러와 데이터 통신을 수행하고, 외부 컨트롤러에 전해지는 모든 데이터를 리드한 후 라이트(Write) 모드로 복귀하는 기술을 구현함에 있다.

본 발명의 또다른 목적은 리드(Read) 모드에서 외부의 컨트롤러에서 보내는 기준 펄스 신호에 동기하여 2 개의 단자를 갖는 반도체 장치의 출력을 생성하고, 2 개의 단자를 갖는 반도체 장치의 출력을 외부의 컨트롤러에서 센싱하고 판별하는 기술을 구현함에 있다.

본 발명의 또다른 목적은 2 개의 단자를 갖는 반도체 장치에서 데이터를 출력할 때 반도체 장치에서 필요한 출력 버퍼의 사이즈를 줄이기 위하여 데이터 형성부에서 출력 버퍼로 데이터를 전송하는 동작과 출력 버퍼에서 외부로 데이터를 전송하는 동작을 번갈아서 수행하는 기술을 구현함에 있다.

본 발명의 또다른 목적은 모드에 따라 반도체 장치의 2 개의 단자 중 선택된 하나의 단자가 데이터의 통신과 전원용으로 공유되는 기술을 구현함에 있다.

본 발명의 반도체 장치는, 기판 상의 제1 단자 및 제2 단자; 다이오드와 제1 캐패시터를 포함하는 정류 회로; 및 CMOS 소자;를 포함하며, 상기 제1 단자와 상기 제2 단자 중 어느 하나가 상기 CMOS 소자의 데이터의 입출력을 위한 컨택과 연결되는 동시에 상기 정류 회로에 연결되며, 상기 제1 캐패시터에 충전되는 전원을 이용하여 동작되고, 상기 데이터의 입출력은 전원공급의 효율을 높이기 위하여 데이터 천이시점에 동기된 펄스 신호를 사용하는 것을 특징한다.

상기 반도체 장치는 센서 소자나 메모리 소자를 적어도 하나 포함하는 소자 어레이가 센싱면에 대응하도록 구성되고, 상기 센싱면에서 발생되는 상기 데이터의 처리를 위한 회로를 포함함이 바람직하다.

본 발명의 반도체 장치는, 하나의 입출력 선을 통하여 외부에서 제공되는 펄스 신호를 인지하는 입력 버퍼; 인지된 상기 펄스 신호를 실제 신호로 복원하는 펄스 신호 복원 회로; 복원된 신호의 리드 모드 코드를 인식하고 리드 명령어를 제공하는 명령 디코더; 리드 모드에 대응하여 리드할 어드레스를 제공하는 어드레스 제공부; 상기 리드 명령어와 지정된 상기 어드레스에 대응하여 상기 데이터를 제공하는 소자 어레이; 상기 소자 어레이에서 출력되는 아날로그 신호를 디지털 신호로 변환하는 아날로그 디지털 변환기; 상기 아날로그 디지털 변환기에서 출력되는 정해진 크기(Size)의 데이터를 순차적으로 저장하고 출력하는 피포(FIFO, First In First Out) 메모리; 및 상기 피포 메모리의 데이터를 상기 입출력 선을 통하여 출력하는 출력 버퍼;를 포함함을 특징으로 한다.

본 발명의 컨트롤러는, 2개의 단자를 갖는 반도체 장치의 동작에 필요한 전압을 생성하여 제공하는 전압 레귤레이터; 외부의 전송 신호에 대응하는 데이터를 제공하는 명령 디코더; 상기 2개의 핀을 갖는 상기 반도체 장치에서 제공되는 데이터의 캡처 타이밍(Capture Timing)을 생성하기 위한 전송 비(Baud Rate) 생성기; 한 개의 입출력 선에 상기 명령 디코더의 상기 데이터를 상기 캡춰 타이밍에 맞게 싣기 위한 펄스 신호를 제공하는 펄스 신호 발생기; 상기 전압 레귤레이터의 전압을 이용하여 상기 펄스 신호 발생기의 상기 펄스 신호를 상기 한 개의 입출력 선을 통하여 상기 반도체 장치로 출력하는 출력 버퍼; 상기 한 개의 입출력 선을 통하여 상기 반도체 장치로부터 입력되는 신호를 수신하는 입력 버퍼; 및 상기 입력 버퍼의 신호를 외부기기가 인식할 수 있는 데이터 포맷으로 변경하는 컨버터;를 포함함을 특징으로 한다.

본 발명의 비동기 시리얼 통신 방법은, 링 오실레이터를 이용하여, 비동기 시리얼 통신 방법으로 전송되는 제1 비트와 상기 1 비트에 후속하는 복수의 데이터 비트 중 상기 제1 비트의 펄스 폭을 인식한 오실레이션 신호를 생성하는 단계; 상기 오실레이션 신호의 천이 시점을 기준으로 캡춰 신호를 생성하는 단계; 및 상기 캡춰 신호의 라이징 에지 또는 폴링 에지 중 어느 하나를 이용하여 상기 데이터 비트를 캡춰하는 단계;를 포함함을 특징으로 한다.

본 발명의 비동기 시리얼 통신 시스템은, 하나의 입출력 선을 공유하는 제1 출력 버퍼와 제1 입력 버퍼를 갖는 컨트롤러; 및 상기 하나의 입출력 선을 공유하는 제2 출력 버퍼와 제2 입력 버퍼를 가지며, 전원을 충전하는 캐패시터와 상기 입출력 선의 데이터를 상기 캐패시터에 전달하는 다이오드를 포함하는 반도체 장치;를 포함하며, 상기 컨트롤러에서 상기 반도체 장치로 상기 데이터를 라이트하는 경우, 상기 제1 출력 버퍼는 온 상태를 유지하고 상기 제2 출력 버퍼는 오프 상태를 유지하며, 상기 데이터는 상기 다이오드를 통하여 상기 캐패시터로 전달되는 한편 상기 제2 입력 버퍼로 전달되며, 상기 반도체 장치에서 상기 컨트롤러로 상기 데이터를 리드하는 경우, 상기 제2 출력 버퍼가 온되는 동안 상기 제1 출력 버퍼는 오프됨을 특징으로 한다.

본 발명의 비동기 시리얼 통신 시스템은, 입출력 선에 대한 풀업과 풀다운을 제어하며, 상기 풀업을 제어하기 위한 입출력 기준 전압과 상기 풀다운을 제어하기 위한 기준 전압 간을 스윙하며 외부로부터 전송된 전송 신호의 천이 시점에 대응하는 펄스 신호를 상기 입출력 선으로 출력하는 컨트롤러; 및 상기 펄스 신호를 포함하는 상기 입출력 선의 신호를 이용하여 충전과 라이트 모드를 수행하는 반도체 장치;를 포함함을 특징으로 한다.

본 발명의 컨트롤러는, 외부로부터 전송 신호가 입력되면 상기 전송 신호의 천이 시점에 대응한 펄스를 생성하는 펄스 생성부; 입출력 선이 미리 설정된 입출력 기준 전압 이상을 유지하도록 상기 풀업을 유지하는 입출력 전압 레귤레이터; 및 상기 펄스 생성부의 펄스 신호에 대응하여 상기 입출력 선에 대한 풀다운을 수행하며, 상기 풀다운은 상기 입출력 선의 전압이 미리 설정된 기준 전압에 도달하면 중지하는 풀다운 제어부;를 포함하며, 상기 풀다운 중지 후 상기 입출력 선의 전압 레벨은 상기 풀업에 의하여 복귀되며, 상기 전송 신호에 대응하여 상기 풀업과 상기 풀다운에 의하여 스윙하는 상기 펄스 신호를 상기 입출력 선으로 출력함을 특징으로 한다.

본 발명의 반도체 장치는, 외부로부터 전송된 전송 신호의 천이 시점에 대응하여 미리 설정된 제1 및 제2 전압 간을 스윙하는 펄스 신호를 입출력 선을 통하여 컨트롤러로부터 수신하며, 상기 펄스 신호를 미리 설정된 비교 전압과 비교하여 펄스 신호와 비교 전압의 차에 대응하는 신호를 제공하는 입력 버퍼; 상기 입력 버퍼의 출력에 대응하여 동기된 천이 시점을 갖는 펄스를 출력하는 펄스 발생 회로; 및 상기 펄스를 이용하여 상기 전송 신호와 동일한 위상을 갖는 데이터를 복원하는 토글 플립플롭;을 포함함을 특징으로 한다.

본 발명의 컨트롤러는, 입출력 선이 입출력 기준 전압 이상을 유지하도록 풀업을 유지하는 입출력 전압 레귤레이터; 리드 명령에 대응하여 상기 입출력 선에 대한 상기 풀다운을 수행하며, 상기 입출력 선의 풀다운 신호가 미리 설정된 기준 전압에 도달하면 상기 풀다운을 종료하는 풀다운 제어부; 상기 입출력 선의 상기 풀다운 신호가 상기 기준 전압에 도달하면 일정한 폭의 인에이블 구간을 갖는 컨스턴트 펄스를 생성하는 펄스 발생 회로; 및 상기 컨스턴트 펄스의 상기 인에이블 구간 동안 상기 입출력 선과 상기 입출력 전압 레귤레이터 간의 연결을 차단하여 상기 입출력 선을 플로팅하는 제1 트랜지스터;를 포함하며, 플로팅된 상기 입출력 선에 데이터가 전달되면 상기 데이터를 센싱하여 출력함을 특징으로 한다.

본 발명의 비동기 시리얼 통신 시스템은, 입출력 선에 대한 풀업과 풀다운을 제어하며, 상기 풀업을 제어하기 위한 입출력 기준 전압과 상기 풀다운을 제어하기 위한 기준 전압 간을 스윙하며 외부로부터 전송된 전송 신호 또는 리드 명령의 천이 시점에 대응하는 펄스 신호를 상기 입출력 선으로 출력하고, 리드 명령에 대응하여 상기 풀다운을 수행하며, 상기 입출력 선의 풀다운 신호가 상기 기준 전압에 도달하면 제1 컨스턴트 펄스를 생성하고 상기 풀다운을 종료하며, 상기 제1 컨스턴트 펄스의 인에이블 구간 동안 상기 입출력 선을 플로팅하고, 플로팅된 상기 입출력 선에 데이터가 전달되면 상기 데이터를 센싱하여 출력하는 컨트롤러; 및 상기 펄스 신호를 이용하여 충전과 라이트 모드를 수행하며, 상기 리드 명령에 대응하여 상기 입출력 선의 상기 풀다운 신호가 상기 기준 전압에 도달하면 제2 컨스턴트 펄스를 생성하며, 리드된 데이터를 상기 제2 컨스턴트 펄스의 인에이블 구간 동안 상기 입출력 선을 통하여 출력하는 반도체 장치;를 포함함을 특징으로 한다.

본 발명의 비동기 시리얼 통신 시스템의 또 다른 구현방식은, 입출력 선에 대한 풀업과 풀다운을 제어하며, 상기 풀업을 제어하기 위한 기준 전압과 상기 풀다운을 제어하기 위한 입출력 기준 전압 간을 스윙하며 외부로부터 전송된 전송 신호 또는 리드 명령의 천이 시점에 대응하는 펄스 신호를 상기 입출력 선으로 출력하고, 상기 리드 명령에 대응하여 상기 풀업을 수행하며, 상기 입출력 선의 상기 풀업 신호가 상기 기준 전압에 도달하면 제1 컨스턴트 펄스를 생성하고 상기 풀업을 종료하며 , 상기 제1 컨스턴트 펄스의 인에이블 구간 동안 상기 입출력 선을 플로팅하고, 플로팅된 상기 입출력 선에 데이터가 전달되면 상기 데이터를 센싱하여 출력하는 컨트롤러; 및 상기 펄스 신호를 이용하여 충전과 라이트 모드를 수행하며, 상기 리드 명령에 대응하여 상기 입출력 선의 상기 풀업 신호가 상기 기준 전압에 도달하면 제2 컨스턴트 펄스를 생성하며, 리드된 데이터를 상기 제2 컨스턴트 펄스의 인에이블 구간 동안 상기 입출력 선을 통하여 출력하는 반도체 장치;를 포함함을 특징으로 한다.

본 발명의 컨트롤러는, 제1 스위칭 모드에 대응하여 턴온하는 제1 모드 스위치; 및 제2 스위칭 모드에 대응하여 턴온하는 제2 모드 스위치를 포함하며; 상기 제1 모드 스위치의 턴온에 대응하여 입출력 선의 풀업과 풀다운을 제어하고, 상기 풀업을 제어하기 위한 제1 입출력 기준 전압과 상기 풀다운을 제어하기 위한 제1 기준 전압 간을 스윙하며 외부로부터 전송된 제1 전송 신호 또는 리드 명령의 천이 시점에 대응하는 제1 펄스 신호를 상기 입출력 선으로 출력하며, 상기 리드 명령에 대응하여 상기 풀다운을 수행하고, 상기 입출력 선의 풀다운 신호가 상기 제1 기준 전압에 도달하면 컨스턴트 펄스를 생성하며, 상기 컨스턴트 펄스의 인에이블 구간 동안 상기 입출력 선을 플로팅하고, 플로팅된 상기 입출력 선에 데이터가 전달되면 상기 데이터를 센싱하여 출력하며; 상기 제2 모드 스위치의 턴온에 대응하여, 상기 입출력 선에 대한 상기 풀업과 상기 풀다운을 제어하며, 상기 풀업을 제어하기 위한 제2 기준 전압과 상기 풀다운을 제어하기 위한 제2 입출력 기준 전압 간을 스윙하며 외부로부터 전송된 제2 전송 신호 또는 상기 리드 명령의 천이 시점에 대응하는 제2 펄스 신호를 상기 입출력 선으로 출력하고, 상기 리드 명령에 대응하여 상기 풀업을 수행하며, 상기 입출력 선의 상기 풀업 신호가 상기 제2 기준 전압에 도달하면 상기 컨스턴트 펄스를 생성하고, 상기 컨스턴트 펄스의 인에이블 구간 동안 상기 입출력 선을 플로팅하고, 플로팅된 상기 입출력 선에 데이터가 전달되면 상기 데이터를 센싱하여 출력함을 특징으로 한다.

본 발명은 2 개의 단자를 갖는 반도체 장치를 구현할 수 있으며, 반도체 장치는 하나의 단자를 데이터의 통신과 전원용으로 공유할 수 있다. 그러므로, 반도체 장치는 비동기 시리얼 통신을 수행할 수 있다. 즉, 반도체 장치는 공유된 1 개의 단자를 이용한 데이터의 라이트와 리드를 수행할 수 있다.

그리고, 상기한 반도체 장치는 데이터로부터 전원전압을 얻기 위한 정류 기능을 가질 수 있다.

또한, 본 발명은 2 개의 단자를 갖는 반도체 장치가 비동기 시리얼 통신을 위한 기준 클럭을 발생할 수 있어서 기준 클럭을 이용한 데이터의 라이트를 구현할 수 있다.

그리고, 본 발명은 에너지 손실과 내부 회로의 크기를 최소화하여 반도체 장치의 내부에서 생성된 데이터 정보를 외부의 컨트롤러로 안정적으로 전달할 수 있다.

그리고, 본 발명은 컨트롤러가 짧은 구간의 펄스를 이용하여 데이터를 전달하고, 반도체 장치가 짧은 구간의 펄스를 이용하여 전달되는 데이터를 복원할 수 있어서, 데이터를 이용한 정류 기능의 효율을 높일 수 있고, 데이터 전달 과정의 오류를 개선할 수 있는 비동기 시리얼 통신 기술을 구현할 수 있다.

그리고, 본 발명은 데이터에 포함된 코드 정보에 따라 리드(Read) 모드와 라이트(Write) 모드를 판단할 수 있다.

그리고, 본 발명은 데이터의 전송(Baud) 시간 간격을 이용하여 라이트(Write) 모드에서 비동기 시리얼 방식으로 입력된 데이터의 하이 또는 로우 상태를 판단하기 위한 타이밍을 생성할 수 있다.

그러므로, 본 발명은 데이터에 리드(Read) 모드를 나타내는 코드가 포함된 경우, 2 개의 단자를 갖는 반도체 장치가 전송(Baud) 시간 간격에 해당하는 클럭 신호를 생성하고 클럭 신호를 이용하여 내부 데이터 형성부(메모리 소자나 센서 소자를 적어도 하나 포함하는 소자 어레이)로부터 데이터를 수신하고, 데이터를 수신한 후 라이트(Write) 모드로 복귀할 수 있다.

그리고, 본 발명은 리드(Read) 모드에서 외부의 컨트롤러에서 보내는 기준 펄스 신호에 동기하여 반도체 장치의 출력을 생성하고, 반도체 장치의 출력을 외부의 컨트롤러에서 센싱하고 판별할 수 있다.

그리고, 본 발명은 반도체 장치에서 데이터를 출력할 때 데이터 제공부에서 출력 버퍼로 데이터를 전송하는 동작과 출력 버퍼에서 외부로 데이터를 전송하는 동작을 번갈아서 수행함으로써 반도체 장치에서 필요한 출력 버퍼의 사이즈를 줄일 수 있다.

그리고, 본 발명은 모드에 따라 반도체 장치의 2 개의 단자 중 선택된 하나의 단자가 데이터의 통신과 전원용으로 공유됨으로써 반도체 장치를 다양하게 활용할 수 있다.

도 1은 본 발명의 반도체 장치의 실시예를 나타내는 사시도.
도 2는 도 1의 반도체 장치의 단면과 평면 구조를 설명하는 모식도.
도 3은 본 발명의 반도체 장치의 실시예를 나타내는 블록도.
도 4는 본 발명의 반도체 장치의 실시예에 대한 CNT 저항의 작용을 설명하는 도면.
도 5는 본 발명의 비동기 시리얼 통신 시스템의 실시예를 나타내는 블록도.
도 6은 고정 딜레이를 이용한 데이터 수신 방식을 설명하는 파형도.
도 7은 가변 지연을 적용하기 위한 오실레이터를 예시한 블록도.
도 8은 도 7의 지연 회로를 예시한 상세 회로도.
도 9는 스타트 비트의 펄스 폭을 측정하여 데이터 인식을 위한 타이밍을 만드는 방법을 설명하는 타이밍 차트.
도 10은 스타트 비트의 로우 구간의 펄스 폭을 가변하여 데이터 인식을 위한 타이밍을 만드는 방법을 설명하는 타이밍 차트.
도 11은 컨트롤러와 반도체 장치 간의 라이트와 리드 동작을 설명하기 위한 도면.
도 12는 라이트 시 컨트롤러와 반도체 장치 간의 통신을 설명하기 위한 회로도.
도 13은 도 12의 회로에 오류 방지 회로를 적용한 회로도.
도 14는 리드 시 컨트롤러와 반도체 장치 간의 통신을 설명하기 위한 회로도.
도 15는 전송 신호, 리드 클럭 및 모드 신호에 대한 프로토콜을 예시한 파형도.
도 16은 라이트와 리드 시 컨트롤러와 반도체 장치 간의 통신을 설명하기 위한 회로도.
도 17은 본 발명의 다른 실시예를 설명하기 위한 회로도.
도 18은 본 발명의 컨트롤러의 입출력 선(I/O Line)의 구동전압의 극성을 선택 가능하도록 구성한 것을 예시한 회로도.
도 19는 본 발명의 컨트롤러의 입출력 선(I/O Line)의 구동전압의 극성을 변경한 경우 모드 별 구성을 예시한 도면.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다. 본 명세서 및 특허청구범위에 사용된 용어는 통상적이거나 사전적 의미로 한정되어 해석되지 아니하며, 본 발명의 기술적 사항에 부합하는 의미와 개념으로 해석되어야 한다.

본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 실시예이며, 본 발명의 기술적 사상을 모두 대변하는 것이 아니므로, 본 출원 시점에서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있다.

본 발명은 2 개의 단자(Terminal)를 갖는 반도체 장치를 개시한다. 본 발명의 실시예에서 반도체 장치는 보안용 칩, 의료용 일회용 센서, 환경용 센서, 소형 정밀 산업용 센서 등과 같이 저렴한 가격으로 구현할 수 있는 반도체 기술에 의하여 제조되는 모든 칩을 의미할 수 있다.

도 1을 참조하면, 반도체 장치(10)는 프론트 사이드(Front Side)에 제1 전원전압(VF)을 위한 제1 단자(12)와 센싱면(14)이 형성되고, 백 사이드(Back Side)에 제2 전원전압(VB)을 위한 제2 단자(16)가 형성된다. 여기에서, 제1 전원전압(VF)을 위한 제1 단자(12)는 메탈 패턴이나 메탈 패드와 같이 다양한 패턴으로 형성될 수 있고, 제2 전원전압(VB)을 위한 제2 단자(16)는 예시적으로 메탈 재질의 플레이트로 형성될 수 있다.

반도체 장치(10)는 제1 단자(12)와 센싱면(14)이 형성된 프론트 사이드와 제2 단자(16)가 형성된 백 사이드의 사이의 기판(18)을 포함하며, 기판(18)은 P형 반도체 기판(P-substrate)으로 형성될 수 있다. 기판(18)에는 센싱면(14)과 데이터의 처리(리드와 라이트)를 위한 다양한 회로들이 반도체 기술에 의하여 형성된다.

반도체 장치(10)는 제1 단자(12)와 제2 단자(16)가 기판(18)의 서로 다른 면에 형성된 것을 예시하였으나 이에 제한되지 않고 기판(18)의 동일한 면에 형성될 수 있으며, 센싱면(14)도 기판(18)의 일면에 단독으로 형성될 수 있다.

제1 단자(12)와 제2 단자(16)가 기판(18)의 서로 다른 면에 형성된 경우 반도체 장치내의 모든 CMOS 소자는 도 2와 같은 구조로 형성된다.

기판(18)에 딥 N웰(Deep N-well)이 형성되고, 딥 N웰 내에 N웰(N-well)과 P웰(P-well)이 형성된다. N웰과 P웰 내에는 소스와 드레인을 형성하기 위한 P+ 정션(Junction)과 N+ 정션이 형성되고 게이트를 형성하기 위한 패턴(P_gate, N_gate)이 형성된다. 실제 반도체장치 내의 모든 CMOS 소자들은 딥 N웰 내에 형성된 N웰과 P웰 내에 형성되며 여기서는 편의상 한 개의 CMOS 소자를 표시한 것이다.

그리고, 기판(18)의 딥 N웰과 분리된 영역에 P웰이 형성되며, P웰 내에 입출력(I/O) 회로와 연결되는 P+ 정션이 형성될 수 있다. 여기서 P웰은 P 타입의 기판과 접촉면을 넓게 하기 위한 것이므로 P웰이 없이 P+ 정션에 의해서 형성이 되더라도 동일한 특성을 갖는다.

제1 단자(12)와 제2 단자(16)가 기판(18)의 서로 다른 면에 형성된 경우, CMOS 소자는 상기와 같은 딥 N웰(Deep N-well)구조에 의하여 형성될 수 있으며, 접지 전압 (VSS)이 인가되는 단자와 데이터 입출력전압(VIO)이 인가되는 단자를 갖는다.

그리고, 도 2는 기판(18)의 양면에 제1 전원전압(VF)이 인가되는 제1 단자(12)와 제2 전원전압(VB)이 인가되는 제2 단자(16)를 형성하는 메탈층이 형성된 것을 예시한다. 또한 P형의 기판과 딥 N웰 사이에는 PN 다이오드가 형성된다. 기판(18)에 인가되는 데이터 입출력 전압은 VIO로 표현하고, CMOS 소자에 작용하는 동작 전압은 VDD로 표현한다.

도 2의 CMOS 소자에서, 데이터 입출력 전압 VIO가 포지티브 상태인 경우 기판(18)과 딥 N웰에 의하여 형성되는 PN 정션을 통하여 백 사이드의 제2 단자(16)의 신호가 CMOS 소자의 내부전원에 해당하는 VDD 노드에 전달될 수 있고, 데이터 입출력 전압 VIO가 네가티브 상태인 경우 PN 정션은 차단된다.

내부전원에 해당하는 동작 전압 VDD 노드와 제1 단자에 해당하는 접지 전압 VSS 노드 사이에 캐패시턴스가 존재하며, 상기 캐패시턴스에 의하여 정류 기능이 수행될 수 있다.

도 2에서 CMOS 소자는 데이터의 입출력(I/O)을 위한 목적으로 이용됨과 동시에 내부 전원전압 VDD를 생성하는 제2 단자에 해당하는 컨택 및 접지전압(VSS)을 인가하기 위한 제1 단자에 해당하는 컨택을 갖는다.

본 발명의 실시예로 구현되는 CMOS 소자는 접지전압(VSS)을 인가하기 위한 컨택이 제1 단자를 형성하고 데이터의 입출력(I/O)을 위한 컨택과 이를 PN 다이오드와 캐패시터를 갖는 정류회로에 의해 내부전원(VDD)로 사용하는 컨택이 공통으로 연결되어 제2 단자를 형성한다.

또한, 본 발명의 CMOS 소자는 보통의 2단자 소자인 저항이나 다이오드와 마찬가지로 전원전압들(VB, VF)을 위한 2단자의 구조를 갖는다. 그러므로 입출력을 위한 컨택이 연결되는 VB 단자에 풀다운 신호를 주는 것과 접지 전압이 가해지는 VF 단자에 풀업 신호를 주는 것은 CMOS 소자의 입장에서 동일한 동작을 일으킨다. 따라서, 본 발명의 CMOS 소자는 같은 동작을 일으키기 위한 외부 신호를 인가하는 두 가지의 다른 방법으로 실시될 수 있다.

상기한 구성에 의한 CMOS 소자로 이루어진, 본 발명의 반도체 장치는 2 개의 단자를 가지고, 그 중 한 단자가 데이터의 통신과 전원용으로 공유되는 구성을 가질 수 있다.

또한, 본 발명의 반도체 장치는 데이터로부터 전원 전압을 얻기 위한 정류 기능을 가질 수 있다.

도1 및 도 2와 같은 구조를 갖는 반도체 장치는 도 3과 같이 개략적으로 표현될 수 있으며, 반도체 장치(10)는 도 3의 구성에 의하여 데이터로부터 전원을 확보하고 데이터 통신을 수행할 수 있다.

도 3은 도 2의 구조에서 PMOS 트랜지스터(M)를 이용한 전압 레귤레이터를 추가하여 동작 전압 VDD 전압의 변동성을 개선한 구조를 나타낸 것이다. 하지만 정확한 전원 전압을 필요로 하지 않는 시스템은 전압 레귤레이터 없이 동작 전압 VDD를 직접 사용하더라도 동작이 가능하다.

도 3의 반도체 장치(10)는 입출력 회로(20), CMOS 소자들의 소자 어레이로 구현되는 CMOS 회로(22), 캐패시터(Cp, Cps), 전원의 충전을 제어하기 위한 비교기(24), 충전을 레귤레이션하기 위한 PMOS 트랜지스터(M) 및 정류용 다이오드(D)를 포함한다. 단, 이 다이오드는 제1 단자(12)와 제2 단자(16)가 기판(18)의 서로 다른 면에 형성된 경우에는 딥 N웰에 의하여 형성된다. 도 3의 실시예는 제2 전원전압(VB)을 통하여 데이터가 전달되는 것을 예시한 것이다. 여기서 제2 전원전압(VB)은 제1 단자(12)와 제2 단자(16) 중 데이터 입출력 단자와 공유된 제2 단자(16)에 가해지는 전압을 표시한다. 도 3의 구성에서, 제2 전원전압(VB)이 인가되는 제2 단자를 통하여 데이터가 입력되면, 반도체 장치(10)는 충전과 데이터의 라이트를 수행할 수 있다.

먼저, 다이오드(D), 캐패시터(Cps)는 정류회로를 구성한다. 또한 PMOS 트랜지스터(M), 비교기(24) 및 캐패시터(Cp)는 레귤레이터를 구성하며, 정류회로와 레귤레이터는 데이터를 이용한 충전을 제어한다.

데이터는 다이오드(D)와 캐패시터(Cps)에 의하여 정류된 후 PMOS 트랜지스터(M)를 통하여 캐패시터(Cp)에 전달되며, 캐패시터(Cp)는 정류된 데이터의 전위에 의하여 충전된다. 레귤레이터는 캐패시터(Cp)의 충전량과 미리 설정된 기준전압(Vint_ref)과 비교하는 비교기(24)의 동작에 의하여 PMOS 트랜지스터(M)가 캐패시터(Cp)에 데이터가 충전을 위하여 전달되는 것을 제어한다.

상기한 구성에 부가하여, 정확한 레귤레이터 출력의 전원이 필요하지 않을 경우에는 레귤레이터가 없이 다이오드(D)와 캐패시터(Cps)로 만들어지는 정류회로의 출력이 바로 사용 될 수도 있다.

상술한 바와 같이, 캐패시터(Cp, Cps)는 전원용으로 이용되며 다이오드(D)의 출력을 이용한 충전을 수행할 수 있다.

또한, 제2 전원전압(VB)을 통하여 전달되는 데이터는 입출력 회로(20)에 입력된다. 만약, 반도체 장치(10)가 리드 모드인 경우, 입출력 회로(20)에서 제공되는 데이터가 제2 전원전압(VB)의 인가를 위한 제2 단자를 통하여 출력될 수 있다.

입출력 회로(20)는 데이터의 입력과 출력을 위한 버퍼(I/O buffer)를 각각 포함하며, 이에 대한 구체적인 설명은 후술한다.

CMOS 회로(22)는 입력되는 데이터가 라이트되고 출력할 데이터를 리드하는 동작을 수행하며, 데이터의 라이트와 리드를 위하여 입출력 회로(20)와 인터페이스된다.

CMOS 회로(22)는 센싱면(14)을 통하여 센싱할 대상에 대한 전기적인 특성을 확보할 수 있다. CMOS 회로(22)는 CMOS 소자를 이용하여 형성된 센서 소자와 메모리 소자 중 적어도 하나를 포함하는 소자 어레이로 표현될 수 있다.

여기에서, 센서 소자와 메모리 소자는 CMOS 소자를 이용하는 최소 센서 단위와 최소 메모리 단위를 이루는 것을 의미하며, 센서 소자가 어레이를 이루는 것은 센서 어레이로 호칭할 수 있고, 메모리 소자가 어레이를 이루는 것은 메모리 어레이로 호칭할 수 있으며, 소자 어레이는 센서 어레이 또는 메모리 어레이 중 어느 하나로 표현될 수 있다.

도 4는 센서 소자를 포함하는 소자 어레이의 하나의 구조를 예시한 것이다. 센싱할 대상의 전기적 특성을 측정하기 위하여 탄소 나노 튜브(Carbon Nano-Tube, CNT라 함)가 센싱면(14)에 코팅될 수 있다. 이에 대하여 도 4를 참조하여 설명한다.

도 4를 참조하면, 센싱면(16)의 단위 어레이 별로 16개의 전극을 포함하며, 각 전극에 CMOS 소자가 대응하여 구성된 경우를 예시한다. 이때, 데이터에 의하여 특정 CMOS 소자에 해당하는 전극이 선택되면, 나머지 CMOS 소자에 해당하는 전극들은 서라운딩 CNT 저항을 제공하기 위하여 자동적으로 접지 전압에 접속된다. 도 4와 같은 CNT 저항의 작용에 의하여 본 발명의 반도체 장치는 센싱할 대상의 전기적 특성을 센싱할 수 있다.

한편, 시리얼 통신 방식은 여러 개의 데이터를 1개의 라인을 통하여 순차적으로 전송하는 것이다. 외부 클럭 신호가 없는 비동기형 시리얼 통신은 데이터를 n 개의 바이너리(Binary) 형태의 데이터 비트로 분리해서 한번에 1 비트씩 통신선로로 전송한다. 수신측은 통신선로를 통해 수신한 비트들을 조립해서 데이터로 복원해야 한다. 이때 1개의 데이터 범위를 식별하기 위하여 스타트 비트(Start bit)와 스탑 비트(Stop bit)가 사용될 수 있다.

송신측은 스타트 비트를 송신한 후 데이터 비트를 송신한다. 데이터는 1 개의 데이터 범위 내에 7개 또는 8개의 데이터 비트를 포함할 수 있다.

본 발명과 같이 2개의 핀을 갖도록 반도체 장치가 구현되는 경우, 송신측과 수신측은 데이터 비트의 전송 속도인 전송 비(Baud Rate)를 일치시킬 필요가 있다. 통상적인, UART(Universal Asynchronous Receiver & Transmitter) 기술은 하이(High)와 로우(Low)의 값을 0~5V 정도로 설정한 비동기형 시리얼 통신 기술이다.

본 발명은 2개의 단자를 갖는 반도체 장치가 구현되며, 반도체 장치의 하나의 단자가 데이터의 통신과 전원용으로 공유된다. 본 발명의 반도체 장치의 공유된 단자는 데이터의 입출력을 위하여 사용되면서 전원을 확보하기 위하여 사용된다.

즉, 반도체 장치의 공유된 단자를 통하여 입력된 데이터는 PN 정션 다이오드나 MOS 다이오드를 통과하는 경우 캐패시턴스에 의한 정류 및 충전에 의하여 전원 전압으로 이용될 수 있다. 하지만 데이터의 하이 구간만이 충전에 사용된다. 그러므로 입력되는 데이터는 정류회로의 효율을 높이기 위하여 하이 구간의 크기를 로우 구간에 비해 크게 할 필요가 있다.

따라서 본 발명은 데이터 입출력신호 VIO를 하이로 유지시킨 상태에서 외부 실제 데이터 입력이 로우에서 하이가 되거나 하이에서 로우가 되는 데이터의 천이 시점에 짧은 로우 구간을 갖는 펄스를 발생시키고, 이 펄스를 데이터 입출력 신호 VIO에 실어서 전송하며, 전송된 펄스 신호를 반도체 장치에서 토글 플립플롭을 이용하여 외부 실제 데이터 입력신호로 복원하는 펄스 전송방식을 사용한다.

이러한 펄스방식에 의하여 데이터 값의 변화에 따라 데이터의 전위가 가변되어도 전원 전압은 정류 기능에 의하여 안정적으로 유지될 수 있다.

본 발명의 비동기 시리얼 통신 시스템은 2 개의 단자만 갖는 반도체 장치를 이용하며, 여러 개의 반도체 장치에 대하여 1 개의 컨트롤러를 이용하여 명령을 주는 동작(라이트 동작)과 1 개의 통신선로를 통하여 반도체 장치에서 출력되는 데이터를 순차적으로 받는 동작(리드 동작)을 수행하는 통신 방법을 개시한다.

본 발명의 VF와 VB의 2개의 단자를 갖는 반도체 장치는 VF 단자에 접지 전압 VSS를 고정시키고 VB 단자에 짧은 로우 구간을 갖는 펄스 데이터가 가해지는 구조를 가지거나 또는 VB 단자에 동작 전압 VIO를 고정시키고 VSS 단자에 반대 극성의 짧은 하이 구간을 갖는 펄스데이터가 가해짐으로써 궁극적으로 같은 동작을 일으키는 구조를 가질 수 있다.

그러므로, 본 발명의 시스템은 1개의 통신 선로를 통하여 통신하기 위한 비동기 시리얼 방식의 통신 기법과 효율적으로 데이터를 정류하여 전원으로 전환하는 펄스전송 기술을 채용한다. 그리고, 본 발명의 시스템은 수신측인 반도체 장치에서 시간적으로 변화하는 데이터를 구분하기 위하여 전송(Baud) 시간 간격을 확인하여 이용하는 기술을 채용한다.

상기한 기술을 채용한 본 발명의 비동기 시리얼 통신 시스템의 실시예가 도 5에 예시된다.

도 5를 참조하면, 하나의 컨트롤러(100)와 복수 개의 반도체 장치(10)가 구성된 것을 예시한다. 컨트롤러(100)는 칩으로 구현되어서 컨트롤 모듈(11) 상에 탑재될 수 있으며, 컨트롤 모듈(11)은 컨트롤러(100)와 신호 변환기(116)를 포함하여 구성될 수 있으며, 신호 변환기(116)는 퍼스널 컴퓨터(PC)와 같은 외부 기기와 인터페이스를 위한 신호 변환을 수행한다.

반도체 장치(10)의 2개의 단자는 도 5에 구체적으로 지시되지 않았으나, 하나의 단자는 통신 선로로 이용되는 입출력 선(I/O Line)에 연결되는 단자로 정의될 수 있고, 다른 하나의 단자는 입출력 선(I/O line)의 전압을 정의하기 위한 전압을 인가하는 전원선에 연결되는 단자로 정의될 수 있다.

반도체 장치(10)는 데이터를 수신하기 위하여 입력 버퍼(30), 펄스 신호 복원회로(Pulse signal Restore)(32) 및 명령 디코더(Command Decorder)(34)를 포함한다. 그리고, 반도체 장치(10)는 정해진 프로토콜(Protocol)에 맞게 출력할 데이터를 저장하기 위한 피포(FIFO, First In First Out) 메모리(42)와 출력 버퍼(40)를 포함한다.

그리고, 반도체 장치(10)는 외부의 컨트롤러(100)와 전송 비(Baud Rate)를 맞추기 위해 내부적으로 고정된 주파수의 클럭을 만드는 회로(클럭 제너레이터(Clock Generator)(36))와 임의로 스타트 비트(Start bit)의 에지(Edge)를 측정해서 시리얼 데이터의 캡쳐 타이밍을 결정하기 위한 회로를 포함할 수 있다.

상기한 반도체 장치(10)는 2 단자의 CMOS 소자들을 센서 어레이(52)로 구성하는 경우 라이트와 리드 동작을 판단하기 위한 모드를 정해주어야 한다. 도 5의 센서 어레이(52)는 도 3의 CMOS 회로(22)에 대응하며 센서 소자들을 포함하는 소자 어레이에 해당한다. 참고로, 도 5는 데이터의 수신과 출력을 위한 요소들을 도시하고 도 3에 도시된 충전을 위한 요소들은 도시되지 않았다.

반도체 장치(10)는 라이트 모드를 디폴트(Default) 상태로 갖도록 초기화된다.

내부 동작을 프로그래밍하기 위한 라이트 모드에서, 반도체 장치(10)는 입력 버퍼(30)에서 펄스 신호를 인지하고, 인지된 펄스 신호를 펄스 신호 복원회로(32)에서 실제 신호로 복원하고, 복원된 신호를 명령 디코더(34)를 이용해서 데이터로 인식한다.

반도체 장치(10)는 명령 디코더(34)에 의하여 라이트 모드를 인식하고, 라이트 모드에 대응하여 어드레스 제공부(50)가 라이트할 어드레스를 제공하며, 어드레스에 해당하는 데이터가 센서 어레이(52)에 제공된다.

따라서, 명령 디코더(34)에서 인식된 데이터는 어드레스 제공부(50)가 제공하는 어드레스의 센서 어레이(52)에 라이트된다.

그리고, 펄스 신호 복원 회로(32)는 클럭 제너레이터(36)에서 제공되는 클럭 신호에 의하여 신호를 복원하며, 클럭 제너레이터(36)는 도 9 및 도 10을 참조하여 후술하는 바와 같이 스타트 비트를 검출하여 고정된 주파수의 클럭 신호를 제공할 수 있다.

반도체 장치(10)는 명령 코드의 하나인 즉 리드 모드 코드(Read Mode Code)에 대응하여 리드 동작을 시작한다.

반도체 장치(10)는 컨트롤러(100)로부터 리드 모드 코드와 클럭 신호가 입력되면 센서 어레이(52)의 지정된 어드레스의 데이터를 출력한다.

이때, 명령 디코더(34)는 펄스 신호 복원 회로(32)에서 복원된 리드 모드 코드를 인식하고 리드 명령어를 제공하며, 어드레스 제공부(50)는 리드 모드에 대응하여 리드할 어드레스를 제공한다.

어드레스 제공부(50)가 제공하는 어드레스의 여러 개의 데이터를 순차적으로 동기화하기 위해서 클럭 제너레이터(36)의 클럭 신호가 이용되며, 반도체 장치(10)는 미리 약속된 길이의 데이터를 모두 출력하면 자동으로 라이트 모드로 복귀(Return)하고 다음 다음 명령 입력을 대기한다.

1개의 입출력 선(I/O Line)을 여러 개의 반도체 장치(10)가 공유하도록 구성된 경우, 리드 모드 코드에 반도체 장치(10) 별로 할당된 고유 코드를 포함시킬 수 있다. 이 경우, 반도체 장치(10)를 구분하기 위한 고유 코드에 해당하는 반도체 장치(10)만 리드 동작을 수행할 수 있다.

리드 동작에 의해서, 반도체 장치(10) 내부의 센서 어레이(52)에서 출력되는 아날로그 신호는 아날로그 디지털 변환기(54)를 통해서 디지털 신호로 변환되고, 디지털 신호는 피포 메모리(42)를 경유한 후 출력 버퍼(40) 통해 입출력 선(I/O Line)으로 전달된다.

컨트롤러(100)는 입출력 선(I/O Line)을 통하여 전달되는 데이터를 사전에 약속된 프로토콜에 의해 수신한다.

반도체 장치(10)는 약속된 프로토콜로 정의된 크기로 데이터를 출력하기 위하여 피포 메모리(42)를 이용한다. 피포 메모리(42)는 모드 데이터가 출력될 때까지 정해진 크기(Size)의 데이터를 순차적으로 저장하고 출력하는 동작을 반복한다.

컨트롤러(100)는 2개의 핀을 갖는 반도체 장치(10)가 받을 수 있는 프로토콜로 하나의 입출력 선(I/O line)을 통하여 전송할 신호를 생성하고, 2개의 단자를 갖는 반도체 장치(10)가 정해진 프로토콜에 의해 하나의 입출력 선(I/O line)을 통하여 전송한 신호를 수신한다. 컨트롤러(100)는 전송 신호(Tx), 클럭 신호(CLK)를 수신하고 수신 신호(Rx)를 전송하도록 신호 변환기(116)와 인터페이스된다.

이를 위하여, 컨트롤러(100)는 2개의 단자를 갖는 반도체 장치(10)가 동작에 필요한 안정된 전압을 생성하는 전압 레귤레이터(102), 전송 신호(Tx)를 수신하고 명령(데이터)을 제공하는 명령 디코더(104), 2개의 핀을 갖는 반도체 장치(10)에서 제공되는 데이터의 캡처 타이밍(Capture Timing)을 생성하기 위한 전송 비(Baud Rate) 생성기(106)을 포함할 필요가 있다.

그리고, 컨트롤러(100)는 한 개 입출력 선(I/O line)에 신호를 싣기 위한 펄스 신호 발생기(108)와 외부로 전압을 출력하고 외부로부터 입력되는 신호를 오류없이 수신하기 위한 입력 버퍼(110)와 출력 버퍼(112)가 필요하다.

반도체 장치(10)로부터 컨트롤러(100)에 입력되는 신호는 비교적 낮은 레벨의 신호이다.

그러므로, 컨트롤러(100)는 낮은 레벨의 신호를 수신하기 위해서 증폭기(Amplifier)를 가진 센서를 필요로 하며, 센서에서 센싱된 신호를 퍼스널 컴퓨터(PC)와 같은 외부 기기에 전송하기 전에 전송 프로토콜(일례로 UART)에 맞도록 스타트 비트(Start bit)나 스탑 비트(Stop bit) 등을 추가하기 위한 로직 회로가 필요하다.

컨트롤러(100)는 퍼스널 컴퓨터(PC)와 같은 외부 기기에 데이터를 전송하기 위하여 컨버터(114)를 포함하며, 컨버터(114)는 상기한 증폭기를 가진 센서와 전송 프로토콜에 맞도록 센싱 신호를 변경하는 상기한 로직 회로를 포함할 수 있다.

상술한 바와 같이 도 5의 실시예에서, 컨트롤러(100)는 2개의 단자를 갖는 반도체 장치(10)의 동작에 필요한 안정된 전압을 생성하여 제공하는 전압 레귤레이터(102), 외부의 전송 신호에 대응하는 데이터를 제공하는 명령 디코더(104), 2개의 단자를 갖는 반도체 장치(10)에서 제공되는 데이터의 캡처 타이밍(Capture Timing)을 생성하기 위한 전송 비(Baud Rate) 생성기(106), 한 개의 입출력 선(I/O Line)에 명령 디코더(104)의 데이터를 캡춰 타이밍에 맞게 싣기 위한 신호를 제공하는 펄스 신호 발생기(108), 전압 레귤레이터(102)의 전압을 이용하여 펄스 신호 발생기(108)의 신호를 한 개의 입출력 선(I/O Line)을 통하여 반도체 장치(10)로 출력하는 출력 버퍼(112), 한 개의 입출력 선(I/O Line)을 통하여 반도체 장치(10)로부터 입력되는 신호를 수신하는 입력 버퍼(110), 및 입력 버퍼(10)의 신호를 외부 기기에 전송하기 위하여 변경하는 컨버터(114)를 포함한다.

컨트롤러(100)에 포함되는 전송 비 생성기(106)와 컨버터(114)는 부가적인 구성 요소로서 외부에 구성될 수 있다.

도 5와 같이 구성되는, 본 발명에 따른 시스템에서 수행되는 2 개의 단자를 이용한 비동기 시리얼 통신 방법에 대하여 이하 도면들을 참조하여 설명한다.

도 6은 UART 통신에 의한 순차적인 데이터 수신 방식을 설명하기 위한 데이터 스트림(Data Stream)을 표현한 것이다.

데이터는 실제 7 비트나 8 비트로 구성된다. 그러나, 도 6은 비동기 시리얼 통신을 위해 데이터의 앞과 뒤에 스타트 비트(Start bit)와 스탑 비트(Stop bit)가 추가된 것을 예시한다.

데이터는 대기 상태에서 하이(High) 레벨을 유지한다.

고정된 지연값을 갖는 지연 회로(Delay circuit)를 사용하는 경우, 데이터는 하이(High) 레벨에서 로우(Low) 레벨로 천이되는 스타트(Start) 비트의 시작 타이밍을 기준으로 예시적으로 1.5, 2.5, 등의 지연값을 갖는 타이밍에 순차적으로 인식될 수 있다.

여기에서 데이터를 인식하는 타이밍에 지연값이 적용될 수 있으며, 지연값(D)이 1인 것은 스타트 비트의 한 주기에 해당한다. 그러므로, 지연값이 1.5인 경우의 데이터를 인식하는 타이밍은 스타트 비트의 시작 타이밍으로부터 스타트 비트의 한 주기 반 경과된 것에 해당하며, 지연값이 2.5인 경우의 데이터를 인식하는 타이밍은 스타트 비트의 시작 타이밍으로부터 스타트 비트의 두 주기 반 경과된 것에 해당한다.

그러나, 지연 회로를 사용하여 데이터를 인식하도록 구성되는 경우, 송신 칩이 수신 칩의 고정된 지연값을 알고 있어야 하고, 지연값에 해당하는 전송 비(Baud Rate)가 송신 칩에 설정되어야 하는 문제점이 있다. 그리고, 지연 회로의 지연 값은 칩의 제작을 위한 공정 조건이나 온도 환경과 같은 조건에 따라 가변될 수 있다. 그러므로 지연 회로를 사용하여 비동기 시리얼 통신 방법으로 전송된 데이터를 인식하는데 문제점이 있다.

본 발명의 실시예는 상기한 문제점들을 극복하기 위하여 반도체 장치(10)가 컨트롤러(100)에서 전송되는 신호 중에 스타트(Start) 비트가 인에이블을 유지하는 로우(Low) 구간을 측정하는 회로를 포함하고, 이 회로를 이용하여 가변적인 전송 지연(Baud Delay)를 생성하며, 전송 지연(Baud Delay)을 이용하여 데이터를 순차적으로 인식하는 방법을 개시한다.

상기한 본 발명은 도 7과 같은 링 오실레이터를 이용하여 데이터를 인식할 수 있으며, 도 7의 링 오실레이터는 스타트(Start) 비트가 로우(Low)가 되는 시점과 하이(High)로 리턴되는 구간을 측정할 수 있다. 링 오실레이터는 클럭 제너레이터(36)에 구성될 수 있다.

링 오실레이터는 복수 개의 지연 회로(DUC)(70)와 노아 게이트(72)를 포함하며, 각 지연 회로(70)는 도 8과 같이 래치(74)를 포함한다. 여기에서 복수 개의 지연 회로(70)는 직렬로 연결된 체인을 형성하고, 노아 게이트(72)는 스타트 비트가 시작하는 시점에 하이에서 로우로 천이되는 인에이블 신호(EN)와 직렬로 연결된 복수 개의 지연 회로(70)에서 리턴된 지연 신호를 입력받고 출력을 첫번째 지연 회로(70)에 제공하도록 구성된다. 인에이블 신호(EN)는 하이에서 로우로 천이된 후 로우 레벨을 유지된다. 그리고, 지연 신호는 지연 회로들(70) 간에 전달되는 신호를 의미하며, 노아 게이트(72)에 리턴되는 지연 신호는 초기에 로우 상태를 유지하며 스타트 비트가 하이로 천이되는 시점에 하이로 변환된다.

링 오실레이터는 직렬로 연결된 여러 개의 지연 회로(70)를 포함하며 래치(74)의 출력에 의해서 지연 회로들(70) 간에 전달되는 지연신호의 지연을 유지하거나 중지하여서 스타트 비트의 로우 구간을 측정한다. 링 오실레이터는 스타트 비트의 종료에 의하여 지연 회로들(70) 간 지연 신호의 전달이 중지되는 시점에 해당하는 지연 회로(70)로부터 노아 게이트(72)에 지연 신호가 리턴되도록 구성된다.

도 8을 참조하여 각 지연 회로(70)의 구성을 설명한다.

지연 회로(70)는 지연 신호를 포워드 방향으로 진행시키는 포워드(Forward) 선과 지연 신호를 백워드 방향으로 진행시키는 백워드(Backward) 선을 포함한다.

그리고, 지연 회로(70)는 포워드 선과 백워드 선을 선택적으로 연결하는 통과 스위치(ST)와 포워드 방향으로 지연 신호를 진행시키기 위하여 포워드 선 상에 구성되는 진행 스위치(SF) 및 백워드 방향으로 지연 신호를 진행시키기 위하여 백워드 선 상에 구성되는 진행 스위치(SB)를 포함한다.

지연 회로(70)는 포워드 선 상에 지연 신호를 지연 시키기 위하여 구성되는 지연 라인(Delay Line)을 포함한다 .그리고, 지연 회로(70)는 진행 스위치(SF)와 다음 단의 지연 회로(70) 간의 포워드 선을 프리차지를 위한 프리차지 스위치(SC)를 더 포함할 수 있으며, 프리차지 스위치(SC)는 진행 스위치(SF)가 턴오프된 경우 포워드 선을 프리차지하도록 동작될 수 있다.

통과 스위치(ST)와 진행 스위치들(SF, SB)은 NMOS 트랜지스터와 PMOS 트랜지스터가 병렬로 결합된 전송 게이트로 구성될 수 있다. 그리고, 통과 스위치(ST)에서, NMOS 트랜지스터의 게이트에 래치(74)의 역출력(QB)이 인가되고, PMOS 트랜지스터의 게이트에 래치(74)의 정출력(Q)이 인가된다. 그리고, 진행 스위치들(SF, SB)에서, NMOS 트랜지스터의 게이트에 래치(74)의 정출력(Q)이 인가되고, PMOS 트랜지스터의 게이트에 래치(74)의 역출력(QB)이 인가된다. 또한, 프리차지 스위치(SC)는 NMOS 트랜지스터로 구성될 수 있으며, 게이트에 래치(74)의 역출력(QB)이 인가된다.

그리고, 지연 회로(70)는 각 스위치들(SF, SB, SC)의 스위칭 상태를 결정하는 스위칭 신호를 제공하는 래치(74)를 포함한다. 래치(74)는 SR 플립플롭으로 구성될 수 있다.

지연 회로(70)는 포워드 선을 통하여 전달되는 지연 신호와 스타트 비트가 인버트된 신호(/START, 이하 리버스 스타트 비트라 함)가 입력되는 앤드 게이트(75)를 포함하며, 앤드 게이트(75)의 출력이 셋 신호(SET)로서 래치(74)에 제공되도록 구성된다.

래치(74)는 셋 신호(SET)와 리셋 신호(RESET)의 상태에 의하여 정출력(Q)과 역출력(QB)의 상태를 결정한다.

래치(74)의 정출력(Q)과 역출력(QB)은 스위칭 신호에 해당한다. 래치(74)는 리셋 신호(RESET)가 하이 레벨로 인에이블되거나 셋 신호(SET)가 로우 레벨로 디스에이블되면 정출럭(Q)을 로우 레벨로 출력하고 역출력(QB)을 하이 레벨로 출력한다. 이와 반대로, 래치(74)는 리셋 신호(RESET)가 로우 레벨로 디스에이블된 상태에서 셋 신호(SET)가 하이 레벨로 인에이블되면 정출력(Q)을 하이 레벨로 출력하고 역출력(QB)을 로우 레벨로 출력한다.

초기 상태에서, 지연 회로(70)는 리셋되고, 지연 회로(70)의 리셋에 의하여 통과 스위치(ST)는 열리며, 진행 스위치들(SF, SB)은 닫힌다.

스타트 비트가 시작되어서 리버스 스타트 비트가 로우(Low)에서 하이(High)로 천이되면, 인에이블 신호(EN)도 하이에서 로우로 천이된다. 그리고, 이때 리셋 신호(RESET)는 디스에이블로 세팅된다.

인에이블 신호(EN)가 로우 레벨로 천이되면, 노아 게이트(72)는 입력들이 모두 로우 레벨로 세팅되므로 하이 레벨의 지연 신호를 첫째 지연 회로(70)에 출력한다.

상기와 같이 스타트(Stat) 비트가 시작되고 지연 회로(70)의 리셋이 해제되면, 각각의 지연 회로(70)의 래치(74)는 순차적으로 전달되는 지연 신호에 의하여 순차적으로 셋되며 정출력(Q)을 하이 레벨로 출력한다. 상기한 래치(74)의 셋 상태에 의하여, 통과 스위치(ST)는 닫히고 진행 스위치들(SF, SB)은 열린다.

상기한 지연 회로(70)의 순차적인 동작에 의하여 지연 신호가 리버스 스타트 비트가 하이를 유지하는 인에이블 구간 동안 포워드 방향으로 진행되며, 지연 신호는 스타트 비트가 로우에서 하이로로 천이되는 시점까지 지연 회로들(70)을 통하여 전달된다.

스타트 비트가 로우 레벨에서 하이 레벨로 천이되는 시점 즉 리버스 스타트 비트가 하이 레벨에서 로우 레벨로 천이되는 시점에 대응하는 지연 회로(70)의 래치(74)는 셋 신호(SET)가 로우 레벨이므로 정출력(Q)을 로우 레벨로 출력한다.

즉, 스타트 비트가 종료되는 시점에 해당하는 지연 회로(70)의 통과 스위치(ST)는 열리고 진행 스위치들(SF, SB)은 닫힌다. 그러므로, 지연 신호는 더 이상 포워드 방향으로 진행되지 못하고 통과 스위치(ST)를 통해 포워드 선에서 백워드 선으로 전달되고 백워드 선을 통하여 리턴된다.

링 오실레이터에서, 스타트 비트의 시작 시점부터 종료 시점까지 중첩된 여러 개의 지연 회로(70)의 포워드 선을 통하여 지연 신호가 포워드 방향으로 진행하고, 종료 시점에 중첩된 여러 개의 지연 회로(70)의 백워드 선을 통하여 지연 신호가 노아 게이트(72)로 리턴된다.

지연 신호가 리턴되는 경로는 이상적으로 지연 시간이 적용되지 않는 것으로 가정할 수 있다. 지연 회로(70) 내의 지연 라인(Dealy line)의 로우(Low)에서 하이(High)로 천이되는 시점(라이징 시점)의 지연 시간과 하이(High)에서 로우(Low)로 천이되는 시점(폴싱 시점)의 지연 시간이 같다고 가정하면, 링 오실레이터는 스타트 비트의 펄스 폭의 2 배에 해당하는 주기를 갖는 오실레이션 신호를 생성할 수 있다.

그러나, 지연 신호가 리턴되는 경로는 실제로 지연 시간을 갖는다. 그러므로, 오실레이션 신호의 정확한 주기 설정을 위해서, 통과 스위치(ST)의 지연과 백워드 선의 미세한 지연으로 인하여 실제 오실레이션 신호의 주기가 늘어나는 것을 보상해야 한다. 이를 위해서 지연 라인(delay Line)은 라이징 시점의 지연 시간보다 좀 더 폴링 시점의 지연 시간을 가지도록 구성될 수 있다.

즉, 지연 회로의 지연 라인은 지연 신호가 통과 스위치(ST)의 지연과 백워드 선을 통한 지연을 보상하기 위하여 지연 신호에 대한 로우 투 하이(Low To High) 지연보다 하이 투 로우(High To Low) 지연이 더 짧게 구성될 수 있다.

이와 같이, 포워드 선과 백워드 선의 지연을 합한 지연이 실제 1개의 오실레이션 신호의 주기를 결정하는 지연이 되도록 클럭 듀티 조정이 필요하다.

지연 라인은 PMOS 트랜지스터와 NMOS 트랜지스터가 조합된 CMOS 트랜지스터 구조의 구동 회로를 2 단계 이상 포함하도록 설계될 수 있으며, 필요한 경우 각 단계의 구동 회로의 출력단에 캐패시터를 부가적으로 구성할 수 있다.

오실레이션 신호의 주기는 구동 회로의 단계 수와 각 단계에 존재하는 저항값들에 의해서 결정된다 그러므로, 오실레이션 신호의 주기는 조절하기 위하여 저항값의 가변에 의하여 조정될 수 있다. 이와 달리, 오실레이션 신호의 주기는 NMOS 트랜지스터나 PMOS 트랜지스터를 이용한 저항으로 사용할 경우 각 단계 별로 인가되는 게이트 바이어스 전압을 조절함에 의하여 결정될 수 있다. 따라서 클럭 듀티의 조정도 이러한 저항값의 조절에 의하여 이루어 질 수 있다.

도 9 및 도 10은 스타트 비트의 펄스폭을 측정하여 외부 클럭 신호없이 자체적으로 데이터 인식을 위한 캡춰 신호(Capture Signal)를 생성하는 방법을 설명하기 위한 파형도이다. 여기에서, 스타트 비트의 펄스폭 측정은 클럭 제너레이터(36)에서 수행될 수 있으며, 캡춰 신호와 후술되는 검출 신호의 생성은 펄스 신호 복원회로(32)에서 수행될 수 있다.

도 9의 스타트 비트에 의하여 생성된 오실레이션 신호의 주기는 도 7 및 도 8을 참조하여 설명된 바와 같이 스타트 비트의 전송(Baud) 사이즈의 2배가 된다. 따라서, 데이터 인식을 위한 타이밍을 생성하기 위해서, 오실레이션 신호의 하이에서 로우 또는 로우에서 하이로 천이되는 천이 시점들을 검출하고, 검출된 시점들에 동기되는 검출 펄스를 생성하는 검출 회로가 필요하다. 그리고, 검출 펄스가 데이터가 전송되는 구간의 중간에 위치하도록 검출 펄스를 지연하는 지연 회로가 필요하다. 상기한 검출 회로와 지연 회로는 펄스 신호 복원 회로(32)에 구성될 수 있다.

도 9와 같은 신호 처리 프로세스로 캡춰 신호를 생성하도록 컨트롤러(100)를 구성하는 경우, 컨트롤러(100)는 외부에서 전달되는 신호 프로토콜을 그대로 이용할 수 있어서 신호에 대한 수정이 불필요하다는 이점이 있다.

그러나, 도 9와 같이 캡춰 신호를 생성하는 경우, 컨트롤러(100)는 스타트 비트에 이어지는 첫번째 데이터(DATA0)가 항상 하이 상태여야 하므로 8 비트 데이터의 경우 7비트만 유효하게 사용할 수 있고, 데이터를 인식하기 위한 타이밍을 가질 수 있도록 검출 신호를 지연시키기 위한 지연 회로가 적용되어야 한다. 그리고, 링 오실레이터에 구성되는 지연 회로(70) 내의 통과 스위치(ST)의 지연과 백워드 선의 지연시간을 보상하기 위하여 클럭 듀티를 조절할 필요성이 있고 그에 따라 짝수 번째와 홀수 번째 타이밍에 차이가 발생할 수 있다.

이와 달리, 본 발명의 실시예는 도 10과 같이 반도체 장치(10)에 보내는 스타트 비트의 구간을 반으로 줄여서 보내도록 컨트롤러(100)를 구성할 수 있다. 도 10의 실시예를 위하여, 컨트롤러(100)는 외부에서 수신된 신호의 스타트 비트의 구간을 반으로 줄이기 위한 회로가 필요하다.

이 경우, 오실레이터에 의하여 생성되는 오실레이션 신호의 주기는 스타트 비트의 전송(Baud) 사이즈와 동일하게 된다. 도 10과 같이 오실레이션 신호가 생성되면 지연 회로를 구성할 필요없이 데이터 인식을 위한 타이밍을 확보할 수 있으며 클럭 듀티에 의한 타이밍의 차이도 생기지 않는다.

도 10과 같이 오실레이션 신호를 생성하는 경우, 컨트롤러(100)는 도 9의 경우와 대비하여 천이를 검출하거나 데이터를 인식하기 위한 타이밍을 가질 수 있도록 검출 신호를 지연시키기 위한 지연 회로가 적용될 필요가 없다.

그러나, 도 10과 같이 오실레이션 신호를 생성하기 위해서 컨트롤러(100)는 스타트 비트를 조정하기 위한 별도의 신호 처리 프로세스를 필요로 하고, 짧은 구간의 스타트 비트를 측정하는 과정에서 지연 단계가 적을 경우 링 오실레이터에서 라운딩 오프 에러(Rounding Off Error)를 발생할 수 있다.

본 발명은 제작자의 편의에 따라 데이터를 캡춰하는 타이밍을 결정하기 위하여 도 9 또는 도 10의 신호 처리 프로세스로를 수행하기 위한 컨트롤러(100)를 선택할 수 있다.

한편, 본 발명의 실시예는 효율적으로 데이터와 전원을 공유해서 2개의 단자로 반도체 장치(10)의 동작을 가능하게 하는 방법을 개시한다.

2개의 단자를 갖는 반도체 장치(10)는 도 11과 같이 다이오드와 캐패시터를 가진 정류회로를 사용하여 데이터 라인과 전원을 공유하게 구성될 수 있다.

도 11은 컨트롤러(100)와 반도체 장치(10)가 삼상태(Tri-state) 입출력 방식에 의해서 데이터를 전송하는 것을 예시한 것이다. 특히, 도 11의 (a)는 컨트롤러(100)에서 반도체 장치(10)에 데이터를 라이트하는 것을 표현하는 회로도이며, 도 11의 (b)는 반도체 장치(10)에서 컨트롤러(100)로 데이터를 리드하는 것을 표현하는 회로도이다.

도 11의 (a)와 같이 컨트롤러(100)에서 반도체 장치(10)로 데이터를 라이트하는 경우, 컨트롤러(100)의 출력 버퍼(112)는 항상 온 상태이고, 반도체 장치(10)의 출력 버퍼(40)는 항상 오프 상태이다.

컨트롤러(100)에서 출력되는 신호는 반도체 장치(10)의 입력 버퍼(30)로 전달됨과 동시에 다이오드(D)를 통해 하이 레벨의 신호가 동작 전압 VDD를 제공하기 위한 전원으로 제공된다. 동작 전압 VDD는 컨트롤러(100)에서 출력된 신호의 하이 레벨 구간의 전압이 캐패시터(Cp)에 충전됨에 의하여 제공될 수 있다.

이와 달리, 도 11의 (b)와 같이 반도체 장치(10)에서 컨트롤러(100)로 데이터를 리드하는 경우, 컨트롤러(100)와 반도체 장치(10) 간의 동기화된 삼상태 입출력 제어가 필요하다. 즉, 반도체 장치(10)에서 출력 버퍼(40)가 온되는 동안 컨트롤러(100)의 출력 버퍼(112)는 오프되어야 한다. 상기한 컨트롤러(100)와 반도체 장치(10)의 간의 입출력 제어를 위하여 컨트롤러(100)는 동기화를 위한 기준 신호를 보내고, 기준 신호를 이용하여 컨트롤러(100)와 반도체 장치(10)의 입출력 타이밍이 동기될 수 있다.

그러나, 컨트롤러(100)에서 반도체 장치(10)로 데이터를 라이트하는 경우, 데이터가 로우를 유지하거나 저주파 동작에 의하여 로우 구간이 길어지면 반도체 장치(10)의 캐패시터(Cp)에 충전되는 전하량이 동작 전압 VDD를 유지하기에 부족할 수 있다.

그리고, 반도체 장치(10)에서 컨트롤러(100)로 데이터를 리드하는 경우, 반도체 장치(10)에서 출력되는 신호는 캐패시터(Cp)에 충전된 전하량에 의한 것이므로, 삼상태 입출력을 제어할 때 동작 구간이 크거나 입출력 선(I/O Line)의 부하가 큰 경우 반도체 장치(10)에서 컨트롤러(100)로 데이터를 구동하는 능력이 낮아질 수 있다. 즉, 반도체 장치(10)에서 컨트롤러(100)로 데이터를 전달하는데 어려움이 발생할 수 있다.

또한, 반도체 장치(10)에서 컨트롤러(100)로 데이터를 리드하는 경우, 컨트롤러(100)가 동기화를 위해 기준 신호를 반도체 장치(10)에 전송하고 반도체 장치(10)의 데이터를 수신하기 위해서 컨트롤러(100)의 출력 버퍼(112)를 오프한 후 반도체 장치(10)에서 기준 신호를 수신하여 데이터를 보내는데 까지 소요되는 시간이 길어지면, 반도체 장치(10)가 전원을 공급받지 못하는 구간이 늘어나서 동작 전압 VDD를 유지하기 어려울 수 있다.

본 발명은 상기한 점을 해결하기 위하여 입출력 선(I/O Line)의 전위가 항상 하이 상태를 유지하고 데이터의 천이가 발생하는 시점에 폭이 좁고 레벨의 변위가 작은 펄스 신호를 발생시켜서 통신을 수행하도록 실시될 수 있으며, 상기한 실시예에 의하여 동작 전압 VDD를 안정적으로 유지하고 폭이 좁고 레벨의 변위가 작은 펄스 신호를 데이터로 복원하는 프로토콜을 갖도록 컨트롤러(100)와 반도체 장치(10)가 구성될 수 있다.

그리고, 본 발명은 동기화가 필요한 리드의 경우에도 펄스 신호의 전압 레벨을 컨트롤러(100)와 반도체 장치(10)에서 동시에 측정하여 동기화에 따르는 시간 지연을 줄이도록 구성될 수 있다.

상기한 구성들은 이하 설명되는 실시예들에 의하여 구현될 수 있다.

도 12는 컨트롤러(100)로부터 2핀을 갖는 반도체 장치(10)에 데이터를 라이트하는 것을 설명하기 위한 회로도와 그에 관련된 파형들을 예시한 것이다.

도 12의 실시예는 컨트롤러(100)와 반도체 장치(10)가 입출력 선(I/O Line)을 통하여 통신하도록 구성된다.

컨트롤러(100)는 입출력 선(I/O Line)이 입출력 기준 전압(IOref) 이상을 유지하도록 풀업을 유지하고, 전송 신호(Tx)가 입력되면 전송 신호(Tx)의 천이 시점에 입출력 선(I/O Line)에 대한 풀다운을 수행하며, 풀다운은 입출력 선(I/O Line)의 전압(풀다운 신호)이 미리 설정된 기준 전압(Vref)에 도달하면 중지되고, 풀다운 중지 후 입출력 선(I/O Line)의 전압 레벨은 풀업에 의하여 복귀되며, 전송 신호(Tx)에 대응하여 풀업과 풀다운에 의하여 스윙하는 펄스 신호를 입출력 선(I/O Line)으로 출력하도록 구성된다.

보다 구체적으로, 컨트롤러(100)는 펄스 생성부(120), 입출력 전압 레귤레이터(126) 및 풀다운 제어부를 포함하며, 펄스 생성부(120)는 전송 신호(Tx)가 입력되면 전송 신호의 천이 시점에 대응한 펄스를 생성하도록 구성되고, 입출력 전압 레귤레이터(126)는 입출력 선(I/O Line)이 입출력 기준 전압(IOref) 이상을 유지하기 위한 풀업을 수행하도록 구성되며, 풀다운 제어부는 펄스 생성부(120)의 하이 레벨 신호에 대응하여 입출력 선(I/O Line)에 대한 풀다운을 수행하며 풀다운은 입출력 선(I/O Line)의 전압(풀다운 신호)이 미리 설정된 기준 전압(Vref)에 도달하면 중지하도록 구성된다.

풀다운 중지 후 입출력 선(I/O Line)의 전압 레벨은 풀업에 의하여 복귀되며, 전송 신호(Tx)에 대응하여 풀업과 풀다운에 의하여 스윙하는 펄스 신호가 입출력 선(I/O Line)으로 출력된다.

여기에서, 풀다운 제어부는 입출력 선(I/O Line)의 풀다운을 위한 트랜지스터(Mn), 펄스 생성부(130)에서 하이 레벨의 신호가 입력되면 트랜지스터(Mn)를 턴온시켜 풀다운을 수행하는 앤드 게이트(122) 및 풀다운에 의하여 입출력 선(I/O Line)의 전압이 미리 설정된 기준 전압(Vref)에 도달하면 풀다운을 중지하도록 앤드 게이트(122)를 제어하는 비교기(124)를 포함할 수 있다.

그리고, 반도체 장치(100)는 펄스 신호를 이용하여 충전과 라이트 모드를 수행한다.

반도체 장치(100)는 라이트 모드를 위하여, 펄스 신호를 미리 설정된 비교 전압과 비교하여 펄스 신호와 비교 전압의 차에 대응하는 신호를 제공하는 입력 버퍼(30), 입력 버퍼(30)의 출력에 대응하여 동기된 천이 시점을 갖는 펄스를 출력하는 펄스 발생 회로(130) 및 펄스 발생 회로(130)의 펄스를 이용하여 전송 신호(Tx)와 동일한 위상을 갖는 데이터를 복원하는 토글 플립플롭(134)를 포함할 수 있다.

그리고, 반도체 장치(100)는 충전을 위하여, 제1 및 제2 핀을 가지며 하나의 핀에 연결된 입출력 선(I/O Line)을 통하여 펄스 신호가 포함된 신호를 수신하는 다이오드(D) 및 다이오드(D)에 의하여 전달되는 신호를 충전하여 동작 전압(VDDC)을 생성하는 캐패시터(Cp)를 포함할 수 있다.

상술한 바 구성에 의하여 외부 기기로부터 UART 신호인 전송 신호 Tx가 입력되면, 컨트롤러(100)는 전송 신호 Tx의 천이 시점(High to Low 또는 Low to High)을 감지하여 펄스를 생성한다.

전송 신호 Tx에 대응한 펄스 생성은 펄스 생성부(120)에서 수행될 수 있으며, 펄스 생성부(120)는 원 전송 신호 Tx와 미리 설정된 시간 지연된 전송 신호 Tx를 익스클루시브 오아 조합한 결과로 펄스를 생성할 수 있다.

펄스 생성부(120)에서 생성된 펄스는 앤드 게이트(122)에 제공되고, 펄스 생성부(120)에서 하이 레벨의 신호가 입력되면 앤드 게이트(122)는 NMOS 트랜지스터(Mn)를 턴온시키고, 트랜지스터(MnQc)의 턴온에 의하여 입출력 선(I/O Line)은 풀 다운(Pull down)된다.

입출력 선(I/O Line)의 풀 다운(Pull down)은 입출력 선(I/O Line)의 전압(I/O) 레벨이 비교기(124)에 인가되는 기준 전압 Vref에 도달할 때까지 유지된다.

입출력 선(I/O Line)의 전압(I/O) 레벨 즉 풀다운 신호가 비교기(124)에 인가되는 기준 전압 Vref에 도달하면 입출력 선(I/O Line)의 풀 다운(Pull down)은 중지되고, 입출력 전압 레귤레이터(126)의 동작에 의하여 입출력 선(I/O Line)의 전압(I/O)은 풀 다운이 중지되는 순간부터 원래의 하이 레벨로 복귀된다. 입출력 전압 레귤레이터(126)는 입출력 선(I/O Line)의 전압(I/O)이 하이 레벨의 미리 설정된 입출력 기준 전압 IOref 이상을 유지하도록 레귤레이션 동작을 수행한다.

컨트롤러(100)는 상기한 동작을 전송 신호 Tx의 천이 시점 별로 반복하여 수행한다. 그 결과 컨트롤러(100)는 기준전압들 IOref와 Vref 레벨 간을 스윙하는 삼각파 형태의 펄스 신호를 전송 신호 Tx에 대응하여 출력할 수 있다. 여기에서, 기준 전압 Vref은 입출력 기준 전압 IOref과 접지 전압 레벨 사이로 레벨이 결정될 수 있으며, 제작자의 의도에 따라 미리 설계된 값이 선택될 수 있다.

한편, 2개의 핀을 갖는 반도체 장치(10)는 삼각파 형태의 펄스 신호가 포함된 신호를 입출력 선(I/O Line)을 통하여 수신하고 다이오드(D)와 캐패시터(Cp)의 정류 작용에 의하여 동작 전압 VDD를 생성한다. 이 때 입출력 선(I/O Line)의 신호는 삼각파가 존재하는 짧은 구간을 제외하면 항상 하이 레벨을 유지한다. 그러므로, 반도체 장치(10)는 동작 전압 VDD를 안정적으로 유지할 수 있으며, 캐패시터의 용량에 따라 글리치(Glitch) 노이즈가 필터링된 양질의 동작 전압 VDD를 생성할 수 있다.

또한, 입출력 선(I/O Line)을 통하여 반도체 장치(10)에 전달되는 신호는 비교기 형태의 입력 버퍼(30)에 제공된다.

입력 버퍼(30)는 비교 전압(동작 전압 VDD 또는 삼각파 형태의 펄스를 인식할 수 있는 레벨의 기준 전압)과 입출력 선(I/O Line)의 신호를 비교하고 입출력 선(I/O Line)의 신호와 비교 전압의 차에 대응하는 신호를 펄스 발생 회로(130)에 제공한다.

펄스 발생 회로(130)는 입력 버퍼(30)의 출력에 대응하여 동기된 천이 시점을 갖는 펄스를 앤드 게이트(132)로 제공한다.

앤드 게이트(132)는 라이트 모드인 경우 펄스 발생 회로(130)의 펄스를 토글 플립플롭(134)로 전달하며, 토글 플립플롭(134)은 컨트롤러(110)에 전송된 전송 신호 Tx와 동일한 위상을 갖는 데이터를 복원할 수 있다.

만약, 도 12와 같이 펄스를 이용하는 통신을 수행하는 경우, 통신 경로 상에 의도하지 않은 글리치(Glitch) 신호가 발생하면, 토글 플립플롭(134)에서 출력되는 데이터는 반전될 수 있다.

상기한 오류를 방지하기 위하여 도 13과 같이 본 발명이 실시될 수 있다. 도 13을 참조하면, 본 발명의 실시예는 초기 파워를 턴온한 파워-업(Power-up) 경우와 미리 설정된 최대 비트 수의 주기 동안 펄스 입력이 없을 때 자동으로 토글 플립플롭(134)을 리셋시켜서 글리치 신호에 의한 통신 오류를 방지할 수 있다. 여기에서 미리 설정된 최대 비트 수는 UART 통신의 기준 통신 최대 비트수인 9개로 예시될 수 있다.

상기한 오류 방지 동작을 위하여 도 13의 실시예는 클럭 카운터(136)와 앤드 게이트(138)을 포함하며, 클럭 카운터(36)와 앤드 게이트(138)은 오류 방지 회로로 표현될 수 있다.

클럭 카운터(136)는 내부에서 생성된 클럭 신호를 이용하여 카운트 동작을 수행하며, 미리 설정된 최대 비트 수를 카운트하고 카운트 중 앤드 게이트(132)에서 출력되는 펄스 입력(Data_Pulse)이 있으면 리셋되고, 미리 설정된 최대 비트 수에 대한 카운트가 완료되면 그 결과에 대응하는 하이 레벨의 신호를 앤드 게이트(138)에 제공한다.

앤드 게이트(138)는 파워-업인 상태에서 클럭 카운터(136)가 이미 설정된 최대 비트수를 카운트한 경우 토글 플립플롭(134)을 리셋한다.

한편, 도 14는 컨트롤러(100)에서 2개의 핀을 갖는 반도체 장치(10)으로부터 데이터를 리드하는 동작을 설명하는 회로와 그에 관련된 파형들을 예시한 도면이다. 도 14는 도 12 및 도 13의 실시예와 대비하여, 리드를 위한 회로를 더 포함한 실시예를 도시한다.

도 14에서 컨트롤러(100)와 반도체 장치(10)에 도시된 펄스 발생 회로(130, 140)는 컨스턴트 펄스 발생기(Constant Pulse Generator)로 구현될 수 있으며 일정한 폭을 갖는 펄스를 생성할 수 있고 글리치 노이즈(Glitch Noise)에 의해 한 개의 입력이 두 개 이상의 입력으로 인식되는 것을 방지할 수 있다.

도 14를 참조하여, 데이터 리드에 대응한 실시예의 동작을 설명한다.

외부에서 전송되는 전송 신호 Tx에 리드 명령이 포함된 경우, 컨트롤러(100)와 반도체 장치(10)는 리드를 수행하며, 컨트롤러(100)에서 정해진 수만큼의 리드 클럭(Rclk)이 활성화된다.

입출력 선(I/O Line)은 컨트롤러(100)에서 리드 클럭(Rclk)이 하이 레벨로 변화되는 시점에 풀다운될 수 있다. 상기한 입출력 선(I/O Line)의 풀다운은 비교기(124)의 출력 상태에 따라 제어될 수 있으며, 입출력 선(I/O line)의 전압(I/O)이 기준 전압 Vref에 도달하면 비교기(124)의 출력 상태가 달라지므로 입출력 선(I/O Line)에 대한 풀다운이 중지된다.

이와 동시에 비교기(124)의 출력을 전달받는 펄스 발생 회로(140)는 일정한 폭을 갖는 펄스를 생성된다. 펄스 발생 회로(140)에서 출력되는 일정한 폭의 펄스는 PMOS 트랜지스터(M2)를 턴오프시킨다. PMOS 트랜지스터(M2)의 턴오프는 전압 레귤레이터(126)와 입출력 선(I/O Line)이 분리되는 것을 의미한다. 그 결과 입출력 선(I/O line)은 터미네이션 저항(R)만 존재하는 플로팅 상태가 된다.

입출력 선(I/O line)이 상기와 같이 플로팅된 상태에서, 반도체 장치(10)가 입출력 선(I/O line)에 데이터를 출력하면, 입출력 선(I/O line)의 전압은 변화된다. 상기한 입출력 선(I/O line)의 전압 변화는 컨트롤러(100)의 더블 샘플링 차동 증폭기(Double Sampling Difference Amplifier)(150)에 의해 센싱될 수 있고, 펄스 발생 회로(140)에서 제공되는 펄스가 종료되면 더블 샘플링 차동 증폭기(150)는 센싱된 신호를 래치한다.

더블 샘플링 차동 증폭기(150)는 스위치들(SW1, SW2)의 순차적인 스위칭 동작에 의하여 펄스 발생 회로(140)에서 제공되는 펄스가 시작되는 시점과 종료되는 시점의 전압들을 포지티브단(+)과 네가티브단(-)의 캐패시터들에 각각 샘플링한다. 그리고, 더블 샘플링 차동 증폭기(150)는 두 번 샘플링된 전압들의 차이를 리드된 데이터(Dout)로서 출력한다.

터미네이션 저항(R)은 반도체 장치(10)에서 출력되는 데이터를 센싱하기에 적절한 값으로 캘리브레이션(Calibration)됨이 바람직하며, 터미네이션 저항(R)의 캘리브레이션에 의하여 입출력 선(I/O line)을 통한 노이즈 유입이 저감될 수 있다. 즉, 터미네이션 저항(R)의 저항값은 컨트롤러(100)의 샘플링 차이 값이 하이 쪽으로 치우칠 경우에는 줄이고 로우 쪽으로 치우칠 경우에는 늘려서 하이와 로우의 샘플링 값의 균형이 맞도록 조절된다.

한편, 입출력 선(I/O Line)이 컨트롤러(100)에서 리드 클럭(Rclk)이 하이 레벨로 변화되는 시점에 풀다운된 후 플로팅되면, 반도체 장치(10)에서는 입력 버퍼(30)의 변화되는 출력에 의하여 펄스 발생 회로(130)가 일정한 폭을 갖는 펄스를 출력한다.

이때, 입력 버퍼(30)는 컨트롤러(100)의 비교기(124)에 적용된 것과 동일한 기준 전압 Vref을 이용하여 출력을 결정하도록 구성될 수 있다. 입출력 버퍼(30)의 출력 레벨이 하이에서 로우로 변화되는 시점을 기준으로 펄스 발생 회로(130)는 일정 시간 하이 레벨을 유지하는 펄스를 출력한다.

입출력 스위치(I/O Switch)는 앤드 게이트(133)의 출력에 의하여 리드 모드가 활성화된 상태에서 펄스 발생 회로(130)의 펄스가 하이 레벨로 유지되는 동안 턴온된다. 즉 이 구간에 출력 버퍼(40)를 통하여 출력되는 데이터가 컨트롤러(100)로 전달될 수 있다.

그리고, 피포 메모리(42)의 마지막 단에 구성된 플립플롭(43)은 펄스 발생 회로(130)의 펄스가 로우 레벨로 천이되는 시점에 동기하여 쉬프트되며, 플립플롭(43)의 쉬프팅에 의하여 피포 메모리(42)의 최종단에서 출력되는 데이터는 출력 버퍼(40)와 입출력 스위치(I/O Switch)를 경유하여 컨트롤러(100)로 전달된다.

상기한 바에서 컨트롤러(100)와 반도체 장치(10)에 구성되는 펄스 발생 회로(130, 140)는 지연부(142), 앤드 게이트(144), SR 플립플롭(146) 및 컨트턴트 지연부(constant Delay)(148)를 포함할 수 있다.

지연부(142)는 입력된 신호를 미리 설정된 값으로 지연한다. 앤드 게이트(144)는 펄스 발생 회로(130, 140)의 입력을 반전한 신호와 지연부(142)의 출력을 조합하여 펄스를 생성한다. SR 플립플롭(146)은 앤드 게이트(144)의 펄스를 셋 신호로 입력받고 컨스턴트 지연부(148)의 신호를 리셋 신호로 입력받으며 셋 신호에 트리거되며 컨스턴트 지연부(148)에 의하여 지연시간이 결정된 펄스를 출력한다. 컨스턴트 지연부(148)는 SR 플립플롭(146)의 출력의 변화에 대응하여 SR 플립플롭(146)의 리셋을 위한 신호를 제공하며 SR 플립플롭(146)에서 일정한 폭의 펄스를 출력하도록 제어한다.

상기한 구성에서 지연부(142)는 SR 플립플롭(146)에서 인식가능한 최소한의 펄스 폭을 갖는 펄스를 앤드 게이트(144)에서 출력할 수 있도록 최소한의 값으로 지연이 설정됨이 바람직하다.

상기한 설명과 같이, 반도체 장치(10)는 입출력 선(I/O line)이 기준전압(Vref)이 되는 순간 컨트롤러(100)와 같이 펄스 발생 회로(130)에서 정해진 폭을 갖는 펄스를 생성하고, 펄스 발생 회로(130)에서 출력되는 펄스의 하이 구간 동안 입출력 스위치(I/O switch)를 온 시켜서 피포 메모리(42)에 저장된 출력용 데이터를 입출력 선(I/O line)에 출력한다.

여기에서, 반도체 장치(10)와 컨트롤러(100)는 동일한 기준 전압(Vref)을 이용하여 일정한 폭을 갖는 펄스를 생성한다. 그러므로, 입출력 선(I/O Line) 상의 지연을 무시하면, 거의 동시에 일정한 폭을 갖는 펄스를 생성하는 효과를 갖는다. 이 것은 삼상태 입출력 제어를 위한 동기화가 구현된 것을 의미한다. 그러므로, 본 발명의 실시예는 동기화를 위한 추가 지연이 방지될 수 있고 데이터의 전송 속도를 높일 수 있는 이점이 있다.

또한, 본 발명의 실시예는 입출력 선(I/O)을 통하여 스윙 폭이 작고 시간적으로 짧은 펄스를 전송하므로 전력 소비 측면에서도 유리한 이점이 있다.

여기에서, 펄스 발생 회로(130, 140)는 지연부(142)에서 최소한의 지연을 이용하여 글리치(Glitch) 현상에 의해 한 번의 레벨 천이에 대해 두 번 이상 펄스 신호가 발생하는 것을 방지할 수 있다. 컨트롤러(100)와 반도체 장치(10)의 펄스 발생 회로(130, 140)에서 출력되는 펄스는 동일한 폭을 갖는 것이 바람직하다. 만약, 입출력 선(I/O line)은 지연을 고려해야 한다면, 컨트롤러(100)의 펄스 발생 회로(140)의 펄스 폭을 늘이는 것이 고려될 수 있다.

본 발명의 실시예는 리드와 모드를 수행하기 위하여 도 15와 같은 프로토콜을 갖는 전송 신호 TX, 리드 클럭 Rclk 및 모드 신호 W/R를 이용할 수 있다.

도 15를 참조하면, 전송 신호 Tx는 반도체 장치(10)에 라이트할 데이터, 리드 모드를 제어할 리드 명령 코드와 반도체 장치(10)를 구분하기 위한 코드를 포함할 수 있다.

모드 신호 W/R는 라이트 모드에서 디폴트로 하이 레벨을 유지하고 리드 모드에 로우 레벨로 변화되며 리드 모드가 종료된 후 라이트 모드로 복귀하는 파형을 가질 수 있다.

그리고, 리드 클럭 Rclk은 리드 모드에 대응하여 주기적인 센싱과 데이터 변환을 수행하기 위한 구간과 번갈아가며 형성이 되며, 이러한 방식을 통하여 본 발명은 반도체 장치에서 데이터를 출력할 때 반도체 장치에서 형성된 데이터를 바로 출력 함으로써 필요한 출력 버퍼의 사이즈를 줄일 수 있다. 또한 노이즈에 민감한 센싱과 데이터 변환 구간에 입출력 노이즈가 유입됨을 방지할 수 있다.

도 16은 본 발명에 의하여 라이트와 리드 동작을 수행하기 위하여 통합된 회로도를 예시한다. 도 16은 도 12와 도 14를 통합한 것이며, 도 12의 전송 신호 Tx와 도 14의 리드 클럭 Rclk를 전달하는 오아 게이트(121)가 더 추가된 것에 차이점이 있다.

따라서, 오아 게이트(121)를 통하여 전달되는 리드 클럭 Rclk 또는 전송 신호 Tx에 대응한 펄스에 대응하여 앤드 게이트(122)의 출력이 변화된다.

2개의 단자를 갖는 반도체 장치(10)는 전압 특성 상 다른 동작 방식을 제공할 수 있다. 이는 2단자 CMOS 소자의 구조적인 형태와 전압의 결정 방식과 관련이 있다. 즉, 2단자 CMOS 소자에 가해지는 전압은 2 단자 사이의 전위 차이에 의해 결정된다. 그러므로 2 단자 중 VF 단자는 접지전압 VSS로 고정하고 VB 단자에 풀다운 펄스를 인가한 경우나 입출력을 역으로 설정하여 VB 단자를 외부전원으로 고정하고 VF 단자에 풀업 신호를 가하는 경우는 반도체 장치(10)의 입장에서 동일한 동작을 일으킨다.

도 17의 실시예는 컨트롤러(100)의 입출력 선(I/O Line)의 레벨을 역으로 설정한 것을 예시한다. 즉, 컨트롤러(10)의 외부 전원을 5V라 가정하면, 동작 구간은 "5V-입출력 기준 전압(IOref)" 사이로 정의하고, 입출력 선(I/O Line)의 레벨은 "5V-입출력 기준 전압(IOref)"으로 레귤레이션될 수 있다

컨트롤러(100)에 외부 기기로부터 UART 신호인 전송 신호 Tx나 리드 클럭 Rclk이 입력되면, 오아 게이트(121a)를 통하여 전달되는 리드 클럭 Rclk 또는 전송 신호 Tx에 대응한 펄스에 대응하여 낸드 게이트(122a)의 출력이 변화된다.

보다 구체적으로, 컨트롤러(100)는 낸드 게이트(122a)를 이용하여 전송 신호 Tx나 리드 클럭 Rclk의 레벨 천이(High to Low, Low to High)를 감지한다. 그리고, 낸드 게이트(122a)는 전송 신호 Tx나 리드 클럭 Rclk의 천이 시점에 대응하여 입출력 선(I/O Line)을 풀업시키기 위한 펄스를 생성하며, PMOS 트랜지스터(Mp)가 낸드 게이트(122a)의 출력에 대응하여 입출력 선(I/O Line)의 풀업을 위한 동작을 수행한다.

상기한 풀업에 의하여 입출력 선(I/O line)의 전압(풀업 신호)이 "5V-Vref"보다 더 올라가면 비교기(124a)의 출력이 하이 레벨에서 로우 레벨로 변화되고, 그에 대응하는 낸드 게이트(122a)의 출력에 의하여 풀업이 중지된다. 입출력 선(I/O Line)에는 전압 레귤레이터(126a)가 구성되어 있으며, 전압 레귤레이터(126a)는 풀업이 중지된 후 입출력 선(I/O Line)의 전압 레벨을 "5V-입출력 기준 전압(IOref)"으로 복귀시킨다. 따라서, 도 17의 컨트롤러(100)는 외부 기기로부터 UART 신호인 전송 신호(Tx)신호나 리드 클럭(Rclk)에 대응하여 입출력 선(I/O Line)을 통하여 "5V-IOref"에서 "5V-Vref"의 진폭을 갖는 삼각파 형태의 펄스를 출력할 수 있다.

도 17의 경우, 입출력 선(I/O Line)은 반도체 소자(10)의 2개의 단자 중 VF 전압(도 17에서 VSS로 표현됨)이 인가되는 단자에 연결되며, 5V의 고정된 전압은 입출력 선(I/O line)에 연결되는 반도체 소자(10)의 다른 단자에 연결된다.

도 17의 컨트롤러(100)는 도 16의 회로와 차이는 있으나 이전 실시예들의 설명에 의하여 라이트와 리드 동작이 이해될 수 있으므로 중복된 설명은 생략한다. 그리고, 도 17의 컨트롤러(100)는 도 16과 비교하여 리드시 입출력 선(I/O Line)의 신호가 반전되므로 반도체 장치(10)에서 전송되는 데이터는 반전시켜서 처리할 필요가 있다.

또한, 도 17의 실시예에서 반도체 장치(10)는 입출력 선(I/O Line)의 레벨을 역으로 설정한 것을 제외하고 나머지는 이전 실시예들과 동일한 구성 및 작용을 가지므로 이에 대한 중복된 설명은 생략한다.

도 18의 실시예는 도 16의 실시예와 도 17의 실시예의 컨트롤러(100)를 하나로 구현한 것이다. 도 18의 실시예는 도 16의 모드와 도 17의 모드를 선택할 수 있는 모드 선택 스위치(Mode-1, Mode-2)의 구성을 필요로 한다.

여기에서 도 16의 모드는 노멀 모드라 정의할 수 있고, 도 17의 모드를 리버스 모드라 정의할 수 있다.

그리고, 도 18의 실시예는 리드 클럭 Rclk에 대해서만 예시적으로 도시하고, 입출력 선(I/O Line)의 풀업과 풀다운에 관련된 회로만 간략히 예시한다. 도 18의 실시예는 모드 전환을 위한 모드 선택 스위치(Mode-1, Mode-2)를 포함한다. 도 18에서 도 16 및 도 17에 개시된 구성 요소들에 대한 인용부호의 기재 및 구성과 작용에 대한 설명은 생략한다.

도 18에서, 모드 선택 스위치(Mode-1)가 턴온되면 컨트롤러(100)는 노멀 모드를 수행하고, 모드 선택 스위치(Mode-2)가 턴온되면 컨트롤러(100)는 리버스 모드를 수행한다.

상기와 같이 도 18과 같이 컨트롤러(100)가 구성되는 경우, 컨트롤러(100)는 도 19의 (a)와 같이 프론트 사이드(Front Side)의 제1 전원전압(VF)과 데이터가 하나의 단자를 공유하는 반도체 장치(10)에 대응하여 동작하거나 도 19의 (b)와 같이 백 사이드(Back Side)의 제2 전원전압(VB)과 데이터가 하나의 단자를 공유하는 반도체 장치(10)에 대응하여 동작할 수 있다. 그러므로, 도 18의 컨트롤러(100)는 모드를 변경하면서 다양한 반도체 장치(10)를 측정할 수 있다.

참고로, 도 19는 반도체 장치(10)가 표면에 여러 개의 전극(센서 전극)을 가지고 그 주위를 링 모양으로 한 개의 단자를 형성하며 이면에 다른 단자를 갖는 경우를 예시한 것이다.

도 19의 (a)와 같이 도 16에 대응하는 노멀 모드에서는 라이트나 리드의 데이터에 대응하여 전압 레벨이 낮아지는 진폭을 갖는 좁은 Pulse가 입출력 선(I/O line)에 생성된다. 그리고, 도 19의 (b)와 같이 도 17에 대응하는 리버스 모드에서는 라이트나 리드의 데이터에 대응하여 전압 레벨이 높아지는 진폭을 갖는 좁은 펄스가 입출력 선(I/O line)에 생성된다.

컨트롤러(100)는 리드시 상기한 입출력 선(I/O line)의 변화를 더블 샘플링 차동 증폭기(150, 150a)에서 센싱하여 Data로 인식하고, 여기에 스타트 비트(Start bit)와 스탑 비트(Stop Bit)를 추가해서 수신 신호(Rx)를 생성한다.

상술한 구성에 의하여, 본 발명은 2 개의 단자를 갖는 CMOS 소자를 이용하는 2 개의 단자를 갖는 반도체 장치를 구현할 수 있으며, 반도체 장치는 하나의 단자를 데이터의 통신과 전원용으로 공유할 수 있다. 그러므로, 반도체 장치는 비동기 시리얼 통신을 수행할 수 있다. 즉, 반도체 장치는 공유된 1 개의 단자를 이용한 데이터의 라이트와 리드를 수행할 수 있다.

그러므로, 본 발명은 데이터에 리드(Read) 모드를 나타내는 코드가 포함된 경우, 2 개의 단자를 갖는 반도체 장치가 전송(Baud) 시간 간격에 해당하는 클럭 신호를 생성하고 클럭 신호를 이용하여 내부 데이터 형성부(CMOS 소자를 이용하여 형성된 센서 소자와 메모리 소자 중 적어도 하나를 포함하는 소자 어레이)로부터 데이터를 수신하고, 데이터를 수신한 후 라이트(Write) 모드로 복귀할 수 있다.

그리고, 본 발명은 리드(Read) 모드에서 외부의 컨트롤러에서 보내는 기준 펄스 신호에 동기하여 내부 데이터 형성부의 출력을 생성하고, 이 출력을 1개 라인으로 된 입출력 단자에 실어서 외부의 컨트롤러에서 센싱하고 판별할 수 있다.

그리고, 본 발명은 내부의 데이터 형성부에서 데이터를 출력할 때 CMOS 회로에서 출력 버퍼로 데이터를 전송하는 동작과 출력 버퍼에서 외부로 데이터를 전송하는 동작을 번갈아서 수행함으로써 반도체 장치에서 필요한 출력 버퍼의 사이즈를 줄일 수 있다.

Claims

기판 상의 제1 단자 및 제2 단자;
다이오드와 제1 캐패시터를 포함하는 정류 회로; 및
CMOS 소자;를 포함하며,
상기 제1 단자와 상기 제2 단자 중 어느 하나가 상기 CMOS 소자의 데이터의 입출력을 위한 컨택과 연결되는 동시에 상기 정류 회로에 연결되며,
상기 제1 캐패시터에 충전되는 전원을 이용하여 동작되고,
상기 데이터의 입출력은 전원공급의 효율을 높이기 위하여 데이터 천이시점에 동기된 펄스 신호를 사용하는 것을 특징으로 하는 반도체장치
제 1항에 있어서,
상기 CMOS 소자를 이용하여 형성된 센서 소자와 메모리 소자 중 적어도 하나를 포함하는 소자 어레이가 상기 기판 상의 센싱면을 형성하도록 구성되고,
상기 소자 어레이에 대한 상기 데이터의 처리를 위한 회로가 형성된 반도체 장치.
제1 항에 있어서,
상기 다이오드와 제 1 캐패시터의 출력에 대응하는 레귤레이터를 더 포함하는 반도체 장치.
제3 항에 있어서, 상기 레귤레이터는,
상기 다이오드;
제2 캐패시터;
미리 설정된 기준전압과 상기 제2 캐패시터의 충전량을 비교하는 비교기; 및
상기 비교기의 동작에 의하여 상기 제1 캐패시터에서 상기 제2 캐패시터로 상기 데이터를 전달하는 것을 제어하는 트랜지스터;를 포함하는 반도체 장치.
제1 항에 있어서,
상기 제1 단자 및 상기 제2 단자 중 데이터의 통신과 전원용으로 공유된 어느 하나의 단자를 통하여 상기 데이터에 대한 입출력을 수행하는 입출력 회로; 및
상기 CMOS 소자를 포함하며, 상기 데이터의 라이트와 출력할 데이터의 리드를 위하여 상기 입출력 회로와 인터페이스되는 CMOS 회로;를 더 포함하는 반도체 장치.
제1 항에 있어서,
상기 제1 단자 및 상기 제2 단자 중,
어느 하나가 데이터의 통신과 전원용으로 공유되며 입출력 선에 연결되고,
다른 하나에 상기 입출력 선의 전압을 정의하기 위한 전압이 인가되는 반도체 장치.
하나의 입출력 선을 통하여 외부에서 제공되는 실제 신호의 천이시점에 동기된 펄스 신호를 인지하는 입력 버퍼;
인지된 상기 펄스 신호를 상기 실제 신호로 복원하는 펄스 신호 복원 회로;
복원된 신호를 데이터로 인식하는 명령 디코더;
상기 명령 디코더의 제어에 따른 라이트 모드에 대응하여 라이트할 어드레스를 제공하는 어드레스 제공부; 및
상기 어드레스에 상기 데이터를 라이트하는 센서 소자나 메모리 소자 중 적어도 하나를 포함하는 소자 어레이;를 포함하는 반도체 장치.
제7 항에 있어서,
상기 펄스 신호 복원 회로는 토글 플립플롭을 이용하여 상기 펄스 신호를 실제 신호로 복원하며,
상기 명령디코더는 내부의 클럭 제너레이터에서 제공되는 클럭 신호에 의하여 복원된 신호로부터 명령을 파악하는 반도체 장치.
하나의 입출력 선을 통하여 외부에서 제공되는 실제 신호의 천이시점에 동기된 펄스 신호를 인지하는 입력 버퍼;
인지된 상기 펄스 신호를 상기 실제 신호로 복원하는 펄스 신호 복원 회로;
복원된 신호의 리드 모드 코드로 인식하고 리드 명령을 제공하는 명령 디코더;
리드 모드에 대응하여 리드할 어드레스를 제공하는 어드레스 제공부;
상기 리드 명령과 지정된 상기 어드레스에 대응하여 데이터를 제공하는 센서 소자나 메모리 소자 중 적어도 하나를 포함하는 소자 어레이;
상기 소자 어레이에서 제공되는 상기 데이터를 순차적으로 저장하고 출력하는 피포(FIFO, First In First Out) 메모리; 및
상기 피포 메모리에 저장된 데이터를 상기 입출력 선을 통하여 출력하는 출력 버퍼;를 포함하는 반도체 장치.
제9 항에 있어서,
상기 소자 어레이에서 제공되는 데이터가 아날로그 신호일 경우 아날로그 신호를 디지털 신호로 변환하는 아날로그 디지털 변환기;를 더 포함하는 반도체 장치.
제9 항에 있어서,
상기 명령 디코더는 반도체 장치 별로 할당된 고유 코드를 인식하여 상기 리드 명령을 제공하는 반도체 장치.
제9 항에 있어서,
상기 어드레스 제공부는 상기 리드 모드에 대응하여 여러 개의 센서나 메모리를 순차적으로 선택하기 위해서 클럭 제너레이터의 클럭 신호를 이용하는 반도체 장치.
2개의 단자를 갖는 반도체 장치의 동작에 필요한 안정된 전압을 생성하여 제공하는 전압 레귤레이터;
외부의 전송신호를 디코딩하여 데이터와 컨트롤 신호를 생성하는 명령디코더:
상기 명령 디코더의 상기 데이터를 펄스 신호로 변환하는 펄스 신호 발생기;
상기 전압 레귤레이터의 전압을 이용하여 상기 펄스 신호 발생기의 상기 펄스 신호를 상기 한 개의 입출력 선을 통하여 상기 반도체 장치로 출력하는 출력 버퍼;
상기 한 개의 입출력 선을 통하여 상기 반도체 장치로부터 입력되는 신호를 수신하는 입력 버퍼; 및
상기 입력 버퍼의 신호를 외부기기가 인식할 수 있는 통신규격으로 변경하는 컨버터;를 포함하는 컨트롤러.
제13 항에 있어서,
상기 반도체 장치에서 제공되는 상기 데이터의 상기 캡처 타이밍(Capture Timing)을 생성하기 위한 전송 비(Baud Rate) 생성기를 더 포함하는 컨트롤러.
링 오실레이터를 이용하여, 비동기 시리얼 통신 방법으로 전송되는 1 비트와 상기 1 비트에 후속하는 복수의 데이터 비트 중 상기 제1 비트의 펄스 폭을 인식한 오실레이션 신호를 생성하는 단계;
상기 오실레이션 신호의 천이 시점을 기준으로 캡춰 신호를 생성하는 단계; 및
상기 캡춰 신호의 라이징 에지 또는 폴링 에지 중 어느 하나를 이용하여 상기 데이터 비트를 캡춰하는 단계;를 포함하는 비동기 시리얼 통신 방법.
제15 항에 있어서,
상기 비동기 시리얼 통신 방법에 의한 상기 제1 비트는 스타트 비트이며, 상기 오실레이션 신호는 상기 스타트 비트의 구간을 인식하여 생성되는 비동기 시리얼 통신 방법.
제15 항에 있어서,
데이터의 통신과 전원용으로 공유되는 하나의 입출력 선을 통하여 상기 제1 비트와 상기 복수의 데이터 비트를 신호의 천이시점에 동기된 펄스를 생성하여 전송하는 단계;를 더 포함하는 비동기 시리얼 통신 방법.
제15 항에 있어서,
데이터의 통신과 전원용으로 공유되는 하나의 입출력 선을 통하여 펄스로 전송된 신호를 토글 플립플롭으로 복원함으로써 생성된 상기 복수의 데이터 비트를 상기 캡춰 신호를 이용하여 캡춰하는 비동기 시리얼 통신 방법.
제15 항에 있어서, 상기 오실레이션 신호를 생성하는 단계는,
직렬로 연결된 복수 개의 지연 회로를 통하여 상기 제1 비트의 시작 시점에 인에이블 되는 입력신호를 상기 제1 비트의 시작 시점부터 종료 시점까지 포워드 방향으로 순차적으로 지연시키는 단계;
상기 제1 비트의 종료 후 상기 입력신호가 지연된 지연 신호를 복수 개의 상기 지연 회로를 통하여 백워드 방향으로 리턴시키는 단계; 및
상기 제1 비트의 시작 시점부터 종료 시점까지 형성된 포워드와 백워드 회로가 한번의 반전회로를 거쳐 루프를 형성하여 링 오실레이션을 일으키는 단계;를 포함하는 비동기 시리얼 통신 방법.
제15 항에 있어서,
상기 오실레인션 신호를 생성하는 단계는 하나의 상기 데이터 비트와 동일한 구간을 갖는 상기 제1 비트를 이용하며,
상기 캡춰 신호를 생성하는 단계는 상기 오실레이션 신호의 천이 시점들을 검출한 검출 펄스를 생성한 후 상기 검출 펄스를 미리 설정된 시간 지연 시켜서 상기 캡춰 신호를 생성하는 비동기 시리얼 통신 방법.
제15 항에 있어서,
상기 오실레이션 신호를 생성하는 단계는 하나의 상기 데이터 비트의 반에 해당하는 구간을 갖는 상기 제1 비트를 이용하며,
상기 캡춰 신호를 생성하는 단계는 상기 오실레이션 신호를 그대로 상기 캡춰 신호로 이용하는 비동기 시리얼 통신 방법.
비동기 시리얼 통신 방법으로 전송되는 데이터를 인식하기 위한 오실레이션 신호를 생성하는 오실레이터에 있어서,
비동기 시리얼 통신 방법으로 전송되는 1 비트와 상기 1 비트에 후속하는 복수의 데이터 비트 중 상기 제1 비트의 시작과 동시에 인에이블 되는 입력신호를 지연 신호로서 전달하는 노아 게이트; 및
직렬로 연결된 복수 개의 지연 회로;를 포함하며,
상기 지연 회로는,
포워드 선을 따라 상기 지연 신호를 포워드 방향으로 진행시키는 지연 라인과 제1 진행 스위치;
백워드 선을 따라 상기 지연 신호를 백워드 방향으로 리턴하는 제2 진행 스위치;
상기 지연 신호를 상기 포워드 선에서 상기 백워드 선으로 전달하는 통과 스위치; 및
상기 제1 비트의 펄스폭에 대응하는 신호와 상기 지연 신호에 대응하여 셋 상태가 결정되며, 상기 셋 상태에 대응하는 출력들로써 상기 제1 및 제2 진행 스위치와 상기 통과 스위치의 스윙칭을 제어하는 래치;를 포함하며,
상기 제1 비트의 시작 시점 이후 상기 지연 신호가 하나 이상의 상기 지연 회로들의 상기 지연 라인과 상기 제1 진행 스위치를 통하여 포워드 방향으로 진행하고,
상기 제1 비트의 종료 시점에 상기 지연 신호가 특정 상기 지연 회로의 상기 통과 스위치를 통하여 상기 백워드 선으로 전달되며,
상기 백워드 선으로 전달된 상기 지연 신호는 상기 지연 회로들의 상기 제2 진행 스위치를 통하여 상기 노아 게이트로 리턴되고,
상기 노아 게이트가 상기 지연 신호의 리턴에 대응하여 신호를 반전시키면서 오실레이션 신호를 생성하는 오실레이터.
제22 항에 있어서,
상기 지연 회로의 지연 라인은,
상기 지연 신호가 상기 통과스위치에서의 지연과 상기 백워드 선을 통한 지연을 보상하기 위하여 상기 지연 신호에 대한 로우 투 하이(Low To High) 지연과 하이 투 로우(High To Low) 지연을 다르게 형성되도록 한 오실레이터.