TWI531162B - 非依電性資料儲存閂鎖器 - Google Patents
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Description
本發明係關於電子資料儲存，尤指一種即使失去電力其狀態能被儲存及隨後被恢復的資料儲存單元或記憶體胞元。
各式各樣的不同電子資料儲存方法已被使用且在現今被使用在電腦系統、通訊系統及各種類的電子裝置及器具。不同種類的電子資料儲存科技提供不同的優點。例如，磁碟大量儲存裝置提供符合成本效益、極高容量及非依電性的資料儲存，但其存取時間卻相對的低。相較之下，在電腦系統的中央處理單元(CPU)中極高速的處理器暫存器提供快速的存取，但卻具有每位元高成本被儲存資料及依電性的特徵。為了生產具有所要功能及性能且具有最低可能的成本，電腦系統、通訊系統及各式各樣電子裝置及器具的設計師、研發人員及製造商通常投入相當的時間、財力及工夫平衡不同型態電子記憶體的優缺點，經常採用許多分層安排於一特定系統或裝置的不同型態的電子資料儲存以合適的容量、至少部份資料的持續性或依電性同時獲得在電源啟動及電源關閉週期時被儲存資料的快速存取及符合成本效益的資料儲存。為求設計、研發及製造符合成本效益及高性能的系統及裝置，電腦系統、通訊系統及各式各樣電子裝置及器具的設計師、研發人員及製造商持續尋求提供有用的特性及能被加入到現有裝置套件及科技的新型態電子資料儲存裝置及科技。
依據本發明之一實施例，係特地提出一種單一位元記憶體胞元，包含有：具有一資料狀態之一以電晶體為基礎的位元閂鎖器；以及一憶阻器，與該以電晶體為基礎的位元閂鎖器耦合，其中該以電晶體為基礎的位元閂鎖器的該資料狀態係藉由一儲存操作儲存於其中，及一先前儲存資料狀態係自其中藉由一恢復操作被取回及被恢復至該以電晶體為基礎的位元閂鎖器中。
第1圖係提供一主從D型正反器的電路圖；第2圖係繪示一主從D型正反器的操作；第3圖係顯示一主從D型正反器的一互補式金氧半導體實施例；第4A圖係繪示一憶阻器的操作特性；第4B圖係繪示關於驅動包含有該憶阻器的一電路的一系統電壓V的相對電壓幅度和；第5圖係繪示代表本發明一實施例的一憶阻器加強的主從D型正反器；第6A-H圖繪示代表本發明一實施例的該主從D型正反器的操作；第7圖係繪示一由代表本發明實施例的主從D型正反器所製造的八位元依電性記憶暫存器；第8圖係繪示一代表本發明一實施例的一容斷電系統。
本發明的所有實施例係關於能被迅速存取、被製造為積體電路元件及當在包含有非依電性電子記憶體胞元的積體電路操作期間不會明顯地增加功率消耗及熱量產生的非依電性電子記憶體胞元或資料儲存單元。本發明的一實施例係關於一憶阻器被併入的一非依電性主從D型正反器以製造一能被用來命令包含有處理器且能被快速地存取但不明顯增加功率消耗或熱量產生的積體電路中的一憶阻器加強的主從D型正反器。
第1圖一提供一主從D型正反器的電路圖。該主從D型正反器102包含有一主D型正反器104及一從屬D型正反器106。該主D型正反器的一輸出端Q108係耦合於該從屬D型正反器106的一輸入端D110。該主D型正反器104係被一第一時脈信號Φ1112所控制，該從屬D型正反器106係被一第二時脈信號Φ2114所控制。該主D型正反器104及該從屬D型正反器106係接收第1圖電路圖中所未顯示的輸入電源信號。該主D型正反器104及該從屬D型正反器106為能穩定儲存代表二進位值“0”及“1”的兩種不同狀態的雙穩態交叉型反相器為基礎的閂鎖器，在任一時刻儲存一單一的二進位值。一單一D型正反器能被用作一單位元記憶體胞元或一資料儲存單元，但由於輸入資料及時脈信號在回饋及時序上的不精確性，顯示於第1圖中的主從D型正反器104提供較不敏感於不明確資料狀態的一二進位值的更健全儲存。
第2圖繪示一主從D型正反器的操作。第2圖提供一主從D型正反器輸入、輸出、Φ1及Φ2信號的波形。該Φ1及Φ2的時脈信號202、204具有彼此異相的規律間隔脈衝。在第2圖中的波形係相對於一隱含的水平時間軸被對齊，且各波形係相對於一隱含的垂直電壓軸被繪圖。起初，輸入信號206及輸出信號208均係低電壓，該主D型正反器及該從屬D型正反器包含有二進制0值，藉由一用於當下討論的任意慣例，二進制0值對應一低壓狀態，而二進制1值對應一高壓狀態。在時間點t 1 210時，該輸入信號被驅動為一高電壓狀態212。在時間點t 2 214時，時脈信號Φ1轉變為一高電壓狀態216，造成該主D型正反器(第1圖中的104)閂鎖該二進制1值。在時間點t 3 218時，時脈信號Φ2轉變為一高電壓狀態220，閂鎖該主D型正反器的輸出在該從屬D型正反器中，由於在時間點t 3時脈信號Φ1的轉換，此刻係在一反映被該主D型正反器所閂鎖的二進制1值的高壓狀態，導致該輸出信號轉換至一高電壓狀態222。在時間點t 4時，該輸入電壓降至0(第2圖中的224)，且該二進制0值係被該主D型正反器在該Φ1時脈週期226的下一上升缘時閂鎖。二進制0值隨後被該從屬D型正反器在該Φ2時脈週期228的下一上升缘當輸出信號降至一低壓狀態230的時間點t 5進入該從屬D型正反器時被閂鎖。如同第2圖最右側所示，注意到只要該主從D型正反器240維持被供電，一二進制值在沒有時脈信號轉換的情況下被穩定儲存在該主從D型正反器240。然而，當該主從D型正反器240未被供電時，該被儲存的資料狀態隨即消失。
第3圖顯示一主從D型正反器的一互補式金氧半導體(CMOS)實施例。該主從D型正反器302的該CMOS實施例包含有四個CMOS傳輸閘304-307及四個CMOS反相器310-313，每一反相器包含有一nMOS及pMOS的電晶體對。該主從D型正反器的輸入包含有一電源信號316、一輸入資料信號318、互補時脈信號對Φ1320及322及互補時脈信號對Φ2324及326，輸出則包含有該互補輸出信號對Q330及332。該主正反器包含有二傳輸閘304、305及二反相器310、311。該輸入信號D318係被該第一反相器310反相並輸入經由傳輸閘305回饋一二次反相輸入信號至該第一反相器的該第二反相器311。該二反相器因此構成一閂鎖該輸入信號的正回饋迴路。在正電壓時脈脈衝時，傳輸閘305阻隔來自該第二反相器311的回饋，使該輸入電壓在閂鎖時不會對抗該回饋電壓。該從屬正反器包含有二傳輸閘306、307及二反相器312、313。
第4A圖係繪示一憶阻器的操作特性。第4A圖提供一電流對電壓描述一憶阻器裝置操作特性的曲線。電壓係相對於一水平軸402被繪製，而電流係相對於一垂直軸404被繪製。一憶阻器裝置具有二不同及穩定的阻抗或電阻狀態，一低電阻狀態係對應於該電流對電壓線段406，及一高電阻狀態係對應於該電流對電壓線段408。當該憶阻器裝置處於該高電阻狀態時，電壓正向增加至一電壓 412而電壓增加相對為小。在電壓時，該憶阻器裝置轉換414至該低電阻狀態，伴隨藉由該憶阻器裝置在電流傳輸上的一快速增加。如果電壓持續被增加，一電壓415在經過該憶阻器裝置的電流很高並且該憶阻器裝置發生故障時被達到。當跨該憶阻器裝置的電壓在該低電阻狀態時被減少時，電流相對應減少，穿過原點416，並當電壓朝負值方向被增加直到該憶阻器裝置自該低電阻狀態轉換至該高電阻狀態420時的該負電壓418被達到時，開始以一在電流傳輸上的一快速減少朝一負值方向增加。如果該電壓持續被減少，一負電壓421會被到達，此時該憶阻器裝置會發生故障。
在一憶阻器裝置中的阻抗或電阻狀態會穩定地儲存一單一位元的資料。該憶阻器裝置的資料狀態藉由下降一其絕對值小於||的正或負電壓於一憶阻器裝置的兩端，及量測流經該裝置的電流而可被讀取。一大電流的流過指出一憶阻器裝置係處於該低電阻狀態，而一小電流的流過指出一憶阻器裝置係處於該高電阻狀態。該憶阻器裝置的資料狀態能藉由降低一跨該裝置的一正電壓使其大於及小於，將該憶阻器轉成該低電阻狀態，或藉由降低一跨該裝置的一負電壓使其小於及大於，將該憶阻器裝置轉成該高電阻狀態。對阻抗或電阻狀態的二進制值的設定係任意的。在下列敘述的一實施例，該低電阻狀態對應二進制值1及該高電阻狀態對應二進制值0。
憶阻器裝置能使用許多不同材料及及結構來製造，包含有形成於一導電或半導電材料上的二氧化錫層。憶阻器裝置及其製造係敘述於本文。
第4B圖係繪示關於驅動包含有該憶阻器的一電路的一系統電壓V的相對電壓幅度和。該|Vs +|及||的大小約為|V|/2，且該||及||的大小均遠大於|V|。電路驅動電壓及特性憶阻器裝置電壓和的不同相對大小可被用於本發明其他的實施例。需注意的是在本案下述實施例中的該系統電壓係足以改變一憶阻器裝置的狀態，但不足以促成該憶阻器裝置故障。
第5圖係繪示代表本發明一實施例的一憶阻器加強的主從D型正反器。如第5圖所示，代表本發明一實施例的該憶阻器加強的主從D型正反器包含有一主D型正反器502、一從屬D型正反器504、一被信號p1508及p2510驅動的憶阻器裝置506、一被一關機信號514控制的開關512及一被一開機選擇開關518控制的一2：1多工器516。代表本發明一實施例的該憶阻器加強的主從D型正反器更包含有一電阻520及一被選擇連接至該主D型正反器及該從屬D型正反器504的電源輸入522。
第6A-H圖繪示代表本發明一實施例的該主從D型正反器的操作。第6A圖繪示代表本發明一實施例的該憶阻器加強的主從D型正反器記憶體胞元的一正常操作狀態。在正常操作時，p1508及p2510兩者的輸入係處於高阻抗狀態。由於該開關512係開路，該關機信號514不被宣告；且由於該開機信號518不被宣告，該多工器被選擇自該主D型正反器502傳送輸出以用作至該從屬D型正反器504的輸出。該開關512可以是，例如一由該關機信號閘控的nMOS電晶體，且多工器516可以是一由二CMOS傳輸閘所製造的簡單雙輸入CMOS多工器。在正常操作時，代表本發明一實施例的該憶阻器加強的主從D型正反器係相當於一主從D型正反器，附帶條件是該憶阻器裝置基本上以電子方式與該主D型正反器及從屬D型正反器隔離，以及該憶阻器裝置或整合該憶阻器裝置至該憶阻器加強的主從D型正反器的電路未用電。
第6B-6E圖繪示在一關機程序時擷取代表本發明一實施例的該憶阻器加強的主從D型正反器的資料狀態。當一斷電事件在包含有該憶阻器加強的主從D型正反器一系統中被偵測到，一關機狀態機器被啟動執行對該憶阻器加強的主從D型正反器的一輸入程序以擷取該憶阻器加強的主從D型正反器的資料狀態，作為該憶阻器裝置的一穩定電阻或阻抗狀態。首先，如第6B圖所示，系統電壓V係被施加至輸入p1604以及輸入p1係接至接地點606。該憶阻器裝置506具有一極性608，使一跨該裝置自p2降至的p1大電壓降設定該憶阻器裝置為對應第4圖中轉換414的一低電阻狀態。要注意的是該憶阻器裝置506及電阻520形成一分壓器。該電阻520具有一電阻值約等於該憶阻器裝置的低電阻狀態及高電阻狀態電阻值的平均值。因此，如第6B圖所示，當系統電壓V被加至輸入p2以及p1係接至接地點時，然後當該憶阻器裝置506處於該高電阻狀態時，該憶阻器裝置的電阻值係實質上大於電阻520的電阻值，使自信號p2降至的信號p1大電壓降係下降於該憶阻器裝置兩端。所以，跨該憶阻器裝置的電壓降係大於Vs +但小於V(見第4B圖)，導致該憶阻器裝置轉換至該低電阻狀態。當該憶阻器係處於一低電阻狀態，相形之下，該巨大的電壓降係跨該電阻520而發生，使僅有一相當低的電壓降跨該憶阻器裝置而發生，以及該憶阻器裝置維持在該低電阻狀態。因此，在第6B圖所示的一第一步驟中，該關機狀態機器設定該憶阻器裝置為該低電阻狀態。
接下來，如第6C圖所示，該關機信號514發生作用，關閉開關512及以介於該憶阻器裝置506及電阻520間的電路接點610連結該主D型正反器502的輸出。同時，系統電壓V係加至輸入p1508以及p2510係接至接地點。如第6D圖所示，當該主D型正反器目前已閂鎖在布林值“1”時，然後該電路接點610係提升到電壓V，且跨該憶阻器裝置無電壓降發生，然而一電壓降具有|V|值跨電阻520發生。於是，該記憶電壓裝置係停留在低電阻狀態，反映出伊布林值“1”目前閂鎖在主D型正反器502中。相形之下，如第6E圖所示，當該主D型正反器目前閂鎖二進制0值時，電路接點610係處於電壓值為0處，藉此一大負電壓係跨該憶阻器而下降，導致該憶阻器自低電阻狀態轉換至該高電阻狀態，對應在第4圖中的轉換420。因此，由於該關機程序，閂鎖在該主D型正反器的資料狀態係被擷取在該憶阻器裝置，其中被閂鎖二進制0值對應該憶阻器裝置的高電阻狀態，被閂鎖二進制1值對應該憶阻器裝置的低電阻狀態。
第6F-H根據本發明一實施例繪示自該憶阻器裝置的電阻狀態恢復一憶阻器加強的主從D型正反器資料狀態的一開機程序。該開機程序涉及宣告該開機信號518以選擇信號線620用來輸入該從屬D型正反器504及施加系統電壓V至信號p1622並連接信號p2至接地點624。當該憶阻器裝置如第6G圖所示處於一對應所擷取二進制1值的低電阻狀態時，該自p1至p2的巨大電壓降係跨電阻520發生，使電路接點610接近系統電壓V。時脈信號Φ2係被宣告以將二進制1值儲存入該從屬D型正反器504。比較起來，當該憶阻器裝置如第6H圖所示處於該高電阻狀態時，該自p1至p2的巨大電壓降係跨電阻520發生，使該電路接點610係接近0V。藉由讓時脈信號Φ2被宣告，二進制0值係閂鎖入該從屬D型正反器504。
存在有許多不同型態以正反器為基礎的記憶體胞元，且本發明可選擇實施例係在一關機程序將憶阻器裝置整合入不同型態的以正反器為基礎的記憶體胞元，使能擷取該以正反器為基礎的記憶體胞元的狀態，及在一隨後的開機程序恢復該以正反器為基礎的記憶體胞元的狀態。請參考第5圖及第6A-H圖，為達到如前所述該主從屬D型正反器為基礎的記憶體胞元的資料狀態擷取及資料狀態恢復，該等電路元件、連接及被施加的電壓可為不同並具有不同的正反器型態。此外，該憶阻器裝置的該轉換電壓及崩潰電壓可與上述第5圖及第6A-H圖所討論的該憶阻器加強的主從D型正反器不同，且為求達到主從屬D型正反器的資料狀態擷取及資料狀態恢復，一不同的電路配置及不同被施加的電壓可因而被需要。
第7圖係繪示由代表本發明實施例的憶阻器加強的主從D型正反器所製造的一八位元非依電性的記憶暫存器。在第7圖中，八個憶阻器加強的主從D型正反器702-709係被安排成一陣列，且共用相同的開機、關機、p1、p2及Φ1及Φ2時脈信號。因此，所有八個憶阻器加強的主從D型正反器702-709係被同步控制用於正常操作及關機、資料狀態擷取、開機及資料狀態恢復程序。為製造包含任意寬度的記憶暫存器及任意大小的二維記憶陣列的各式各樣不同型態的記憶體元件，代表本發明實施例的憶阻器加強的主從D型正反器能被結合以創造一維、二維或更多維任意大小的陣列。
第8圖繪示一表示本發明一實施例的容斷電系統。在第8圖中，一電子系統802係為一輸入電壓804所供電。藉由加入一關機狀態機器806、一電容808及一電壓偵測器810，該系統係被製造可容斷電。在正常操作其間，該輸入電壓係高於一臨界值，由於該電壓偵測器輸出關閉一電晶體814及開啟一電晶體816的高電壓信號812，起始時分流一部份輸入電流至該電容器808，經由若干RC時間常數充電該電阻及電容對。當電力中斷，該電壓偵測器偵測較低電力及使該輸出信號812被解除宣告，同時強制系統重置820，關閉該電晶體816，及開啟該電晶體814釋出儲存在該電容808中的電荷至該關機狀態機器806，執行敘述於第6A-E圖的該關機程序，根據本發明在整合入非依電性記憶體元件的憶阻器裝置中的該系統擷取所有該等記憶體元件的資料狀態。此外，該關機狀態機器可以在一非依電性暫存器中設定一特定值以指出一電力中斷狀態擷取事件已發生。隨後，當電力至該系統被恢復時，為根據本發明恢復所有來自整合入該等非依電性記憶體元件中憶阻器裝置所有非依電性記憶體元件的狀態，如果一電力中斷狀態擷取事件已發生或藉運用一參考第6D-H圖討論於前的開機程序重新執行，一開機程序可存取此非依電性暫存器以決定是否執行一開機初始化。
本發明的非依電性記憶體元件的一應用係可被分佈於一環境的低電力自主感應裝置。此類感應器通常依賴間歇性的環境電源。藉使用本發明如參考第8圖所討論的憶阻器加強記憶體元件及一關機及開機狀態機器，在間歇的電力中斷及隨後的電力恢復事件時，該感應裝置能自動儲存及恢復狀態以提供該感應器在多次電力中斷及隨後電力恢復事件時運算一致的操作。本發明的實施例可被用作電腦系統的中央處理器及其他次元件以考慮到自動開機資料狀態恢復。許多其他應用亦係可能。
雖然本發明已依據特定實施例被敘述，本發明非意在侷限於這些實施例。其修改對具有通常技藝者為顯而易見的。例如，如上所述，憶阻器裝置能被整合入任何數目不同型態的以正反器為基礎的記憶體胞元及整合入不同架構的記憶體胞元。除了該憶阻器裝置，整合入憶阻器加強記憶體胞元的該數目、型態及電路元件的組合可取決於記憶體元件的主要型態及憶阻器裝置的特徵而為之變化。此外，為使在多種不同型態的憶阻器加強的記憶體胞元中的狀態擷取及狀態恢復起作用，可能需要不同關機及開機程序。
以上敘述因解釋的目的採用特定的術語以提供本發明的詳盡了解。然而，對具有本案通常知識者而言，為實施本發明，特定細節並不需要。本發明特定實施例的上述敘述為例示及敘述的目的被提出。這些實施例非意在作到透徹或限制本發明為被揭露的精確形式。鑒於上述教示，許多修改及變異為可能。該等實施例被顯示及敘述以求以最佳方式解釋本發明的原理及其實際應用，藉此使本案具有通常技藝者能以最佳方式利用本發明及具有多種不同被適用於所思及特殊使用的修改的多種不同實施例。本發明範疇係意在被下列申請專利範圍及其相等物所定義。
102、240、302．．．主從D型正反器
104、502．．．主D型正反器
106、504．．．從屬D型正反器
108．．．輸出端
110．．．輸入端
112．．．第一時脈信號
114．．．第二時脈信號
206．．．輸入信號
208．．．輸出信號
210．．．時間點t 1
212、216、220~222．．．高電壓狀態
214．．．時間點t 2
218．．．時間點t 3
224．．．零電壓狀態
226．．．Φ1時脈週期
228．．．Φ2時脈週期
230．．．低壓狀態
304-307．．．CMOS傳輸閘
310-313．．．CMOS反相器
316．．．電源信號
318．．．輸入資料信號
320、322．．．互補時脈信號對Φ1及
324、326．．．互補時脈信號對Φ2及
402．．．水平軸
404．．．垂直軸
406、408．．．電流對電壓線段
412．．．正電壓
414．．．憶阻器裝置轉換
415．．．電壓
416．．．原點
418‧‧‧負電壓
420‧‧‧高電阻狀態
421‧‧‧負電壓
506‧‧‧憶阻器裝置
508‧‧‧信號p1
510‧‧‧信號p2
512‧‧‧開關
514‧‧‧關機信號
516‧‧‧多工器
518‧‧‧開機選擇信號
520‧‧‧電阻
522‧‧‧電源輸入
604‧‧‧輸入p1
606‧‧‧接地點
608‧‧‧極性
610‧‧‧電路接點
620‧‧‧選擇信號線
622‧‧‧信號p1
624‧‧‧接地點
702-709‧‧‧憶阻器加強的主從D型正反器
802‧‧‧電子系統
804‧‧‧輸入電壓
806‧‧‧關機狀態機器
808‧‧‧電容
810‧‧‧電壓偵測器
812‧‧‧高電壓信號
814、816‧‧‧電晶體
820‧‧‧系統重置
第1圖係提供一主從D型正反器的電路圖；
第2圖係繪示一主從D型正反器的操作；
第3圖係顯示一主從D型正反器的一互補式金氧半導體實施例；
第4A圖係繪示一憶阻器的操作特性；
第4B圖係繪示關於驅動包含有該憶阻器的一電路的一系統電壓V的相對電壓幅度和；
第5圖係繪示代表本發明一實施例的一憶阻器加強的主從D型正反器；
第6A-H圖繪示代表本發明一實施例的該主從D型正反器的操作；
第7圖係繪示一由代表本發明實施例的主從D型正反器所製造的八位元依電性記憶暫存器；
第8圖係繪示一代表本發明一實施例的一容斷電系統。
502．．．主D型正反器
504．．．從屬D型正反器
506．．．憶阻器裝置
508．．．信號p1
510．．．信號p2
512．．．開關
514．．．關機信號
516．．．多工器
518．．．開機選擇信號
520．．．電阻
522．．．電源輸入
Claims (16)
- 一種單一位元記憶體胞元，包含有：具有一資料狀態之一以電晶體為基礎的位元閂鎖器；以及一憶阻器，與該以電晶體為基礎的位元閂鎖器耦合，其中該以電晶體為基礎的位元閂鎖器的該資料狀態係藉由一儲存操作儲存於其中，及一先前儲存資料狀態係自其中藉由一恢復操作取回及恢復至該以電晶體為基礎的位元閂鎖器中。
- 如申請專利範圍第1項的單一位元記憶體胞元，其中該以電晶體為基礎的位元閂鎖器的該資料狀態係以該憶阻器中之一阻抗狀態被儲存。
- 如申請專利範圍第1項的單一位元記憶體胞元，更包含有控制信號被輸入的至少二輸入信號，藉以將該以電晶體為基礎的位元閂鎖器的目前資料狀態儲存在該憶阻器中。
- 如申請專利範圍第1項的單一位元記憶體胞元，更包含有控制信號被輸入的至少二輸入信號，藉以從儲存在該憶阻器中之一資料狀態恢復該以電晶體為基礎的位元閂鎖器的該資料狀態。
- 一種記憶體元件，包含有二或更多個如申請專利範圍第1項所述的單一位元記憶體胞元。
- 一種單一位元記憶體胞元，包含有：一主從正反器，包含有一主正反器及一從屬正反器，該主正反器及該從屬正反器各具有一資料輸入、一 資料輸出、一時脈輸入及一電源輸入；一憶阻器；一記憶體胞元電源輸入；一第一記憶體胞元時脈輸入；一第二記憶體胞元時脈輸入；一記憶體胞元資料輸入；一記憶體胞元資料輸出；以及二或更多個記憶體胞元控制輸入。
- 如申請專利範圍第6項的單一位元記憶體胞元，其中該等二或更多個記憶體胞元控制輸入包含有：一開機輸入；一關機輸入；一P1輸入；以及一P2輸入。
- 如申請專利範圍第7項的單一位元記憶體胞元，其中：該記憶體胞元資料輸入係耦接至該主正反器的該資料輸入；該記憶體胞元資料輸出係耦接至該從屬正反器的該資料輸出；該記憶體胞元電源輸入係耦接至該主正反器的該電源輸入及耦接至該從屬正反器的該電源輸入；該第一記憶體胞元時脈輸入係耦接至該主正反器的該時脈輸入；該第二記憶體胞元時脈輸入係耦接至該從屬正反 器的該時脈輸入；該從屬正反器的該資料輸入係連接至一多工器的輸出，該多工器的一第一輸入連接至主D型正反器的該資料輸出，該多工器係由該開機輸入所控制；該憶阻器在一第一端係連接至該P1輸入，及在一第二端經由一電路接點及電阻器連接至該P2輸入；以及一開關係為該關機輸入所控制，並在一第一端連接至該主D型正反器的該資料輸出，及在一第二端經由該電路接點連接至該多工器的一第二輸入。
- 如申請專利範圍第7項的單一位元記憶體胞元，其中該主正反器的一目前資料狀態藉由以下方式而保存在該憶阻器中：施加系統電壓V至該P2輸入及連接該P1輸入至接地點；以及當施加系統電壓V至該P1輸入及連接該P2輸入至接地點時，宣告關機程序。
- 如申請專利範圍第7項的單一位元記憶體胞元，其中儲存在該憶阻器中的一資料狀態藉由以下方式而恢復至該從屬正反器：當施加系統電壓V至該P1輸入及連接該P2輸入至接地點時，宣告開機輸入及對該從屬正反器宣告該時脈輸入。
- 如申請專利範圍第7項的單一位元記憶體胞元，其於下列狀態下會正常操作：該P2及P1兩者均處於高阻抗狀態；以及該關機及開機輸入未被宣告。
- 如申請專利範圍第11項的單一位元記憶體胞元，其在正 常操作期間，當該第二記憶體胞元時脈隨著該第一記憶體胞元時脈被宣告後而被宣告時，閂鎖一輸入至該記憶體胞元資料輸入的資料值，及輸出該被閂鎖的資料值至該記憶體胞元資料輸出。
- 一種記憶體元件，其包含有：二或更多個如申請專利範圍第7項的單一位元記憶體胞元，其係分享一共有的第一記憶體胞元時脈輸入；第二記憶體胞元時脈輸入；開機輸入；關機輸入；P1輸入；以及P2輸入。
- 一種包含有記憶體元件的系統，該記憶體元件係為如申請專利範圍第13項所述的記憶體元件。
- 如申請專利範圍第14項的系統，其更包含有由一電源輸入充電的一電容器或電池，其在該系統電源輸入低於一臨界電壓時，放電至一關機狀態機器，該關機狀態機器將該等記憶體元件的該等記憶體胞元的該等資料狀態儲存到整合入該等記憶體胞元的憶阻器中。
- 如申請專利範圍第14項的系統，其更包含有開機邏輯裝置，該開機邏輯裝置：決定在前次關機時，該等記憶體元件的該等記憶體胞元的該等資料狀態是否儲存到整合入該等記憶體胞元的憶阻器中，以及當在前次關機時，該等記憶體元件的該等記憶體胞元的該等資料狀態有儲存到整合入該等記憶體胞元的憶阻器中時，把儲存在該等記憶體胞元的該等憶阻器中的該等資料狀態恢復到該等記憶體胞元中。
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