JPS63181519A - 不揮発性マスタ−スレ−ブフリツプフロツプ回路 - Google Patents
不揮発性マスタ−スレ−ブフリツプフロツプ回路Info
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- JPS63181519A JPS63181519A JP62012479A JP1247987A JPS63181519A JP S63181519 A JPS63181519 A JP S63181519A JP 62012479 A JP62012479 A JP 62012479A JP 1247987 A JP1247987 A JP 1247987A JP S63181519 A JPS63181519 A JP S63181519A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates
- H03K3/356156—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates with synchronous operation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3562—Bistable circuits of the master-slave type
- H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、論理回路に用いるフリップフロップ回路に
関するものである。
関するものである。
従来のマスタースレーブフリップフロップ回路としては
、例えば第４図に示すようなものがある。
、例えば第４図に示すようなものがある。
この回路は、ノアゲート１．２．３．４．転送ゲート５
．６，７．８から構成される。
．６，７．８から構成される。
第４図の回路において、クロック人力φがｉｔ ＨＩＩ
レベルの時は、Ｄ人力１１がイネーブルとなり、Ｄ入力
１１のレベルに応じてマスターフリップフロップ１２が
セットされる。
レベルの時は、Ｄ人力１１がイネーブルとなり、Ｄ入力
１１のレベルに応じてマスターフリップフロップ１２が
セットされる。
次に、クロック入力φが“Ｌ”レベルとなると。
Ｄ入力１１はディスエイプルとなり、また同時にマスタ
ーフリップフロップ１２の状態がスレーブフリップフロ
ップ１３に転送され、出力１４にマスターフリップフロ
ップ１２の状態が出力される。
ーフリップフロップ１２の状態がスレーブフリップフロ
ップ１３に転送され、出力１４にマスターフリップフロ
ップ１２の状態が出力される。
また、セット入力Ｓ１５またはリセット入力Ｒ１６を“
Ｈ”レベルとすることにより、マスターフリップフロッ
プ１２及びスレーブフリップフロップ１３は“Ｈ”また
は“Ｌ ＋１にセットされる。
Ｈ”レベルとすることにより、マスターフリップフロッ
プ１２及びスレーブフリップフロップ１３は“Ｈ”また
は“Ｌ ＋１にセットされる。
上記のごとき従来のマスタースレーブフリップフロップ
回路においては、状態保持を外部からのエネルギーであ
るところの電源によって行なう構成となっていたため、
電源が断たれることによってその状態が失われ、再度電
源を投入しても以前の状態は再現されないという問題が
あった。
回路においては、状態保持を外部からのエネルギーであ
るところの電源によって行なう構成となっていたため、
電源が断たれることによってその状態が失われ、再度電
源を投入しても以前の状態は再現されないという問題が
あった。
また、上記の問題を解決するため１例えば、特願昭４８
−１０９００５号や特開昭５８−４１４’１２号公報に
記載されているように、不揮発性記憶回路を用いた装置
も発表されている。しかし、これらの装置においては、
データを保持しているトランジスタ（フローティング・
ゲートを有するトランジスタ、又はＭＮＯ５構造で電荷
を保持しているトランジスタ）にデータリコール時以外
のときも電流が流れるようになっている。そしてこの電
流は、チャネル・ホット・エレクトロンを発生し、保持
している電荷量を増加させる作用があり、その結果。
−１０９００５号や特開昭５８−４１４’１２号公報に
記載されているように、不揮発性記憶回路を用いた装置
も発表されている。しかし、これらの装置においては、
データを保持しているトランジスタ（フローティング・
ゲートを有するトランジスタ、又はＭＮＯ５構造で電荷
を保持しているトランジスタ）にデータリコール時以外
のときも電流が流れるようになっている。そしてこの電
流は、チャネル・ホット・エレクトロンを発生し、保持
している電荷量を増加させる作用があり、その結果。
「電荷→無し」に対応するデータが「電荷→有り」に対
応するデータに変わってしまうおそれがある、という問
題があった。
応するデータに変わってしまうおそれがある、という問
題があった。
本発明は上記のごとき従来技術の問題を解決するだめに
なされたものであり、電源が断たれてもデータを保持す
ることが出来、かつ、前記のごときデータ変質のおそれ
のないマスタースレーブフリップフロップ回路を提供す
ることを目的とする。
なされたものであり、電源が断たれてもデータを保持す
ることが出来、かつ、前記のごときデータ変質のおそれ
のないマスタースレーブフリップフロップ回路を提供す
ることを目的とする。
上記の目的を達成するため、本発明においては、双安定
フリップフロップ回路をマスターフリップフロップとし
て用いたマスタースレーブフリップフロップ回路におい
て、リコール信号に応じて開閉するスイッチング素子と
記憶内容読み出し用のセンストランジスタとを介して電
気的に書き換え可能な不揮発性メモリを上記双安定フリ
ップフロップ回路に接続し、かつ、上記マスタースレー
ブフリップフロップ回路の出力に応じて上記不揮発性メ
モリの書き込み制御トランジスタを制御するように接続
している。
フリップフロップ回路をマスターフリップフロップとし
て用いたマスタースレーブフリップフロップ回路におい
て、リコール信号に応じて開閉するスイッチング素子と
記憶内容読み出し用のセンストランジスタとを介して電
気的に書き換え可能な不揮発性メモリを上記双安定フリ
ップフロップ回路に接続し、かつ、上記マスタースレー
ブフリップフロップ回路の出力に応じて上記不揮発性メ
モリの書き込み制御トランジスタを制御するように接続
している。
上記のように構成したことにより、本発明においては、
不揮発性メモリへデータを退避させることにより、電源
が断たれても電源断以前のデータを保持することができ
、電源再投入後読み出しを行なうことにより再び以前の
データを再現できる。
不揮発性メモリへデータを退避させることにより、電源
が断たれても電源断以前のデータを保持することができ
、電源再投入後読み出しを行なうことにより再び以前の
データを再現できる。
また、データリコール時以外は、リコール信号をＩＩ
Ｌ １１としてスイッチング素子をオフにして動作させ
るので、データを読みだすためのセンストランジスタ（
第１図の４５．４６）に電流が流れることがなく、その
ためデータが変質するおそれもない。
Ｌ １１としてスイッチング素子をオフにして動作させ
るので、データを読みだすためのセンストランジスタ（
第１図の４５．４６）に電流が流れることがなく、その
ためデータが変質するおそれもない。
第１図は、本発明の一実施例図である。
第１図の回路は、マスタースレーブフリップフロップ回
路５２と不揮発性メモリ回路５０とからなり。
路５２と不揮発性メモリ回路５０とからなり。
マスタースレーブフリップフロップ回路５２は、双安定
フリップフロップ回路２８．クロックドインバータ２７
．２９．３１．インバータ２６．３０．３２、及び双安
定フリップフロップ回路２８をリセットするためのトラ
ンジスタ４９より構成される。
フリップフロップ回路２８．クロックドインバータ２７
．２９．３１．インバータ２６．３０．３２、及び双安
定フリップフロップ回路２８をリセットするためのトラ
ンジスタ４９より構成される。
また、不揮発性メモリ回路５０は、マスタースレーブフ
リップフロップ回路５２の出力に応じて不揮発性メモリ
回路５０の書き込みを制御するトランジスタ３３．３４
．情報を電荷量として蓄えるためのフローティングゲー
ト４１．４２．フローティング／Ｊ’−ト４１．４２と
電荷をやり取りするための酸化薄膜領域３つ、４０．フ
ローティングゲート４１．４２及びノード（節点）４３
．４４に書き込み電圧を印加させるための容量３５．３
６、フローティングゲート４１．４２の電荷量を検出す
るセンストランジスタ４５．４６、不揮発性メモリ回路
５０の状態を双安定フリップフロップ回路２８へ転送す
るためのトランジスタ４７．４８よりなる。
リップフロップ回路５２の出力に応じて不揮発性メモリ
回路５０の書き込みを制御するトランジスタ３３．３４
．情報を電荷量として蓄えるためのフローティングゲー
ト４１．４２．フローティング／Ｊ’−ト４１．４２と
電荷をやり取りするための酸化薄膜領域３つ、４０．フ
ローティングゲート４１．４２及びノード（節点）４３
．４４に書き込み電圧を印加させるための容量３５．３
６、フローティングゲート４１．４２の電荷量を検出す
るセンストランジスタ４５．４６、不揮発性メモリ回路
５０の状態を双安定フリップフロップ回路２８へ転送す
るためのトランジスタ４７．４８よりなる。
次に作用を説明する。
まずマスタースレーブフリップフロップとしての動作を
説明する。
説明する。
リコール入力端子５３およびリセット入力端子５４をＩ
Ｉ Ｌ １１レベルとしておき、初期状態として入力φ
を＃ Ｈ＋ｔ、ノード２１を１１ Ｌ １１とすると、
ノード２２は“Ｈ”、ノード２３は“Ｌ”、ノード２４
は“Ｈ”、ノード２５は“Ｌ”となり、クロックドイン
バータ２７及びクロックドインバータ３１はインアクテ
ィブ、クロックドインバータ２９はアクティブとなって
いる。ここでクロック人力φを＃ ＨＩＩからｕ Ｌ
Ｆｌへ変化させると、クロックドインバータ２９がイン
アクティブに遷移すると同時にクロックドインバータ３
１がアクティブへ遷移する。クロックドインバータ３１
は入力がノード２４に接続されており、ノード２３に正
のフィードバックをかけるため、ノード２３．２４は以
前の状態を維持する。またクロックドインバータ２７は
アクティブとなり、ノード２１をｔｒ Ｈ＋ｔレベルへ
引き上げ、双安定フリップフロップ２８を強制的に反転
させる。その結果ノード２ｚは１１ ＨＩＩ→ｒｒ Ｌ
ｕと反転する。
Ｉ Ｌ １１レベルとしておき、初期状態として入力φ
を＃ Ｈ＋ｔ、ノード２１を１１ Ｌ １１とすると、
ノード２２は“Ｈ”、ノード２３は“Ｌ”、ノード２４
は“Ｈ”、ノード２５は“Ｌ”となり、クロックドイン
バータ２７及びクロックドインバータ３１はインアクテ
ィブ、クロックドインバータ２９はアクティブとなって
いる。ここでクロック人力φを＃ ＨＩＩからｕ Ｌ
Ｆｌへ変化させると、クロックドインバータ２９がイン
アクティブに遷移すると同時にクロックドインバータ３
１がアクティブへ遷移する。クロックドインバータ３１
は入力がノード２４に接続されており、ノード２３に正
のフィードバックをかけるため、ノード２３．２４は以
前の状態を維持する。またクロックドインバータ２７は
アクティブとなり、ノード２１をｔｒ Ｈ＋ｔレベルへ
引き上げ、双安定フリップフロップ２８を強制的に反転
させる。その結果ノード２ｚは１１ ＨＩＩ→ｒｒ Ｌ
ｕと反転する。
次に、再度クロッグ人力φをＬＬ Ｌ ＩＩ→“Ｈ″′
とすると、クロックドインバータ２７及び３１はインア
クティブとなり、ノード２３からノード２１へのフィー
１−バック及びノード２４からノード２３へのフィード
バックを解除する。それと同時にクロックドインバータ
２９がアクティブとなり、ノード２２の状態を反転して
ノード２３へ伝送し、ノード２３は１１ Ｉ４ ＩＩ、
ノー１４２４は“Ｌ″、ノード２５は“Ｉ−■”となる
。
とすると、クロックドインバータ２７及び３１はインア
クティブとなり、ノード２３からノード２１へのフィー
１−バック及びノード２４からノード２３へのフィード
バックを解除する。それと同時にクロックドインバータ
２９がアクティブとなり、ノード２２の状態を反転して
ノード２３へ伝送し、ノード２３は１１ Ｉ４ ＩＩ、
ノー１４２４は“Ｌ″、ノード２５は“Ｉ−■”となる
。
以上の動作をまとめると、クロック人力φに一発のパル
スが入ったことにより、出力であるノード２５はｒＬ
Ｌ ＩＩからＬＩ ＨＩＩへと反転したことになる。
スが入ったことにより、出力であるノード２５はｒＬ
Ｌ ＩＩからＬＩ ＨＩＩへと反転したことになる。
これを順次くり返すことにより、このマスタースレーブ
フリップフロップ５２は、第２図に示すようにトグル動
作をさせることができる。
フリップフロップ５２は、第２図に示すようにトグル動
作をさせることができる。
次に、不揮発性メモリ回路５０へマスタースレーブフリ
ップフロップ５２のデータを書き込む動作を説明する。
ップフロップ５２のデータを書き込む動作を説明する。
クロック人力φをＩｔ Ｈ１７としてノード２１が“Ｌ
ＩＩであったとすると、ノード２４はｌｌ ＨＩＩ、
ノード２５は“１７″となり、書き込み制御用のトラン
ジスタ３４はＯＮ、３３はＯＦＦの状態となる。ここで
Ｖ ｐ ｐ端子５５に高電圧を印加すると、ノード４３
は容量３７の容量結合により高電圧側へ引っ張られるが
５ノ・−ド４４はトランジスタ３４がＯＮのため、ＧＮ
Ｄレベルとなる。そして容量３５．３６を介してフロー
ティングゲート４１は高電圧側へ、フローティングゲー
ト４２はＧＮＤ側へ引っ張られる。その結果、酸化薄膜
領域３９．４０において互いに逆向きの電圧が印加され
、フローティングゲート４１ヘノード４４から酸化薄膜
領域３９を通して電子が注入され、フローティングゲー
ト４２からノード４３へ酸化薄膜領域４０を通して電子
が放出される。またノード２１が１１ ＨＤの場合は上
記と逆の作用でフローティングゲート４１から電子が放
出され、フローティングゲート４２へは電子が注入され
る。
ＩＩであったとすると、ノード２４はｌｌ ＨＩＩ、
ノード２５は“１７″となり、書き込み制御用のトラン
ジスタ３４はＯＮ、３３はＯＦＦの状態となる。ここで
Ｖ ｐ ｐ端子５５に高電圧を印加すると、ノード４３
は容量３７の容量結合により高電圧側へ引っ張られるが
５ノ・−ド４４はトランジスタ３４がＯＮのため、ＧＮ
Ｄレベルとなる。そして容量３５．３６を介してフロー
ティングゲート４１は高電圧側へ、フローティングゲー
ト４２はＧＮＤ側へ引っ張られる。その結果、酸化薄膜
領域３９．４０において互いに逆向きの電圧が印加され
、フローティングゲート４１ヘノード４４から酸化薄膜
領域３９を通して電子が注入され、フローティングゲー
ト４２からノード４３へ酸化薄膜領域４０を通して電子
が放出される。またノード２１が１１ ＨＤの場合は上
記と逆の作用でフローティングゲート４１から電子が放
出され、フローティングゲート４２へは電子が注入され
る。
また、不揮発性メモリ回路５０のデータを双安定フリッ
プフロップ２８へ読み出すには次のようにする。なお、
ここではフローティングゲート４２よりもフローテイン
グゲー１−４１に負電荷が多く蓄えられている状態、す
なわちフローティングゲート４１のポテンシャルがフロ
ーティングゲート４２のポテンシャルよりも低い場合を
例として説明する９クロック人力φを”Ｈ”レベル、リ
コール入力端子５３をＩＩ ＨＩ＋レベル、リセット入
力端子５４をＩＩ Ｌ ＩＴレベルとして、双安定フリ
ップフロップ２８の電源端子５１をＯｖから一定の時定
数（１００〜３００ｎＳ）で立上げる。するとフローテ
ィングゲート４２をゲート電極とするセンストランジス
タ４６の方がフローティングゲート４１をゲート電極と
するセンストランジスタ４５よりもコンダクタンスが大
きいため、センストランジスタ４６の接続されたノード
２１のチャージアップがノード２２よりも遅れ、ノード
２１は“Ｌ Ｉ＋レベルになり、ノード２２は’Ｈ”レ
ベルになって安定する。
プフロップ２８へ読み出すには次のようにする。なお、
ここではフローティングゲート４２よりもフローテイン
グゲー１−４１に負電荷が多く蓄えられている状態、す
なわちフローティングゲート４１のポテンシャルがフロ
ーティングゲート４２のポテンシャルよりも低い場合を
例として説明する９クロック人力φを”Ｈ”レベル、リ
コール入力端子５３をＩＩ ＨＩ＋レベル、リセット入
力端子５４をＩＩ Ｌ ＩＴレベルとして、双安定フリ
ップフロップ２８の電源端子５１をＯｖから一定の時定
数（１００〜３００ｎＳ）で立上げる。するとフローテ
ィングゲート４２をゲート電極とするセンストランジス
タ４６の方がフローティングゲート４１をゲート電極と
するセンストランジスタ４５よりもコンダクタンスが大
きいため、センストランジスタ４６の接続されたノード
２１のチャージアップがノード２２よりも遅れ、ノード
２１は“Ｌ Ｉ＋レベルになり、ノード２２は’Ｈ”レ
ベルになって安定する。
上記のようにして双安定フリップフロップ２８が安定し
た後、リコール人力５３をｉｔ Ｌ”に戻せば、マスタ
ースレーブフリップフロップ５２は不揮発性メモリ回路
５０から切り離され、初めに説明したように、クロック
人力φによってトグル動作をさせることができる。
た後、リコール人力５３をｉｔ Ｌ”に戻せば、マスタ
ースレーブフリップフロップ５２は不揮発性メモリ回路
５０から切り離され、初めに説明したように、クロック
人力φによってトグル動作をさせることができる。
なお、マスタースレーブフリップフロップ５２にリセッ
トをかけるには、クロック人力φを■（”、リコール入
力端子５３をＨＬ ＩＩとしておき、リセット入力端子
５４をＬＬ ＨＩＩとする。するとリセット用トランジ
スタ４９がＯＮとなり、ノード２１をＧＮＤへと引っ張
り、双安定フリップフロップ２８が強制的にリセットさ
れ、出力であるノード２５は“■、″になる。
トをかけるには、クロック人力φを■（”、リコール入
力端子５３をＨＬ ＩＩとしておき、リセット入力端子
５４をＬＬ ＨＩＩとする。するとリセット用トランジ
スタ４９がＯＮとなり、ノード２１をＧＮＤへと引っ張
り、双安定フリップフロップ２８が強制的にリセットさ
れ、出力であるノード２５は“■、″になる。
以上説明したごとく、この発明によれば、リコール信号
に応じて開閉するスイッチング素子と記憶内容読み出し
用のセンストランジスタとを介して電気的に書き換え可
能な不揮発性メモリを上記双安定フリップフロップ回路
に接続し、かつ、上記マスタースレーブフリップフロッ
プ回路の出力に応じて上記不揮発性メモリの書き込み制
御トランジスタを制御するように接続することにより、
その構成を電気的に書換え可能な不揮発性メモリを双安
定フリップフロップに組み合わせ、このフリップフロッ
プ回路をマスターフリップフロップとしたマスタースレ
ーブフリップフロップとしたため、不揮発性メモリへデ
ータを退避させることにより、電源が断たれても電源断
以前のデータを保持することができ、電源再投入後読み
出しを行なうことによって再び以前のデータを再現でき
る。
に応じて開閉するスイッチング素子と記憶内容読み出し
用のセンストランジスタとを介して電気的に書き換え可
能な不揮発性メモリを上記双安定フリップフロップ回路
に接続し、かつ、上記マスタースレーブフリップフロッ
プ回路の出力に応じて上記不揮発性メモリの書き込み制
御トランジスタを制御するように接続することにより、
その構成を電気的に書換え可能な不揮発性メモリを双安
定フリップフロップに組み合わせ、このフリップフロッ
プ回路をマスターフリップフロップとしたマスタースレ
ーブフリップフロップとしたため、不揮発性メモリへデ
ータを退避させることにより、電源が断たれても電源断
以前のデータを保持することができ、電源再投入後読み
出しを行なうことによって再び以前のデータを再現でき
る。
また、データリコール時以外は、リコール信号を１１
Ｌ ＩＩとしてスイッチング素子をオフにして動作させ
るので、データを読みだすためのセンストランジスタ（
第１図の４５．４６）に電流が流れることがなく、その
ためデータが変質するおそれもない、という優れた効果
が得られる。
Ｌ ＩＩとしてスイッチング素子をオフにして動作させ
るので、データを読みだすためのセンストランジスタ（
第１図の４５．４６）に電流が流れることがなく、その
ためデータが変質するおそれもない、という優れた効果
が得られる。
第１図は本発明の不揮発性マスタースレーブフリップフ
ロップ回路の一実施例図、第２図は第１図の不揮発性マ
スタースレーブフリップフロップ回路がトグル動作をす
る際のタイミングチャート、第３図は不揮発性メモリ回
路から双安定フリップフロップ回路へデータを読み出す
際の双安定フリップフロップ各部の信号波形図、第４図
は従来のマスタースレーブフリップフロップ回路の一例
図である。 〈符号の説明〉 ２６・・・インバータ ２７・・・クロックドインバータ ２８・・・双安定フリップフロップ回路２９・・・クロ
ックドインバータ ３０・・・インバータ ３１・・・クロックドインバータ ３２・・・インバータ ３３．３４・・・書込み制御トランジスタ４５．４６・
・・センストランジスタ ４７．４ｇ・・・トランジスタ（リコール信号に応じて
開閉するスイッチング素子） ５０・・不揮発性メモリ回路
ロップ回路の一実施例図、第２図は第１図の不揮発性マ
スタースレーブフリップフロップ回路がトグル動作をす
る際のタイミングチャート、第３図は不揮発性メモリ回
路から双安定フリップフロップ回路へデータを読み出す
際の双安定フリップフロップ各部の信号波形図、第４図
は従来のマスタースレーブフリップフロップ回路の一例
図である。 〈符号の説明〉 ２６・・・インバータ ２７・・・クロックドインバータ ２８・・・双安定フリップフロップ回路２９・・・クロ
ックドインバータ ３０・・・インバータ ３１・・・クロックドインバータ ３２・・・インバータ ３３．３４・・・書込み制御トランジスタ４５．４６・
・・センストランジスタ ４７．４ｇ・・・トランジスタ（リコール信号に応じて
開閉するスイッチング素子） ５０・・不揮発性メモリ回路
Claims (1)
- 双安定フリップフロップ回路をマスターフリップフロ
ップとして用いたマスタースレーブフリップフロップ回
路において、リコール信号に応じて開閉するスイッチン
グ素子と記憶内容読み出し用のセンストランジスタとを
介して電気的に書き換え可能な不揮発性メモリを上記双
安定フリップフロップ回路に接続し、かつ、上記マスタ
ースレーブフリップフロップ回路の出力に応じて上記不
揮発性メモリの書き込み制御トランジスタを制御するよ
うに接続した不揮発性マスタースレーブフリップフロッ
プ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62012479A JPS63181519A (ja) | 1987-01-23 | 1987-01-23 | 不揮発性マスタ−スレ−ブフリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62012479A JPS63181519A (ja) | 1987-01-23 | 1987-01-23 | 不揮発性マスタ−スレ−ブフリツプフロツプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63181519A true JPS63181519A (ja) | 1988-07-26 |
Family
ID=11806521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62012479A Pending JPS63181519A (ja) | 1987-01-23 | 1987-01-23 | 不揮発性マスタ−スレ−ブフリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63181519A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011011007A1 (en) * | 2009-07-23 | 2011-01-27 | Hewlett-Packard Development, Company, L.P. | Non-volatile data-storage latch |
-
1987
- 1987-01-23 JP JP62012479A patent/JPS63181519A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011011007A1 (en) * | 2009-07-23 | 2011-01-27 | Hewlett-Packard Development, Company, L.P. | Non-volatile data-storage latch |
| US8542522B2 (en) | 2009-07-23 | 2013-09-24 | Hewlett-Packard Development Company, L.P. | Non-volatile data-storage latch |
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