CN105577144B - 一种基于相变存储单元的非易失性触发器电路 - Google Patents

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Abstract

本发明涉及一种触发器，尤其涉及一种基于相变存储单元的非易失性触发器电路。一种基于相变存储单元的非易失性触发器电路，触发器电路中触发器的输出端与一非易失性存储电路连接；其中非易失性存储电路存储触发器掉电时的工作状态数据；并且触发器重新上电时，非易失性存储电路根据工作状态数据将触发器恢复至上一次掉电时的工作状态。

Description

一种基于相变存储单元的非易失性触发器电路
技术领域
本发明涉及一种触发器，尤其涉及一种基于相变存储单元的非易失性触发器电路。
背景技术
随着嵌入式存储器技术的发展，非易失性处理器与传统的处理器相比，由非易失性寄存器构成的非易失性处理器具备以下优势：(1)零待机功耗：在掉电情况下非易失性处理器能够保持内部寄存器的状态，无需功耗。传统处理器为了保持数据完整不得不消耗越来越多的漏功耗；(2)立即启动和关闭：非易失性处理器能够在几个时钟周期内从停滞状态下恢复工作，而传统处理器需要数百万个时钟周期；(3)掉电后强大的恢复能力：在电源突然中断后，非易失性处理器依旧能够保证数据完整性，而传统的处理器掉电后数据全部丢失；(4)细粒度功耗管理：由于非易失性处理器在超低功耗下保持数据完整并且具备快速恢复特性，使得处理器能够选择性关闭。由于上述特性，使得非易失性处理器的研究充满前景。
非易失性处理器的实现依赖其内部寄存器的非易失性。作为非易失性寄存器中最为关键的功能单元即非易失性触发器(non-volatile flip-flop，NVFF)。基于SRAM结构的传统触发器广泛用作现场可编程门阵列(FPGA)和片上系统(SOC)等电路中的内部存储器，但是SRAM是易失性存储器，一旦掉电存储在触发器中的数据就会全部丢失。因此基于非易失性存储器的触发器能够在系统事故和掉电情况下保护数据，从而提高数据安全性和系统性能。
触发器是一种能存储一位二进制数码的基本电路，它能够自行保持“1”或“0”两个稳定的状态，又称为双稳态电路。在不同的输入信号作用下，其输出可以置成1态或0态，并且当输入信号消失后，触发器获得的新状态能保持下来。触发器是数字电路中广泛应用的器件之一，在计数器、智力抢答器、计算机、数码相机、数字式录音机中都能见到它。且在大规模集成电路设计中，触发器是必不可少的基本元件之一。但现有技术中的触发器都不能在掉电的状态下保持其状态，数据丢失会造成十分严重的后果。
发明内容
针对现有技术中，存储器掉电后不能够保存数据的缺陷，本发明设计了一种基于相变存储单元的非易失性触发器电路，能够使得触发器的数据在掉电后得到保存。
本发明采用如下技术方案：
一种基于相变存储单元的非易失性触发器电路，所述触发器电路中触发器的输出端与一非易失性存储电路连接；其中
所述非易失性存储电路存储所述触发器掉电时的工作状态数据；并且
所述触发器重新上电时，所述非易失性存储电路根据所述工作状态数据将所述触发器恢复至上一次掉电时的工作状态。
优选的，所述触发器的第三与非门与第四与非门中分别设置有选通MOS管，以避免恢复数据时所述触发器的输出端在所述第三与非门与所述第四与非门中放电；以及
所述第三与非门中的MOS管的源极或漏极与所述触发器的第一与非门的输出端连接，所述第四与非门中的MOS管的源极或漏极与所述触发器的第二与非门的输出端连接，所述MOS管的栅极与一恢复端连接。
优选的，所述MOS管为PMOS管。
优选的，所述触发器的第三与非门与第四与非门中分别设置有反相器和或非门，所述反相器的输出端与或非门的一个输入端连接，以避免恢复数据时所述触发器的输出端在所述第三与非门与所述第四与非门中放电；以及
所述第三与非门中的反相器的输入端与所述触发器的第一与非门的输出端连接，所述第四与非门中的反相器的输入端与所述触发器的第二与非门的输出端连接，所述或非门输入端的相对另一端与一恢复端连接。
优选的，所述恢复端产生恢复使能信号，控制所述MOS管的关断与导通。
优选的，所述非易失性存储电路包括：
复数个存储控制电路，分别与所述触发器的输出端连接，控制所述触发器的数据存储至所述非易失性存储电路中。
优选的，所述存储控制电路包括：
存储端，存储使能信号；
设置端和重置端，设置端或重置端与所述触发器的输出端连接，根据所述触发器的输出信号决定是否将所述触发器的数据存储至所述非易失性存储电路中；
输出端，分别与所述设置端、所述重置端连接，将所述控制信号输出。
优选的，所述触发器的输出端包括：Q端与Q非端，所述触发器的Q端与至少一个所述存储控制电路的设置端或重置端连接，所述触发器的Q非端与至少一个所述存储控制电路的设置端或重置端连接，以及
所述设置端与所述重置端连接所述触发器不同的输出端。
优选的，所述存储控制电路为高电平使能。
优选的，所述非易失性存储电路包括：
充电电路，分别与所述触发器的输出端、所述存储控制电路连接，恢复数据过程中，为所述触发器的输出端充电。
优选的，所述充电电路为高电平使能。
优选的，所述充电电路包括：第一晶体管、第二晶体管、第三晶体管，以及
所述第一晶体管、第二晶体管、第三晶体管的基极与一充电端连接，所述充电端产生充电使能信号，控制所述第一晶体管、第二晶体管、第三晶体管的导通与截止；
所述第二晶体管的发射极与集电极分别与所述第一晶体管、第三晶体管的发射极或集电极连接，所述第二晶体管的发射极与集电极还分别与所述存储控制电路连接，所述第一晶体管、第三晶体管的发射极或集电极相对另一端的发射极或集电极与一电源连接。
优选的，所述非易失性存储电路包括：
相变存储电路，分别与各个所述存储控制电路、所述充电电路连接，将所述触发器的数据进行存储。
优选的，所述相变存储电路通过恢复控制电路与所述充电电路连接，以及
所述恢复控制电路还与所述存储控制电路、所述触发器的输出端连接。
优选的，所述相变存储电路包括：
复数个相变电阻，分别与所述存储控制电路、所述恢复控制电路连接，存储所述触发器的数据；
复数个选通晶体管，源极或漏极与所述相变电阻连接，各个所述选通晶体管的栅极相连。
优选的，所述相变存储电路包括：
两个相变电阻，分别与所述充电电路、所述触发器的输出端连接，存储所述触发器的数据；
两个选通晶体管，所述选通晶体管的栅极与一字选信号连接，所述字选信号控制所述选通晶体管的关断与导通，以及
所述选通晶体管的源极或漏极与所述相变电阻连接。
优选的，所述选通晶体管相对另一端的源极或漏极的连接一恢复电路后接地。
优选的，所述恢复电路包括：
两个选通晶体管，所述选通晶体管的源极或漏极与所述存储控制电路及所述相变存储电路连接；以及
所述两个选通晶体管的栅极均与一控制端连接，所述控制端产生恢复使能信号，于数据恢复时控制所述两个选通晶体管的导通与截至。
优选的，所述恢复电路为高电平使能。
优选的，所述触发器为D触发器、RS触发器、JK触发器、T触发器。
本发明的有益效果是：
本发明克服了现有技术中触发器在掉电状态下会丢失信号的缺陷，提出了一种基于相变存储单元的非易失性触发器电路。本发明基于相变存储单元的非易失性触发器具有位级存储以及恢复的能力，可以在实现传统触发器功能的同时，还可以使触发器在掉电时保存其当前状态，并能在上电后迅速恢复到掉电之前的状态。
附图说明
图1为本发明基于相变存储单元的非易失性触发器电路中D触发器电路图；
图2为本发明基于相变存储单元的非易失性触发器电路实施例一的非易失性触发器具体实现电路图；
图3a-图3b为本发明基于相变存储单元的非易失性触发器电路中存储功能单元电路示意图；
图4为本发明基于相变存储单元的非易失性触发器电路中相变存储器SET和RESET信号示意图；
图5为本发明基于相变存储单元的非易失性触发器电路存储数据时序图；
图6为本发明基于相变存储单元的非易失性触发器电路恢复数据时序图；
图7为本发明基于相变存储单元的非易失性触发器电路存储和恢复数据完整时序图；
图8为本发明基于相变存储单元的非易失性触发器电路中的CHARGE信号产生电路；
图9为本发明基于相变存储单元的非易失性触发器电路中的CHARGE信号产生电路波形图；
图10为本发明基于相变存储单元的非易失性触发器电路实施例二的非易失性触发器具体实现电路图；
图11为本发明基于相变存储单元的非易失性触发器电路中触发器电路示意图；
图12为本发明基于相变存储单元的非易失性触发器电路的非易失性RS触发器电路图；
图13为本发明基于相变存储单元的非易失性触发器电路的JK触发器示意图；
图14为本发明基于相变存储单元的非易失性触发器电路的非易失性JK触发器电路图；
图15为本发明基于相变存储单元的非易失性触发器电路的T触发器示意图；
图16为本发明基于相变存储单元的非易失性触发器电路的非易失性T触发器电路图。
具体实施方式
需要说明的是，在不冲突的情况下，下述技术方案，技术特征之间可以相互组合。
下面结合附图对本发明的具体实施方式作进一步的说明：
实施例一
本实施例提出一种基于相变存储器的非易失性触发器具体实现电路，该触发器可以是D触发器，JK触发器，T触发器或者RS触发器等任何类型触发器。本实施例以D触发器为例阐述。图1为本实施例基于相变存储单元的非易失性触发器电路中D触发器电路图，一个简单的同步D触发器电路如图1所示，其状态方程为：
Qn+1＝D(CLK＝1)；
Q为输出信号，D为输出信号，n可以是正整数，即当CLK为低电平时，与非门G1和与非门G2输出端强制置1，此时与非门G3和G4相当于两个反相器，二者级联构成了锁存器锁存数据，输出端保持数据；当CLK上升沿来时，D端数据通过与非门G1，DB端数据通过与非门G2，从而输出端Q等于输入数据D。显然它是易失性触发器，当电源电压为0时，其输出端数据不能保存。图2为本实施例基于相变存储单元的非易失性触发器电路实施例一的非易失性触发器具体实现电路图，对该D触发器来说，本实施例基于相变存储单元的非易失性D触发器电路如图2所示。相变存储单元由两个晶体管和两个相变电阻组成，由字选信号WL来控制是否对相变电阻写入电流。其主要原理是如下描述。
本发明一个较佳的实施例，在充电电路与相变存储单元时间可以连接两个晶体管N1与N2，其中N1与N2的基极连接一个控制端，该控制端可以与恢复端是同一端，用于控制N1与N2的导通与截至，N1与N2的发射极或集电极分别与充电电路、输出端连接，而另一端发射极或者是集电极可以与存储控制单元、相变存储单元连接，在数据恢复时，这两个晶体管可以作为一个恢复电路(恢复单元)，控制触发器的数据是否能够从相变存储单元中得到恢复。
在正常工作时，存储功能(STORE端)和恢复功能(RECALL端)均未使能，处于低电平，充电(CHARGE)端也未使能，处于高电平，即触发器正常工作，非易失性存储单元(非易失性存储电路)不工作。
本实施例非易失性触发器在存储数据时，电流方向如图2所示的写入数据方向。存储控制单元(存储控制电路)的功能为：在STORE为0时，存储控制单元不工作；当STORE为1时，存储控制单元开始工作，输出端可以包括Q端与QB端，并根据Q端或者QB端(Q非端，为输出端Q的相反信号)电位选择写入设置(SET)信号或者重置(RESET)信号。图3a-图3b为本实施例基于相变存储单元(相变存储)的非易失性触发器电路中存储功能单元电路示意图，存储控制单元一个简单的实现电路图如图3a所示，其中端口S实现输入选择，在本实施例中可以是Q端，也可以是QB端。在图3b中，可以看出SB端可以是S端连接一个非门构成的，同理，STOREB端也可以是STORE端连接一个非门组成的。图4为本实施例基于相变存储单元的非易失性触发器电路中相变存储器SET和RESET信号示意图，写入信号SET和RESET信号的差别如图4所示。SET信号较长且缓慢变化，当该电流信号写到相变电阻中时，相变电阻呈低阻态；RESET信号较短且变化迅速，当该电流信号写到相变电阻中时，相变电阻呈高阻态。若Q＝0，则SET信号通过存储控制单元向相变电阻R1中写入电流，相变电阻R1呈低阻态，RESET信号通过存储控制单元向相变电阻R2写入电流，相变电阻R2呈高阻态；若Q＝1，则RESET信号通过存储控制模块向相变电阻R1中写入电流，相变电阻R1呈高阻态，SET信号通过存储控制模块向R2写入电流，相变电阻R2呈低阻态。图5为本实施例基于相变存储单元的非易失性触发器电路存储数据时序图，存储功能的时序图如图5所示。在存储数据时字选信号WL使能，即保持高电平。在一个存储周期后，触发器就完成了非易失性数据存储。
本实施例非易失性触发器从相变存储单元中恢复数据时，电流方向为读数据方向，如图1所示。充电电路中，首先由充电(CHARGE)端控制信号为低电平，晶体管P1、P2和P3导通，开始向Q和QB端充电至高电平，充电后CHARGE端重新置为高电平，此时恢复(RECAL)端信号和WL端信号为高电平，打开放电通道，从而使Q和QB端在内部锁存器的作用下恢复相变电阻中所存储的数据。图6为本实施例基于相变存储单元的非易失性触发器电路恢复数据时序图；恢复功能的时序图如图6所示。若相变电阻R1为低阻态，相变电阻R2为高阻态，那么放电过程中Q端较快，当Q端电位低于1/2VDD时由内部锁存器(与非门G3和G4)将QB端升至高电平，Q端拉至低电平；若相变电阻R1为高阻态，相变电阻R2为低阻态，那么放电过程中QB端较快，当QB端电位低于1/2VDD(电源电压)时被内部锁存器将Q端升至高电平，QB端拉至低电平。在一个恢复周期后，触发器恢复到存储在相变存储单元中的数据状态。
本实施例非易失性触发器在正常工作时(非存储和恢复状态下)，CHARGE端信号为高电平，RECALL端信号为低电平，STORE端信号为低电平，字选信号WL端信号为低电平，整个非易失性存储模块不工作，触发器和原始触发器一样正常工作，且非易失性存储模块几乎不影响原触发器的性能。与原触发器所不同的是在与非门G3和G4中增加了PMOS1和PMOS2选通管，如图2中虚线方向所示，这是因为在触发器恢复数据时被充电至高电平的Q端和QB端要向相变电阻方向放电，为了防止Q端和QB端在与非门G3和G4中放电，致使Q端和QB端无法正确恢复数据。图7为本实施例基于相变存储单元的非易失性触发器电路存储和恢复数据完整时序图；如图7所示，而在触发器正常工作时，RECALL信号为低电平，PMOS1和PMOS2选通管导通，不影响触发器正常工作。
图8为本实施例基于相变存储单元的非易失性触发器电路中的CHARGE信号产生电路，如图8所示，上述CHARGE信号可以由RECALL信号产生，一种简单的实现方法即使用N(N为奇数)个反相器级联产生延迟再与原信号与非而产生，图9为本实施例基于相变存储单元的非易失性触发器电路中的CHARGE信号产生电路波形图，图9所示的是5个反向器级联产生的电路。
实施例二
图10为本实施例基于相变存储单元的非易失性触发器电路实施例二的非易失性触发器具体实现电路图；本实施例另一种基于相变存储单元的非易失性触发器的实现电路如图10所示。其中与非门G3和G4内增加了反相器I1和I2以及或非门O1和O2，其作用与图1中PMOS1和PMOS2的作用相同。与图1中电路实现方式所不同的是非易失性触发器在存储和恢复数据的电流方向不一样。在存储数据时，写入信号SET端或者RESET端电流从字选晶体管N3或N4经过相变电阻R1和R2，流至触发器内部锁存器；在恢复数据时，Q端和QB端通过相变电阻R1和R2再经过字选晶体管流入地。其存储原理和恢复原理与图1所示电路类似，此处不再重复描述。
下面举具体实例二做进一步阐述。
图11为本实施例基于相变存储单元的非易失性触发器电路中触发器电路示意图，RS主从式触发器是电路设计中一种常用的触发器，其电路如图11所示，状态方程为：
其中，主触发器由G1至G4构成，CLK时钟控制输入信号是否通过主触发器；从触发器由G5至G8构成，CLK反时钟CLKB控制输出端是否接收主触发器信号。在CLK等于1期间，主触发器接收输入端信号，从触发器保持数据；在CLK下降沿到来时，从触发器接收主触发器信号，使Q端和QB端相应变化。显然该触发器电路是易失性的，掉电后触发器中的数据丢失。而应用本实施例基于相变存储单元的非易失性触发器电路，在实现传统触发器功能的同时也能实现非易失性存储功能，掉电后能够迅速恢复数据。图12为本实施例基于相变存储单元的非易失性触发器电路的非易失性RS触发器电路图，如图12所示。图中与非门G7和G8中同样添加了两个PMOS选通管，也是为了防止Q端和QB端在数据恢复时在G7和G8中放电，致使无法恢复数据。假设某一时刻输出数据Q＝0，QB＝1。当触发器存储当前状态时，STORE端信号使能，根据Q和QB的信号，SET信号向相变电阻R1中写入电流，RESET信号向相变电阻R2中写入电流。在一个存储周期后，相变电阻R1为低阻态，相变电阻R2为高阻态。当触发器从相变存储单元中恢复数据时，RECALL端信号使能，先是CHARGE端信号为低电平，从而对Q端和QB端充电至高电平，随后开始向相变电阻方向放电。由于R1为低阻，Q端放电快，当Q端率先降至1/2VDD以下时，在锁存器G7和G8的作用下，QB端被锁存到高电平，Q端被锁存至低电平，即Q＝0,QB＝1,在该恢复周期后，触发器恢复到相变存储单元所存储的数据。
图13为本实施例基于相变存储单元的非易失性触发器电路的JK触发器示意图，同时，由主从式RS触发器可以很容易得到主从式JK触发器、主从式T触发器电路。主从式JK触发器如图13所示，状态方程为：
利用本实施例基于相变存储单元的非易失性触发器电路，图14为本实施例基于相变存储单元的非易失性触发器电路的非易失性JK触发器电路图，非易失性JK触发器电路如图14所示。图15为本实施例基于相变存储单元的非易失性触发器电路的T触发器示意图，主从式T触发器电路如图15所示，状态方程为：
图16为本实施例基于相变存储单元的非易失性触发器电路的非易失性T触发器电路图，利用本实施例基于相变存储单元的非易失性触发器电路，非易失性T触发器电路如图16所示。上述非易失性JK触发器和非易失性T触发器电路的非易失性存储和恢复数据原理与非易失性RS触发器大致相同，此处不再详细描述。
综上描述，本发明提出这种基于相变存储单元的非易失性触发器电路在实现传统触发器功能的同时，并且还能实现非易失性存储功能，使触发器在掉电时保存其当前状态，并能在上电后迅速恢复到掉电之前的状态。
通过说明和附图，给出了具体实施方式的特定结构的典型实施例，基于本发明精神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。

Claims (19)

1.一种基于相变存储单元的非易失性触发器电路，其特征在于，所述触发器电路中触发器的输出端与一非易失性存储电路连接；其中
所述非易失性存储电路存储所述触发器掉电时的工作状态数据；
所述触发器重新上电时，所述非易失性存储电路根据所述工作状态数据将所述触发器恢复至上一次掉电时的工作状态；
所述触发器的第三与非门与第四与非门中分别设置有选通MOS管，以避免恢复数据时所述触发器的输出端在所述第三与非门与所述第四与非门中放电；以及
所述第三与非门中的选通MOS管的源极或漏极与所述触发器的第一与非门的输出端连接，所述第四与非门中的选通MOS管的源极或漏极与所述触发器的第二与非门的输出端连接，所述选通MOS管的栅极与一恢复端连接。
2.根据权利要求1所述的基于相变存储单元的非易失性触发器电路，其特征在于，所述选通MOS管为PMOS管。
3.根据权利要求1所述的基于相变存储单元的非易失性触发器电路，其特征在于，所述触发器的第三与非门与第四与非门中分别设置有反相器和或非门，所述反相器的输出端与或非门的一个输入端连接，以避免恢复数据时所述触发器的输出端在所述第三与非门与所述第四与非门中放电；以及
所述第三与非门中的反相器的输入端与所述触发器的第一与非门的输出端连接，所述第四与非门中的反相器的输入端与所述触发器的第二与非门的输出端连接，所述或非门输入端的相对另一端与一所述恢复端连接。
4.根据权利要求1所述的基于相变存储单元的非易失性触发器电路，其特征在于，所述恢复端产生恢复使能信号，控制所述选通MOS管的关断与导通。
5.根据权利要求1所述的基于相变存储单元的非易失性触发器电路，其特征在于，所述非易失性存储电路包括：
偶数个存储控制电路，分别与所述触发器的输出端连接，控制所述触发器的数据存储至所述非易失性存储电路中。
6.根据权利要求5所述的基于相变存储单元的非易失性触发器电路，其特征在于，所述存储控制电路包括：
存储端，控制所述存储控制电路使能；
设置端和重置端，设置端或重置端与所述触发器的输出端连接，根据所述触发器的输出信号的不同，将所述设置端或所述重置端的输入信号存储至所述非易失性存储电路中；
输出端，分别与所述设置端、所述重置端连接，将所述设置端或所述重置端的所述输入信号输出。
7.根据权利要求6所述的基于相变存储单元的非易失性触发器电路，其特征在于，所述触发器的输出端包括：Q端与Q非端，所述触发器的Q端与至少一个所述存储控制电路的设置端或重置端连接，所述触发器的Q非端与至少一个所述存储控制电路的设置端或重置端连接，以及
所述设置端与所述重置端连接所述触发器不同的输出端。
8.根据权利要求5所述的基于相变存储单元的非易失性触发器电路，其特征在于，所述存储控制电路为高电平使能。
9.根据权利要求5所述的基于相变存储单元的非易失性触发器电路，其特征在于，所述非易失性存储电路包括：
充电电路，分别与所述触发器的输出端、所述存储控制电路连接，恢复数据过程中，为所述触发器的输出端充电。
10.根据权利要求9所述的基于相变存储单元的非易失性触发器电路，其特征在于，所述充电电路为低电平使能。
11.根据权利要求9所述的基于相变存储单元的非易失性触发器电路，其特征在于，所述充电电路包括：第一晶体管、第二晶体管、第三晶体管，以及
所述第一晶体管、第二晶体管、第三晶体管的基极与一充电端连接，所述充电端产生充电使能信号，控制所述第一晶体管、第二晶体管、第三晶体管的导通与截止；
所述第二晶体管的发射极与集电极分别与所述第一晶体管、第三晶体管的发射极或集电极连接，所述第二晶体管的发射极与集电极还分别与所述存储控制电路连接，所述第一晶体管、第三晶体管的发射极或集电极相对另一端的发射极或集电极与一电源连接。
12.根据权利要求9所述的基于相变存储单元的非易失性触发器电路，其特征在于，所述非易失性存储电路包括：
相变存储电路，分别与各个所述存储控制电路、所述充电电路连接，将所述触发器的数据进行存储。
13.根据权利要求12所述的基于相变存储单元的非易失性触发器电路，其特征在于，所述相变存储电路通过恢复控制电路与所述充电电路连接，以及
所述恢复控制电路还与所述存储控制电路、所述触发器的输出端连接。
14.根据权利要求13所述的基于相变存储单元的非易失性触发器电路，其特征在于，所述相变存储电路包括：
复数个相变电阻，分别与所述存储控制电路、所述恢复控制电路连接，存储所述触发器的数据；
复数个选通晶体管，源极或漏极与所述相变电阻连接，各个所述选通晶体管的栅极相连。
15.根据权利要求12所述的基于相变存储单元的非易失性触发器电路，其特征在于，所述相变存储电路包括：
两个相变电阻，分别与所述充电电路、所述触发器的输出端连接，存储所述触发器的数据；
两个选通晶体管，所述选通晶体管的栅极与一字选信号连接，所述字选信号控制所述选通晶体管的关断与导通，以及
所述选通晶体管的源极或漏极与所述相变电阻连接。
16.根据权利要求15所述的基于相变存储单元的非易失性触发器电路，其特征在于，所述选通晶体管相对另一端的源极或漏极的连接一恢复控制电路后接地。
17.根据权利要求13或16任意一个所述的基于相变存储单元的非易失性触发器电路，其特征在于，所述恢复控制电路包括：
两个选通晶体管，所述选通晶体管的源极或漏极与所述存储控制电路及所述相变存储电路连接；以及
所述两个选通晶体管的栅极均与一控制端连接，所述控制端产生恢复使能信号，于数据恢复时控制所述两个选通晶体管的导通与截至。
18.根据权利要求17所述的基于相变存储单元的非易失性触发器电路，其特征在于，所述恢复控制电路为高电平使能。
19.根据权利要求1所述的基于相变存储单元的非易失性触发器电路，其特征在于，所述触发器为D触发器、RS触发器、JK触发器、T触发器。
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