KR19990016651A - 저전압용 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 저전압용 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 반도체 기판 상부에 형성된 소자분리 영역과, 상기 기판의 활성 영역 상부에 형성된 게이트 전극과, 상기 게이트 전극 에지에 셀프얼라인 하도록 상기 기판 표면 근방에 기판과 다른 불순물이 주입된 소스/드레인에 의해 상기 게이트 전극 하부의 기판 내에 형성된 채널 영역과, 상기 채널 영역과 소정의 갭을 형성하도록 상기 소자분리 영역 하부에 상기 기판과 동일한 불순물이 주입된 채널스탑 영역을 구비하는 것을 특징으로 한다.
Description
본 발명은 비활성 메모리에 관한 것으로서, 특히 EPROM(erasable programable read-only memory)의 문턱 전압을 낮출 수 있는 저전압용 반도체 장치 및 그 제조 방법에 관한 것이다.
일반적으로 EPROM은 고집적화가 용이하면서 전기적으로 OTP(one time program)할 수 있는 비휘발성 메모리 소자이다. 한편, 이러한 OTP용 EPROM은 저전압용 디바이스의 수요 증대로 기존 5V 동작 전압과 함께 1.8V 이하의 저전압에서도 안정적인 제품 특성이 요구된다.
도 1은 종래 기술에 의한 비활성 메모리의 레이아웃도로서, 16은 기판의 활성 영역을 형성하기 위한 마스크를 나타내며, 32는 제 1 차 폴리실리콘 패터닝 마스크를 나타내며, 40은 게이트 전극 영역을 나타내며, 42는 채널 영역을 나타내며, 50은 콘택 영역을 나타내며, 60은 금속배선 영역을 나타낸다.
도 2는 종래 기술에 의한 비활성 메모리의 수직 단면도로서, 반도체 기판(10)의 소자분리 영역(20) 하부에 상기 기판(10)과 동일한 불순물이 주입된 채널스탑 영역(18)과, 상기 기판(10)의 활성 영역 상부면에 형성된 게이트 산화막(21)과, 상기 게이트 산화막(21) 상부면에 게이트 전극으로서 순차적으로 적층된 플로팅 게이트(32), 유전막(34) 및 컨트롤 게이트(36)와, 상기 게이트 전극의 에지에 셀프얼라인 하도록 상기 기판(10)과 다른 도전형 불순물이 상기 기판(10) 표면 근방에 주입된 소스/드레인 영역(44)과, 상기 소스/드레인 영역(44)에 의해 상기 게이트 전극 하부의 상기 기판(20) 내에 형성된 채널 영역(42)으로 구성된다.
상기와 같은 구조로 형성된 비휘발성 메모리인 EPROM은 소자분리 영역(20)을 형성하기 전에 채널스탑 영역(18)을 형성하는데 그 이유는 상기 소자분리 영역(20) 하부의 상기 기판(10) 도핑 농도를 증가시켜 인접한 트랜지스터와 분리하기 위해서 이다.
그러나, 상기 소자분리 영역(20)의 형성시 상기 채널스탑 영역(18)의 불순물은 채널 영역(42) 방향으로 확산됨에 따라 채널 에지(N)에서 확산된 불순물에 의해 상기 채널 영역(42)이 침식된다. 이로 인해 상기 EPROM은 채널 에지가 중앙 부위에 비해 표면 농도가 높아져서 문턱 전압을 증가시키는 narrow width effect가 발생기 때문에 저전압용 제품에는 이러한 EPROM을 적용하기 곤란한 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 채널 영역에 소정의 갭을 두고 채널스탑 영역을 형성하므로서 낮은 초기 문턱전압을 획득할 수 있는 저전압용 반도체 장치 및 그 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명의 장치는 반도체 기판 내에 형성된 소자분리 영역; 상기 기판의 활성영역 상부면에 형성된 게이트 전극; 상기 게이트 전극 하부의 기판 내에 형성된 채널 영역; 및 상기 채널 영역과 소정의 갭을 형성하도록 상기 소자분리 영역 하부 근방에 상기 기판과 동일한 불순물이 주입된 채널스탑 영역을 구비한 것을 특징으로 한다.
상기 목적을 달성하기 위하여 본 발명에 따른 저전압용 반도체 장치의 제조 방법은 반도체 기판 상부면에 절연막을 형성하는 단계; 상기 절연막을 선택 식각하여 활성 영역을 정의하는 단계; 상기 선택 식각된 절연막의 에지로부터 소정 갭을 두고 상기 반도체 기판 내에 상기 기판과 동일한 불순물이 주입된 채널스탑 영역을 형성하는 단계; 상기 채널스탑 영역의 상부면을 덮도록 상기 기판 내에 소자분리 영역을 형성하는 단계; 상기 기판의 활성 영역 상부면에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극을 마스크로 하여 상기 기판과 다른 도전형 불순물이 주입된 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
도 1은 종래 기술에 의한 비활성 메모리의 레이아웃도.
도 2는 종래 기술에 의한 비활성 메모리의 수직 단면도.
도 3은 본 발명에 따른 비활성 메모리의 레이아웃도.
도 4는 본 발명에 따른 비활성 메모리의 수직 단면도.
도 5 내지 도 7은 도 4에 도시된 비활성 메모리의 채널스탑 영역을 형성하기 위한 제조 공정을 순서적으로 나타낸 공정 순서도.
도 8은 종래와 본 발명에 의한 문턱 전압을 비교한 파형도.
* 도면의 주요 부분에 대한 부호의 설명
100: 실리콘 기판 102: 산화막
104: 질화막 106',107': 포토레지스트
108: 채널스탑 영역 110: 소자분리 영역
111: 게이트 산화막 120: 제 1 차 폴리실리콘 패터닝 마스크
122: 플로팅 게이트 124: 유전막
126: 컨트롤 게이트 130: 게이트 전극 영역
132: 채널 영역 134: 소스/드레인 영역
140: 콘택 영역 150: 금속배선 영역
이하, 첨부한 도면을 참조하여 본 발명을 상세하게 설명하고자 한다.
도 3은 본 발명에 따른 비활성 메모리의 레이아웃도로서, 106은 기판의 활성 영역을 형성하기 위한 마스크를 나타내며, 107은 채널 영역과 소정의 갭(N')을 두고 채널스탑 영역을 형성하기 위한 마스크를 나타내며, 122는 제 1 차 폴리실리콘 패터닝 마스크를 나타낸다. 그리고, 130은 게이트 전극 영역을 나타내며, 132는 채널 영역을 나타내며, 140은 콘택 영역을 나타낸다.
도 4는 본 발명의 일 실시예에 따른 비활성 메모리의 수직 단면도로서, p형 실리콘 기판(100)의 활성 영역 상부면에 형성된 게이트 산화막(111)과, 상기 게이트 산화막(111) 상부면에 게이트 전극으로서 순차적이게 적층된 플로팅 게이트(122), 유전막(124) 및 컨트롤 게이트(126)와, 상기 게이트 전극의 에지에 셀프얼라인하도록 상기 기판(100) 표면 근방에 n형 불순물이 주입된 소스/드레인 영역(134)과, 상기 소스/드레인 영역(134)에 의해 상기 게이트 전극 하부의 상기 기판(100) 내에 형성된 채널 영역(132)과, 상기 채널 영역(134)과 소정의 갭(N')을 두고 상기 기판(100)의 소자분리 영역(110) 하부에 p형 불순물이 주입된 채널스탑 영역(108)으로 구성된다.
상기와 같은 구조의 EPROM은 상기 채널스탑 영역(108)과 상기 채널 영역(132) 사이에 소정의 갭(N')이 형성되어 있어 상기 소자분리 영역(110)을 위한 산화 공정시 상기 채널스탑 영역(108)의 불순물이 상기 채널 영역(132)으로 확산되는 현상을 미연에 방지한다. 그러므로, 본 발명에 따른 EPROM은 안정된 채널 폭을 확보할 수 있어 낮은 초기 문턱전압을 손쉽게 획득할 수 있다.
도 5 내지 도 7은 도 4에 도시된 비활성 메모리의 채널스탑 영역을 형성하기 위한 제조 공정을 순서적으로 나타낸 공정 순서도로서, 도 5 내지 도 7을 참조할 경우 다음과 같은 제조 공정을 거친다.
우선, 도 5와 같이 p형 실리콘 기판(100) 상부면에 절연막으로서 산화막(102)을 얇게 형성하고, 그 위에 질화막(104)을 형성한다. 이어서 활성 영역을 형성하기 위한 도 3의 마스크(106)에 따라 사진 공정을 실시하여 상기 결과물에 포토레지스트(106')를 형성한다. 이어서 상기 결과물에 식각 공정을 실시하여 순차적으로 적층된 질화막(104) 및 산화막(102)을 식각한다. 그리고, 상기 포토레지스트(106')를 제거한다.
이어서 채널 영역으로 채널스탑 영역의 불순물이 확산되는 것을 방지하기 위한 도 3의 채널 스탑 영역용 마스크(107)에 따라 사진 공정을 실시하여 도 6과 같이 상기 결과물 상부면에 포토레지스트(107')를 형성한다. 상기 결과물에 p형 불순물을 고에너지로 이온 주입한다. 이로 인해 상기 식각된 질화막(104) 및 산화막(102)의 에지에 소정의 갭(N')을 두고 상기 기판(100) 내에 채널스탑 영역(108)이 형성된다.
상기 포토레지스트(107')를 제거하고, 도 7과 같이 상기 결과물에 산화 공정을 실시하여 상기 채널스탑 영역(108)을 덮도록 소자분리 영역(110)을 형성한다. 상기 산화 공정시 상기 채널스탑 영역(108)의 p형 불순물이 이 영역(108)을 벗어나 확산되더라도 이후 공정에서 상기 채널스탑 영역(108)과 소정의 갭(N')을 두고 채널 영역이 형성될 예정이기 때문에 상기 확산된 불순물은 소자 특성에 큰 영향을 미치지 않는다.
이어서 상기 기판(100) 표면에 남아 있는 상기 질화막(104) 및 산화막(102)을 제거하고, 상기 기판(100) 전면에 게이트 산화막을 도포한다. 상기 결과물 전면에 폴리실리콘을 소정 두께로 도포하고, 도 3의 제 1 차 폴리실리콘 패터닝 마스크(122)에 따라 사진 및 식각 공정을 실시한다. 이후 게이트 공정에 따라 상기 결과물 상부면에 유전막(124) 및 폴리실리콘층을 순차적으로 적층하고, 사진 및 식각 공정을 실시하여 상기 게이트 산화막(111) 상부면에 플로팅 게이트(122), 유전막(124) 및 컨트롤 게이트(126)로 이루어진 게이트 전극을 형성한다. 그리고, 상기 게이트 전극을 마스크로 하여 상기 결과물 전면에 n형 불순물을 고농도로 주입한다. 이로 인해 상기 기판(100) 표면 근방에 상기 게이트 전극의 에지에 셀프얼라인하는 소스/드레인 영역(134)이 형성된다. 또한, 상기 소스/드레인 영역(134)에 의해 상기 게이트 전극 하부의 기판(100) 내에 채널 영역(132)이 형성된다.
상기와 같은 제조 공정 순서에 따른 본 발명은 채널 영역(132)과 소정의 갭(N')을 두고 상기 채널스탑 영역(108)을 미리 형성하므로서 상기 소자분리 영역(110)을 위한 산화 공정시 상기 채널스탑 영역(108)의 불순물이 확산되더라도 상기 갭(N')을 벗어나 상기 채널영역(134)까지 도달하기는 어렵게 된다.
한편, 도 8 은 종래와 본 발명에 의한 문턱 전압을 비교한 파형도로서, 초기 문턱 전압의 크기는 종래에는 약 2.5V 인 반면에 본 발명에서는 약 1.2V 이다.
따라서, 본 발명은 채널 영역으로 채널스탑 영역의 불순물이 확산되는 것을 방지하기 위한 채널 스탑 영역용 마스크를 사용하기 때문에 안정된 채널 폭을 확보할 수 있으며 동시에 낮은 문턱 전압을 획득할 수 있다.
본 발명은 안정된 채널 폭을 확보하므로서 종래 디바이스의 문턱전압을 상승시키던 narrow width effect를 방지한다. 이에 따라 본 발명은 EPROM 셀이 복합화된 로직 디바이스에서 1.8V 이하의 저전압을 안정적인 상태로 확보할 수 있기 때문에 저전압용 제품의 양산 전개가 가능하도록 하는 효과가 있다.
Claims (2)
- 반도체 기판 내에 형성된 소자분리 영역;상기 기판의 활성영역 상부면에 형성된 게이트 전극;상기 게이트 전극 하부의 기판 내에 형성된 채널 영역; 및상기 채널 영역과 소정의 갭을 형성하도록 상기 소자분리 영역 하부 근방에 상기 기판과 동일한 불순물이 주입된 채널스탑 영역을 구비한 것을 특징으로 하는 저전압용 반도체 장치.
- 반도체 기판 상부면에 절연막을 형성하는 단계;상기 절연막을 선택 식각하여 활성 영역을 정의하는 단계;상기 선택 식각된 절연막의 에지로부터 소정 갭을 두고 상기 반도체 기판 내에 상기 기판과 동일한 불순물이 주입된 채널스탑 영역을 형성하는 단계;상기 채널스탑 영역의 상부면을 덮도록 상기 기판 내에 소자분리 영역을 형성하는 단계;상기 기판의 활성 영역 상부면에 게이트 전극을 형성하는 단계; 및상기 게이트 전극을 마스크로 하여 상기 기판과 다른 도전형 불순물이 주입된 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 저전압용 반도체 장치의 제조 방법.
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1997
- 1997-08-19 KR KR1019970039267A patent/KR19990016651A/ko not_active Application Discontinuation
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