JPH06196708A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH06196708A JPH06196708A JP4344704A JP34470492A JPH06196708A JP H06196708 A JPH06196708 A JP H06196708A JP 4344704 A JP4344704 A JP 4344704A JP 34470492 A JP34470492 A JP 34470492A JP H06196708 A JPH06196708 A JP H06196708A
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Landscapes
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- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】この発明は素子の電流能力が向上されるように
したＥＰＲＯＭ、フラッシュＥＥＰＲＯＭ等の不揮発性
半導体記憶装置を提供することを目的とする。 【構成】シリコン半導体基板11の表面に素子領域を取り
囲むようにしてＬＯＣＯＳ酸化膜12が形成されると共
に、基板11の表面にゲート酸化膜13を介してフローティ
ングゲート14を形成し、さらに絶縁膜15を介してコント
ロールゲート16が形成される。基板11には、フローティ
グゲート16の外周に対応してチャネルストップ領域17が
形成され、またフローティングゲート16の下で、且つＬ
ＯＣＯＳ酸化膜12の一部の下、もしくはバーズビーク12
1 部の下に、ゲート酸化膜直下よりも低濃度の領域18が
形成されるようにする。そして、コントロールゲートに
対して電圧を印加したときに、低濃度の領域18において
チャネルが形成され、素子のゲート幅が広がったことと
されて、セル面積を変えずに電流能力が向上される。
したＥＰＲＯＭ、フラッシュＥＥＰＲＯＭ等の不揮発性
半導体記憶装置を提供することを目的とする。 【構成】シリコン半導体基板11の表面に素子領域を取り
囲むようにしてＬＯＣＯＳ酸化膜12が形成されると共
に、基板11の表面にゲート酸化膜13を介してフローティ
ングゲート14を形成し、さらに絶縁膜15を介してコント
ロールゲート16が形成される。基板11には、フローティ
グゲート16の外周に対応してチャネルストップ領域17が
形成され、またフローティングゲート16の下で、且つＬ
ＯＣＯＳ酸化膜12の一部の下、もしくはバーズビーク12
1 部の下に、ゲート酸化膜直下よりも低濃度の領域18が
形成されるようにする。そして、コントロールゲートに
対して電圧を印加したときに、低濃度の領域18において
チャネルが形成され、素子のゲート幅が広がったことと
されて、セル面積を変えずに電流能力が向上される。
Description
【０００１】
【産業上の利用分野】この発明は、高集積化および動作
の高速性が改善されるようにした、例えばＥＰＲＯＭ、
フラッシュＥＥＰＲＯＭ等の不揮発性半導体記憶装置に
関する。
の高速性が改善されるようにした、例えばＥＰＲＯＭ、
フラッシュＥＥＰＲＯＭ等の不揮発性半導体記憶装置に
関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置においては、益
々の高集積化と共に動作の高速性が要求されているもの
であるが、素子の電流能力を上げることができれば読み
出し時における高速化が図れるものであり、また回路マ
ージンも向上されることが知られている。この様な目的
を達成するためには、記憶素子のゲート長Ｌを小さくす
るか、あるいはゲート幅Ｗを大きくすればよい。しか
し、ゲート長Ｌを小さくするには、より微細な加工技術
の向上や耐圧等の素子特性の確保が必要となる。またカ
ップリング比を変えることなくゲート幅Ｗを大きくする
と、必然的にセル面積が増大してしまうものであり、ま
たセル面積を変えない場合にはカップリング比が低下し
て、書き込み特性が低下するばかりでなく、期待したほ
どの電流能力の向上が見られない。
々の高集積化と共に動作の高速性が要求されているもの
であるが、素子の電流能力を上げることができれば読み
出し時における高速化が図れるものであり、また回路マ
ージンも向上されることが知られている。この様な目的
を達成するためには、記憶素子のゲート長Ｌを小さくす
るか、あるいはゲート幅Ｗを大きくすればよい。しか
し、ゲート長Ｌを小さくするには、より微細な加工技術
の向上や耐圧等の素子特性の確保が必要となる。またカ
ップリング比を変えることなくゲート幅Ｗを大きくする
と、必然的にセル面積が増大してしまうものであり、ま
たセル面積を変えない場合にはカップリング比が低下し
て、書き込み特性が低下するばかりでなく、期待したほ
どの電流能力の向上が見られない。
【０００３】
【発明が解決しようとする課題】この発明は上記のよう
な点に鑑みなされたもので、半導体記憶装置において素
子領域を取り囲むようにして形成されるようになるＬＯ
ＣＯＳ酸化膜が、素子分離機能と共にカップリング比の
確保の役割を持っており、しかもＬＯＣＯＳ酸化膜が大
きなサイズによって形成されるものである点に着目し、
このＬＯＣＯＳ酸化膜の下の基板領域を使用して、素子
の電流能力が向上され、素子の高集積化と共に動作の高
速化が図れるようにした不揮発性半導体記憶装置を提供
しようとするものである。
な点に鑑みなされたもので、半導体記憶装置において素
子領域を取り囲むようにして形成されるようになるＬＯ
ＣＯＳ酸化膜が、素子分離機能と共にカップリング比の
確保の役割を持っており、しかもＬＯＣＯＳ酸化膜が大
きなサイズによって形成されるものである点に着目し、
このＬＯＣＯＳ酸化膜の下の基板領域を使用して、素子
の電流能力が向上され、素子の高集積化と共に動作の高
速化が図れるようにした不揮発性半導体記憶装置を提供
しようとするものである。
【０００４】
【課題を解決するための手段】この発明に係る不揮発性
半導体記憶装置は、半導体基板の表面部にＬＯＣＯＳ酸
化膜が形成され、このＬＯＣＯＳ酸化膜の一部分に重な
るようにフローティングゲートが形成されるもので、こ
のフローティグゲート上に絶縁膜を介してコントロール
ゲートが積層形成される。そして、前記半導体基板のフ
ローティグゲートの存在位置に対応する前記ＬＯＣＯＳ
酸化膜の下に低濃度の不純物層を形成するようにした。
半導体記憶装置は、半導体基板の表面部にＬＯＣＯＳ酸
化膜が形成され、このＬＯＣＯＳ酸化膜の一部分に重な
るようにフローティングゲートが形成されるもので、こ
のフローティグゲート上に絶縁膜を介してコントロール
ゲートが積層形成される。そして、前記半導体基板のフ
ローティグゲートの存在位置に対応する前記ＬＯＣＯＳ
酸化膜の下に低濃度の不純物層を形成するようにした。
【０００５】
【作用】この様に構成される不揮発性半導体記憶装置に
あっては、読み出し時においてコントロールゲートに対
して読み出し電圧を印加すると、半導体基板に形成され
た低濃度の不純物層において、前記コントロールゲート
に印加される電圧によって反転してチャネルが形成され
る。したがって、素子の実効的なゲート幅が広げられた
状態となり、セル面積を変えることなく電流能力が向上
される。
あっては、読み出し時においてコントロールゲートに対
して読み出し電圧を印加すると、半導体基板に形成され
た低濃度の不純物層において、前記コントロールゲート
に印加される電圧によって反転してチャネルが形成され
る。したがって、素子の実効的なゲート幅が広げられた
状態となり、セル面積を変えることなく電流能力が向上
される。
【０００６】
【実施例】以下、図面を参照してこの発明の一実施例を
説明する。図１はＥＰＲＯＭの断面構成を示すもので、
シリコン等の半導体基板11の表面には、素子領域を取り
囲むようにしてＬＯＣＯＳ酸化膜12が形成されるもの
で、この半導体基板11上にゲート酸化膜13を介してフロ
ーティングゲート14が形成される。
説明する。図１はＥＰＲＯＭの断面構成を示すもので、
シリコン等の半導体基板11の表面には、素子領域を取り
囲むようにしてＬＯＣＯＳ酸化膜12が形成されるもの
で、この半導体基板11上にゲート酸化膜13を介してフロ
ーティングゲート14が形成される。
【０００７】この場合、このロフローティグゲート14の
中央部分はゲート酸化膜13を介して半導体基板11の表面
に対向設定されるものであり、またこのフローティグゲ
ート14の周縁部は、バーズビーク121 部を含みＬＯＣＯ
Ｓ酸化膜12の上に重なるように形成されている。そし
て、このフローティングゲート14に重なるようにして、
絶縁膜15を介してコントロールゲート16が形成される。
中央部分はゲート酸化膜13を介して半導体基板11の表面
に対向設定されるものであり、またこのフローティグゲ
ート14の周縁部は、バーズビーク121 部を含みＬＯＣＯ
Ｓ酸化膜12の上に重なるように形成されている。そし
て、このフローティングゲート14に重なるようにして、
絶縁膜15を介してコントロールゲート16が形成される。
【０００８】ここで、17はＰ領域のチャネルストップ領
域であり、またＬＯＣＯＳ酸化膜12の下のフローティグ
ゲート14下に対応する部分には、ゲート酸化膜13の直下
よりもＰ--の低濃度領域18が形成される。そして、ゲー
ト酸化膜13に対応してゲート領域Ｇが形成され、このゲ
ート領域を取り囲むようにしてＬＯＣＯＳ領域Ｌが設定
される。
域であり、またＬＯＣＯＳ酸化膜12の下のフローティグ
ゲート14下に対応する部分には、ゲート酸化膜13の直下
よりもＰ--の低濃度領域18が形成される。そして、ゲー
ト酸化膜13に対応してゲート領域Ｇが形成され、このゲ
ート領域を取り囲むようにしてＬＯＣＯＳ領域Ｌが設定
される。
【０００９】図２はこの様に構成されるＥＰＲＯＭの平
面のレイアウトを示すもので、例えばリンを高濃度に拡
散したポリシリコンで形成されるコントロールゲート16
によるワードラインが形成され、電気的にこのワードラ
インを形成するコントロールゲート16および基板11から
絶縁されるようにしてフローティングゲート14が形成さ
れる。そして、素子分離流域はＬＯＣＯＳ酸化膜12によ
って構成され、例えば砒素の高濃度拡散によってソース
ライン21が形成され、また同様にしてドレイン22が形成
され、図示されないビットラインとドレイン22とは、コ
ンタクト23によって接続されるもので、この図において
囲まれた24に示す部分がユニットセルに当たり、１つの
ＥＰＲＯＭ素子を構成するようになる。
面のレイアウトを示すもので、例えばリンを高濃度に拡
散したポリシリコンで形成されるコントロールゲート16
によるワードラインが形成され、電気的にこのワードラ
インを形成するコントロールゲート16および基板11から
絶縁されるようにしてフローティングゲート14が形成さ
れる。そして、素子分離流域はＬＯＣＯＳ酸化膜12によ
って構成され、例えば砒素の高濃度拡散によってソース
ライン21が形成され、また同様にしてドレイン22が形成
され、図示されないビットラインとドレイン22とは、コ
ンタクト23によって接続されるもので、この図において
囲まれた24に示す部分がユニットセルに当たり、１つの
ＥＰＲＯＭ素子を構成するようになる。
【００１０】図３および図４はそれぞれこの様に構成さ
れるＥＰＲＯＭの製造工程を順次示しているもので、図
３は図２の３−３線に対応する部分の断面構成を示し、
図４は図２の４−４線部分の断面構成を示している。
れるＥＰＲＯＭの製造工程を順次示しているもので、図
３は図２の３−３線に対応する部分の断面構成を示し、
図４は図２の４−４線部分の断面構成を示している。
【００１１】まず（Ａ）図に示すように半導体基板11の
ゲート酸化膜13の層を形成し、この酸化膜13上に素子領
域に対応して窒化膜31を形成する。そして、この窒化膜
31を用いてＬＯＣＯＳ酸化を行ってＬＯＣＯＳ酸化膜12
を形成する。このとき、シリコンによる半導体基板11に
対してＰ型のボロンを拡散しているものであるが、その
表面濃度はＬＯＣＯＳ酸化膜12の下においてもチャネル
が形成できるだけの低濃度に設定される。ＬＯＣＯＳ酸
化膜12の形成時においては、酸化によるＬＯＣＯＳ酸化
膜12を構成するＳi Ｏ2 への取り込みによって、ゲート
下に対して自動的にＬＯＣＯＳ酸化膜12の下の濃度が薄
くされる。
ゲート酸化膜13の層を形成し、この酸化膜13上に素子領
域に対応して窒化膜31を形成する。そして、この窒化膜
31を用いてＬＯＣＯＳ酸化を行ってＬＯＣＯＳ酸化膜12
を形成する。このとき、シリコンによる半導体基板11に
対してＰ型のボロンを拡散しているものであるが、その
表面濃度はＬＯＣＯＳ酸化膜12の下においてもチャネル
が形成できるだけの低濃度に設定される。ＬＯＣＯＳ酸
化膜12の形成時においては、酸化によるＬＯＣＯＳ酸化
膜12を構成するＳi Ｏ2 への取り込みによって、ゲート
下に対して自動的にＬＯＣＯＳ酸化膜12の下の濃度が薄
くされる。
【００１２】このようにしてＬＯＣＯＳ酸化膜12が形成
されたならば、（Ｂ）図で示すように窒化膜31を除去し
てゲート酸化膜13を露出させ、このゲート酸化膜13に対
応するゲート領域におけるしきい値電圧を所望の値にす
るため、Ｎ型のイオン32をＬＯＣＯＳ酸化膜12をセルフ
アラインとして注入する。このイオン注入に際して、イ
オン注入量と注入エネルギーを選定することによって、
ＬＯＣＯＳ酸化膜12のバーズビーク121 の下においてＳ
i Ｏ2 の膜厚差によってゲート領域から離れるにしたが
って半導体基板11に対するイオン注入量を下げることが
できる。したがって、バーズビーク121 におけるしきい
値電圧も制御できるようになる。
されたならば、（Ｂ）図で示すように窒化膜31を除去し
てゲート酸化膜13を露出させ、このゲート酸化膜13に対
応するゲート領域におけるしきい値電圧を所望の値にす
るため、Ｎ型のイオン32をＬＯＣＯＳ酸化膜12をセルフ
アラインとして注入する。このイオン注入に際して、イ
オン注入量と注入エネルギーを選定することによって、
ＬＯＣＯＳ酸化膜12のバーズビーク121 の下においてＳ
i Ｏ2 の膜厚差によってゲート領域から離れるにしたが
って半導体基板11に対するイオン注入量を下げることが
できる。したがって、バーズビーク121 におけるしきい
値電圧も制御できるようになる。
【００１３】次に（Ｃ）図で示すように表面にポリシリ
コン堆積形成し、これを所定のレジスト33によるマスク
を用いてエッチンエグすることによってフローティグゲ
ート14を形成する。その後、このレジスト33をマスクと
してイオン注入することにより、半導体基板11に対して
チャネルストップ領域17を形成する。
コン堆積形成し、これを所定のレジスト33によるマスク
を用いてエッチンエグすることによってフローティグゲ
ート14を形成する。その後、このレジスト33をマスクと
してイオン注入することにより、半導体基板11に対して
チャネルストップ領域17を形成する。
【００１４】この様にしてチャネルストップ領域17が形
成されたならば、（Ｄ）図で示すようにレジスト33を除
去した後フローティグゲート14上に絶縁膜15を形成し、
さらにポリシリコンによってコントロールゲート16の層
を形成し、フオトエッチングによってＥＰＲＯＭのゲー
ト構造を形成する。そして、（Ｅ）図で示すようにそれ
ぞれＮ+ によるソース21およびドレイン22を形成し、層
間絶縁膜34、電極35、さらにパッシベーション膜36を順
次形成し、ＥＰＲＯＭが完成される。
成されたならば、（Ｄ）図で示すようにレジスト33を除
去した後フローティグゲート14上に絶縁膜15を形成し、
さらにポリシリコンによってコントロールゲート16の層
を形成し、フオトエッチングによってＥＰＲＯＭのゲー
ト構造を形成する。そして、（Ｅ）図で示すようにそれ
ぞれＮ+ によるソース21およびドレイン22を形成し、層
間絶縁膜34、電極35、さらにパッシベーション膜36を順
次形成し、ＥＰＲＯＭが完成される。
【００１５】この様にして製造される図１で示したよう
なＥＰＲＯＭにおいて、ＬＯＣＯＳ酸化膜12のバーズビ
ーク121 の下、もしくはＬＯＣＯＳ酸化膜12の下の一部
の半導体基板11表面の不純物濃度を、この酸化膜12の厚
さがゲート領域のゲート酸化膜13に比べて厚くなってい
るのに対して、ゲート直下の基板濃度に対して薄くなる
ように設定することにより、一部のバーズビーク121 下
もしくはＬＯＣＯＳ酸化膜12の下のしきい値電圧Ｖt(LO
COS)を“０＜Ｖt(LOCOS)＜Ｖg ”とすることができる。
ここで、Ｖg はこのＥＰＲＯＭの読み出し時にゲートに
対して印加される電圧である。
なＥＰＲＯＭにおいて、ＬＯＣＯＳ酸化膜12のバーズビ
ーク121 の下、もしくはＬＯＣＯＳ酸化膜12の下の一部
の半導体基板11表面の不純物濃度を、この酸化膜12の厚
さがゲート領域のゲート酸化膜13に比べて厚くなってい
るのに対して、ゲート直下の基板濃度に対して薄くなる
ように設定することにより、一部のバーズビーク121 下
もしくはＬＯＣＯＳ酸化膜12の下のしきい値電圧Ｖt(LO
COS)を“０＜Ｖt(LOCOS)＜Ｖg ”とすることができる。
ここで、Ｖg はこのＥＰＲＯＭの読み出し時にゲートに
対して印加される電圧である。
【００１６】この様に構成することによって、図５の
（Ａ）で示すようにソースライン21からゲートチャネル
40を通ってドレイン22とされる従来のＥＰＲＯＭの電流
経路に対して、同図の（Ｂ）で示すように最も高抵抗で
あるゲートチャネル40と平行な電流経路37が形成され、
電流能力の向上が図れるようになる。
（Ａ）で示すようにソースライン21からゲートチャネル
40を通ってドレイン22とされる従来のＥＰＲＯＭの電流
経路に対して、同図の（Ｂ）で示すように最も高抵抗で
あるゲートチャネル40と平行な電流経路37が形成され、
電流能力の向上が図れるようになる。
【００１７】これまでの実施例においてはＥＰＲＯＭと
して説明したが、これと同様の構成を有するフラッシュ
ＥＥＰＲＯＭにおいても同様に有効な構成とすることが
できる。また、一部のＬＯＣＯＳ酸化膜12のバーズビー
ク121 の下、もしくは一部のＬＯＣＯＳ酸化膜12の下の
基板濃度を薄くするため、チャネルストッパ用のイオン
をゲート領域から離して注入する必要があるが、実施例
で示したようにフローティングゲートとセルフアライン
に注入せずに、レジストを用いてＬＯＣＯＳ酸化膜の形
成前、もしくはその後に注入するようにすることもでき
る。
して説明したが、これと同様の構成を有するフラッシュ
ＥＥＰＲＯＭにおいても同様に有効な構成とすることが
できる。また、一部のＬＯＣＯＳ酸化膜12のバーズビー
ク121 の下、もしくは一部のＬＯＣＯＳ酸化膜12の下の
基板濃度を薄くするため、チャネルストッパ用のイオン
をゲート領域から離して注入する必要があるが、実施例
で示したようにフローティングゲートとセルフアライン
に注入せずに、レジストを用いてＬＯＣＯＳ酸化膜の形
成前、もしくはその後に注入するようにすることもでき
る。
【００１８】図６は他の実施例を示したもので、Ｐ型の
半導体基板11のチャネルストップ領域17に挟まれた領域
をＰ--領域41とすると共に、この領域のゲート絶縁膜13
に接する部分をＰ- 領域42としている。すなわち、基板
11の表面濃度が問題となるものであるため、エピタキシ
ャル成長やイオン注入を用いて深い位置の基板濃度を変
えるようにした構造であってもよい。
半導体基板11のチャネルストップ領域17に挟まれた領域
をＰ--領域41とすると共に、この領域のゲート絶縁膜13
に接する部分をＰ- 領域42としている。すなわち、基板
11の表面濃度が問題となるものであるため、エピタキシ
ャル成長やイオン注入を用いて深い位置の基板濃度を変
えるようにした構造であってもよい。
【００１９】
【発明の効果】以上のようにこの発明に係る不揮発性半
導体記憶装置によれば、素子領域を取り囲むようにして
形成されるようになるＬＯＣＯＳ酸化膜の下の基板領域
を使用してゲートチャネルと平行な電流経路が形成され
るもので、電流能力が効果的に向上される。
導体記憶装置によれば、素子領域を取り囲むようにして
形成されるようになるＬＯＣＯＳ酸化膜の下の基板領域
を使用してゲートチャネルと平行な電流経路が形成され
るもので、電流能力が効果的に向上される。
【図１】この発明の一実施例に係る不揮発性半導体記憶
装置を説明する断面構成図。
装置を説明する断面構成図。
【図２】上記半導体記憶装置の平面レイアウトを示す
図。
図。
【図３】（Ａ）〜（Ｅ）は上記記憶装置の製造過程を順
次説明するもので、図２の３−３線断面に相当する。
次説明するもので、図２の３−３線断面に相当する。
【図４】（Ａ）〜（Ｅ）は上記記憶装置の製造過程を順
次説明するもので、図２の４−４線断面に相当する。
次説明するもので、図２の４−４線断面に相当する。
【図５】（Ａ）および（Ｂ）は従来例とこの発明の例の
電流経路を対比して説明するための平面レイアウト。
電流経路を対比して説明するための平面レイアウト。
【図６】この発明の他の実施例を説明する断面構成図。
11…半導体基板、12…ＬＯＣＯＳ酸化膜、13…ゲート酸
化膜、14…フローティグゲート、15…絶縁膜、16…コン
トロールゲート、17…チャネルストップ領域、18…低濃
度領域。
化膜、14…フローティグゲート、15…絶縁膜、16…コン
トロールゲート、17…チャネルストップ領域、18…低濃
度領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 深津 重光 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内
Claims (1)
- 【請求項１】 半導体基板の表面部に、素子領域を取り
囲むように形成されたＬＯＣＯＳ酸化膜と、 前記半導体基板の素子領域に対応する表面に、前記ＬＯ
ＣＯＳ酸化膜の一部分に重なるように形成されたフロー
ティングゲートと、 このフローティグゲートの上に絶縁膜を介して積層形成
されたコントロールゲートと、 前記フローティグゲートの存在位置に対応する前記ＬＯ
ＣＯＳ酸化膜の下に対応した前記半導体基板に形成され
た低濃度の不純物層とを具備し、 この低濃度の不純物層で、読み出し時に前記コントロー
ルゲートに印加される電圧によって反転してチャネルが
形成されるようにしたことを特徴とする不揮発性半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34470492A JP3196385B2 (ja) | 1992-12-24 | 1992-12-24 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34470492A JP3196385B2 (ja) | 1992-12-24 | 1992-12-24 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06196708A true JPH06196708A (ja) | 1994-07-15 |
| JP3196385B2 JP3196385B2 (ja) | 2001-08-06 |
Family
ID=18371338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34470492A Expired - Fee Related JP3196385B2 (ja) | 1992-12-24 | 1992-12-24 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3196385B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990016651A (ko) * | 1997-08-19 | 1999-03-15 | 윤종용 | 저전압용 반도체 장치 및 그 제조 방법 |
-
1992
- 1992-12-24 JP JP34470492A patent/JP3196385B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990016651A (ko) * | 1997-08-19 | 1999-03-15 | 윤종용 | 저전압용 반도체 장치 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3196385B2 (ja) | 2001-08-06 |
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