JP3021132B2

JP3021132B2 - 半導体不揮発性記憶装置

Info

Publication number: JP3021132B2
Application number: JP3286666A
Authority: JP
Inventors: 孝中村
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1991-10-31
Filing date: 1991-10-31
Publication date: 2000-03-15
Anticipated expiration: 2015-03-15
Also published as: JPH05129615A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に関す
るものであり、特に半導体不揮発性記憶装置のＬＳＩ構
造の集積度向上に関する。

【０００２】

【従来の技術】従来の半導体不揮発性記憶装置として、
強誘電体物質の特徴である残留分極を利用した半導体不
揮発性記憶装置について説明する。この強誘電体不揮発
性記憶装置のスイッチング素子１の断面構成略図を図５
に示す。

【０００３】ｐ形シリコン基板10内にはｎ⁺形ドレイン
層６及びｎ⁺形ソース層８が設けられている。ｐ形シリ
コン基板10上面に強誘電体膜４が設けられる。さらに、
強誘電体膜４上面に制御電極であるアルミニウム等の導
電体層２が設けられている。なお、ｐ形シリコン基板10
のうち、ｎ⁺形ドレイン層６とｎ⁺形ソース層８に挟まれ
た部分９を以下チャンネル領域と呼ぶ。

【０００４】上記のスイッチング素子１では、情報”
１”の書込み及び消去を電気的に行うことができる。従
って、スイッチング素子１は、情報”１”を記憶した状
態と、情報”０”を記憶した状態（情報”１”を消去し
た状態）との二通りを有する。この異なった状態が、情
報の記憶手段に利用される。

【０００５】強誘電体膜４のヒステリシスループを図６
に示す。図６において、縦軸は分極Ｐを示し、横軸は電
界Ｅを示す。上記のスイッチング素子１に対する情報の
書込および消去の原理を図６のＥ−Ｐヒステリシスルー
プを参照して説明する。

【０００６】スイッチング素子１に情報”１”を書込む
場合、基板10に接地電位を与え、かつ制御電極２に抗電
圧より十分大きなプログラミング電圧を印加する。抗電
圧とは、強誘電体物質の残留分極を取り除くのに必要な
電界Ｅｃを得る為の電圧をいう。この時、制御電極２と
基板10間に発生する電界によって、強誘電体膜４は発生
した電界の方向とほぼ同じ方向に分極する（図６のＰ
１）。プログラミング電圧が遮断されても、分極状態は
ほぼそのままの状態である（図６のＱ１）。この状態
が、スイッチング素子１が情報”１”を記憶した状態で
ある。この情報”１”を記憶したスイッチング素子１の
強誘電体膜４は、制御電極側がマイナスに、シリコン基
板側がプラスに誘電している。この為、チャンネル領域
９は通電状態にある。

【０００７】一方、スイッチング素子１から情報”１”
を消去する（情報”０”を記憶させる）場合、書込時と
は反対に、基板10に接地電位を与え、かつ基制御電極２
に負の抗電圧より十分小さなプログラミング電圧を印加
する。この時、制御電極２と基板10間に書込時とは反対
方向の電界が発生する。従って、この電界効果によって
強誘電体膜４の分極状態が反転する（図６のＲ１）。プ
ログラミング電圧が遮断されても、分極状態はほぼその
ままの状態である（図６のＳ１）。この状態が、スイッ
チング素子１が情報”０”を記憶した状態である。この
情報”０”を記憶した（情報”１”が消去された）スイ
ッチング素子１の強誘電体膜４は、制御電極側がプラス
に、シリコン基板側がマイナスに誘電している。この
為、チャンネル領域９は通電状態にない。

【０００８】次に、スイッチング素子１からの情報の読
み出しについて説明する。ソース層８とドレイン層６間
にある一定の電圧を印加した時にチャンネル領域９を電
流が流れるかどうかで、情報”１”が記憶されている
か、情報”０”が記憶されているかが判断される。

【０００９】次に、上記のスイッチング素子１を用い
て、メモリ回路を構成した一例を図７に概念図で示す。
メモリセルアレイＡには、スイッチング素子１がマトリ
クス状に並んでいる。各スイッチング素子１のドレイン
層６には、選択トランジスタ７がソースを介して接続さ
れている。また、ロウデコーダ40からは、各スイッチン
グ素子１の制御電極２に接続するワードラインＷＬが配
線されている。また、選択制御ラインＳＬは、各選択ト
ランジスタ７のゲート電極に接続されている。さらに、
コラムデコーダ38からは、各選択トランジスタ７のドレ
イン層に接続するデータラインＤＬが配線されている。

【００１０】図７に基づいて、スイッチング素子１m,n
だけに情報”１”を書込む場合について説明する。

【００１１】スイッチング素子１m,nだけに情報”１”
を書込む為には、スイッチング素子１m,nの制御電極２
とドレイン層６間だけ抗電圧より十分大きなプログラミ
ング電圧Ｖppを印加する必要がある。これは、ワードラ
インＷＬｎにだけロウデコーダ40からプログラミング電
圧Vppを、選択制御ラインＳＬｎにだけある一定の電圧V
ddをそれぞれ印加し、かつデータラインのうちデータラ
インＤＬｍには基板と同電位の接地電位を、それ以外の
データラインＤＬにはプログラミング禁止電圧Ｖｉをそ
れぞれ印加することによって行われる。この電位差によ
ってスイッチング素子１m,nの強誘電体膜４は発生した
電界方向とほぼ同じ方向に分極する。すなわち、この状
態は、スイッチング素子１m,nだけに情報”１”が書込
まれたことを意味する。

【００１２】次に、スイッチング素子１m,nの情報”
１”だけを消去する（情報を書換える）場合について図
８を用いて説明する。

【００１３】図８の構成は、図７と同じである。スイッ
チング素子１m,nの情報”１”だけを消去する為には、
スイッチング素子１m,nの制御電極２とドレイン層６間
だけに書込時とは逆の電圧を印加する必要がある。これ
は、データラインＤＬｍにだけコラムデコーダ38からプ
ログラミング電圧Vppを、また選択制御ラインＳＬｎに
だけ電圧Vddをそれぞれ印加し、かつ全てのワードライ
ンＷＬに基板の電位と同じ接地電位を印加することによ
って行われる。この電位差によってスイッチング素子１
m,nの強誘電体膜４の分極状態が反転する。すなわち、
この状態は、スイッチング素子１m,nの情報が”１”か
ら”０”に書換えられたことを意味する。次に、スイ
ッチング素子１m,nの情報だけを読み出す場合につい
て、図９に基づいて説明する。図９の構成は、図７と同
じである。スイッチング素子１m,nの情報だけを読み出
す為には、スイッチング素子１m,nのソース・ドレイン
間にある一定電圧を印加した場合にソース・ドレイン間
を電流が流れるかどうか（チャンネルが形成されている
かどうか）で、情報”１”と情報”０”が区別され、情
報が読み出される。

【００１４】詳細としては、選択ラインＳＬｎにだけ電
圧Vddを印加し、かつデータラインＤＬｍに電圧Vddを抵
抗43を介して印加する。また、スイッチング素子１m,n
のソース層８は接地されている。従って、選択制御ライ
ンＳＬｎと接続する選択トランジスタ７m,nのソース・
ドレイン間はオン状態（通電状態）に変るから、スイッ
チング素子１m,nのソース・ドレイン間は電位差Vddを有
する。この時、スイッチング素子１m,nが情報”１”を
記憶する場合には、スイッチング素子１m,nのチャンネ
ル領域９は通電状態にあるからデータラインＤＬｍを流
れる電流はスイッチング素子１m,nのチャンネル領域９
を介して接地電位に落ちる。従って、コラムデコーダ38
には入力されない。一方、スイッチング素子１m,nが情
報”０”を記憶する場合には、スイッチング素子１m,n
のチャンネル領域９は通電状態にないから、データライ
ンＤＬｍを流れ電流はスイッチング素子１m,nのチャン
ネル領域９に流れず、コラムデコーダ38に入力される。
コラムデコーダ38では、データラインＤＬｍからの入力
だけを出力するようにしておく。この出力は、センスア
ンプ42によって、増幅され、読み出される。なお、特定
のスイッチング素子１の情報を同様に読み出す場合の為
に、データラインＤＬｍ以外のデータラインＤＬにも電
圧Vddが抵抗43を介して印加されている。

【００１５】

【発明が解決しようとする課題】半導体産業の発展にと
もない、半導体不揮発性記憶装置の集積化が要求されて
いる。その為には、メモリＬＳＩの集積度を向上させる
ことが考えられる。この方法の一形態として、１トラン
ジスタ／１セル構造のメモリＬＳＩが考え出された。

【００１６】しかしながら、従来のスイッチング素子１
を用いた１トランジスタ／１セル構造のメモリＬＳＩで
は、読み出したいメモリセルの情報を間違えて読み出す
ことがあり、実施には至らなかった。この誤読み出しの
一例を以下に説明する。

【００１７】上述したメモリＬＳＩの構成概念図を図10
に示す。各スイッチング素子１のドレインにはドレイン
線、ソースにはデータ線がそれぞれ接続されている。ま
た、各スイッチング素子１の制御電極にはワード線が接
続されている。このメモリＬＳＩにおいて、スイッチン
グ素子１Ａからの情報の読み出しは、全てのワード線を
接地電位に設定した上、データ線12だけに電流を供給し
かつドレイン線のうちドレイン線20を接地電位に、その
他のドレイン線をデータ線12と同レベルに設定すること
により行われる。この時、データ線12に電圧の降下が存
在するかどうかで、スイッチング素子１Ａが情報”１”
を記憶するか情報”０”を記憶するかが判断される。詳
細としては、スイッチング素子１Ａが情報”１”を記憶
する（導通状態）場合、データ線12は電圧降下を示す。
一方、スイッチング素子１Ａが情報”０”を記憶する
（非導電状態）場合、データ線12は電圧降下を示さな
い。

【００１８】ところが、スイッチング素子１Ａが情報”
０”を、スイッチング素子１Ｂ及び１Ｃ及び１Ｄが情
報”１”を記憶する場合、すなわちスイッチング素子１
Ａが非通電状態にあり、スイッチング素子１Ｂ及び１Ｃ
及び１Ｄが通電状態にある場合、スイッチング素子１Ａ
が情報”０”を記憶するにもかかわらずデータ線12は電
圧降下を示してしまっていた。というのは、データ線12
に供給された電流は、リーク電流として太実線の経路Ｐ
を介して接地電位に落ちてしまうからである。従って、
誤読み出しという問題点から、１トランジスタ／１セル
を実施することが出来なかった。

【００１９】よって、本発明は、上記の問題点を解決
し、１トランジスタ／１セル構造にもかかわらず誤読み
出しを起こさない不揮発性記憶装置を提供することを目
的とする。

【００２０】

【課題を解決するための手段】本発明に係る半導体不揮
発性記憶装置は、ドレイン及びソースの間に設けられた
チャネル領域と制御電極との間に強誘電体膜を有しマト
リクス状に配列された複数のスイツチング素子と、前記
各スイツチング素子の前記ドレインに接続する第一線
と、前記各スイツチング素子の前記ソ−スに接続する第
二線と、前記各スイツチング素子の前記制御電極と接続
するワ−ド線と、前記第一線又は前記第二線の少なくと
も何れかと前記各スイツチング素子との間に接続された
誤読み出しを防止する整流器とを備えたことを特徴とし
ている。

【００２１】

【作用】本発明に係る半導体不揮発性記憶装置は、マト
リクス状に配列された複数のスイッチング素子と、本線
と本線から分岐し前記スイッチング素子の各ドレインに
接続する支線とから成る第一線と、本線と本線から分岐
し前記スイッチング素子の各ソースに接続する支線とか
ら成る第二線と、前記スイッチング素子の各制御電極と
接続するワード線と、前記各スイッチング素子に接続す
る第一線の支線と第二線の支線の少なくとも何れかに設
けられた整流器とを備えたことを特徴としている。

【００２２】従って、ある特定のメモリセルから情報を
読み出す場合に、リーク電流の発生を防止できる。

【００２３】

【実施例】本発明の一実施例による不揮発性記憶装置の
メモリセル５部の構成略図を図１に示す。

【００２４】メモリセル５は、スイッチング素子３と整
流器とから構成されている。スイッチング素子３の構成
を以下に説明する。基板内に設けられたｐ形シリコンウ
エル34内にｎ⁺形ドレイン層28及びｎ⁺形ソース層30が設
けられる。ｐ形シリコンウエル34上にPbTiO₃から成る強
誘電体膜26が設けられる。さらに、強誘電体膜26上面に
制御電極である白金層24が設けられている。なお、ｐ形
シリコンウエル34のうち、ｎ⁺形ドレイン層28とｎ⁺形ソ
ース層30に挟まれた部分29を以下チャンネル領域と呼
ぶ。

【００２５】また、整流器は、上記のスイッチング素子
３のｎ⁺形ソース層30内に設けられたたｐ形拡散層32に
より生成されたｐｎ接合である。

【００２６】上記のスイッチング素子３の構造は、従来
のスイッチング素子１と同じものを用いている。従っ
て、メモリセル３も強誘電体物質の特徴である残留分極
を利用し、電気的に分極状態を変えることにより２種類
の情報を記憶することが出来る。情報”１”を記憶する
場合にはチャンネル領域29は通電状態にあり、情報”
０”を記憶する場合にはチャンネル領域29は非通電状態
にある様に設定される。上記のメモリセル３を用いてメ
モリＬＳＩが構成される。

【００２７】図２にこのメモリＬＳＩの構成概念図を示
す。第一線であるデータ線48及び５０は、本線４８Ｈ及
び50Hから分岐した支線48A、48B及び50C、50Dによって各
スイッチング素子３Ａ、３Ｂ、３Ｃ、３Ｄのドレインに
それぞれ配線される。第二線であるソース線44及び46
は、本線44H及び46Hから分岐した支線44A、44C及び46B、4
6Dによって各スイッチング素子３Ａ、３Ｂ、３Ｃ、３Ｄ
のソース内に形成されたｐ形拡散層に配線される。この
状態は、各スイッチング素子３が支線44A、44C及び46B、4
6Dによって整流器27を介して配線されたことを意味す
る。また、各スイッチング素子３の制御電極24にはワー
ド線52及び54が配線されている。

【００２８】図２に基づいて半導体不揮発性記憶装置へ
の情報の書込について説明する。希望のメモリセルに情
報を書込むことが出来る。例えばスイッチング素子３Ａ
に情報を書込む場合は、以下の様に行われる。ワード線
52には強誘電体膜が十分分極できる電圧Ｖppを、ワード
線54にはＶppの２分の１の電圧をそれぞれ印加する。た
だし、Ｖppの２分の１の電圧は抗電圧を越えないものと
する。また、ソース線44、46は接地電位に設定される。
さらに、データ線48には接地電位を、データ線50にはプ
ログラミング禁止電圧Ｖiをそれぞれ印加する。

【００２９】次に、図２に基づいて情報の消去について
説明する。ワード線毎の一括消去である。例えばワード
線52に接続するスイッチング素子３Ａと３Ｃの情報を消
去する場合は、以下の様に行われる。ワード線52に書込
時とは逆符号の電圧−Ｖppを印加する。さらに、ワード
線54及びソース線44、46及びデータ線48、50を全て接地
電位に設定する。

【００３０】次に、図２に基づいて情報の読みだしにつ
いて説明する。例えばスイッチング素子３Ａから情報を
読みだす場合、以下の様に行われる。ソース線44には抗
電圧より小さい電圧ＳＡを、ソース線46には接地電位を
それぞれ印加する。また、データ線48は接地電位に設定
され、データ線50は電位ＳＡに設定される。さらに、ワ
ード線52、54はフローティング状態に選択的に設定され
る。この時、各スイッチング素子３に設けられた整流器
27によってリーク電流が遮断され、誤読み出しを防止出
来る。

【００３１】次に、半導体不揮発性記憶装置のメモリセ
ル３部の製造方法について図３、図４に基づいて説明す
る。

【００３２】ｎ形シリコン基板36内にｐ形シリコンウエ
ル34が設けられ、フィールド酸化膜23によって仕切られ
る（図３Ａ）。次に、ｐ形シリコンウエル34の上面に、
PbTiO₃から成る強誘電体膜26を高周波スパッタリング法
により形成た後、熱処理を数時間行う。高周波スパッタ
リング法は以下の条件で行うとよい。ターゲット半径は
80mm、ターゲット基板スペースは35mm、ターゲットＲＰ
電圧は1.6kV、スパッタリングパワーは150W、スパッタ
リングガスは９対１の割合で混合されたＡｒとＯ₂の混
合ガス、ガス圧は２×１０^-2トル、基板温度は400から5
00℃、スパッタリング率は3nm／分とする。この時、タ
ーゲットに鉛（10wt％でかつ、か焼（calcination）し
たもの）補償を行う必要がある。また、基板温度につい
ては、スパッタリング時は400℃に保ち、その後熱処理
中は500℃にすると良い。さらに、強誘電体膜26上面に
スパッタリング法により白金層24を堆積させる（図３
Ｂ）。次に、レジストをマスクにしてエッチングするこ
とにより強誘電体膜26、白金層24を成形する（図４
Ｃ）。次に、白金層24をマスクにして、ヒ素またはリン
をイオン注入および熱拡散させて、ｎ⁺形ドレイン層28
およびｎ⁺形ソース層30を形成する（図４Ｄ）。次に、
ｎ⁺形ソース層内にｐ形不純物を注入及び熱拡散させる
ことによりｐ拡散層32を形成する（図１参照）。この
後、内部配線が形成され、素子表面に絶縁層が施される
（図示せず）。

【００３３】なお、上記の実施例では、強誘電体物質で
あるPbTiO₃の特徴である残留分極を利用したスイッチン
グ素子を用いて実施したが、ＭＮＯＳ型やフローティン
グ型のスイッチング素子を用いて実施してもよい。

【００３４】なお、上記実施例では、第一導電型をｐ型
とし第二導電型をｎ型としたが、第一導電型をｎ型と
し、第二導電型をｐ型としてもよい。

【００３５】

【発明の効果】本発明に係る半導体不揮発性記憶装置
は、マトリクス状に配列された複数のスイッチング素子
と、本線と本線から分岐し前記スイッチング素子の各ド
レインに接続する支線とから成る第一線と、本線と本線
から分岐し前記スイッチング素子の各ソースに接続する
支線とから成る第二線と、前記スイッチング素子の各制
御電極と接続するワード線と、前記各スイッチング素子
に接続する第一線の支線と第二線の支線の少なくとも何
れかに設けられた整流器とを備えたことを特徴としてい
る。

【００３６】従って、情報の誤読み出しを起こさない１
トランジスタ／１セル構造メモリＬＳＩを提供すること
が出来る。つまり、半導体不揮発性記憶装置の集積度を
向上させることができる。

【図面の簡単な説明】

【図１】本発明の一実施例によるメモリセル５の断面構
成略図である。

【図２】本発明の一実施例によるメモリセル５を用いて
構成されたメモリＬＳＩの概念図である。

【図３】メモリセル５の製造工程を示す図である。

【図４】メモリセル５の製造工程を示す図である。

【図５】従来のメモリセル１の断面構成略図である。

【図６】メモリセル１のＥ−Ｐヒステリシスループを示
す図である。

【図７】従来のメモリセルへの情報の書込原理を説明す
る為のメモリＬＳＩの構成を概念図である。

【図８】従来のメモリセルからの情報の読み出し原理を
説明する為のメモリＬＳＩの構成を概念図である。

【図９】従来のメモリセルに記憶された情報の消去原理
を説明する為のメモリＬＳＩの構成を概念図である。

【図１０】従来のメモリセル１を用いた１トランジスタ
／１セル構造のメモリＬＳＩの問題点を示す為の図であ
る。

【符号の説明】

3A、3B、3C、3D・・・スイッチング素子 27・・・整流器 44H、46H・・・ソース線の本線 44A、44C、46B、46D・・・ソース線の支線 48H、50H・・・データ線の本線 48A、48B、50C、50D・・・データ線の支線 52、54・・・ワード線

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 G11C 11/22 H01L 27/10 H01L 29/788 H01L 29/792

Claims

(57)【特許請求の範囲】

【請求項１】ドレイン及びソースの間に設けられたチャ
ネル領域と制御電極との間に強誘電体膜を有しマトリク
ス状に配列された複数のスイツチング素子と、前記各ス
イツチング素子の前記ドレインに接続する第一線と、前
記各スイツチング素子の前記ソ−スに接続する第二線
と、前記各スイツチング素子の前記制御電極と接続する
ワ−ド線と、前記第一線又は前記第二線の少なくとも何
れかと前記各スイツチング素子との間に接続された誤読
み出しを防止する整流器と、を備えたことを特徴とする
半導体不揮発性記憶装置。