JPH05159566A

JPH05159566A - デュアルポートメモリ

Info

Publication number: JPH05159566A
Application number: JP3349716A
Authority: JP
Inventors: Koji Hayano; 浩司早野; Toshiyuki Ogawa; 俊行小川
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-12-06
Filing date: 1991-12-06
Publication date: 1993-06-25

Abstract

(57)【要約】【目的】ＲＡＭの行方向を多分割してブロック数を増
やしても、ＲＡＭ−ＳＡＭ間のデータ転送が可能なデュ
アルポートメモリを得る。【構成】ＲＡＭ部からＳＡＭ部へのデータ転送の際、
活性化信号ＳＡＥ₀によりセンスアンプ３を動作させて
ブロック０のデータを増幅させた後、ゲート４を開きデ
ータをブロック１に送り、前記センスアンプ３の動作に
時間的に差をつけて、センスアンプ活性化信号ＳＡＥ₁
によりセンスアンプ７を動作させ、データを増幅させた
後、ゲート８を開きデータレジスタ９にデータを転送す
るようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はデュアルポートメモリ
に関し、特に、ランダムなシーケンスでアクセス可能な
ＲＡＭとシーケンシャルにのみアクセス可能なＳＡＭと
の間において、ＲＡＭを多分割した場合でも、データの
転送が可能なデュアルポートメモリに関するものであ
る。

【０００２】

【従来の技術】ワークステーション及びパーソナルコン
ピュータなどにおいては画像情報はデジタル的に処理さ
れる。このような画像情報を表示装置上に表示するため
に、ビデオＲＡＭと呼ばれるフレームバッファメモリが
用いられる。ビデオＲＡＭはその１行を表示装置の画面
の１水平走査線に対応させる。フレームバッファは１フ
レームの画像データを記憶する。一般のＲＡＭは、デー
タの書き込み及び読み出しを同時に行うことができな
い。従って、一般のＲＡＭをビデオＲＡＭとして用いた
場合、ＣＰＵ（中央演算処理装置）は、画素データ表示
期間中はこのビデオＲＡＭへアクセスすることができな
い。ＣＰＵのビデオＲＡＭへのアクセスは、水平帰線期
間中にのみ行われる。これは、システムのデータ処理速
度を低下させる。そこで、表示装置への画素データの出
力と、ＣＰＵからのアクセスとを同時に非同期的に行う
ことのできるマルチポートＲＡＭが画像処理用メモリと
して広く一般的に用いられる。

【０００３】図６はマルチポートメモリを用いた映像処
理システムの構成を示す概略図であり、図において、９
００はこの映像処理システムにおけるフレームバッファ
用のビデオＲＡＭとして使用されるマルチポートメモ
リ、９０１はメモリセルがマトリクス状に配列され、ラ
ンダムなシーケンスでアクセス可能なダイナミック・メ
モリセルアレイ、９０２はダイナミック・メモリセルア
レイ９０１の１行分のデータを記憶することができ、シ
リアルにのみアクセス可能なシリアルレジスタ、９１０
はマルチポートメモリ９００へランダムなシーケンスで
アクセスし、所要の処理を行うＣＰＵ、９２０はマルチ
ポートメモリ９００の動作を制御する制御する制御信号
を発生するＣＲＴ表示コントローラ、９３０はシリアル
レジスタ９０２より出力される画素データを表示する表
示装置である。なお、ダイナミック・メモリセルアレイ
９０１を含む部分はＲＡＭポート、シリアルレジスタ９
０２を含む部分はＳＡＭポートと呼ばれ、マルチポート
メモリ９００はこれら２つのポートを含むデュアルポー
トメモリである。

【０００４】次に動作について説明する。マルチポート
メモリ９００はＲＡＭポートからＳＡＭポートへ一度に
１行の画素データを転送する。この１行分の画素データ
が表示装置９３０へシリアルに出力されている期間、Ｃ
ＰＵ９１０はＲＡＭポートへランダムにアクセスし、所
要の処理を実行することができる。従って、このＲＡＭ
ポートからＳＡＭポートへのデータ転送を水平帰線期間
中に行えば、残りの水平走査期間中はＣＰＵ９１０はラ
ンダムにこのダイナミック・メモリセルアレイ９０１の
内容を読み出し、かつこの読み出したデータに対して所
要の処理を施した後、再びこのダイナミック・メモリセ
ルアレイ９０１へ書き込むことができる。このマルチポ
ートメモリ９００の動作タイミングの制御はＣＲＴ表示
コントローラ９２０により行われ、このＲＡＭポートか
らＳＡＭポートへのデータ転送中はＣＰＵの９０１への
アクセスを禁止する。このようなマルチポートメモリ９
００をフレームバッファ用のビデオＲＡＭとして用いれ
ば表示装置９３０への表示と並行してＣＰＵ９１０はこ
のマルチポートメモリへアクセスすることができ、映像
処理システムのデータ処理能力，データ処理速度は大幅
に改善される。

【０００５】図７は上記マルチポートメモリの構成の一
例を示すブロック図であり、ここで示すマルチポートメ
モリは、ランダムにアクセスすることのできる１個のＲ
ＡＭポートと、シリアルにのみアクセスすることのでき
る１個のＳＡＭポートとを有しているため、以下の説明
においてはデュアルポートメモリとして説明する。ま
た、このデュアルポートメモリでは、通常×４（４ビッ
ト単位），×８（８ビット単位）と複数ビット単位でデ
ータの入出力が行われるが、ここでは１ビット単位で行
われる場合の構成を示している。

【０００６】図７において、１００は行及び列からなる
マトリクス状に配列された複数のメモリセルを含むラン
ダムアクセス・メモリセルアレイ、５００は外部アドレ
スＡ₀〜Ａ_nが与えられるアドレス入力端子、４００は
アドレス入力端子５００に与えられる外部アドレスＡ₀
〜Ａ_nを受けて内部行アドレス４００ａ，内部列アドレ
ス４００ｂなどの内部アドレスを発生するアドレスバッ
ファ回路、１０１はアドレスバッファ回路４００からの
内部行アドレス４００ａに応答してランダムアクセス・
メモリセルアレイ１００の対応の行を選択する行デコー
ダ、１０２はアドレスバッファ回路４００からの内部列
アドレス４００ｂに応答してランダムアクセス・メモリ
セルアレイ１００の１列を選択する選択信号を発生する
列デコーダ、１０３はＲＡＭ入出力バッファ、１０４は
入出力バスであり、ランダムアクセス・メモリセルアレ
イ１００の選択された１行のデータはセンスアンプ（記
述せず）により検知，増幅された後、Ｉ／（／Ｏ）ゲー
ト（記述せず）により該入出力バス１０４へ接続され
る。また、５０４は外部データ入出力端子である。

【０００７】さらに、３００はシリアルにのみアクセス
可能なシリアルレジスタ（シリアルメモリセルアレ
イ）、２００は該シリアルレジスタ３００とランダムア
クセス・メモリセルアレイ１００の任意の行との間のデ
ータ転送を行うための転送回路、３０２はシリアルレジ
スタ３００内のメモリセルを順次選択するシリアルセレ
クタ、３０３はＳＡＭ入出力バッファ、３０４は入出力
バス、５０５はデータ入出力端子、４１０はアドレスバ
ッファ回路４００からの列アドレスと内部クロック発生
回路４０１からの制御信号に応答してラッチし、シリア
ルセレクタ３０２の開始アドレス４００ｃを発生するア
ドレスポインタ、００１はランダムにアクセス可能なラ
ンダムアクセス・メモリセルアレイ１００と、シリアル
にのみアクセス可能なシリアルメモリセルアレイ（以後
シリアルレジスタと呼ぶ）３００とを含むデュアルポー
トメモリである。

【０００８】また、５０１は外部制御信号（／ＲＡ
Ｓ），（／ＣＡＳ），（／ＷＢ）／（／ＷＥ），（／Ｄ
Ｔ）／（／ＯＥ）が与えられる外部クロック入力端子、
４０１は外部クロック入力端子５０１へ与えられる外部
制御信号を受け各種内部制御信号を発生する内部クロッ
ク発生回路、５０２はクロック信号ＳＣが与えられるＳ
ＡＭ制御信号入力端子、４０２はＳＡＭ制御信号入力端
子５０２へ与えられるクロック信号ＳＣを受け内部クロ
ック信号を発生するＳＣバッファ回路及びシフトクロッ
ク生成回路、５０３は制御信号（／ＳＥ）が与えられる
入力端子、４０３は入力端子５０３へ与えられる制御信
号（／ＳＥ）を受けて、ＳＡＭ入出力バッファ回路３０
３を活性化する内部制御信号を発生するＳＥバッファ回
路である。

【０００９】ここで、外部制御信号（／ＲＡＳ）はアド
レスバッファ回路４００がアドレス入力端子５００へ与
えられたアドレスを行アドレスとして取り込むタイミン
グを与えるとともに、ＲＡＭポートの行選択系の動作を
制御するロウアドレスストローブ信号である。外部制御
信号（／ＣＡＳ）はアドレスバッファ回路４００がアド
レス入力端子５００へ与えられたアドレスＡ₀〜Ａ_nを
列アドレスとして取り込むタイミングを与えるととも
に、ＲＡＭポートにおける列選択系の動作を制御するコ
ラム・アドレス・ストローブ信号である。外部制御信号
（／ＷＢ）／（／ＷＥ）は、ＲＡＭポートにおいてデー
タが複数ビット単位で行われる場合に、所定のビットに
対して書き込み禁止を行うモードであるライト・パー・
ビット動作及びデータ書き込み動作を指定するための制
御信号である。外部制御信号（／ＤＴ）／（／ＯＥ）は
ＲＡＭポートとＳＡＭポートの間のデータ転送を行う転
送モード及びデータ出力モードを指定するための制御信
号である。

【００１０】なお、ＲＡＭ入出力バッファ１０３は、デ
ータの読み出し時には入出力バス１０４上のデータから
外部読み出しデータを生成して外部データ入出力端子５
０４へ伝達し、一方、データ書き込み時には外部データ
入出力端子５０４へ与えられた外部書き込みデータから
内部書き込みデータを生成して入出力バス１０４上へ伝
達する。また、ＳＡＭ入出力バッファ３０３は、データ
読み出し時には、入出力バス３０４上のデータから外部
読み出しデータを生成してデータ入出力端子５０５へ与
え、一方、データ書き込み時には、データ入出力端子５
０５へ与えられた外部書き込みデータから内部書き込み
データを生成して入出力バス３０４上へ伝達する。

【００１１】次に、動作について説明する。まず、ＲＡ
Ｍポートのデータの読み出し及び書き込み動作について
説明する。ＲＡＭポートへのアクセスは通常のＤＲＡＭ
（ダイナミックランダムアクセスメモリ）と同様に行わ
れる。即ち、外部制御信号（／ＲＡＳ）の立下がり時点
においてアドレス入力端子５００へ与えられている外部
アドレスＡ₀〜Ａ_nがアドレスバッファ回路４００に取
り込まれ、内部行アドレス信号４００ａが発生する。行
デコーダ１０１はこのアドレスバッファ回路４００から
の内部行アドレス信号４００ａを受け、ランダムアクセ
ス・メモリセルアレイ１００の対応する１行を選択し、
この選択された行の電位を活性化状態の“Ｈ”に立上げ
る。その後、選択された１行はセンスアンプにより増
幅，保持される。

【００１２】次いで、外部制御信号（／ＣＡＳ）が立下
ると、アドレスバッファ回路４００はアドレス入力端子
５００へ与えられた外部アドレスＡ₀〜Ａ_nを取り込
み、内部列アドレス信号４００ｂを発生して列デコーダ
１０２へ与える。列デコーダ１０２はこの内部列アドレ
ス信号４００ｂをデコードし、ランダムアクセス・メモ
リセルアレイ１００の対応する１列を選択する列選択信
号を発生する。ここで、行選択後、既に増幅を終えて１
行分のメモリセルの情報を増幅，保持しているセンスア
ンプは、前記列選択信号によって最終的に１セルを選択
したこととなり、選択された列にある１セルのデータが
Ｉ／Ｏゲートを介して入出力バス１０４へと読み出され
る。

【００１３】ここで、データの読み出し時には、外部制
御信号（／ＤＴ）／（／ＯＥ）が“Ｌ”の活性化状態と
なり、ＲＡＭ入出力バッファ１０３に含まれる出力バッ
ファが活性化され、ＲＡＭ入出力バス１０４上のデータ
から外部読み出しデータを生成してデータ入出力端子５
０４へ出力する。

【００１４】一方、データ書き込み時には外部制御信号
（／ＷＢ）／（／ＷＥ）が“Ｌ”の活性化状態となり、
外部制御信号（／ＣＡＳ），（／ＷＢ）／（／ＷＥ）の
遅い方の立下りのタイミングで、ＲＡＭ入出力バッファ
１０３に含まれる入力バッファが活性化され、データ入
出力端子５０４に与えられた外部書き込みデータを取り
込み、これより内部書き込みデータ信号を生成してＲＡ
Ｍ入出力バス１０４へ伝達する。ここで、書き込み信号
は読み出し信号よりも強いので、センスアンプによって
増幅された読み出しデータは書き換えられて、選択され
た１セルへの書き込みが行われる。

【００１５】次いで、ＲＡＭポート，ＳＡＭポート間の
データ転送と、ＳＡＭポートのデータの読み出し及び書
き込み動作について説明する。データ転送サイクルには
リードトランスファサイクルとライトトランスファサイ
クルの２種類があり、ＳＡＭポートが読み出しモードと
なる場合にはその前にリードトランスファサイクルが定
義され、書き込みモードとなる場合にはライトトランス
ファサイクルが定義されるというように、ＳＡＭポート
がデータ読み出しモードであるか、データ書き込みモー
ドであるかはその前に行われる転送サイクルによって決
定される。

【００１６】即ち、データがランダムアクセス・メモリ
セルアレイ１００から転送回路２００を介してシリアル
レジスタ３００に転送されてきた場合、ＳＡＭポートは
読み出しモードとなる。この転送サイクル、いわゆるリ
ードトランスファサイクルは、ＲＡＭポートにおける通
常のリードサイクルにおいて、外部制御信号（／ＲＡ
Ｓ）を“Ｌ”の活性化するときに外部制御信号（／Ｄ
Ｔ）／（／ＯＥ）を活性化の“Ｌ”，外部制御信号（／
ＷＢ）／（／ＷＥ）を非活性の“Ｈ”，外部制御信号
（／ＳＥ）任意の状態にそれぞれ設定すると、ランダム
アクセス・メモリセルアレイ１００における１行のメモ
リセルのデータのセンス増幅後、外部制御信号（／Ｄ
Ｔ）／（／ＯＥ）の立上りに応答して転送回路２００が
活性化され、前記１行分のメモリセルデータがシリアル
レジスタ３００へ転送される。

【００１７】次いで、外部制御信号（／ＣＡＳ）が
“Ｌ”に立下る時、ストローブされたアドレスがアドレ
スポインタ４１０にロードされる。このアドレスポイン
タ４１０にロードされたアドレス信号４００ｃはシリア
ルセレクタ３０２に与えられてシリアルセレクタ３０２
の最初の選択ビット位置を指定する。その後は、外部ク
ロック信号ＳＣが変化するごとに、シフトクロック生成
回路４０２の例えばカウンタ（図には記さず）のような
信号変換回路によって、シリアルセレクタ３０２の選択
番地を１つずつ増分し、シリアルレジスタ３００に記憶
しているデータは順次ＳＡＭ入出力バッファ３０３に含
まれる出力バッファを介してデータ入出力端子５０５へ
出力される。

【００１８】一方、外部制御信号（／ＲＡＳ）が“Ｌ”
に立下る時に、外部制御信号（／ＷＢ）／（／ＷＥ）を
“Ｌ”，外部制御信号（／ＤＴ）／（／ＯＥ）を
“Ｌ”，外部制御信号（／ＳＥ）を“Ｌ”に設定するこ
とでライトトランスファサイクルが定義され、ＳＡＭポ
ートは書き込みモードとなる。該ライトトランスファサ
イクルが定義されると直ちにシリアルレジスタ３００の
データはランダムアクセス・メモリセルアレイ１００へ
と伝達される。この時、ランダムアクセス・メモリセル
アレイ１００では行選択がなされているので、伝達され
た書き込みデータは、該ランダムアクセス・メモリセル
アレイ１００中の選択された１行に接続する１行分のメ
モリセルの情報の読み出しとかち合うことになるが、通
常シリアルメモリセルはランダムメモリセルよりも強い
ので、結局センスアンプはランダムアクセス・メモリセ
ルアレイ１００の選択された１行に接続されたメモリセ
ルのデータを増幅するのではなく、シリアルレジスタ３
００から転送されてきた書き込みデータを増幅し、ラン
ダムアクセス・メモリセルアレイ１００の選択された１
行に接続するメモリセルに、転送されてきた書き込みデ
ータを書き込むことになる。

【００１９】ところで、近年、ＤＲＡＭは１Ｍ，４Ｍ，
１６Ｍ…とそのメモリセルアレイ部が大きくなり、消費
電力が１つの問題としてよく取り上げられている。この
有効な解決方法の１つとして、ＲＡＭ部を行方向に分割
して分割動作させるというものがある。図８は１／２分
割を行ったＤＲＡＭの構成を示す図であり、１Ｍのビッ
ト容量を２分の１に分割している。図において１０１０
は行選択線、１０２０は列選択線、１１００ａ，１１０
０ｂはＲＡＭを行方向に１／２分割することにより得た
２つのメモリマット、１２００ａ，１２００ｂはそれぞ
れメモリマット１１００ａ，１１００ｂのセンスアン
プ、１３００はシリアルレジスタである。また、図には
示さないが、シリアルレジスタ１３００とメモリマット
１２００ａ，１２００ｂとの間にはそれぞれゲートが設
けられており、該ゲートの開閉により、メモリマット１
２００ａ，１２００ｂのビット線とシリアルレジスタ１
３００のデータ線との接続，非接続が決まるようになっ
ている。

【００２０】分割は行方向にのみ適用され、メモリマッ
ト１１００ａは０行から２５５行までを、メモリマット
１１００ｂは２５６行から５１１行までを受け持ってい
る。ここで、例えばメモリマット１１００ａ内のある１
行を選択する選択線１０１０が活性化されたとすると、
該１行に接続しているメモリセルの情報はセンスアンプ
１２００ａで増幅される。また、この時メモリマット１
２００ｂ側のゲートは閉じているが、メモリマット１２
００ａ側のゲートは開いており、このゲートを通ってセ
ンスアンプ１２００ａで増幅された情報がシリアルレジ
スタ１３００に転送される。また、この時、動作したの
はメモリマット１１００ａを受け持つセンスアンプ１２
００ａだけであり、メモリマット１１００ｂを受け持つ
センスアンプ１２００ｂは動作しない。即ち、該ＤＲＡ
Ｍは２分の１分割動作すること、つまり、そのメモリセ
ルが２分の１の規模の場合と同じくらいの消費電力で動
作することになる。この手法は１ＭクラスのＤＲＡＭで
既に用いられており公知である。

【００２１】

【発明が解決しようとする課題】従来のデュアルポート
メモリは以上のように構成されているので、消費電力低
減のためにＤＲＡＭ部の行方向の分割数を多くする、即
ち、ブロック数を３つ以上に増加すると、ＳＡＭ部とＲ
ＡＭ部間でのデータ転送において、ＳＡＭ部に隣接して
いないＲＡＭ部のブロックのデータをＳＡＭ部に転送す
る場合には、該ブロック内でのみビット線を増幅する場
合に比べてビット線の配線容量が増加するため、該ブロ
ックのセンスアンプのトランジスタのサイズを大きくし
ておかなければならず、また、このようにセンスアンプ
のトランジスタサイズを大きくすると、誤動作するなど
の問題点があった。

【００２２】この発明は上記のような問題点を解消する
ためになされたもので、ＲＡＭ部の分割を多くしても、
センスアンプのトランジスタサイズを変えることなく、
ＲＡＭ部，ＳＡＭ部間のデータ転送が行える、多分割動
作可能なデュアルポートメモリを得ることを目的として
いる。

【００２３】

【課題を解決するための手段】この発明に係るデュアル
ポートメモリは、ＲＡＭ部のメモリセルアレイを行方向
に分割して複数のメモリセルブロックを形成するととも
に、各メモリセルブロック内のビット線対の電位を増幅
する電位増幅手段を上記ブロックの数に応じて設け、上
記複数の電位増幅手段を、上記ＲＡＭ部及びＳＡＭ部間
でのデータ転送方向に順次時間差を付けて活性化するよ
う制御する制御手段を設けたものである。

【００２４】

【作用】この発明においては、複数の電位増幅手段を、
ＲＡＭ部及びＳＡＭ部間でのデータ転送方向に順次時間
差を付けて活性化するようにしたから、分割されたＲＡ
Ｍ部のメモリセルブロックとＳＡＭ部との間のデータ転
送をセンスアンプの駆動能力を増大することなく行うこ
とができ、この結果、センスアンプのトランジスタサイ
ズを変える必要がなく、また、消費電力を低くすること
ができる。

【００２５】

【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例によるデュアルポート
メモリの構成を示すブロック図であり、ここではＲＡＭ
ポートをブロック０とブロック１の２つの部分に分け、
１／２分割動作させる場合について示している。図１に
おいて、２，６はそれぞれブロック０，１のメモリセル
アレイ、１，５はそれぞれブロック０，１の行デコー
ダ、ＢＬ₀₀〜ＢＬ_0N，ＢＬ₁₀〜ＢＬ_1Nはそれぞれブロッ
ク０，１のビット線対、ＷＬ_0X，ＷＬ_1Xはそれぞれブロ
ック０，１のワード線の１つ、３，７はそれぞれビット
線対ＢＬ₀₀〜ＢＬ_0N，ＢＬ₁₀〜ＢＬ_1Nの電位を増幅する
センスアンプ、４はビット線対ＢＬ₀₀〜ＢＬ_0Nとビット
線ＢＬ₁₀〜ＢＬ_1Nとを接続，非接続するゲート、９はＳ
ＡＭ部のデータレジスタ、８はビット線対ＢＬ₁₀〜ＢＬ
_1Nとデータレジスタ９のデータ線とを接続，非接続する
ゲートである。

【００２６】また、ＳＡＥ₀，ＳＡＥ₁はそれぞれセン
スアンプ３，７を活性化するセンスアンプ活性化信号、
ＴＥ₀はブロック０，１間のゲート４を活性化するゲー
ト活性化信号、ＴＥ₁はＲＡＭ部とＳＡＭ部間のゲート
８を活性化するゲート活性化信号、ＥＱ₀，ＥＱ₁はそ
れぞれブロック０，１のビット線対を同電位にするビッ
ト線イコライズ信号、５０はセンスアンプ活性化信号Ｓ
ＡＥ₀，ＳＡＥ₁を制御するセンスアンプイネーブル制
御回路、５１は上記ゲート活性化信号ＴＥ₀を制御する
ブロック間転送ゲート活性化信号制御回路、５２は上記
ゲート活性化信号ＴＥ₁を制御するＲＡＭ−ＳＡＭ間転
送ゲート活性化信号制御回路である。

【００２７】次に動作について説明する。図２はこの発
明の一実施例によるデュアルポートメモリのＲＡＭ部か
らＳＡＭ部へのデータ転送を示すタイミング図であり、
図において、図１と同一記号のものは同一のものを示
し、また、点線はブロック１のデータをデータレジスタ
９に転送する場合の動作を示すものである。まず、ＲＡ
Ｍ部のブロック０の１行のデータをＳＡＭ部のデータレ
ジスタ９に転送する場合の動作について説明する。行デ
コーダ１からの信号によりＲＡＭ部のブロック０内の１
行のワード線ＷＬ_0Xが選択され、活性化される。これに
より該ＷＬ_0Xに接続するブロック０内のメモリセルの電
位がビット線対ＢＬ₀₀〜ＢＬ_0Nに表われるのを受け、セ
ンスアンプ３の活性化信号ＳＡＥ₀が活性化されて、デ
ータは増幅，保持される。次にゲート活性化信号ＴＥ₀
を活性化することによりゲート４が開き、ブロック１の
ビット線対ＢＬ₁₀〜ＢＬ_1Nにデータは転送される。その
時、ブロック１のワード線ＷＬ_1Xは非活性になっている
ので、ブロック０から転送されてきた該データがブロッ
ク１のメモリセルに書き込まれることはない。

【００２８】次に、ブロック１のセンスアンプ活性化信
号ＳＡＥ₁を活性化することにより、ビット線対ＢＬ₁₀
〜ＢＬ_1Nに転送されてきたデータは増幅，保持される。
よって、ここでブロック０内の動作は終了してもかまわ
ない。最後に、ゲート活性化信号ＴＥ₁を活性化するこ
とによりゲート８が開き、ブロック１のビット線対ＢＬ
₁₀〜ＢＬ_1NのデータがＳＡＭ部のデータレジスタ９に書
き込まれる。この時、ブロック０のワード線ＷＬ_0Xは非
活性のままであり、ブロック１のワード線ＷＬ_1Xは活性
化される。また、この時のセンスアンプ活性化信号ＳＡ
Ｅ₀，ゲート活性化信号ＴＥ₀は、活性化しても非活性
のままでも該転送に影響はない。

【００２９】なお、ビット線イコライズ信号ＥＱ₀，Ｅ
Ｑ₁は、それぞれブロック０，１のビット線対にデータ
が表われた時に非活性となり、それぞれのブロックのセ
ンスアンプ活性化信号ＳＡＥ₀，ＳＡＥ₁が非活性にな
ると活性化されてビット線対を同電位にしている。

【００３０】図３はこの発明の一実施例によるデュアル
ポートメモリのＳＡＭポートからＲＡＭポートへのデー
タ転送を示すタイミング図であり、図において、図１と
同一記号のものは同一のものを示し、また、点線はデー
タレジスタ９のデータをブロック１に転送する場合の動
作を示すものである。この動作は上記ＲＡＭ部からＳＡ
Ｍ部への転送の逆のタイミングでセンスアンプ活性化信
号ＳＡＥ₀．ＳＡＥ₁．ゲート活性化信号ＴＥ₀，ＴＥ
₁が活性されていく。

【００３１】このように、上記実施例では、ＲＡＭ部と
ＳＡＭ部の間のデータ転送の際、各ブロックのセンスア
ンプの活性時期に時間的に差を付けることにより、ＲＡ
Ｍ部の分割数が多くなりブロック数が増加しても、つま
り、ＳＡＭ部とこれに隣接していないＲＡＭ部のブロッ
ク間でデータ転送を行う場合でも、センスアンプのサイ
ズを大きくすることなくＲＡＭ，ＳＡＭ間のデータ転送
を行うことができ、しかも、消費電力も従来と同程度で
済むという効果がある。

【００３２】次に、この発明の第２の実施例を図につい
て説明する。図４はこの発明の第２の実施例によるデュ
アルポートメモリの構成を示すブロック図であり、ここ
ではＲＡＭ部をブロック０〜ブロック７の８つの部分に
分け、１／８分割動作させる場合について示している。
図４において、９はＳＡＭ部のデータレジスタ、１０〜
１７はそれぞれＲＡＭ部のブロック０〜７の行デコー
ダ、１８〜２５はそれぞれブロック０〜７のメモリセル
アレイ、３４〜３７はビット線を増幅するセンスアンプ
であり、ここでは隣合う２つのブロックがその間に配置
された１つのセンスアンプを共有している。２６〜３３
はそれぞれ各ブロックとこれに隣接するセンスアンプの
間に配置され、該２つのブロックのうちどちらか一方の
ブロックのビット線を選択し、そのビット線とセンスア
ンプとを接続するゲート、３８，４１はそれぞれブロッ
ク１とブロック２間，ブロック５とブロック６間でデー
タの転送を行うためのブロック間のゲート、３９，４２
はそれぞれブロック３とデータレジスタ９間，ブロック
４とデータレジスタ９間でデータの転送を行うＲＡＭ−
ＳＡＭ間のゲートである。

【００３３】また、ＳＡＥ₁₀〜ＳＡＥ₁₃はそれぞれセン
スアンプ３４〜３７を活性化するセンスアンプ活性化信
号、ＴＥ_10s〜ＴＥ_13sはそれぞれゲート２６，２８，
３０，３２を活性化するゲート活性化信号、ＴＥ_10u〜
ＴＥ_13uはそれぞれゲート２７，２９，３１，３３を活
性化するゲート活性化信号、ＳＷ₀，ＳＷ₃はそれぞれ
ブロック間のゲート３８，４１を活性化するゲート活性
化信号、ＳＷ₁，ＳＷ₂はそれぞれＲＡＭ−ＳＡＭ間の
ゲート３９，４０を活性化するゲート活性化信号、５３
はセンスアンプ活性化信号ＳＡＥ₁₀〜ＳＡＥ₁₃を制御す
るセンスアンプイネーブル制御回路、５４はブロック間
のゲートを活性化するゲート活性化信号ＴＥ_10s〜ＴＥ
_13s，ＴＥ_10u〜ＴＥ_13u，ＳＷ₀，ＳＷ₃を制御する
ブロック間転送ゲート活性化信号制御回路、５５はＲＡ
Ｍ−ＳＡＭ間のゲートを活性化するゲート活性化信号Ｓ
Ｗ₁，ＳＷ₂を制御するＲＡＭ−ＳＡＭ間転送ゲート活
性化信号制御回路である。なお、図には示さないが、上
記第１の実施例と同様、各ブロックにはビット線イコラ
イズ信号ＥＱがビット線対に与えられるようになってい
る。

【００３４】図５はこの発明の第２の実施例によるデュ
アルポートメモリのＲＡＭ部からＳＡＭ部へのデータ転
送を示すタイミング図であり、図において図４と同一記
号のものは同一のものを示し、ＷＬ_11Xはブロック１の
ワード線の１つ、ＢＬ₁₁₀〜ＢＬ_11Nはブロック１のビ
ット線対、ＢＬ₁₂₀〜ＢＬ_12Nはブロック２のビット線
対、ＢＬ₁₃₀〜ＢＬ_13Nはブロック３のビット線対であ
る。ここでは、ＲＡＭ部のブロック１の１行のデータを
ＳＡＭ部であるデータレジスタ９に転送する場合の動作
について説明する。ブロック１内の１行のワード線ＷＬ
_11Xが活性化され、ブロック１内のメモリセルの電位が
ブロック１のＢＬ₁₁₀〜ＢＬ_11Nのビット線対に表われ
る。その時、ゲート２６はゲート活性化信号ＴＥ_10sを
非活性にすることによって閉じられ、また、ゲート２７
はゲート活性化信号ＴＥ_10uが活性化状態となって開い
ているので、センスアンプ活性化信号ＳＡＥ₁₀が活性化
することによりブロック１内のデータだけがセンスアン
プ３４によって増幅される。

【００３５】次にゲート活性化信号ＳＷ₀を活性化する
ことによってゲート３８が開き、ブロック２のビット線
対にブロック１のデータは転送される。その時、ブロッ
ク２のワード線は非活性になっており、ブロック２のメ
モリセルに転送されてきたブロック１のデータが書き込
まれることはない。次に、センスアンプ活性化信号ＳＡ
Ｅ₁₁を活性化することにより、ブロック２のビット線対
ＢＬ₁₂₀〜ＢＬ_12Nのデータはセンスアンプ３５により
増幅されるが、この時ゲート２８，２９はゲート活性化
信号ＴＥ_11s，ＴＥ_11uとも活性化されているので開い
ており、データはブロック３のビット線対ＢＬ₁₃₀〜Ｂ
Ｌ_13Nへ転送される。次に、ゲート活性化信号ＳＷ₁を
活性化することによりゲート３９は開き、ブロック３の
ビット線対ＢＬ₁₃₀〜ＢＬ_13Nのデータはデータレジス
タ９に書き込まれる。

【００３６】なお、ＳＡＭ部からＲＡＭ部へのデータ転
送はデータレジスタ９に近いブロックから順に上記と同
様にセンスアンプを動作させればよい。

【００３７】このように、上記第２の実施例では、ＲＡ
Ｍ部とＳＡＭ部の間のデータ転送の際、各ブロックのセ
ンスアンプの活性時期に差を付けることにより、ＲＡＭ
部の分割数が多くなりブロック数が増加しても、センス
アンプのサイズを大きくすることなくＲＡＭ，ＳＡＭ間
のデータ転送が行え、誤動作を防げるとともに、消費電
力も従来と同程度で済むという効果がある。

【００３８】

【発明の効果】以上のように、この発明に係るデュアル
ポートメモリによれば、複数のブロックに分割したＲＡ
Ｍ部の各ブロックのビット線対をゲートを介して接続
し、各ブロックのセンスアンプの活性時期に時差を付け
るようにしたので、ＲＡＭ部の行方向の分割を多くして
も、ＲＡＭ部とＳＡＭ部間のデータ転送を、センスアン
プのトランジスタサイズを変えることなく、しかも、低
消費電力で行うことが可能となる効果がある。

【図面の簡単な説明】

【図１】この発明の第１の実施例によるデュアルポート
メモリの構成を示すブロック図である。

【図２】この発明の第１の実施例によるデュアルポート
メモリのＲＡＭ部からＳＡＭ部へのデータ転送時のタイ
ミング図である。

【図３】この発明の第１の実施例によるデュアルポート
メモリのＳＡＭ部からＲＡＭ部へのデータ転送時のタイ
ミング図である。

【図４】この発明の第２の実施例によるデュアルポート
メモリの構成を示すブロック図である。

【図５】この発明の第２の実施例によるデュアルポート
メモリのＲＡＭ部からＳＡＭ部へのデュアルポート転送
時のタイミング図である。

【図６】従来のマルチポートメモリを用いた映像処理シ
ステムの構成を示す概略図である。

【図７】従来のマルチポートメモリの構成を示すブロッ
ク図である。

【図８】１／２分割を行った従来のＤＲＡＭの構成を示
す図である。

【符号の説明】

１（ブロック０の）行レコーダ２（ブロック０の）メモリセルアレイ３（ブロック０の）センスアンプ４ゲート５（ブロック１の）行デコーダ６（ブロック１の）メモリセルアレイ７（ブロック１の）センスアンプ８ゲート９データレジスタ５０センスアンプイネーブル制御回路５１ブロック間転送ゲート活性化信号制
御回路５２ＲＡＭ−ＳＡＭ間転送ゲート活性化
信号制御回路ＢＬ₀₀〜ＢＬ_0N，（ブロック０の）ビット線対ＢＬ₁₀〜ＢＬ_1N （ブロック１の）ビット線対ＷＬ_0X，（ブロック０の）ワード線の１つＷＬ_1X （ブロック１の）ワード線の１つＳＡＥ₀ センスアンブ活性化信号ＳＡＥ₁ センスアンブ活性化信号ＴＥ₀ ゲート活性化信号ＴＥ₁ ゲート活性化信号ＥＱ₀ ビット線イコライズ信号ＥＱ₁ ビット線イコライズ信号

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【手続補正書】

【提出日】平成４年６月１７日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００２１

【補正方法】変更

【補正内容】

【００２１】

【発明が解決しようとする課題】従来のデュアルポート
メモリは以上のように構成されているので、消費電力低
減のためにＤＲＡＭ部の行方向の分割数を多くする、即
ち、ブロック数を３つ以上に増加すると、ＳＡＭ部とＲ
ＡＭ部間でのデータ転送において、ＳＡＭ部に隣接して
いないＲＡＭ部のブロックのデータをＳＡＭ部に転送す
る場合には、該ブロック内でのみビット線を増幅する場
合に比べてビット線の配線容量が増加するため、該ブロ
ックのセンスアンプのトランジスタのサイズを大きくし
ておかなければならず、また、このようにセンスアンプ
のトランジスタサイズを大きくしないと、誤動作するな
どの問題点があった。

Claims

【特許請求の範囲】

【請求項１】行及び列方向にメモリセルが配置された
メモリセルアレイを有するＲＡＭ部と、上記メモリセル
アレイに隣接して配置され、ＲＡＭ部のビット線対と同
数のデータレジスタを有し、上記ＲＡＭ部の１行分のデ
ータを記憶するＳＡＭ部とを備え、上記ＲＡＭ部及びＳ
ＡＭ部間でのデータ転送が可能なデュアルポートメモリ
において、上記ＲＡＭ部のメモリセルアレイを行方向に分割して複
数のメモリセルブロックを形成するとともに、各メモリ
セルブロック内のビット線対の電位を増幅する電位増幅
手段を上記ブロックの数に応じて設け、上記複数の電位増幅手段を、上記ＲＡＭ部及びＳＡＭ部
間でのデータ転送方向に順次時間差を付けて活性化する
よう制御する制御手段を設けたことを特徴とするデュア
ルポートメモリ。