KR101038983B1 - 리던던시부를 갖춘 메모리 장치 - Google Patents

리던던시부를 갖춘 메모리 장치 Download PDF

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Abstract

본 발명의 리던던시부를 갖춘 메모리 장치는 인접하는 메모리 셀 어레이내의 리던던시부를 상호 이용할 수 있도록 하여 리던던시 효율을 개선시킬 수 있다.

Description

리던던시부를 갖춘 메모리 장치{Memory device with redundancy part}
도 1은 리던던시부를 갖춘 일반적인 메모리 셀 어레이의 개략도이다.
도 2는 본 발명에 따른 리던던시부를 갖는 메모리 셀 어레이의 개념도이다.
도 3은 도 2에 도시된 리던던시부를 이용하는 방법을 설명하는 회로도이다.
본 발명은 메모리 장치에 관한 것으로, 특히 리던던시부를 갖춘 메모리 셀 어레이를 효율적으로 이용할 수 있는 메모리 장치에 관한 것이다.
주지된 바와같이, 메모리 장치의 메모리 셀 어레이는 매트릭스 형태로 구성되어 있으며, 다수의 워드라인과 비트라인이 상호 수직으로 교차하는 방식으로 배치되어 있다.
이러한 메모리 셀 어레이 제작시, 특정 비트라인에 연결된 메모리 셀에 페일이 발생된 경우 이를 대체하기 위하여 메모리 셀 어레이의 일정 부분에 리던던시부를 배치하는 것이 일반적이다.
도 1은 리던던시부를 갖춘 일반적인 메모리 셀 어레이의 개략도이다.
도 1에서, "10"과 "11"은 메모리 셀 어레이를 나타내며, "WL"은 워드라인을 나타내며, "LIOU"와 "LIOD"는 각각 로컬 입출력 라인을 나타낸다. 여기서, 로컬 입출력 라인은 스위치용 트랜지스터를 통하여 비트라인과 연결된다. 따라서, 예컨대, 리드 동작시, 비트라인쌍의 전압차를 증폭하는 감지 증폭기에 의하여 증폭된 비트라인상의 데이타는 로컬 입출력 라인 및 글로벌 입출력 라인(도시되지 않음)을 통하여 외부로 출력된다. 라이트 동작은 이와는 반대의 경로를 통하여 처리된다.
도 1에서 알 수 있듯이, 비트라인에 페일이 발생한 경우, 페일이 발생된 비트라인을 메모리 셀 어레이에 준비해둔 리던던시 비트라인으로 대체하게 된다(여기서, a는 페일이 발생하였으나 대체할 리던던시 비트라인을 갖지 못한 경우를 나타낸다). 그런데, 메모리 셀 어레이(10)에서 페일이 발생한 비트라인의 수가 준비해 놓은 리던던시 비트라인의 수보다 많은 경우가 있는 반면에, 인접한 메모리 셀 어레이(11)에서는 페일이 발생한 비트라인의 수가 자체의 리던던시 비트라인의 수보다 적을 수가 있다. 그런데, 전자의 경우, 리던던시 비트라인을 초과한 경우에는 페일을 치유할 수 있는 방법이 없으며, 이는 결과적으로 메모리 장치의 수율을 떨어뜨린다는 문제점을 초래한다.
본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 상호 인접한 메모리 셀 어레이의 리던던시부를 필요에 따라 상호 이용할 수 있도록 한 메모리 장치를 제공한다.
본 발명의 실시예인 리던던시부를 갖춘 메모리 장치는 제 1 및 제 2 메모리 셀 어레이와, 제 1 메모리 셀 어레이내에 위치하는 제 1 리던던시부와, 제 2 메모리 셀 어레이내에 위치하는 제 2 리던던시부와, 제 1 메모리 셀 어레이용 제 1 로컬 입출력 라인부와, 제 2 메모리 셀 어레이용 제 2 로컬 입출력 라인부를 구비하며, 제 1 로컬 입출력 라인부는 상기 제 1 및 제 2 리던던시부와 공유되고, 제 2 로컬 입출력 라인부는 상기 제 1 및 제 2 리던던시부와 공유된다.
본 실시예에서, 제 1 로컬 입출력 라인부는 제 1 스위칭부에 의하여 상기 제 1 메모리 셀 어레이내의 비트라인과 연결 가능하며,제 1 로컬 입출력 라인부는 제 2 스위칭부에 의하여 상기 제 2 메모리 셀 어레이내의 상기 제 2 리던던시부의 비트라인과 연결 가능하며, 제 2 로컬 입출력 라인부는 제 3 스위칭부에 의하여 상기 제 2 메모리 셀 어레이내의 비트라인과 연결 가능하며, 제 2 로컬 입출력 라인부는 제 4 스위칭부에 의하여 상기 제 1 메모리 셀 어레이내의 상기 제 1 리던던시부의 비트라인과 연결 가능하다.
본 실시예에서, 1 메모리 셀 어레이내의 비트라인에 페일이 발생한 경우, 상기 제 1 스위칭부는 턴오프되고 상기 제 2 스위칭부가 턴온되고, 제 2 메모리 셀 어레이내의 비트라인에 페일이 발생한 경우, 상기 제 3 스위칭부는 턴오프되고 상기 제 4 스위칭부가 턴온된다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2는 본 발명에 따른 리던던시부를 갖는 메모리 셀 어레이의 개념도이다.
도 2에서, "20"과 "21"은 메모리 셀 어레이를 나타내며, "WL"은 워드라인을 나타내며, "LIOU"와 "LIOD"는 각각 로컬 입출력 라인을 나타낸다. 그리고, 영역(a)은 메모리 셀 어레이(20)에 위치하는 리던던시부를 나타내고, 영역(b)은 메모리 셀 어레이(21)에 위치하는 리던던시부를 나타낸다.
도 2에서 알 수 있듯이, 메모리 셀 어레이(20)의 로컬 입출력 라인(LIOU)은 영역(a)와 영역(b)에 모두 공유되어 있으며, 메모리 셀 어레이(21)의 로컬 입출력 라인(LIOD) 또한 영역(a)와 영역(b)에 모두 공유되고 있다.
이처럼, 로컬 입출력 라인(LIOU, LIOD)을 영역(a, b)에 모두 공유되도록 한 것은 필요에 따라서 인접한 메모리 셀 어레이의 리던던시부를 이용할 수 있도록 하기 위함이다. 본 발명의 이러한 특징은 도 3을 참조하여 설명하기로 한다.
도 3은 본 발명의 개념을 설명하기 위한 도면으로, 도 2에 도시된 리던던시부를 이용하는 방법을 설명하는 회로도이다.
도 3에서, 로컬 입출력 라인(LIOU)와 비트라인(BL)사이에 트랜지스터(31)가 위치한다. 비트라인(BL)과 비트라인바(BLB)사이에 감지 증폭기(310)가 위치한다. 비트라인바(BLB)와 로컬 입출력 라인(LIOUB)사이에 트랜지스터(32)가 위치한다. 이들 회로는 메모리 셀 어레이(20)에 위치한다.
블록(320)은 메모리 셀 어레이(21)에 위치하는 리던던시부(b)의 일예이다. 도시된 바와같이, 로컬 입출력 라인(LIOU)과 리던던시 비트라인(RBL)사이에 트랜지스터(33)가 위치한다. 리던던시 비트라인(RBL)과 리던던시 비트라인바(RBLB)사이에 감지 증폭기(311)가 위치한다. 리던던시 비트라인바(RBLB)와 로컬 입출력 라인(LIOUB)사이에 트랜지스터(35)가 존재한다. 또한, 리던던시 비트라인(RBL)은 트랜 지스터(34)를 통하여 로컬 입출력 라인(LIOD)과 연결되며, 리던던시 비트라인바(RBLB)은 트랜지스터(36)를 통하여 로컬 입출력 라인(LIODB)과 연결된다.
도 3에서, 트랜지스터(31, 32)를 턴온/오프하기 위하여 게이트에 인가되는 신호(YS)는 컬럼 어드레스에 대응하는 내부 신호로서, 선택된 비트라인상의 데이타를 로컬 입출력 라인(LIOU, LIOUB)으로 보내기 위한 스위칭 신호 역할을 한다.
그리고, 트랜지스터(33, 35)를 턴온/오프하기 위하여 게이트에 인가되는 신호(RYSU)는 리던던시 컬럼 어드레스에 대응하는 내부 신호로서, 선택된 리던던시 비트라인상의 데이타를 로컬 입출력 라인(LIOU, LIOUB)으로 보내기 위한 스위칭 신호 역할을 한다.
그리고, 트랜지스터(34, 36)를 턴온/오프하기 위하여 게이트에 인가되는 신호(RYSD)는 리던던시 컬럼 어드레스에 대응하는 내부 신호로서, 선택된 리던던시 비트라인상의 데이타를 로컬 입출력 라인(LIOD, LIODB)으로 보내기 위한 스위칭 신호 역할을 한다.
이하, 도 3의 동작을 설명한다.
메모리 셀 어레이(20)에 위치하는 비트라인(BL, BLB)에 페일이 발생한 경우, 메모리 셀 어레이(21)에 위치한 리던던시부의 리던던시 비트라인(RBL, RBLB)으로 대체하기 위하여, 트랜지스터(33, 35)를 턴온시킨다. 즉, 본 발명의 경우, 페일이 생긴 비트라인(BL, BLB)을 선택하는 대신에 인접한 메모리 셀 어레이에 존재하는 리던던시 비트라인(RBL, RBLB)을 선택할 수 있음을 알 수 있다.
신호(RYSD)가 인에이블되어 트랜지스터(34, 36)가 턴온되는 경우에는 메모리 셀 어레이(21)내에서 페일이 발생한 비트라인을 대체하는 것을 의미한다.
이상, 본 발명에서는 인접한 메모리 셀 어레이내의 리던던시부를 이용할 수 있는 구조에 대하여 설명하였다.
이러한 본 발명의 구조를 유용하게 적용하기 위해서 도 2와 같이 각 리던던시부는 인접한 메모리 셀 어레이에 가장 가깝께 위치시키는 것이 바람직할 것이다.
서로 다른 메모리 셀 어레이에 위치하는 리던던시부를 상호 공유하는 본 발명의 구조를 채택함으로써, 리던던시의 효율을 개선시킬 수 있다.

Claims (3)

  1. 리던던시부를 갖춘 메모리 장치에 있어서,
    서로 이웃하게 배치되는 제 1 및 제 2 메모리 셀 어레이와,
    상기 제 1 메모리 셀 어레이내에 위치하며, 상기 제 2 메모리 셀 어레이에 가장 인접하게 배치되는 제 1 리던던시부와,
    상기 제 2 메모리 셀 어레이내에 위치하며, 상기 제 1 메모리 셀 어레이에 가장 인접하게 배치되는 제 2 리던던시부와,
    상기 제 2 리던던시부까지 연장된 상기 제 1 메모리 셀 어레이용 제 1 로컬 입출력 라인부와,
    상기 제1 리던던시부까지 연장된 상기 제 2 메모리 셀 어레이용 제 2 로컬 입출력 라인부를 구비하며,
    상기 제 1 로컬 입출력 라인부는 상기 제 1 및 제 2 리던던시부와 공유되고, 상기 제 2 로컬 입출력 라인부는 상기 제 1 및 제 2 리던던시부와 공유되는 것을 특징으로 하는 리던던시부를 갖춘 메모리 장치.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제 1 로컬 입출력 라인부는 제 1 스위칭부에 의하여 상기 제 1 메모리 셀 어레이내의 비트라인과 연결 가능하며,
    상기 제 1 로컬 입출력 라인부는 제 2 스위칭부에 의하여 상기 제 2 메모리 셀 어레이내의 상기 제 2 리던던시부의 비트라인과 연결 가능하며,
    상기 제 2 로컬 입출력 라인부는 제 3 스위칭부에 의하여 상기 제 2 메모리 셀 어레이내의 비트라인과 연결 가능하며,
    상기 제 2 로컬 입출력 라인부는 제 4 스위칭부에 의하여 상기 제 1 메모리 셀 어레이내의 상기 제 1 리던던시부의 비트라인과 연결 가능한 것을 특징으로 하는 리던던시부를 갖춘 메모리 장치.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 제 1 메모리 셀 어레이내의 비트라인에 페일이 발생한 경우, 상기 제 1 스위칭부는 턴오프되고, 상기 제 2 스위칭부가 턴온되고,
    상기 제 2 메모리 셀 어레이내의 비트라인에 페일이 발생한 경우, 상기 제 3 스위칭부는 턴오프되고, 상기 제 4 스위칭부가 턴온되는 것을 것을 특징으로 하는 리던던시부를 갖춘 메모리 장치.
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