CN105989893A - 半导体器件 - Google Patents

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Abstract

一种半导体器件可以包括熔丝控制器和熔丝阵列。在测试模式下，熔丝控制器可以被配置成根据修复数据的电平组合产生内部地址信号，以及可以响应于断裂控制信号来产生第一电压控制信号和第二电压控制信号，所述断裂控制信号被使能以使用于选择故障冗余字线的预定熔丝阵列断裂。熔丝阵列可以包括多个熔丝组，所述多个熔丝组包括预定熔丝组。多个熔丝组中的每个可以根据所述内部地址信号的电平组合来选择，以及熔丝阵列响应于第一电压控制信号和第二电压控制信号来使用于选择故障冗余字线的预定熔丝组断裂以便输出熔丝数据。

Description

半导体器件
相关申请的交叉引用
本申请要求在韩国知识产权局于2014年10月24日提交的申请号为10-2014-0145529的韩国申请的优先权，其全部内容通过引用结合于此如同全文阐述。
技术领域
本公开的实施例涉及半导体器件。
背景技术
半导体存储器件已经在集成度方面得到增加以便增加其数据储存容量。集成度的增加可能增加存储器单元的故障率。这些故障进而会降低半导体存储器件的生产产量。总的来说，即使每个半导体存储器件只具有一个故障的存储器单元，该半导体存储器件就不能用作商业产品。
已经尝试作出了大量的努力来增加半导体存储器件的生产产量。例如，已经在半导体存储器件中采用各种可修复的设计方案来增加半导体存储器件的生产产量。
每个半导体器件可以被设计成包括储存各种内部控制操作所需的信息的熔丝。例如，关于异常存储器单元的修复信息。因为每个数据的逻辑电平是根据每个熔丝的电气开路/短路状态决定的，所以一般熔丝可以在晶圆级使用激光束来编程。然而，一旦对半导体器件进行封装形成半导体封装体，也许就不可能在半导体封装体中对一般熔丝进行编程。电熔丝(E-fuse)被广泛用来解决上面提及的缺点。每个电熔丝可以使用例如MOS晶体管的晶体管来实现。在这样的情况下，可以通过改变用作电熔丝的MOS晶体管的栅极端子与源极/漏极端子之间的电气电阻值，来把数据储存在电熔丝中。也就是说，根据作为电熔丝的MOS晶体管的栅极端子与源极/漏极端子之间的电阻值，电熔丝可以是电气开路或短路。
为了正确地识别储存在电熔丝中的数据，作为电熔丝的晶体管的尺寸必须增加，或者必须使用放大器而不增加作为电熔丝的晶体管的尺寸。然而，在任何情况下，在增加包括电熔丝的半导体器件的集成密度方面可能存在限制。
近来，已经提出了电熔丝阵列来解决集成密度的限制和储存各种内部控制操作所需的信息。
发明内容
根据一实施例，一种半导体器件可以包括熔丝控制器和熔丝阵列。在测试模式下，熔丝控制器适于根据修复数据的电平组合来产生内部地址信号，以及适于响应于被使能用来使用于选择故障故障冗余字线的预定熔丝组断裂的断裂控制信号来产生第一电压控制信号和第二电压控制信号。熔丝阵列可以包括多个熔丝组，所述多个熔丝组包括预定熔丝组。所述多个熔丝组中的每个可以根据内部地址信号的电平组合来选择，并且熔丝阵列可以响应于第一电压控制信号和第二电压控制信号来使用于选择故障冗余字线的预定熔丝组断裂来输出熔丝数据。
根据一实施例，一种半导体器件可以包括熔丝控制器、熔丝阵列和断裂控制器。在测试模式下，熔丝控制器适于根据修复数据的电平组合来产生内部地址信号，以及适于响应于断裂控制信号来产生第一电压控制信号和第二电压控制信号。熔丝阵列适于包括根据内部地址信号的电平组合所选择的多个熔丝组，以及适于响应于第一电压控制信号和第二电压控制信号来使所述多个熔丝组断裂以便输出熔丝数据和输出数据。断裂控制器适于储存故障信号，所述故障信号包括关于包括在存储器单元阵列中的多个冗余字线的故障冗余字线的位置的信息，并且适于响应于输出数据，根据故障信号的电平组合来产生断裂控制信号。
附图说明
图1是图示根据一实施例的半导体器件的表示的框图。
图2是图示包括在图1的半导体器件中的熔丝控制器的表示的框图。
图3是图示包括在图1的半导体器件中的熔丝阵列的表示的框图。
图4是图示包括在图1的半导体器件中的断裂控制器的表示的框图。
图5是图示包括在图4的断裂控制器中的故障信号储存单元的表示的框图。
图6是图示采用根据上面关于图1-5论述的实施例的半导体器件的系统的表示示例的框图。
具体实施方式
在下文中将参照附图描述本公开的实施例。然而，本文中所描述的实施例仅用于说明性的目的，而并非旨在限制本公开的范围。
各个实施例针对半导体器件。
图1是图示根据本公开的一实施例的半导体器件的框图。
请注意，在半导体器件中采用电熔丝阵列的情况下，这些电熔丝阵列可以彼此分享用于放大储存在电熔丝中的数据的放大器。因此，半导体器件的集成密度可以得到改善。
现在参照图1，根据一实施例的半导体器件可以包括存储器单元阵列10、熔丝控制器20、熔丝阵列30和断裂控制器40。
存储器单元阵列10可以在冗余测试模式下进行测试以产生包括关于故障冗余字线的位置信息的第一故障信号至第N故障信号FAIL<1:N>(其中N是自然数)。存储器单元阵列10可以包括多个字线和多个冗余字线。存储器单元阵列10还可以包括连接至字线和冗余字线的多个存储器单元。在冗余测试模式期间，数据可以被写入至存储器单元中。在冗余测试模式期间，储存于存储器单元中的数据可以通过感测存储器单元中的数据的逻辑电平来读出，以验证存储器单元是否功能正常。
在测试模式下，熔丝控制器20可以产生第一内部地址信号至第N内部地址信号IADD<1:N>(其中N是自然数)。在测试模式下，第一内部地址信号至第N内部地址信号IADD<1:N>之一可以根据第一修复数据至第N修复数据MRD<1:N>(其中N是自然数)的电平组合来选择。在测试模式下，熔丝控制器20可以产生第一电压控制信号RUPEX和第二电压控制信号BLE。在测试模式下，第一电压控制信号RUPEX和第二电压控制信号BLE中的一个可以根据断裂控制信号RUPCTR的逻辑电平来选择。测试模式可以是用于顺序选择多个熔丝组(未示出)并且用于使选择存储器单元阵列10中所包括的多个冗余字线之中的故障冗余字线的熔丝组的绝缘层断裂的操作。
熔丝阵列30可以包括多个熔丝组。熔丝组之一可以根据第一内部地址信号至第N内部地址信号IADD<1:N>的电平组合来选择。熔丝阵列30可以响应于第一电压控制信号RUPEX和第二电压控制信号BLE来使用于选择故障冗余字线的熔丝组断裂，以便产生熔丝数据FZD和输出数据DO。可以将多个熔丝组实现为包括多个晶体管型电熔丝，通过由第一电压控制信号RUPEX和第二电压控制信号BLE产生的两个不同的电压之间的电压差可以使多个晶体管型电熔丝的栅极绝缘层断裂。
在下文中将结合使选中熔丝组断裂的示例和不使未选中熔丝组断裂的示例来描述在测试模式下的半导体器件的操作。
首先，如果第一电压控制信号RUPEX被使能，则可以将高电压施加至选中熔丝组的第一端子(例如，栅极端子)。如果第二电压控制信号BLE被使能，则可以将接地电压施加至选中熔丝组的第二端子(例如，源极/漏极端子)。因此，通过第一端子和第二端子之间的高电压差可以使选中熔丝组的栅极绝缘层断裂。
接下来，如果第一电压控制信号RUPEX被使能，则可以将高电压施加至未选中熔丝组的第一端子(例如，栅极端子)。如果第二电压控制信号BLE被禁止，则可以将具有高电压与接地电压之间的电平的内部电压施加至未选中熔丝组的第二端子(例如，源极/漏极端子)。因此，由于第一端子与第二端子之间的低电压差，所以未选中熔丝组的栅极绝缘层不会断裂。
断裂控制器40可以接收测试模式信号TM和锁存脉冲信号LCP，来根据第一外部地址信号至第N外部地址信号EADD<1:N>(其中N是自然数)的电平组合，将第一故障信号至第N故障信号FAIL<1:N>(其中N是自然数)之一储存于其中，并且可以接收输出数据DO来根据第一故障信号至第N故障信号FAIL<1:N>的电平组合产生断裂控制信号RUPCTR。断裂控制信号RUPCTR可以被使能以执行用于使选择包括在存储器单元阵列10中的多个冗余字线之中的故障冗余字线的熔丝组断裂的操作。
参照图2，熔丝控制器20可以包括使能信号发生器21、震荡器22和内部命令发生器23。熔丝控制器20可以包括计数器24和电压控制信号发生器25。
使能信号发生器21可以产生震荡器使能信号OSCEN、断裂使能信号RUPEN和开始信号STR。震荡器使能信号OSCEN、断裂使能信号RUPEN和开始信号STR可以响应于包括在测试模式下发生的脉冲的脉冲信号TRGP而被使能。另外，使能信号发生器21可以接收第一内部时钟信号LCLK来控制产生震荡器使能信号OSCEN、断裂使能信号RUPEN和开始信号STR的时间点。
震荡器22可以接收震荡器使能信号OSCEN来产生第一内部时钟信号LCLK和第二内部时钟信号SCLK。第一内部时钟信号LCLK和第二内部时钟信号SCLK可以进行触发。第一内部时钟信号LCLK的触发周期时间可以被设定为大于第二内部时钟信号SCLK的触发周期时间。可以根据各种实施例将第一内部时钟信号LCLK的触发周期时间和第二内部时钟信号SCLK的触发周期时间设定为是不同的。
内部命令发生器23可以输出第一内部命令信号VRD、第二内部命令信号REN、第三内部命令信号RDIS和第四内部命令信号RON。每当开始信号STR被输入至内部命令发生器23时，可以顺序产生第一内部命令信号VRD、第二内部命令信号REN、第三内部命令信号RDIS和第四内部命令信号RON。可以产生第一内部命令信号VRD来读取熔丝数据FZD，以及可以产生第二内部命令信号REN来执行用于使熔丝组断裂的操作。另外，可以产生第三内部命令信号RDIS来终止用于使熔丝阵列断裂的操作，以及可以产生第四内部命令信号RON来在用于使熔丝阵列断裂的操作之后，读取熔丝数据FZD。
计数器24可以产生熔丝使能信号FEN。如果断裂使能信号RUPEN被使能，则熔丝使能信号FEN可以被使能。此外，如果第一内部命令信号VRD被输入到计数器24，则计数器24可以产生顺序地使能的第一断裂信号至第N断裂信号RUP<1:N>(其中N是自然数)。如果第一内部命令信号VRD被输入到计数器24，则计数器24可以产生顺序地使能的第一选择至第N选择信号RDSEL<1:N>(其中N是自然数)。在对第一选择信号至第N选择信号RDSEL<1:N>的任一比特进行计数时，可以对第一断裂信号至第N断裂信号RUP<1:N>的所有比特进行计数。
电压控制信号发生器25可以包括控制信号发生器251和内部地址发生器252。
控制信号发生器251可以接收断裂控制信号RUPCTR、熔丝数据FZD、第二内部命令信号REN、第三内部命令信号RDIS和第四内部命令信号RON以产生第一电压控制信号RUPEX和预电压控制信号BTM。如果第一修复数据至第N修复数据MRD<1:N>(其中N为自然数)具有用于选择故障冗余字线的电平组合，则可以使能第一电压控制信号RUPEX和预电压控制信号BTM。控制信号发生器251可以产生第一内部修复数据至第N内部修复数据IMRD<1:N>，第一内部修复数据至第N内部修复数据IMRD<1:N>之一可以根据第一修复数据至第N修复数据MRD<1:N>的电平组合来选择。控制信号发生器251可以响应于第二内部时钟信号SCLK来产生预充电信号PCG和锁存使能信号LATEN。从第二内部命令信号REN输入到控制信号发生器251的时间点直到第三内部命令信号RDIS输入到控制信号发生器251的时间点，可以设定成要产生第一电压控制信号RUPEX和预电压控制信号BTM。如果第四内部命令信号RON被输入至控制信号发生器251，则可以设定成要产生预充电信号PCG和锁存使能信号LATEN。
内部地址发生器252可以产生第二电压控制信号BLE。如果第一电压控制信号RUPEX和预电压控制信号BTM被使能，则第二电压控制信号BLE可以被使能。内部地址发生器252可以响应第一内部修复数据至第N内部修复数据IMRD<1:N>和第一断裂信号至第N断裂信号RUP<1:N>来顺序地产生第一内部地址信号至第N内部地址信号IADD<1:N>(其中N为自然数)。
参照图3，熔丝阵列30可以包括地址解码器31、熔丝区域32和数据输出单元33。
如果熔丝使能信号FEN被使能，则地址解码器31可以对第一内部地址信号至第N内部地址信号IADD<1:N>进行解码以产生第一字线信号至第N字线信号WL<1:N>以及第一位线控制信号至第N位线控制信号BLC<1:N>。
熔丝区域32可以被配置成包括第一熔丝单元至第N熔丝单元321、323、…及325以及第一感测放大器至第N感测放大器322、324、…及326。
第一熔丝单元321可以包括多个熔丝组(未示出)。熔丝组可以位于由第一字线信号至第N字线信号WL<1:N>选择的字线和由第一位线控制信号至第N位线控制信号BLC<1:N>选择的第一位线至第八位线BL<1:8>的交叉点处。第二至第N熔丝单元323、…及325中的每个可以具有与第一熔丝单元321相同的配置和功能。因此，在下文中将省略对第二至第N熔丝单元323、…及325的详细描述。
第一感测放大器322可以接收预充电信号PCG来对第一位线至第八位线BL<1:8>的电平进行预充电并且可以根据第一位线控制信号至第N位线控制信号BLC<1:N>的电平组合来选择第一位线至第八位线BL<1:8>中的一个。此外，第一感测放大器322可以响应于第一电压控制信号RUPEX和第二电压控制信号BLE来施加高电压和接地电压(或内部电压)至熔丝组。另外，第一感测放大器322可以响应于锁存使能信号LATEN来感测和放大从由第一位线至第八位线BL<1:8>组成的群组中选择的任何一个的数据来产生第一熔丝输出信号FO<1>。第二至第N感测放大器324、…及326可以具有与第一感测放大器322相同配置和功能。因此，在下文中将省略第二至第N感测放大器324、…及326的详细描述。
数据输出单元33可以产生熔丝数据FZD和输出数据DO。如果第一熔丝输出信号至第N熔丝输出信号FO<1:N>中的至少一个被使能，则可以使熔丝数据FZD和输出数据DO使能。
参照图4，断裂控制器40可以包括故障信号储存单元41和断裂控制信号发生器42。
如果包括在冗余测试模式下产生的脉冲的锁存脉冲信号LCP被输入到故障信号储存单元41，则故障信号储存单元41可以根据第一外部地址信号至第N外部地址信号EADD<1:N>(其中N为自然数)的电平组合来将第一故障信号至第N故障信号FAIL<1:N>(其中N为一自然数)中的任一个储存于其中。另外，故障信号储存单元41可以接收测试模式信号TM来从第一故障信号至第N故障信号FAIL<1:N>产生标志信号FLAG。可以根据第一选择信号至第N选择信号RDSEL<1:N>的电平组合将第一故障信号至第N故障信号FAIL<1:N>储存于故障信号储存单元41中。测试模式信号TM可以在测试模式下被使能。
如果在该标志信号FLAG被使能时输出数据DO被使能，则断裂控制信号发生器42可以接收测试模式信号TM和锁存使能信号LATEN来产生断裂控制信号RUPCTR。
参照图5，故障信号储存单元41可以包括第一解码器410、第二解码器420、锁存信号发生器430和标志信号发生器440。
第一解码器410可以对第一外部地址信号至第N外部地址信号EADD<1:N>进行解码以产生第一地址选择信号至第N地址选择信号ASEL<1:N>，如果测试模式信号被禁止，则选择性地使第一地址选择信号至第N地址选择信号ASEL<1:N>中的一个使能。
第二解码器420可以对第一选择信号至第N选择信号RDSEL<1:N>进行解码以产生第一冗余选择信号至第N冗余选择信号RSEL<1:N>，如果测试模式信号被使能，则选择性地使第一冗余选择信号至第N冗余选择信号RSEL<1:N>中的一个使能。
锁存信号发生器430可以包括第一锁存单元431至第N锁存单元432、…及433。
如果锁存脉冲信号LCP和第一地址选择信号ASEL<1>被使能，则第一锁存单元431可以在其中储存故障信号FAIL<1>，以及如果第一冗余选择信号RSEL<1>被使能，则第一锁存单元431可以输出储存的第一故障信号FAIL<1>以作为第一锁存信号LAT<1>。第二至第N锁存单元432、…及433除了其输出/输入信号之外，可以具有与第一锁存单元431相同的配置和功能。因此，在下文中将省略对第二至第N锁存单元432、…及433的详细描述。
标志信号发生器440可以产生标志信号FLAG。如果第一锁存信号至第N锁存信号LAT<1:N>中的至少一个被使能，则可以使标志信号FLAG使能。
具有上面提及配置的半导体器件的操作将在下文参照图1至图5结合一示例进行描述，该示例为与第一故障信号至第N故障信号FAIL<1:N>之中的第二故障信号FAIL<2>相对应的冗余字线发生故障。
首先，在下文中将描述根据第一修复数据至第N修复数据MRD<1:N>的电平组合来选择与第一故障信号至第N故障信号FAIL<1:N>之中的第一故障信号FAIL<1>相对应的冗余字线的示例。如果与第二故障信号FAIL<2>相对应的冗余字线发生故障，则可以将第二故障信号FAIL<2>产生为具有逻辑“低”电平，并且可以将其余的故障信号FAIL<1>和FAIL<3:N>产生为具有逻辑“高”电平。
使能信号发生器21可以产生震荡器使能信号OSCEN、断裂使能信号RUPEN和开始信号STR。响应于包括在测试模式下发生的脉冲的脉冲信号TRGP，振荡器使能信号OSCEN、断裂使能信号RUPEN和开始信号STR被使能为具有逻辑“高”电平。
震荡器22可以接收具有逻辑“高”电平的震荡器使能信号OSCEN以产生第一内部时钟信号LCLK和第二内部时钟信号SCLK。第一内部时钟信号LCLK和第二内部时钟信号SCLK被触发。
内部命令发生器23可以接收具有逻辑“高”电平的开始信号STR以输出第一至第四内部命令信号VRD、REN、RDIS及RON。第一至第四内部命令信号VRD、REN、RDIS及RON被顺序地产生。
计数器24可以响应于具有逻辑“高”电平的断裂使能信号RUPEN来产生熔丝使能信号FEN，可以产生第一断裂信号至第N断裂信号RUP<1:N>，第一断裂信号至第N断裂信号RUP<1:N>响应于第一内部命令信号VRD而被顺序地使能。计数器24可以产生第一选择信号至第N选择信号RDSEL<1:N>，使得第一选择信号至第N选择信号RDSEL<1:N>之中的第一选择信号RDSEL<1>具有逻辑“高”电平。
电压控制信号发生器25的控制信号发生器251可以接收具有逻辑“高”电平的断裂控制信号RUPCTR和具有逻辑“高”电平的熔丝数据FZD，以产生具有逻辑“高”电平的第一电压控制信号RUPEX和具有逻辑“低”电平的预电压控制信号BTM。另外，响应于第二内部时钟信号SCLK，控制信号发生器251可以输出第一修复数据至第N修复数据MRD<1:N>以作为第一内部修复数据至第N内部修复数据IMRD<1:N>，以及可以产生预充电信号PCG和锁存使能信号LATEN。断裂控制信号RUPCTR的初始电平和熔丝数据FZD的初始电平可以被设置为逻辑“高”电平。
电压控制信号发生器25的内部地址发生器252可以接收第一内部修复数据至第N内部修复数据IMRD<1:N>以及第一断裂信号至第N断裂信号RUP<1:N>，来顺序地产生第一内部地址信号至第N内部地址信号IADD<1:N>。另外，内部地址信号252可以接收具有逻辑“高”电平的第一电压控制信号RUPEX和具有逻辑“低”电平的预电压控制信号BTM，以产生具有逻辑“低”电平的第二电压控制信号BLE。
熔丝阵列30可以接收预充电信号PCG以对第一位线至第N位线BL<1:N>的电平进行预充电，以及可以接收具有逻辑“高”电平的第一电压控制信号BUPEX和具有逻辑“低”电平的第二电压控制信号BLE，以不使第一熔丝单元321中的熔丝组断裂，其中第一熔丝单元321连接至通过顺序产生的第一内部地址信号至第N内部地址信号IADD<1:N>选择的第一位线至第八位线BL<1:8>。另外，熔丝阵列30可以接收锁存使能信号LATEN以输出具有逻辑“高”电平的熔丝数据FZD和具有逻辑“高”电平的输出数据DO。
故障信号储存单元41的第二解码器420可以响应于测试模式信号TM来对第一选择信号至第N选择信号RDSEL<1:N>进行解码以产生第一冗余选择信号至第N冗余选择信号RSEL<1:N>。可以将第一冗余选择信号至第N冗余选择信号RSEL<1:N>产生为使得第一冗余选择信号至第N冗余选择信号RSEL<1:N>之中的第一冗余选择信号RSEL<1>具有逻辑“高”电平。
锁存信号发生器430可以接收第一冗余选择信号至第N冗余选择信号RSEL<1:N>以产生第一锁存信号至第N锁存信号LAT<1:N>。可以将第一锁存信号至第N锁存信号LAT<1:N>产生为使得第一锁存信号至第N锁存信号LAT<1:N>之中的第一锁存信号LAT<1>具有逻辑“高”电平。在这样的示例中，也可以把第二锁存信号至第N锁存信号LAT<2:N>产生为具有逻辑“高”电平。
因为所有的第一锁存信号至第N锁存信号LAT<1:N>都具有逻辑“高”电平，所以标志信号发生器440可以产生具有逻辑“高”电平的标志信号FLAG。
断裂控制信号发生器42可以接收具有逻辑“高”电平的标志信号FLAG和具有逻辑“高”电平的输出数据DO以产生具有逻辑“高”电平的断裂控制信号RUPCTR。在这样的示例中，断裂控制信号发生器42可以接收锁存使能信号LATEN以锁存断裂控制信号RUPCTR。
计数器24可以响应于具有逻辑“高”电平的断裂使能信号RUPEN来产生熔丝使能信号FEN，可以产生响应于第一内部命令信号VRD而被顺序使能的第一断裂信号至第N断裂信号RUP<1:N>，以及可以产生第一选择信号至第N选择信号RDSEL<1:N>使得第一选择信号至第N选择信号RDSEL<1:N>之中的第一选择信号RDSEL<1>具有逻辑“高”电平。
电压控制信号发生器25的控制信号发生器251可以接收具有逻辑“高”电平的断裂控制信号RUPCTR和具有逻辑“高”电平的熔丝数据FZD以产生具有逻辑“高”电平的第一电压控制信号RUPEX和具有逻辑“低”电平的预电压控制信号BTM。另外，控制信号发生器251可以输出第一修复数据至第N修复数据MRD<1:N>以作为第一内部修复数据至第N内部修复数据IMRD<1:N>，以及可以产生预充电信号PCG和锁存使能信号LATEN。也就是说，因为具有逻辑“高”电平的断裂控制信号RUPCTR被输入到控制信号发生器251，所以控制信号发生器251可以产生具有逻辑“高”电平的第一电压控制信号RUPEX和具有逻辑“低”电平的预电压控制信号BTM。
电压控制信号发生器25的内部地址发生器252可以接收顺序产生的第一断裂信号至第N断裂信号RUP<1:N>和第一内部修复数据至第N内部修复数据IMRD<1:N>，以顺序地产生第一内部地址信号至第N内部地址信号IADD<1:N>。另外，内部地址发生器252可以接收具有逻辑“高”电平的第一电压控制信号RUPEX和具有逻辑“低”电平的预电压控制信号BTM，以产生具有逻辑“低”电平的第二电压控制信号BLE。
熔丝阵列30可以接收预充电信号PCG以对第一位线至第N位线BL<1:N>的电平进行预充电，以及可以接收具有逻辑“高”电平的第一电压控制信号BUPEX和具有逻辑“低”电平的第二电压控制信号BLE，以不使通过顺序产生的第一内部地址信号至第N内部地址信号IADD<1:N>所选择的第一熔丝单元321中的熔丝组断裂。另外，熔丝阵列30可以接收锁存使能信号LATEN以输出具有逻辑“高”电平的熔丝数据FZD和具有逻辑“高”电平的输出数据DO。
接下来，在下文中将描述根据第一修复数据至第N修复数据MRD<1:N>的电平组合来选择与第一故障信号至第N故障信号FAIL<1:N>之中的第二故障信号FAIL<2>相对应的冗余字线的示例。如果对应于第二故障信号FAIL<2>的冗余字线发生故障，则可以将第二故障信号FAIL<2>产生为具有逻辑“低”电平，而可以将其余的故障信号FAIL<1>和FAIL<3:N>产生为具有逻辑“高”电平。
使能信号发生器21可以产生震荡器使能信号OSCEN、断裂使能信号RUPEN和开始信号STR。响应于包括发生在测试模式下的脉冲的脉冲信号TRGP，震荡器使能信号OSCEN、断裂使能信号RUPEN和开始信号STR被使能成具有逻辑“高”电平。
震荡器22可以接收具有逻辑“高”电平的震荡器使能信号OSCEN以产生第一内部时钟信号LCLK和第二内部时钟信号SCLK。第一内部时钟信号LCLK和第二内部时钟信号SCLK被触发。
内部命令发生器23可以接收具有逻辑“高”电平的开始信号STR以输出第一至第四内部命令信号VRD、REN、RDIS及RON。第一至第四内部命令信号VRD、REN、RDIS及RON被顺序地产生。
计数器24可以响应于具有逻辑“高”电平的断裂使能信号RUPEN来产生熔丝使能信号FEN，可以产生第一断裂信号至第N断裂信号RUP<1:N>。第一断裂信号至第N断裂信号RUP<1:N>响应于第一内部命令信号VRD被顺序地使能，并且计数器24可以产生第一选择信号至第N选择信号RDSEL<1:N>，使得第一选择信号至第N选择信号RDSEL<1:N>之中的第一选择信号RDSEL<1>具有逻辑“高”电平。
电压控制信号发生器25的控制信号发生器251可以接收具有逻辑“高”电平的断裂控制信号RUPCTR和具有逻辑“高”电平的熔丝数据FZD，以产生具有逻辑“高”电平的第一电压控制信号RUPEX和具有逻辑“低”电平的预电压控制信号BTM。另外，控制信号发生器251可以输出第一修复数据至第N修复数据MRD<1:N>以作为第一内部修复数据至第N内部修复数据IMRD<1:N>，并且可以响应于第二内部时钟信号SCLK来产生预充电信号PCG和锁存使能信号LATEN。
电压控制信号发生器25的内部地址发生器252可以接收第一内部修复数据至第N内部修复数据IMRD<1:N>和第一断裂信号至第N断裂信号RUP<1:N>，以顺序产生第一内部地址信号至第N内部地址信号IADD<1:N>。另外，内部地址发生器252可以接收具有逻辑“高”电平的第一电压控制信号RUPEX和具有逻辑“低”电平的预电压控制信号BTM，以产生具有逻辑“低”电平的第二电压控制信号BLE。
熔丝阵列30可以接收预充电信号PCG以对第一位线至第N位线BL<1:N>的电平进行预充电，以及可以接收具有逻辑“高”电平的第一电压控制信号BUTEX和具有逻辑“低”电平的第二电压控制信号BLE，以不使通过顺序产生的第一内部地址信号至第N内部地址信号IADD<1:N>所选择的第二熔丝单元323中的熔丝组断裂。另外，熔丝阵列30可以接收锁存使能信号LATEN以输出具有逻辑“高”电平的熔丝数据FZD和具有逻辑“高”电平的输出数据DO。
故障信号储存单元41的第二解码器420可以响应于测试模式信号TM来对第一选择信号至第N选择信号RDSEL<1:N>进行解码，以产生第一冗余选择信号至第N冗余选择信号RSEL<1:N>，使得第一冗余选择信号至第N冗余选择信号RSEL<1:N>之中的第二冗余选择信号RSEL<2>具有逻辑“高”电平。
锁存信号发生器430可以接收第一冗余选择信号至第N冗余选择信号RSEL<1:N>以产生第一锁存信号至第N锁存信号LAT<1:N>，使得第一锁存信号至第N锁存信号LAT<1:N>之中的第二锁存信号LAT<2>具有逻辑“低”电平。在这样的示例中，可以将其余的锁存信号LAT<1>及LAT<3:N>产生为具有逻辑“高”电平。
因为第一锁存信号至第N锁存信号LAT<1:N>之中的第二锁存信号LAT<2>具有逻辑“低”电平，所以标志信号发生器440可以产生具有逻辑“低”电平的标志信号FLAG。
断裂控制信号发生器42可以接收具有逻辑“低”电平的标志信号FLAG和具有逻辑“高”电平的输出数据DO，以产生具有逻辑“低”电平的断裂控制信号RUPCTR。在这样的示例中，断裂控制信号发生器42可以接收锁存使能信号LATEN以锁存断裂控制信号RUPCTR。
计数器24可以产生第一断裂信号至第N断裂信号RUPCTR<1:N>。第一断裂信号至第N断裂信号RUP<1:N>响应于第一内部命令信号VRD被顺序地使能，以及计数器24可以产生第一选择信号至第N选择信号RDSEL<1:N>使得第一选择信号至第N选择信号RDSEL<1:N>之中的第一选择信号RDSEL<1>具有逻辑“高”电平。
电压控制信号发生器25的控制信号发生器251可以接收具有逻辑“低”电平的断裂控制信号RUPCTR和具有逻辑“高”电平的熔丝数据FZD，以产生具有逻辑“高”电平的第一电压控制信号RUPEX和具有逻辑“高”电平的预电压控制信号BTM。另外，控制信号发生器251可以输出第一修复数据至第N修复数据MRD<1:N>以作为第一内部修复数据至第N内部修复数据IMRD<1:N>，以及可以产生预充电信号PCG和锁存使能信号LATEN。也就是说，因为具有逻辑“低”电平的断裂控制信号RUPCTR被输入到控制信号发生器251，所以控制信号发生器251可以产生具有逻辑“高”电平的第一电压控制信号RUPEX和具有逻辑“高”电平的预电压控制信号BTM。
电压控制信号发生器25的内部地址发生器252可以接收顺序地产生的第一断裂信号至第N断裂信号RUP<1:N>和第一内部修复数据至第N内部修复数据IMRD<1:N>，以顺序地产生第一内部地址信号至第N内部地址信号IADD<1:N>。另外，内部地址发生器252可以接收具有逻辑“高”电平的第一电压控制信号RUPEX和具有逻辑“高”电平的预电压控制信号BTM，以产生具有逻辑“高”电平的第二电压控制信号BLE。
熔丝阵列30可以接收预充电信号PCG以对第一位线至第N位线BL<1:N>的电平进行预充电，以及可以接收具有逻辑“高”电平的第一电压控制信号BUTEX和具有逻辑“高”电平的第二电压控制信号BLE，以使通过顺序产生的第一内部地址信号至第N内部地址信号IADD<1:N>所选择的第二熔丝单元323中的熔丝组断裂。另外，熔丝阵列30可以接收锁存使能信号LATEN以输出具有逻辑“低”电平的熔丝数据FZD和具有逻辑“低”电平的输出数据DO。
用于根据第一修复数据至第N修复数据MRD<1:N>的电平组合选择与第三故障信号至第N故障信号FAIL<3:N>相对应的冗余字线的测试模式的操作，可以与上面描述的用于选择对应于第一故障信号FAIL<1>的冗余字线的操作相同。因此，将省略用于选择对应于第三故障信号至第N故障信号FAIL<3:N>的冗余字线的操作的描述。
具有上面提及配置的半导体器件可以自动地切断用于选择故障冗余字线的熔丝组，以减少可能需要切断熔丝组的时间。\
上面论述的半导体器件(见图1-5)在存储器件、处理器和计算机系统的设计方面特别有用。例如，参照图6，图示了采用根据实施例的半导体器件的系统的框图，该系统由附图标记1000来指明。系统1000可以包括一个或更多个处理器或中央处理单元(“CPU”)1100。CPU 1100可以单独使用或与其他CPU组合使用。虽然CPU 1100将主要指采用单数形式，但是本领域技术人员将理解可以实现具有任何数目的物理CPU或逻辑CPU的系统。
芯片组1150在工作中可以耦接至CPU 1100。芯片组1150是用于CPU 1100与系统1000的其他部件之间的信号的通信路径，其他部件可以包括存储器控制器1200、输入/输出(I/O)总线1250和盘驱动控制器1300。根据该系统的配置，可以通过芯片组1150传送许多不同信号中的任何信号，并且本领域技术人员将理解，在不改变该系统的基本性质的情况下可以容易地调整信号在系统1000中的路由。
如上所述，存储器控制器1200在工作中可以耦接至芯片组1150。如上参照图1至图5所探讨的，存储器控制器1200可以包括至少一个半导体器件。因此，存储器控制器1200可以通过芯片组1150接收从CPU 1100提供的请求。在替代实施例中，存储器控制器1200可以被集成至芯片组1150中。存储器控制器1200在工作中可以耦接至一个或更多个存储器件1350。在一个实施例中，存储器件1350可以包括上面关于图1至图5所探讨的至少一半导体器件，存储器件1350可以包括用于限定多个存储器单元的多个字线和多个位线。存储器件1350可以是许多工业标准存储器类型中的任何一个，工业标准存储器类型包括但不限于单列直插式存储器模块(single inline memory module,SIMM)和双列直插式存储器模块(dual inline memory module,DIMM)。此外，存储器件1350可以储存指令和数据这二者来使外部数据储存装置的安全去除便利。
芯片组1150还可以耦接至I/O总线1250。I/O总线1250可以作为信号从芯片组1150至I/O装置1410、1420及1430的通信路径。I/O装置1410、1420及1430可以包括鼠标1410、视频显示器1420、或键盘1430。I/O总线1250可以采用许多通信协议中的任一个与I/O装置1410、1420及1430进行通信。此外，I/O总线1250可以被集成至芯片组1150中。
盘驱动器控制器1450(即内部盘驱动器)在工作中还可以耦接至芯片组1150。盘驱动器控制器1450可以作为芯片组1150与一个或更多个内部盘驱动器1450之间的通信路经。内部盘驱动器1450可以通过储存指令和数据这二者使外部数据储存装置的断连便利。盘驱动器控制器1300和内部盘驱动器1450实际上可以使用包括所有的上面相对于I/O总线1250所提及的那些在内的任何类型的通信协议彼此通信或者与芯片组1150通信。
重要的是要注意，上面关于图6所描述的系统1000仅仅是如关于图1-5所论述的半导体器件的系统的一个示例。在替代实施例中，诸如移动电话或数字相机，各部件可以不同于图6中所图示的实施例。
通过本发明的实施例可以看出，本发明提供了下面技术方案:
1、一种半导体器件，包括：
熔丝控制器，在测试模式下，所述熔丝控制器适于根据修复数据的电平组合来产生内部地址信号，以及适于响应于被使能用来使用于选择故障冗余字线的预定熔丝组断裂的断裂控制信号来产生第一电压控制信号和第二电压控制信号；以及
熔丝阵列，其包括多个熔丝组，所述多个熔丝组包括所述预定熔丝组；
其中，所述多个熔丝组中的每个根据所述内部地址信号的电平组合来选择；以及
其中，所述熔丝阵列响应于所述第一电压控制信号和所述第二电压控制信号来使用于选择所述故障冗余字线的所述预定熔丝组断裂以输出熔丝数据。
2、如技术方案1所述的半导体器件，
其中，所述多个熔丝组包括多个晶体管型电熔丝；以及
其中，所述晶体管型电熔丝包括栅极绝缘层，所述栅极绝缘层被配置成通过由所述第一电压控制信号和所述第二电压控制信号产生的两个不同电压之间的电压差而断裂。
3、如技术方案1所述的半导体器件，其中，所述测试模式是用于使根据所述内部地址信号的电平组合顺序地选择的多个熔丝组之中的选择所述故障冗余字线的所述预定熔丝组的绝缘层断裂的操作。
4、如技术方案1所述的半导体器件，其中，所述熔丝控制器包括：
使能信号发生器，其适于产生震荡器使能信号、断裂使能信号和开始信号，并且适于响应于包括在测试模式下发生的脉冲的脉冲信号来使所述震荡器使能信号、所述断裂使能信号和所述开始信号使能；
震荡器，其适于接收所述震荡器使能信号以产生第一内部时钟信号和第二内部时钟信号，以及所述震荡器适于触发所述第一内部时钟信号和所述第二内部时钟信号；
内部命令发生器，其适于输出第一内部命令信号、第二内部命令信号、第三内部命令信号和第四内部命令信号，以及适于响应于所述开始信号来顺序产生所述第一内部命令信号、所述第二内部命令信号、所述第三内部命令信号和所述第四内部命令信号；
计数器，其适于产生响应于所述断裂使能信号而被使能的熔丝使能信号，适于产生响应于所述第一内部命令信号而被顺序使能的断裂信号，以及适于产生响应于所述第一内部命令信号VRD而被顺序使能的选择信号；以及
电压控制信号发生器，其适于接收所述断裂控制信号和所述熔丝数据以便如果所述修复数据具有用于选择所述故障冗余字线的电平组合，则从所述熔丝数据产生所述第一电压控制信号和所述第二电压控制信号。
5、如技术方案4所述的半导体器件，其中，所述电压控制信号发生器包括：
控制信号发生器，其适于接收所述断裂控制信号以便如果所述修复数据具有用于选择所述故障冗余字线的电平组合，则从所述熔丝数据产生所述第一电压控制信号和预电压控制信号，所述控制信号发生器适于产生内部修复数据，所述内部修复数据中的一个根据所述修复数据的电平组合来选择，以及所述控制信号发生器适于响应于所述第二内部时钟信号来产生预充电信号和锁存使能信号；以及
内部地址发生器，其适用于产生响应于所述第一电压控制信号和预电压控制信号BTM而被使能的所述第二电压控制信号，以及适于从所述内部修复数据产生所述内部地址信号。
6、如技术方案4所述的半导体器件，其中，所述第一内部时钟信号的触发周期时间不同于所述第二内部时钟信号的触发周期时间。
7、如技术方案1所述的半导体器件，其中，所述熔丝阵列包括：
地址解码器，其适于接收所述熔丝使能信号来产生字线信号和位线控制信号，以及适于根据由所述地址解码器接收的内部地址信号的电平组合来选择字线信号和位线控制信号；
熔丝区域，其包括所述多个熔丝组，所述熔丝组根据所述字线信号和所述位线控制信号的电平组合来选择，其中，所述熔丝区域适于使用所述第一电压控制信号和所述第二电压控制信号使所述多个熔丝组的绝缘层断裂，以及所述熔丝区域适于感测和放大所述多个熔丝组的数据以产生多个熔丝输出信号；以及
数据输出单元，其适于产生所述熔丝数据和输出数据，
其中，如果所述熔丝输出数据中的至少一个被使能，则使所述熔丝数据和所述输出数据使能。
8、如技术方案7所述的半导体器件，
其中，所述多个熔丝组包括多个第一熔丝组和多个第二熔丝组；以及
其中，所述熔丝区域包括：
第一熔丝单元，其包括所述多个第一熔丝组，所述多个第一熔丝组位于通过所述字线信号选择的字线和通过所述位线控制信号选择的第一组位线的交叉点处；
第一感测放大器，其适于接收预充电信号以对所述第一组位线进行预充电，所述第一感测放大器适于接收所述第一电压控制信号和第二电压控制信号以将接地电压与内部电压中的任何一个和高电压施加至与通过所述位线控制信号选择的所述第一组位线连接的多个第一熔丝组，以及所述第一感测放大器适于响应于所述锁存使能信号来感测和放大所述第一组位线中的任何一个的数据，以产生所述多个熔丝输出信号的第一熔丝输出信号；
第二熔丝单元，其包括所述多个第二熔丝组，所述多个第二熔丝组位于通过所述字线信号选择的字线和通过所述位线控制信号选择的第二组位线的交叉点处；以及
第二感测放大器，其适用于接收所述预充电信号以对所述第二组位线进行预充电，所述第二感测放大器适于接收所述第一电压控制信号和所述第二电压控制信号以将所述接地电压与所述内部电压中的任何一个和高电压施加至与通过所述位线控制信号选择的所述第二组位线连接的所述多个第二熔丝组，以及所述第二感测放大器适于响应于所述锁存使能信号来感测和放大所述第二组位线中的任何一个的数据以产生所述多个熔丝输出信号的第二熔丝输出信号。
9、如技术方案8所述的半导体器件，
其中，如果所述高电压和所述接地电压被施加至所述第一熔丝组和所述第二熔丝组的绝缘层，则使所述第一熔丝组和所述第二熔丝组的绝缘层断裂；以及
其中，如果所述高电压和所述内部电压被施加至所述第一熔丝组和所述第二熔丝组的绝缘层，则不使所述第一熔丝组和所述第二熔丝组的绝缘层断裂。
10、如技术方案8所述的半导体器件，其中，所述内部电压低于所述高电压，并且高于所述接地电压。
11、如技术方案1所述的半导体器件，还包括存储器单元阵列，所述存储器单元阵列包括：
多个冗余字线，
其中，所述存储器单元阵列被配置成用于在冗余测试模式下进行测试，并且被配置成用于产生包括关于所述故障冗余字线的位置的信息的故障信号。
12、一种半导体器件，包括：
熔丝控制器，在测试模式下，所述熔丝控制器适于根据修复数据的电平组合来产生内部地址信号，以及适于响应于断裂控制信号来产生第一电压控制信号和第二电压控制信号；
熔丝阵列，其适于包括根据所述内部地址信号的电平组合所选择的多个熔丝组，以及适于响应于所述第一电压控制信号和所述第二电压控制信号使所述多个熔丝组断裂以输出熔丝数据和输出数据；以及
断裂控制器，其适于储存故障信号,所述故障信号包括关于在存储器单元阵列中包括的多个冗余字线的故障冗余字线的位置的信息，以及所述断裂控制器适于响应于所述输出数据，根据所述故障信号的电平组合来产生所述断裂控制信号。
13、如技术方案12所述的半导体器件，
其中，所述多个熔丝组包括多个晶体管型电熔丝，以及
其中，所述多个晶体管型电熔丝包括栅极绝缘层，所述栅极绝缘层适于通过由所述第一电压控制信号和所述第二电压控制信号产生的两个不同电压之间的电压差而断裂。
14、如技术方案12所述的半导体器件，其中，所述测试模式是用于使根据所述内部地址信号的电平组合顺序地选择的多个熔丝组之中的选择所述故障冗余字线的预定熔丝组的绝缘层断裂的操作。
15、如技术方案12所述的半导体器件，其中，所述断裂控制信号被使能以使所述多个熔丝组之中的选择所述故障冗余字线的预定熔丝组断裂。
16、如技术方案12所述的半导体器件，其中，所述熔丝控制器包括：
使能信号发生器，其适于产生震荡器使能信号、断裂使能信号和开始信号，以及适于响应于包括在测试模式下发生的脉冲的脉冲信号来使所述震荡器使能信号、所述断裂使能信号和所述开始信号使能；
震荡器，其适于接收所述震荡器使能信号以产生第一内部时钟信号和第二内部时钟信号，以及所述震荡器适于触发所述第一内部时钟信号和所述第二内部时钟信号；
内部命令发生器，其适于输出第一内部命令信号、第二内部命令信号、第三内部命令信号和第四内部命令信号，以及适于响应于所述开始信号来顺序产生所述第一内部命令信号、所述第二内部命令信号、所述第三内部命令信号和所述第四内部命令信号；
计数器，其适于产生响应于所述断裂使能信号而被使能的熔丝使能信号，适于产生响应于所述第一内部命令信号而被顺序使能的断裂信号，以及适于产生响应于所述第一内部命令信号VRD而被顺序使能的选择信号；以及
电压控制信号发生器，其适于接收所述断裂控制信号和所述熔丝数据以便如果所述修复数据具有用于选择所述故障冗余字线的电平组合，则从所述熔丝数据产生所述第一电压控制信号和所述第二电压控制信号。
17、如技术方案16所述的半导体器件，其中，所述电压控制信号发生器包括：
控制信号发生器，其适于接收所述断裂控制信号以便如果所述修复数据具有用于选择所述故障冗余字线的电平组合，则从所述熔丝数据产生所述第一电压控制信号和预电压控制信号，所述控制信号发生器适于产生内部修复数据，所述内部修复数据之一根据所述修复数据的电平组合来选择，以及所述控制信号发生器适于响应于所述第二内部时钟信号来产生预充电信号和锁存使能信号；以及
内部地址发生器，其适于产生响应于所述第一电压控制信号和所述预电压控制信号BTM而被使能的第二电压控制信号，以及适于从所述内部修复数据产生所述内部地址信号。
18、如技术方案16所述的半导体器件，其中，所述第一内部时钟信号的触发周期时间不同于所述第二内部时钟信号的触发周期时间。
19、如技术方案12所述的半导体器件，其中，所述熔丝阵列包括：
地址解码器，其适于接收所述熔丝使能信号以产生字线信号和位线控制信号，以及适于根据由所述地址解码器接收的内部地址信号的电平组合来选择字线信号和位线控制信号；
熔丝区域，其包括所述多个熔丝组，所述熔丝组根据所述字线信号和所述位线控制信号的电平组合来选择，其中所述熔丝区域适于使用所述第一电压控制信号和所述第二电压控制信号使所述多个熔丝组的绝缘层断裂，以及所述熔丝区域适于感测和放大所述多个熔丝组的数据以产生多个熔丝输出信号；以及
数据输出单元，其适于产生所述熔丝数据和输出数据，
其中，如果所述熔丝输出信号中的至少一个被使能，则使所述熔丝数据和所述输出数据使能。
20、如技术方案19所述的半导体器件，
其中，所述多个熔丝组包括多个第一熔丝组和多个第二熔丝组；以及
其中，所述熔丝区域包括：
第一熔丝单元，其包括所述多个第一熔丝组，所述多个第一熔丝组位于通过所述字线信号选择的字线和通过所述位线控制信号选择的第一组位线的交叉点处；
第一感测放大器，其适于接收预充电信号以对所述第一组位线进行预充电，所述第一感测放大器适于接收所述第一电压控制信号和所述第二电压控制信号以将接地电压与内部电压中的任何一个和高电压施加至与通过所述位线控制信号选择的所述第一组位线连接的所述多个第一熔丝组，以及所述第一感测放大器适于响应于所述锁存使能信号来感测和放大所述第一组位线中的任何一个的数据以产生所述多个熔丝输出信号的第一熔丝输出信号；
第二熔丝单元，其包括所述多个第二熔丝组，所述多个第二熔丝组位于通过所述字线信号选择的字线和通过所述位线控制信号选择的第二组位线的交叉点处；以及
第二感测放大器，其适于接收所述预充电信号以对所述第二组位线进行预充电，所述第二感测放大器适于接收所述第一电压控制信号和所述第二电压控制信号以将所述接地电压与所述内部电压中的任何一个和高电压施加至与通过所述位线控制信号选择的所述第二组位线连接的所述多个第二熔丝组，以及所述第二感测放大器适于响应于所述锁存使能信号来感测和放大所述第二组位线中的任何一个的数据以产生所述多个熔丝输出信号的第二熔丝输出信号。
21、如技术方案20所述的半导体器件，
其中，如果所述高电压和所述接地电压被施加至所述第一熔丝组和所述第二熔丝组的绝缘层，则使所述第一熔丝组和所述第二熔丝组的绝缘层断裂；以及
其中，如果所述高电压和所述内部电压被施加至所述第一熔丝组和所述第二熔丝组的绝缘层，则不使所述第一熔丝组和所述第二熔丝组的绝缘层断裂。
22、如技术方案20所述的半导体器件，其中，所述内部电压低于所述高电压，并且高于所述接地电压。
23、如技术方案12所述的半导体器件，其中，所述断裂控制器包括：
故障信号储存单元，其适于接收锁存脉冲信号以根据外部地址信号的电平组合来在其中储存故障信号，以及适于接收测试模式信号以根据选择信号的电平组合从储存的故障信号产生标志信号；以及
断裂控制信号发生器，其适于接收所述测试模式信号和锁存使能信号以便如果在所述标志信号被使能时所述输出数据被使能，则产生所述断裂控制信号。
24、如技术方案23所述的半导体器件，其中，所述故障信号储存单元包括：
第一解码器，其适于响应于所述测试模式信号来对所述外部地址信号进行解码以产生地址选择信号；
第二解码器，其适于响应于所述测试模式信号来对所述选择信号进行解码以产生冗余选择信号；
锁存信号发生器，其适于响应于所述锁存脉冲信号,根据所述地址选择信号的电平组合来在其中储存所述故障信号，以及适于根据所述冗余选择信号的电平组合来输出所储存的故障信号以作为锁存信号；以及
标志信号发生器，其适用于产生所述标志信号，
其中，如果所述锁存信号中的至少一个被使能，则使所述标志信号使能。

Claims (10)

1.一种半导体器件，包括：
熔丝控制器，在测试模式下，所述熔丝控制器适于根据修复数据的电平组合来产生内部地址信号，以及适于响应于被使能用来使用于选择故障冗余字线的预定熔丝组断裂的断裂控制信号来产生第一电压控制信号和第二电压控制信号；以及
熔丝阵列，其包括多个熔丝组，所述多个熔丝组包括所述预定熔丝组；
其中，所述多个熔丝组中的每个根据所述内部地址信号的电平组合来选择；以及
其中，所述熔丝阵列响应于所述第一电压控制信号和所述第二电压控制信号来使用于选择所述故障冗余字线的所述预定熔丝组断裂以输出熔丝数据。
2.如权利要求1所述的半导体器件，
其中，所述多个熔丝组包括多个晶体管型电熔丝；以及
其中，所述晶体管型电熔丝包括栅极绝缘层，所述栅极绝缘层被配置成通过由所述第一电压控制信号和所述第二电压控制信号产生的两个不同电压之间的电压差而断裂。
3.如权利要求1所述的半导体器件，其中，所述测试模式是用于使根据所述内部地址信号的电平组合顺序地选择的多个熔丝组之中的选择所述故障冗余字线的所述预定熔丝组的绝缘层断裂的操作。
4.如权利要求1所述的半导体器件，其中，所述熔丝控制器包括：
使能信号发生器，其适于产生震荡器使能信号、断裂使能信号和开始信号，并且适于响应于包括在测试模式下发生的脉冲的脉冲信号来使所述震荡器使能信号、所述断裂使能信号和所述开始信号使能；
震荡器，其适于接收所述震荡器使能信号以产生第一内部时钟信号和第二内部时钟信号，以及所述震荡器适于触发所述第一内部时钟信号和所述第二内部时钟信号；
内部命令发生器，其适于输出第一内部命令信号、第二内部命令信号、第三内部命令信号和第四内部命令信号，以及适于响应于所述开始信号来顺序产生所述第一内部命令信号、所述第二内部命令信号、所述第三内部命令信号和所述第四内部命令信号；
计数器，其适于产生响应于所述断裂使能信号而被使能的熔丝使能信号，适于产生响应于所述第一内部命令信号而被顺序使能的断裂信号，以及适于产生响应于所述第一内部命令信号VRD而被顺序使能的选择信号；以及
电压控制信号发生器，其适于接收所述断裂控制信号和所述熔丝数据以便如果所述修复数据具有用于选择所述故障冗余字线的电平组合，则从所述熔丝数据产生所述第一电压控制信号和所述第二电压控制信号。
5.如权利要求4所述的半导体器件，其中，所述电压控制信号发生器包括：
控制信号发生器，其适于接收所述断裂控制信号以便如果所述修复数据具有用于选择所述故障冗余字线的电平组合，则从所述熔丝数据产生所述第一电压控制信号和预电压控制信号，所述控制信号发生器适于产生内部修复数据，所述内部修复数据中的一个根据所述修复数据的电平组合来选择，以及所述控制信号发生器适于响应于所述第二内部时钟信号来产生预充电信号和锁存使能信号；以及
内部地址发生器，其适用于产生响应于所述第一电压控制信号和预电压控制信号BTM而被使能的所述第二电压控制信号，以及适于从所述内部修复数据产生所述内部地址信号。
6.如权利要求4所述的半导体器件，其中，所述第一内部时钟信号的触发周期时间不同于所述第二内部时钟信号的触发周期时间。
7.如权利要求1所述的半导体器件，其中，所述熔丝阵列包括：
地址解码器，其适于接收所述熔丝使能信号来产生字线信号和位线控制信号，以及适于根据由所述地址解码器接收的内部地址信号的电平组合来选择字线信号和位线控制信号；
熔丝区域，其包括所述多个熔丝组，所述熔丝组根据所述字线信号和所述位线控制信号的电平组合来选择，其中，所述熔丝区域适于使用所述第一电压控制信号和所述第二电压控制信号使所述多个熔丝组的绝缘层断裂，以及所述熔丝区域适于感测和放大所述多个熔丝组的数据以产生多个熔丝输出信号；以及
数据输出单元，其适于产生所述熔丝数据和输出数据，
其中，如果所述熔丝输出数据中的至少一个被使能，则使所述熔丝数据和所述输出数据使能。
8.如权利要求7所述的半导体器件，
其中，所述多个熔丝组包括多个第一熔丝组和多个第二熔丝组；以及
其中，所述熔丝区域包括：
第一熔丝单元，其包括所述多个第一熔丝组，所述多个第一熔丝组位于通过所述字线信号选择的字线和通过所述位线控制信号选择的第一组位线的交叉点处；
第一感测放大器，其适于接收预充电信号以对所述第一组位线进行预充电，所述第一感测放大器适于接收所述第一电压控制信号和第二电压控制信号以将接地电压与内部电压中的任何一个和高电压施加至与通过所述位线控制信号选择的所述第一组位线连接的多个第一熔丝组，以及所述第一感测放大器适于响应于所述锁存使能信号来感测和放大所述第一组位线中的任何一个的数据，以产生所述多个熔丝输出信号的第一熔丝输出信号；
第二熔丝单元，其包括所述多个第二熔丝组，所述多个第二熔丝组位于通过所述字线信号选择的字线和通过所述位线控制信号选择的第二组位线的交叉点处；以及
第二感测放大器，其适用于接收所述预充电信号以对所述第二组位线进行预充电，所述第二感测放大器适于接收所述第一电压控制信号和所述第二电压控制信号以将所述接地电压与所述内部电压中的任何一个和高电压施加至与通过所述位线控制信号选择的所述第二组位线连接的所述多个第二熔丝组，以及所述第二感测放大器适于响应于所述锁存使能信号来感测和放大所述第二组位线中的任何一个的数据以产生所述多个熔丝输出信号的第二熔丝输出信号。
9.如权利要求8所述的半导体器件，
其中，如果所述高电压和所述接地电压被施加至所述第一熔丝组和所述第二熔丝组的绝缘层，则使所述第一熔丝组和所述第二熔丝组的绝缘层断裂；以及
其中，如果所述高电压和所述内部电压被施加至所述第一熔丝组和所述第二熔丝组的绝缘层，则不使所述第一熔丝组和所述第二熔丝组的绝缘层断裂。
10.一种半导体器件，包括：
熔丝控制器，在测试模式下，所述熔丝控制器适于根据修复数据的电平组合来产生内部地址信号，以及适于响应于断裂控制信号来产生第一电压控制信号和第二电压控制信号；
熔丝阵列，其适于包括根据所述内部地址信号的电平组合所选择的多个熔丝组，以及适于响应于所述第一电压控制信号和所述第二电压控制信号使所述多个熔丝组断裂以输出熔丝数据和输出数据；以及
断裂控制器，其适于储存故障信号,所述故障信号包括关于在存储器单元阵列中包括的多个冗余字线的故障冗余字线的位置的信息，以及所述断裂控制器适于响应于所述输出数据，根据所述故障信号的电平组合来产生所述断裂控制信号。
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