CN117636954A - 包括参考电压发生器的sram及其读取方法 - Google Patents

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Abstract

提供了一种包括参考电压发生器的SRAM及其读取方法，所述静态随机存取存储器，包括：存储单元，其存储数据；参考电压发生器，其生成参考电压；预充电电路，其通过位线与所述存储单元连接、通过参考位线与所述参考电压发生器连接，并且对所述位线和所述参考位线进行预充电；以及读出放大器，其与所述位线和所述参考位线连接，将所述位线的电压与所述参考位线的电压进行比较以生成比较结果，并且基于所述比较结果来确定存储在所述存储单元中的所述数据的值。所述参考电压发生器包括第一类型晶体管。

Description

包括参考电压发生器的SRAM及其读取方法
相关申请的交叉引用
本申请要求在韩国知识产权局于2022年8月30日提交的韩国专利申请No.10-2022-0109484的优先权，其公开内容通过引用整体并入本文。
技术领域
本文中所描述的本公开的实施例涉及一种半导体器件，更具体地，涉及一种静态随机存取存储器(SRAM)，其包括单条位线并且通过使用参考电压来执行读取操作。
背景技术
静态随机存取存储器(SRAM)可以根据存储单元的结构而被分类为单位线型(single bit line-type)SRAM或双位线型(double bit line-type)SRAM。单位线型SRAM包括一条位线，电压通过该位线从存储单元输出，并且包括生成单独的参考电压的参考电压发生器。双位线型SRAM包括位线和互补位线，电压通过该位线和互补位线从存储单元输出。
SRAM可以使用读出放大器来比较电压。例如，差分型读出放大器可以被用来确定被存储在单位线型SRAM单元中的数据。即，读出放大器可以通过将存储单元所连接的位线的电压与参考电压发生器所连接的参考位线的电压进行比较，来确定被存储在存储单元中的数据的值。
由于差分型读出放大器即使在输入电压差很小的情况下也稳定地工作，所以它可以被用在高性能SRAM中。然而，生成差分型读出放大器所需要的具有窄分布宽度的稳定参考电压是很困难的。
发明内容
本公开的实施例提供一种参考电压发生器，其用于在包括单条位线的SRAM中生成稳定的参考电压。
根据实施例，静态随机存取存储器包括：存储单元，所述存储单元存储数据；参考电压发生器，所述参考电压发生器生成参考电压；预充电电路，所述预充电电路通过位线与所述存储单元连接、通过参考位线与所述参考电压发生器连接，并且对所述位线和所述参考位线进行预充电；以及读出放大器，所述读出放大器与所述位线和所述参考位线连接，将所述位线的电压与所述参考位线的电压进行比较，并且基于所述比较来确定存储在所述存储单元中的所述数据的值。所述参考电压发生器包括第一类型晶体管。
根据实施例，静态随机存取存储器包括：存储单元，所述存储单元存储数据；参考电压发生器，所述参考电压发生器生成参考电压；预充电电路，所述预充电电路通过位线与所述存储单元连接、通过参考位线与所述参考电压发生器连接，并且对所述位线和所述参考位线进行预充电；以及读出放大器，所述读出放大器与所述位线和所述参考位线连接，将所述位线的电压与所述参考位线的电压进行比较，并且基于所述比较的结果来确定存储在所述存储单元中的所述数据的值。所述参考电压发生器包括：第一PMOS晶体管，所述第一PMOS晶体管连接在提供电源电压的端子与从其输出所述参考电压的第一节点之间，并且响应于第一电压而工作；第二PMOS晶体管，所述第二PMOS晶体管连接在所述第一节点与第二节点之间，并且响应于参考电压使能信号而工作；以及至少一个NMOS晶体管，所述至少一个NMOS晶体管连接在所述第二节点与提供接地电压的端子之间，并且响应于第二电压而工作。
根据实施例，静态随机存取存储器包括：存储单元，所述存储单元存储数据；参考电压发生器，所述参考电压发生器生成参考电压；预充电电路，所述预充电电路通过位线与所述存储单元连接、通过参考位线与所述参考电压发生器连接，并且对所述位线和所述参考位线进行预充电；以及读出放大器，所述读出放大器与所述位线和所述参考位线连接，将所述位线的电压与所述参考位线的电压进行比较，并且基于所述比较的结果来确定存储在所述存储单元中的所述数据的值。所述参考电压发生器包括：第一PMOS晶体管，所述第一PMOS晶体管连接在提供电源电压的端子与从其输出所述参考电压的第一节点之间，并且响应于第一电压而工作；第二PMOS晶体管，所述第二PMOS晶体管连接在所述第一节点与第二节点之间，并且响应于参考电压使能信号而工作；至少一个第三PMOS晶体管，所述至少一个第三PMOS晶体管连接在所述第二节点与提供接地电压的端子之间，并且响应于所述第一电压而工作；以及至少一个第一NMOS晶体管，所述至少一个第一NMOS晶体管连接在所述第二节点与提供所述接地电压的所述端子之间，并且响应于第二电压而工作。
附图说明
通过参照附图详细描述本公开的实施例，本公开的上述及其他目的和特征将变得明了。
图1是根据本公开的实施例的SRAM的框图。
图2是示出图1的SRAM的配置的电路图。
图3是示出图2的读出放大器的偏移电压分布和参考电压分布的曲线图。
图4和图5是示出图2所示的参考电压发生器的配置的电路图。
图6是示出包括本公开的SRAM的存储器件中的晶体管的分布图。
图7是示出本公开的SRAM的工作波形图。
图8是示出图2所示的参考电压发生器的配置的电路图。
图9是用于描述输出电压的电平如何根据晶体管的属性而变化的图。
图10至图13中的图示出用于描述由于位线的电压的斜率变化而引起的读取错误的曲线图以及如何纠正读取错误的曲线图。
图14是示出图2所示的参考电压发生器的配置的电路图。
图15是示出图2所示的参考电压发生器的配置的电路图。
图16是示出根据本公开的实施例的SRAM的配置的电路图。
图17是示出根据本公开的实施例的存储器件的配置的图。
图18是示出应用了包括根据本公开的实施例的SRAM的存储器件的系统的图。
具体实施方式
在下文中，将详细且清楚地描述本公开的实施例，使得本领域的普通技术人员可以实现本发明。
在本具体实施方式中，参考术语“单元”、“模块”、“块”、“～器或～机”等描述的部件以及附图中所示的功能块将利用软件、硬件或其组合来实现。例如，软件可以是机器代码、固件、嵌入式代码和应用软件。例如，硬件可以包括电路、电子电路、处理器、计算机、集成电路、集成电路核、压力传感器、惯性传感器、微机电系统(MEMS)、无源元件或它们的组合。
图1是根据本公开的实施例的SRAM的框图。
SRAM 100可以包括预充电电路110、参考电压发生器120、读出放大器130、开关电路140、以及存储单元MC。
存储单元MC可以是包括一个或更多个p-沟道金属氧化物半导体(PMOS)晶体管和一个或更多个n-沟道金属氧化物半导体(NMOS)晶体管的SRAM单元。存储单元MC可以是包括单条位线的SRAM单元。即，与具有双位线结构并且通过感测从两条位线输出的信号的差来确定数据的SRAM不同，数据是基于通过一条位线BL从存储单元MC输出的信号来确定的。
存储单元MC可以包括用于锁存数据的两个反相器、以及将位线BL与存储单元MC的锁存器连接的传输栅极晶体管。本公开的实施例可以应用于这样的SRAM：此类SRAM不论存储单元的配置如何，都通过一条位线输出存储在存储单元中的数据。
预充电电路110可以对位线BL和参考位线BL_ref进行预充电，或者可以利用同一电压对位线BL和参考位线BL_ref进行均衡。预充电电路110可以包括PMOS晶体管和/或NMOS晶体管，并且可以将从外部提供的电压(例如，电源电压)传输到位线BL和参考位线BL_ref。
参考电压发生器120可以生成参考电压Vref，该参考电压Vref被用来确定存储在存储单元MC中的数据。可以通过参考位线BL_ref输出参考电压Vref。在确定存储在存储单元MC中的数据的情况下，当通过位线BL输出的电压的电平高于通过参考位线BL_ref输出的电压的电平时，可以确定存储单元MC存储具有第一值(即，“0”或“1”)的数据。相比之下，当通过位线BL输出的电压的电平低于通过参考位线BL_ref输出的电压的电平时，可以确定存储单元MC存储具有不同于第一值的第二值(即，“1”或“0”)的数据。
参考电压发生器120可以被配置为生成具有恒定电平的参考电压Vref。例如，参考电压发生器120可以包括分压器，并且该分压器可以由多个晶体管组成。在实施例中，构成参考电压发生器120的多个晶体管可以用第一类型晶体管(例如PMOS晶体管)来实现。在另一实施例中，构成参考电压发生器120的多个晶体管可以用第二类型晶体管(例如，NMOS晶体管)来实现。在另一实施例中，构成参考电压发生器120的多个晶体管可以用第一类型晶体管和第二类型晶体管的组合来实现。稍后将详细描述参考电压发生器120的配置和操作。
读出放大器130可以通过感测位线BL与参考位线BL_ref的电压差来感测存储在存储单元MC中的数据。在实施例中，读出放大器130是差分型读出放大器。读出放大器130可以将感测结果作为信号SOUT输出。读出放大器130可以包括PMOS晶体管和NMOS晶体管。
响应于读出放大器使能信号SAE，开关电路140可以将存储单元MC与预充电电路110和读出放大器130连接，或者可以将存储单元MC与预充电电路110和读出放大器130断开。响应于读出放大器使能信号SAE，开关电路140可以将参考电压发生器120与预充电电路110和读出放大器130连接，或者可以将参考电压发生器120与预充电电路110和读出放大器130断开。
在实施例中，开关电路140可以包括用于将从存储单元MC输出的信号通过位线BL传输到读出放大器130的PMOS晶体管MP1。晶体管MP1可以连接在存储单元MC与节点N1之间。开关电路140还可以包括用于将从参考电压发生器120输出的信号(即，Vref)通过参考位线BL_ref传输到读出放大器130的PMOS晶体管MP2。晶体管MP2可以连接在参考电压发生器120与节点N2之间。例如，晶体管MP1和MP2可以被称为“开关晶体管”。
然而，开关电路140的配置不限于此。例如，开关电路140还可以包括用于将从存储单元MC输出的信号以及参考电压Vref传输到读出放大器130的各种部件。
图2是示出图1的SRAM的配置的电路图。
预充电电路110可以包括晶体管MP3、MP4和MP5。晶体管MP3可以连接在节点N1与提供电源电压VDD的端子之间。晶体管MP4可以连接在节点N2与提供电源电压VDD的端子之间。晶体管MP5可以连接在节点N1与节点N2之间。响应于读出放大器预充电信号SAPCH，晶体管MP3、MP4和MP5可以对节点N1和N2进行预充电或均衡。在实施例中，晶体管MP3、MP4和MP5的栅极彼此连接并且接收读出放大器预充电信号SAPCH。
读出放大器130可以被配置为读出位线BL与参考位线BL_ref的电压差。在实施例中，读出放大器130是锁存型读出放大器。在实施例中，读出放大器130包括由晶体管MP6和MN1组成的第一反相器(或第一锁存器)和由晶体管MP7和MN2组成的第二反相器(或第二锁存器)。第一反相器(或第一锁存器)的输入端子和第二反相器(或第二锁存器)的输出端子可以互相连接，并且第一反相器(或第一锁存器)的输出端子和第二反相器(或第二锁存器)的输入端子可以互相连接。第一反相器(或第一锁存器)的输出端子和第二反相器(或第二锁存器)的输入端子可以与节点N1连接，并且第二反相器(或第二锁存器)的输出端子和第一反相器(或第一锁存器)的输入端子可以与节点N2连接。在实施例中，晶体管MN1和MN2的源极端子与节点N3连接。
晶体管MN3可以响应于读出放大器使能信号SAE而工作。例如，晶体管MN3可以响应于具有逻辑高值的读出放大器使能信号SAE而导通，并且因此节点N3可以接地。在这种情况下，接地电压可以被提供给晶体管MN1和MN2的源极端子。例如，晶体管MN3可以响应于读出放大器使能信号SAE而使第一反相器(或第一锁存器)的输出端子和第二反相器(或第二锁存器)的输出端子放电。晶体管MN3可以响应于具有逻辑低值的读出放大器使能信号SAE而被关断，并且因此节点N3可以浮置。晶体管MN3可以被称为“开关晶体管”。
图2中示出了电压锁存型读出放大器的配置作为示例，但本公开不限于此。即，本公开的参考电压发生器120可以应用于能够进行如下操作的各种锁存型读出放大器：通过将从存储单元MC输出的电压与从参考电压发生器120输出的参考电压Vref进行比较，来确定存储在存储单元MC中的值。
图3是示出图2的读出放大器的偏移电压分布和参考电压分布的曲线图。
详细地说，图3的偏移电压分布表示一个存储器件中所包括的所有读出放大器中包括的晶体管的偏移电压的分布。图3的参考电压分布表示一个存储器件中所包括的所有参考电压发生器所生成的参考电压的分布。
参考图3的曲线图当中与读取数据“0”相关联的曲线图(读取“0”)，参与读取数据“0”的晶体管的偏移电压可以从“a”到“c”分布，并且具有与“b”相对应的偏移电压的晶体管的数目可以是最多的。类似地，参考与读取数据“1”相关联的曲线图(读取“1”)，参与读取数据“1”的晶体管的偏移电压可以从“d”到“f”分布，并且具有与“e”相对应的偏移电压的晶体管的数目可以是最多的。如图3所示，可存在两个分布彼此交叠的区间(即，从“d”到“c”的阶段)。
同时，因为构成读出放大器的晶体管的偏移电压的分布取决于制造半导体器件的工艺特性，所以在制造了SRAM之后可能不容易执行用于使偏移电压分布的宽度变窄的修整。因此，为了减少SRAM的读取错误，首先，参考电压Vref的大小应分布在“b”与“e”之间，然后需要尽可能使参考电压(Vref)分布的宽度变窄。
在实施例中，本公开的参考电压发生器120(参见图2)可以生成具有稳定值的参考电压Vref，并且另外地，可以执行修整功能以使得实际要被输出的参考电压Vref的值具有预期值。例如，可以在制造了SRAM之后的测试过程中，针对每个参考电压发生器120执行是否对参考电压执行修整和具体修整值的确定。例如，该修整可以基于分压原理来执行。将参考图4描述由参考电压发生器120执行的修整。
图4和图5是示出图2所示的参考电压发生器120的配置的电路图。
参考图4，参考电压发生器120可以包括参考电压生成电路122和参考电压修整电路124。
参考电压生成电路122可以被配置为对电源电压VDD进行分压以获得具有适当电平的电压(即，参考电压)。作为实现分压器的示例，参考电压生成电路122可以包括被设置在提供电源电压VDD的端子与节点N4之间并且充当电阻器的至少一个PMOS晶体管、以及被设置在节点N4与接地电压之间并且充当电阻器的至少一个PMOS晶体管。
晶体管MP10可以连接在提供电源电压VDD的端子与节点N4之间，并且可以响应于电压V1而工作。例如，电压V1可以被施加到晶体管MP10的栅极。这里，电压V1可以是用于使晶体管MP10一直导通的电压。或者，电压V1可以是用于使晶体管MP10在参考电压发生器120工作期间导通的电压。例如，电压发生器可以一直向晶体管MP10的栅极提供电压V1，或者仅在参考电压发生器120正在工作时提供电压V1。
晶体管MP11可以连接在节点N4与节点N5之间。晶体管MP11可以在参考电压发生器120工作期间响应于参考电压使能信号Ref_EN而工作。例如，参考电压使能信号Ref_EN可以是从控制逻辑电路接收的。例如，控制逻辑电路可以位于电压生成电路122的外部。
在实施例中，两个串可以连接在节点N5与提供接地电压的端子之间。第一串可以包括串联连接在节点N5与提供接地电压的端子之间的晶体管MP15和MP16，并且第二串可以包括串联连接在节点N5与提供接地电压的端子之间的晶体管MP17和MP18。晶体管MP15、MP16、MP17和MP18可以响应于电压V1而工作。
在读出放大器130的感测操作(参考图3)期间，当晶体管MP11被参考电压使能信号Ref_EN导通时，参考电压Vref可以通过根据与晶体管MP10相对应的电阻值和与晶体管MP11、MP15、MP16、MP17和MP18相对应的电阻值的分压，而从节点N4输出。
在图4中示出了晶体管MP15、MP16、MP17和MP18同时被电压V1导通的示例，但是晶体管MP15、MP16、MP17和MP18可以彼此独立地被控制。在这种情况下，晶体管MP15和MP16的栅电极可以互相连接以便被同时控制，并且晶体管MP17和MP18的栅电极可以互相连接以便被同时控制。
参考电压修整电路124可以被配置为对参考电压Vref的电平进行修整。参考电压修整电路124可以包括与节点N4串联连接的PMOS晶体管MP12、MP13和MP14。晶体管MP13和MP14可以响应于修整控制信号mcs_Ref而工作。例如，修整控制信号mcs_Ref可以是从控制逻辑电路接收的。
在读出放大器130的感测操作(参考图3)期间，当晶体管MP12被参考电压使能信号Ref_EN导通并且晶体管MP13和MP14被修整控制信号mcs_Ref导通时，可以通过晶体管MP12、MP13和MP14引入电压降，并且因此参考电压Vref的值可以被修整。
在实施例中，在SRAM 100的测试操作期间(参考图1)，是否使参考电压修整电路124工作可以是在参考电压生成电路122生成参考电压的同时被确定的。例如，当在参考电压修整电路124未工作的情况下获得具有期望值的参考电压Vref时，则不需要使参考电压修整电路124工作。相应地，SRAM可以被设置为使得：即使参考电压发生器120工作，参考电压Vref也不被参考电压修整电路124修整。
同时，在图4中，晶体管MP15、MP16、MP17和MP18的布置和连接关系旨在生成具有期望电平的参考电压Vref。因此，即使参考电压发生器120通过使用参考电压修整电路124改变参考电压Vref的电平，参考电压生成电路122中所包括的PMOS晶体管的布置和连接关系也可以不同于图4中所示出的那些。
在实施例中，如图5所示，更多的串可以与节点N5连接。此外，与节点N5连接的每个串可以包括两个或更多个PMOS晶体管。例如，包括MP15和MP16的串可以另外包括M17。此外，与附图中所示的示例不同，每个串可以仅包括一个PMOS晶体管。例如，在实施例中，MP16或M18可以省略。
同时，在图4和图5中示出了构成参考电压发生器120的所有晶体管都是PMOS晶体管的实施例，这用于稳定地生成参考电压Vref。这将参照图6的曲线图进行描述。
图6是示出包括本公开的SRAM的存储器件的晶体管的分布的图。
在图6中，横轴表示NMOS晶体管的属性，纵轴表示PMOS晶体管的属性。这里，PMOS晶体管和NMOS晶体管可以是通过同一工艺提供的晶体管。每个晶体管可以具有五个状态TT、SS、SF、FS和FF之一。在表示每个状态的两个字母中，第一个字母可以表示NMOS属性，并且第二个字母可以表示PMOS属性。字母“S”表示慢单元，字母“F”表示快单元，字母“T”表示典型单元或目标单元。快单元可以具有以下属性：操作速度快、驱动能力优异、以及泄漏小。相比之下，慢单元可以具有以下属性：操作速度慢、驱动能力低、以及泄漏大。
通过同一工艺由同一晶片制造的晶体管可以分布在图6的分布图的整个区域。PMOS晶体管的分布可以不同于NMOS晶体管的分布，并且在相邻区域中形成的相同类型的晶体管很大概率可以具有相同属性。即，在相邻区域中形成的PMOS晶体管很大概率可以是相同快单元，很大概率可以是相同典型单元，或者很大概率可以是相同慢单元。
相比之下，即使通过同一工艺由同一晶片在相邻区域中形成晶体管，PMOS晶体管和NMOS晶体管也可以具有不同属性。例如，在参考电压发生器120包括PMOS晶体管和NMOS晶体管的情况下，PMOS晶体管可以具有快单元的属性，而NMOS晶体管可以具有慢单元的属性。或者，PMOS晶体管可以具有慢单元的属性，而NMOS晶体管可以具有快单元的属性。在这种情况下，由于PMOS晶体管和NMOS晶体管的驱动能力差异，可能无法生成具有期望值的参考电压Vref。
根据本公开，参考电压发生器120(参考图3和图4)可以被配置为包括具有基于以上属性的同一类型的晶体管(即，PMOS晶体管)。作为结果，因为参考电压发生器120是利用具有相似属性的同一类型的晶体管实现的，所以分别由参考电压发生器120生成的参考电压Vref之间的差可以很小。即，参考电压发生器120可以生成对图3中所示出的分布不敏感的参考电压Vref。
图7是示出本公开的SRAM的工作波形图。
参见图2、图4和图7，当选择了读取操作所针对的字线WL时，用于读取存储在存储单元MC中的值“1”的操作可以开始。
在时间点t1，字线WL可以由行译码器选择，并且选定字线WL可以利用具有逻辑高电平的电压驱动。之后，参考电压使能信号Ref_EN可以被控制逻辑电路激活(即，被低使能)，并且参考电压使能信号Ref_EN可以被输入到参考电压发生器120。参考电压发生器120可以响应于参考电压使能信号Ref_EN而生成参考电压Vref。
因为参考电压Vref是通过参考位线BL_ref输出的，所以参考位线BL_ref的电压电平可以降低然后可以保持恒定。在参考电压Vref生成的同时，存储在存储单元MC中的电荷可以通过位线BL输出，并且因此位线BL的电压电平VBL可以以平缓的斜率减小。
紧接在时间点t2之前，晶体管MP1、MP2和MN3可以被读出放大器使能信号SAE导通。作为结果，位线BL可以与节点N1连接，并且参考位线BL_ref可以与节点N2连接。
在时间点t2，读出放大器130可以将位线BL的电压电平VBL与参考位线BL_ref的电压电平(即，Vref)进行比较。当参考位线BL_ref的电压电平Vref与位线BL的电压电平VBL之间的差大于或等于特定值(即，△V)时，可以确定存储在存储单元MC中的值为“1”，并且信号SOUT可以作为判别结果输出。
之后，在从t4到t6的时间段内，可以执行用于读取存储在存储单元MC中的值“0”的操作。用于读取数据“0”的操作可以大部分类似于用于读取数据“1”的操作。然而，由于存储在存储单元MC中的值，位线BL的电压电平VBL可以保持恒定。当位线BL的电压电平VBL与参考位线BL_ref的电压电平Vref之间的差大于或等于特定值(即，△V)时，可以确定存储在存储单元MC中的值为“0”，并且可以输出信号SOUT作为判别结果。
图8是示出图2所示的参考电压发生器120的配置的电路图。为了更好地理解，除了参考电压发生器120之外，还一起示出了构成SRAM的其他部件。
参考电压发生器120可以包括参考电压生成电路122和参考电压修整电路124。参考电压生成电路122可以包括PMOS晶体管MP10和MP11以及NMOS晶体管MN11、MN12、MN13和MN14，并且参考电压修整电路124可以包括PMOS晶体管MP12、MP13和MP14。
参考电压发生器120的基本功能和操作可以与参考图4描述的参考电压发生器120的基本功能和操作大致相同。即，电压V1可以是用于使晶体管MP10一直导通的电压，并且电压V2可以是用于使晶体管MN11、MN12、MN13和MN14一直导通的电压。或者，电压V1和电压V2可以是用于使晶体管MP10、MN11、MN12、MN13和MN14在晶体管MP11导通时导通的电压。
在另一实施例中，可以对参考电压生成电路122的NMOS晶体管的布置和/或连接关系进行各种改变或修改。例如，包括晶体管MN11和MN12的串和/或包括晶体管MN13和MN14的串还可以包括NMOS晶体管。相比之下，示出了与节点N5连接的每个串包括两个NMOS晶体管的示例，但是每个串可以仅包括一个NMOS晶体管。
根据SRAM的制造工艺，构成图8的参考电压发生器120的晶体管中的一些晶体管的驱动能力可能不同于构成图4的参考电压发生器120的晶体管的驱动能力。原因可能在于将节点N3接地的晶体管MN3是NMOS晶体管。
例如，当读出放大器130的NMOS晶体管MN3是慢型时(即，当驱动能力为低时)，在晶体管MN3导通时节点N3的电压电平降低的速度(或斜率)可能很慢。因此，当通过使用如图4所示的仅由PMOS晶体管组成的参考电压发生器来生成参考电压Vref时，由于读出放大器使能信号SAE被激活的定时与节点N3的电压电平降低的斜率失配，而可能发生读取错误。这可能意味着构成参考电压发生器120的晶体管跟踪读出放大器130的晶体管MN3的能力降低。
根据本公开的实施例，为了防止跟踪晶体管MN3的能力降低，参考电压发生器120包括NMOS晶体管。当参考电压发生器120被实现为包括NMOS晶体管时，可以独立于参考电压修整电路124的操作来修整参考电压Vref的电平。这将参照图9至图12进行描述。
图9是用于描述输出电压的电平如何根据晶体管的属性而变化的图。
参照图9，示出了串联连接在提供电源电压VDD的端子与提供接地电压的端子之间的PMOS晶体管和NMOS晶体管。用于使PMOS晶体管导通的电压V1_on被施加到PMOS晶体管的栅电极，并且用于使NMOS晶体管导通的电压V2_on被施加到NMOS晶体管的栅电极。
首先，在情况1中，假设根据参考图6描述的分布图，存储器厂商预期的PMOS晶体管的驱动能力是10，并且存储器厂商想要的NMOS晶体管的驱动能力是5。此处，数值是相对的并且仅用以在概念上表达驱动能力。在这种情况下，可以根据PMOS晶体管的驱动能力(即，输出电流的能力)和NMOS晶体管的驱动能力来确定输出电压Vout的值，并且输出电压Vout的值可以是存储器厂商所预期的值。
接下来，在情况2中，假设PMOS晶体管的驱动能力(例如，具有慢单元的属性)为8，并且NMOS晶体管的驱动能力(例如，具有快单元的属性)为7。在此情况下，PMOS晶体管的电压降可以大于情况1中的电压降，并且NMOS晶体管的电压降可以小于情况1中的电压降。因此，输出电压Vout的值可以小于情况1中的目标输出电压Vout的值。
最后，在情况3中，假设PMOS晶体管的驱动能力(例如，具有快单元的属性)为12，并且NMOS晶体管的驱动能力(例如，具有慢单元的属性)为3。在此情况下，PMOS晶体管的电压降可以小于情况1中的电压降，并且NMOS晶体管的电压降可以大于情况1中的电压降。因此，输出电压Vout的值可以大于情况1中的目标输出电压Vout的值。
参考图8描述的参考电压发生器120可以包括基于上述特性的NMOS晶体管MN11、MN12、MN13和MN14。如此，由参考电压生成电路122生成的参考电压Vref的值可以大于由仅由PMOS晶体管组成的参考电压发生器120(即，在图4的实施例中)生成的参考电压Vref的值。即，当读出放大器130的NMOS晶体管MN3(参考图8)具有慢单元的属性时，参考电压发生器120的晶体管可以很好地跟踪读出放大器130的晶体管MN3，并且因此可以防止由于通过晶体管MN3输出的电压(即，位线BL的电压)的斜率改变而引起的失配。这将参照图10至图13详细描述。
图10至图13中的图示出用于描述由于位线BL的电压的斜率变化而引起的读取错误的曲线图以及如何纠正读取错误的曲线图。为了更好地理解，将一起参考图8给出描述。
图10示出了在读取操作中位线BL的电压VBL的变化。图10的曲线图示出了参考电压发生器120和读出放大器130被制造为存储器厂商所预期的那样的情况。在读出放大器使能信号SAE被激活的时间点t2，参考电压Vref与位线电压VBL之间的差可以是△V1。这里，△V1可以是足以确定存储在存储单元MC中的数据的电压。
图11示出了与当读出放大器130的晶体管MN3具有慢单元的属性时能够发生的问题相关联的位线电压VBL的变化。位线电压VBL1表示与图10的情况相关联的位线电压，并且位线电压VBL2表示当晶体管MN3具有慢单元的属性时的位线电压。当晶体管MN3具有慢单元的属性时，晶体管MN3的驱动能力会降低。在此情况下，电荷通过位线BL放电到接地端子的速度会很慢。如此，与位线电压VBL1的斜率相比，位线电压VBL2的斜率会很平缓。
在读出放大器使能信号SAE被激活时的时间点t2，参考电压Vref与位线电压VBL之间的差可以是△V2。然而，△V2可能是不足以确定存储在存储单元MC中的数据的电压。在这种情况下，在SRAM 100中可能发生读取错误。
图12是示出如何防止图11的实施例中的SRAM的读取错误发生的图。具体地，当读出放大器130的晶体管MN3具有慢单元的属性时，读出放大器使能信号SAE被激活的时间点可以从t2延迟到t2’，并且因此可以确保足以确定存储在存储单元MC中的数据的电压差△V1。例如，控制逻辑电路可以延迟激活读出放大器使能信号SAE的时间。然而，在这种情况下，因为激活读出放大器使能信号SAE的时间被延迟，所以读取速度可能降低。
图13是示出如何防止图11的实施例中的SRAM的读取错误发生的图。参考电压Vref1表示当参考电压发生器120仅由PMOS晶体管组成(如图4所示)时的参考电压，并且参考电压Vref2表示当参考电压生成电路122包括具有慢单元属性的NMOS晶体管(如图8所示)时的参考电压。
如参考图9所描述的，当参考电压生成电路122包括NMOS晶体管时，参考电压生成电路122的属性可以类似于读出放大器130的晶体管MN3的属性。即，参考电压生成电路122的NMOS晶体管MN11、MN12、MN13和MN14可以具有慢单元的属性。由于NMOS晶体管MN11、MN12、MN13和MN14的驱动能力降低，从参考电压发生器120输出的参考电压Vref2的电平可以增加。因此，可以确保参考电压Vref2与位线电压VBL2之间的差足以确定存储在存储单元MC中的数据。
根据图13的实施例，可以通过利用NMOS晶体管实现参考电压生成电路122来防止读取失败。此外，与图12不同，因为激活读出放大器使能信号SAE的时间没有被延迟，所以读取操作的速度不会降低。
图14是示出根据实施例的图2所示的参考电压发生器120的配置的电路图。
参考电压发生器120可以包括参考电压生成电路122和参考电压修整电路124。参考电压生成电路122可以包括PMOS晶体管MP10、MP11、MP15和MP16以及NMOS晶体管MN11和MN12。参考电压修整电路124可以包括PMOS晶体管MP12、MP13和MP14。
参考电压发生器120的基本功能和操作可以与参考图4描述的参考电压发生器120的基本功能和操作大致相同。即，电压V1可以是用于使晶体管MP10、MP15和MP16一直导通的电压，并且电压V2可以是用于使晶体管MN11和MN12一直导通的电压。或者，电压V1和电压V2可以是用于使晶体管MP10、MP15、MP16、MN11和MN12在晶体管MP11导通时导通的电压。
同时，根据SRAM的制造工艺，构成图8的参考电压发生器120的晶体管中的一些晶体管的驱动能力可以不同于构成图4的参考电压发生器120的晶体管的驱动能力。原因是将节点N3接地的晶体管MN3是NMOS晶体管。
例如，当读出放大器130的晶体管MN3具有慢单元的属性时(即，当驱动能力降低时)，由于激活读出放大器使能信号SAE的时间与节点N3的电压电平降低的斜率的失配，可能发生读取错误。此外，与图8的实施例类似，当接收参考电压使能信号Ref_EN的晶体管MP11与提供接地电压的端子之间的所有晶体管都用NMOS晶体管实现时，由半导体器件的参考电压发生器生成的参考电压的分布可能变宽。
因此，本公开的参考电压生成电路122可以确保参考电压发生器120跟踪读出放大器130(参看图2)的NMOS晶体管MN3的能力，并且还可以用PMOS晶体管MP15和MP16以及NMOS晶体管MN11和MN12来实现以使参考电压分布变窄。
在实施例中，可以对参考电压生成电路122的PMOS晶体管和NMOS晶体管的布置和/或连接关系进行各种改变或修改。例如，包括PMOS晶体管MP15和MP16的串还可以包括PMOS晶体管，并且包括NMOS晶体管MN11和MN12的串还可以包括NMOS晶体管。例如，包括至少一个PMOS晶体管和/或至少一个NMOS晶体管的串还可以连接在节点N5与提供接地电压的端子之间。
图15是示出根据实施例的图2所示的参考电压发生器120的配置的电路图。
参考电压发生器120可以包括参考电压生成电路122和参考电压修整电路124。参考电压生成电路122可以包括PMOS晶体管MP10、MP11、MP15、MP16、MP17和MP18以及NMOS晶体管MN11、MN12、MN13和MN14。参考电压修整电路124可以包括PMOS晶体管MP12、MP13和MP14。
参考电压发生器120的基本功能和操作可以与参考图4描述的参考电压发生器120的基本功能和操作大致相似。即，电压V1可以是用于使晶体管MP10一直导通的电压，或者是用于使晶体管MP10在晶体管MP11导通时导通的电压。参考电压使能信号Ref_EN可以具有用于使晶体管MP11在参考电压发生器120工作期间导通的电压。
在实施例中，PMOS晶体管MP15、MP16、MP17和MP18可以被第一代码值CV1选择性地导通或关断。例如，晶体管MP15和MP16可以被第一代码值CV1导通，并且晶体管MP17和MP18可以被第一代码值CV1关断；或者，晶体管MP15和MP16可以被第一代码值CV1关断，并且晶体管MP17和MP18可以被第一代码值CV1导通。类似地，NMOS晶体管MN11、MN12、MN13和MN14可以被第二代码值CV2选择性地导通或关断。例如，晶体管MN11和MN12可以被第二代码值CV2导通，并且晶体管MN13和MN14可以被第二代码值CV2关断；或者，晶体管MN11和MN12可以被第二代码值CV2关断，并且晶体管MN13和MN14可以被第二代码值CV2导通。
在实施例中，可以对参考电压生成电路122的PMOS晶体管和NMOS晶体管的布置和/或连接关系进行各种改变或修改。例如，包括PMOS晶体管MP15和MP16的串和/或包括PMOS晶体管MP17和MP18的串还可以包括PMOS晶体管，并且包括NMOS晶体管MN11和MN12的串和/或包括NMOS晶体管MN13和MN14的串还可以包括NMOS晶体管。相比之下，示出了与节点N5连接的每个串包括两个PMOS晶体管或两个NMOS晶体管的示例，但是每个串可以仅包括一个PMOS晶体管或仅包括一个NMOS晶体管。
根据上述实施例，可以通过不同地设定第一代码值CV1和第二代码值CV2来实现参考图2、图8和图14描述的参考电压生成电路122。例如，当启用第一代码值CV1并且停用第二代码值CV2时，图15的参考电压发生器120的配置和操作可以类似于图2的参考电压发生器120的配置和操作。
例如，当停用第一代码值CV1并且启用第二代码值CV2时，图15的参考电压发生器120的操作可以类似于图8的参考电压发生器120的操作。当一些第一代码值CV1被启用并且一些第二代码值CV2被停用时，图15的参考电压发生器120的配置和操作可以类似于图14的参考电压发生器120的配置和操作。
图16是示出根据本公开的实施例的SRAM的配置的电路图。
第一SRAM 100-1可以包括存储单元MC1、预充电电路110-1、参考电压发生器120-1和读出放大器130-1。第二SRAM 100-2可以包括存储单元MC2、预充电电路110-2、参考电压发生器120-2和读出放大器130-2。第一SRAM 100-1和第二SRAM 100-2中的每一者的部件的功能和操作可以与参考图1至图15描述的那些大致相同/相似。然而，虽然示出了参考电压发生器120-1和120-2中的每一者的参考电压生成电路包括PMOS晶体管的示例，但是本公开不限于此。
参考电压发生器120-1的晶体管MP1和MP12可以响应于第一参考电压使能信号Ref_EN1而工作。预充电电路110-1可以连接到参考位线BL_ref1。预充电电路110-2可以连接到参考位线BL_ref2。预充电电路110-2可以包括类似于晶体管MP10的晶体管MP20、类似于晶体管MP11的晶体管MP21、类似于晶体管MP12的晶体管MP22、类似于晶体管MP13的晶体管MP23、类似于晶体管MP14的晶体管MP24、类似于晶体管MP15的晶体管MP25、类似于晶体管MP16的晶体管MP26、类似于晶体管MP17的晶体管MP27、以及类似于晶体管MP18的晶体管MP28。
在实施例中，节点N4(参考电压Vref通过这些节点N4从参考电压发生器120-1和120-2输出)可以彼此连接。例如，当同时对存储单元MC1和MC2执行读取操作时，参考电压发生器120-1和120-2可以同时工作。这样，通过节点N4从参考电压发生器120-1和120-2输出的参考电压Vref可以具有相同的值，并且参考电压Vref的分布可以变窄。因此，恒定的参考电压Vref可以使SRAM的读取失败发生的可能性减小。例如，参考电压发生器120-1可以输出第一参考电压，并且参考电压发生器120-2可以输出第二参考电压。例如，第一参考电压和第二参考电压可以输出到相同的参考位线BL_Ref1。
在实施例中，当对与一个行连接的存储单元当中的一个存储单元(例如MC1)执行读取操作时，除参考电压发生器120-1之外，其余参考电压发生器当中的至少一个或更多个参考电压发生器(例如120-2)也可以工作。在这种情况下，可以根据考虑到测试过程中的参考电压(Vref)分布的策略来确定要使用的参考电压发生器的数目。
图17是示出根据本公开的实施例的存储器件200的配置的图。
存储器件200可以包括存储单元阵列210、控制逻辑电路220、行译码器230(例如，译码器电路)、列译码器240(例如，列译码器电路)、预充电电路250、读出放大器260、参考电压发生器270、以及输入/输出电路280。
存储单元阵列210可以包括按多行和多列排列的存储单元。存储单元可以是静态随机存取存储器(SRAM)单元。构成存储单元阵列210的存储单元可以与字线WL和位线BL连接，并且每个存储单元可以通过字线WL和位线BL来访问。每个存储单元可以与参考位线BL_ref连接。在读取操作中，预充电位线BL的电压可以根据存储在存储单元中的数据而改变。读出放大器260可以将参考位线BL_ref的参考电压Vref与位线BL的电压进行比较，并且可以确定存储在存储单元中的数据的值。
控制逻辑电路220可以从外部接收命令CMD、地址ADDR和控制信号CTRL。控制逻辑电路220可以基于命令CMD、地址ADDR和控制信号CTRL中的至少一者来生成行地址和列地址。控制逻辑电路220可以向行译码器230提供行地址，并且可以向列译码器240提供列地址。为了控制预充电电路250，控制逻辑电路220可以基于控制信号CTRL生成读出放大器预充电信号SAPCH、参考电压使能信号Ref_EN和修整控制信号mcs_Ref。
行译码器230可以对从控制逻辑电路220接收的行地址进行译码，并且可以选择用于访问存储单元的字线。列译码器240可以对从控制逻辑电路220接收的列地址进行译码，并且可以选择用于访问存储单元的位线。
响应于读出放大器预充电信号SAPCH，预充电电路250可以对位线BL和参考位线BL_ref进行预充电，或者可以利用同一电压使位线BL和参考位线BL_ref均衡。
读出放大器260可以通过感测位线BL与参考位线BL_ref的电压差来感测存储在存储单元MC中的数据。读出放大器260可以将感测结果作为信号SOUT输出。例如，本公开的读出放大器260可以是锁存型读出放大器。
参考电压发生器270可以生成用于确定存储在存储单元中的数据的参考电压。参考电压发生器270可以包括参考电压生成电路(例如，122)和参考电压修整电路(例如，124)。参考电压发生器270可以由对参考电压分布不敏感的PMOS晶体管组成。或者，参考电压发生器270可以用PMOS晶体管和NMOS晶体管的组合来实现，以便很好地跟踪读出放大器260的用于将位线BL和参考位线BL_ref接地的NMOS晶体管(例如，图3的MN3)。
输入/输出电路280可以从外部接收要存储在存储单元中的数据“DATA”，或者可以从读出放大器260接收从存储单元读取的数据，并且可以将数据“DATA”输出到外部。输入/输出电路280可以包括用于临时存储写入数据和读取数据的缓冲器或存储器。输入/输出电路280可以包括串行化数据的串行器和并行化数据的并行器。
图18是应用了包括根据实施例的SRAM的存储设备的系统1000的图。图18的系统1000可以是移动系统，例如，便携式通信终端(例如，移动电话)、智能电话、平板个人计算机(PC)、可穿戴设备、保健设备、或物联网(IOT)设备。然而，图1的系统1000不一定限于移动系统，也可以是PC、膝上型计算机、服务器、媒体播放器、或汽车设备(例如，导航设备)。
系统1000可以包括主处理器1100、存储器(例如，1200a和1200b)和存储设备(例如，1300a和1300b)。此外，系统1000可以包括图像捕获设备1410、用户输入设备1420、传感器1430、通信设备1440、显示器1450、扬声器1460、供电设备1470、以及连接接口1480中的至少一者。
主处理器1100可以控制系统1000的所有操作，更具体地，其可以控制系统1000中所包括的其他部件的操作。主处理器1100可以被实现为通用处理器、专用处理器、或应用处理器。
主处理器1100可以包括至少一个CPU核1110并且还包括被配置为控制存储器1200a和1200b和/或存储设备1300a和1300b的控制器1120。在一些实施例中，主处理器1100还可以包括加速器1130，该加速器1130是用于高速数据操作(例如人工智能(AI)数据操作)的专用电路。加速器1130可以包括图形处理单元(GPU)、神经处理单元(NPU)和/或数据处理单元(DPU)，并且被实现为与主处理器1100的其他部件物理分离的芯片。
存储器1200a和1200b可以用作系统1000的主存储器件。尽管存储器1200a和1200b中的每一者可以包括易失性存储器，例如根据实施例的静态随机存取存储器(SRAM)和/或动态RAM(DRAM)，但是存储器1200a和1200b中的每一者可以包括非易失性存储器，例如闪存、相变RAM(PRAM)和/或电阻RAM(RRAM)。存储器1200a和1200b可以与主处理器1100实现在同一封装件中。例如，SRAM可以由图1的SRAM 100实现。
存储设备1300a和1300b可以用作无论其是否被供电都存储数据的非易失性存储设备，并且具有比存储器1200a和1200b大的存储容量。存储设备1300a和1300b可以分别包括存储控制器(STRG CTRL)1310a和1310b、以及被配置为通过存储控制器1310a和1310b的控制来存储数据的NVM(非易失性存储器)1320a和1320b。虽然NVM 1320a和1320b可以包括具有二维(2D)结构或三维(3D)V-NAND结构的闪存，但是NVM 1320a和1320b可以包括其他类型的NVM，例如PRAM和/或RRAM。
存储设备1300a和1300b可以在物理上与主处理器1100分离，并且被包括在系统1000中或者与主处理器1100实现在同一封装件中。此外，存储设备1300a和1300b可以具有固态硬盘(SSD)或存储卡的类型，并且通过接口(诸如将在下文描述的连接接口1480)与系统100的其他部件可拆卸地组合。存储设备1300a和1300b可以是应用标准协议(例如通用闪存(UFS)、嵌入式多媒体卡(eMMC)或快速非易失性存储器(NVMe))的设备，但不限于此。
图像捕获设备1410可以捕获静止图像或运动图像。图像捕获设备1410可以包括相机、可携式摄像机、和/或网络摄像机。
用户输入设备1420可以接收由系统1000的用户输入的各种类型的数据，并且包括触摸板、键区、键盘、鼠标、和/或麦克风。
传感器1430可以检测可以从系统1000外部获得的各种类型的物理量，并且将检测到的物理量转换为电信号。传感器1430可以包括温度传感器、压力传感器、照度传感器、位置传感器、加速度传感器、生物传感器、和/或陀螺仪传感器。
通信设备1440可以根据各种通信协议在位于系统1000外部的其他设备之间发送和接收信号。通信设备1440可以包括天线、收发器和/或调制解调器。
显示器1450和扬声器1460可以用作被配置为分别向系统1000的用户输出视觉信息和听觉信息的输出设备。
供电设备1470可以适当地对从嵌入在系统1000中的电池(未示出)和/或外部电源提供的电力进行转换，并且将转换后的电力供应给系统1000的每个部件。
连接接口1480可以提供系统1000与外部设备之间的连接，该外部设备连接到系统1000并且能够向系统1000发送数据和从系统1000接收数据。连接接口1480可以通过使用诸如以下各种接口方案来实现：高级技术附件(ATA)、串行ATA(SATA)、外部SATA(e-SATA)、小型计算机系统接口(SCSI)、串行附接SCSI(SAS)、外围组件互连(PCI)、快速PCI(PCIe)、NVMe、IEEE 1394、通用串行总线(USB)接口、安全数字(SD)卡接口、多媒体卡(MMC)接口、eMMC接口、UFS接口、嵌入式UFS(eUFS)接口、以及紧凑型闪存(CF)卡接口。
根据本公开的实施例，包括单条位线的SRAM可以提供能够使参考电压分布宽度最小化的参考电压发生器。如此，可以提供稳定工作的SRAM。
根据本公开的实施例，由于提供了将存储单元的输出与参考电压发生器的输出进行比较的差分读出放大器，所以SRAM即使在电压差较小的情况下也可以工作。
虽然已经参考本公开的实施例描述了本公开，但本领域的普通技术人员将明了，可以在不脱离如所附权利要求书中所阐述的本公开的精神和范围的情况下对本公开作出各种改变和修改。

Claims (20)

1.一种SRAM，所述SRAM即静态随机存取存储器，包括：
存储单元，所述存储单元被配置为存储数据；
参考电压发生器，所述参考电压发生器被配置为生成参考电压；
预充电电路，所述预充电电路通过位线与所述存储单元连接、通过参考位线与所述参考电压发生器连接，并且被配置为对所述位线和所述参考位线进行预充电；以及
读出放大器，所述读出放大器与所述位线和所述参考位线连接，并且被配置为将所述位线的电压与所述参考位线的电压进行比较、并且基于所述比较的结果来确定存储在所述存储单元中的所述数据的值，
其中，所述参考电压发生器包括第一类型晶体管。
2.根据权利要求1所述的SRAM，其中，所述参考电压发生器包括：
参考电压生成电路，所述参考电压生成电路被配置为基于分压来生成所述参考电压；以及
参考电压修整电路，所述参考电压修整电路被配置为对所述参考电压的值进行修整。
3.根据权利要求2所述的SRAM，其中，所述参考电压生成电路包括：
第一PMOS晶体管，所述第一PMOS晶体管连接在提供电源电压的端子与从其输出所述参考电压的第一节点之间，并且被配置为响应于第一电压而工作，所述PMOS晶体管即p-沟道金属氧化物半导体晶体管；
第二PMOS晶体管，所述第二PMOS晶体管连接在所述第一节点与第二节点之间，并且被配置为响应于参考电压使能信号而工作；以及
至少一个第三PMOS晶体管，所述至少一个第三PMOS晶体管连接在所述第二节点与提供接地电压的端子之间，并且被配置为响应于所述第一电压而工作。
4.根据权利要求3所述的SRAM，其中，所述至少一个第三PMOS晶体管包括：
构成第一串并且串联连接在所述第二节点与提供所述接地电压的所述端子之间的PMOS晶体管；以及
构成第二串并且串联连接在所述第二节点与提供所述接地电压的所述端子之间的PMOS晶体管。
5.根据权利要求3所述的SRAM，其中，所述第一电压是用于使所述第一PMOS晶体管和所述至少一个第三PMOS晶体管一直导通的电压。
6.根据权利要求3所述的SRAM，其中，所述参考电压修整电路包括：
第四PMOS晶体管，所述第四PMOS晶体管包括与所述第一节点连接的第一端，并且被配置为响应于所述参考电压使能信号而工作；以及
至少一个第五PMOS晶体管，所述至少一个第五PMOS晶体管连接在所述第四PMOS晶体管的第二端与提供所述接地电压的所述端子之间，并且被配置为响应于参考电压修整信号而工作。
7.根据权利要求1所述的SRAM，其中，所述预充电电路包括：
第一PMOS晶体管，所述第一PMOS晶体管被配置为响应于读出放大器预充电信号而将电源电压传输到所述位线，所述PMOS晶体管即p-沟道金属氧化物半导体晶体管；
第二PMOS晶体管，所述第二PMOS晶体管被配置为响应于所述读出放大器预充电信号而将所述电源电压传输到所述参考位线；以及
第三PMOS晶体管，所述第三PMOS晶体管被配置为响应于所述读出放大器预充电信号而连接所述位线与所述参考位线。
8.根据权利要求1所述的SRAM，其中，所述读出放大器包括：
第一锁存器，所述第一锁存器包括与所述位线连接的输出端子；
第二锁存器，所述第二锁存器包括与所述参考位线连接的输出端子；以及
NMOS晶体管，所述NMOS晶体管被配置为响应于读出放大器使能信号而使所述第一锁存器的所述输出端子和所述第二锁存器的所述输出端子放电，所述NMOS晶体管即n-沟道金属氧化物半导体晶体管，
其中，所述第一锁存器的输入端子与所述第二锁存器的所述输出端子连接，并且所述第二锁存器的输入端子与所述第一锁存器的所述输出端子连接。
9.根据权利要求1所述的SRAM，还包括：
开关电路，
其中，所述开关电路包括：
第一开关晶体管，所述第一开关晶体管被配置为响应于读出放大器使能信号而将所述位线与所述预充电电路连接；以及
第二开关晶体管，所述第二开关晶体管被配置为响应于所述读出放大器使能信号而将所述参考位线与所述预充电电路连接。
10.根据权利要求1所述的SRAM，其中，所述参考电压发生器是第一参考电压发生器，并且所述参考电压是第一参考电压，
其中，所述SRAM还包括：
第二参考电压发生器，所述第二参考电压发生器被配置为生成第二参考电压；并且
其中，所述第一参考电压和所述第二参考电压被输出到所述参考位线。
11.一种SRAM，所述SRAM即静态随机存取存储器，包括：
存储单元，所述存储单元被配置为存储数据；
参考电压发生器，所述参考电压发生器被配置为生成参考电压；
预充电电路，所述预充电电路通过位线与所述存储单元连接、通过参考位线与所述参考电压发生器连接，并且被配置为对所述位线和所述参考位线进行预充电；以及
读出放大器，所述读出放大器与所述位线和所述参考位线连接，并且被配置为将所述位线的电压与所述参考位线的电压进行比较、并且基于所述比较的结果来确定存储在所述存储单元中的所述数据的值，
其中，所述参考电压发生器包括：
第一PMOS晶体管，所述第一PMOS晶体管连接在提供电源电压的端子与从其输出所述参考电压的第一节点之间，并且被配置为响应于第一电压而工作，所述PMOS晶体管即p-沟道金属氧化物半导体晶体管；
第二PMOS晶体管，所述第二PMOS晶体管连接在所述第一节点与第二节点之间，并且被配置为响应于参考电压使能信号而工作；以及
至少一个NMOS晶体管，所述至少一个NMOS晶体管连接在所述第二节点与提供接地电压的端子之间，并且被配置为响应于第二电压而工作，所述NMOS晶体管即n-沟道金属氧化物半导体晶体管。
12.根据权利要求11所述的SRAM，其中，所述至少一个NMOS晶体管包括：
构成第一串并且串联连接在所述第二节点与提供所述接地电压的所述端子之间的NMOS晶体管；以及
构成第二串并且串联连接在所述第二节点与提供所述接地电压的所述端子之间的NMOS晶体管。
13.根据权利要求11所述的SRAM，其中，所述参考电压发生器还包括：
第三PMOS晶体管，所述第三PMOS晶体管包括与所述第一节点连接的第一端，并且被配置为响应于所述参考电压使能信号而工作；以及
至少一个第四PMOS晶体管，所述至少一个第四PMOS晶体管连接在所述第三PMOS晶体管的第二端与提供所述接地电压的所述端子之间，并且被配置为响应于参考电压修整信号而工作。
14.根据权利要求11所述的SRAM，其中，所述预充电电路包括：
第三PMOS晶体管，所述第三PMOS晶体管被配置为响应于读出放大器预充电信号而将电源电压传输到所述位线；
第四PMOS晶体管，所述第四PMOS晶体管被配置为响应于所述读出放大器预充电信号而将所述电源电压传输到所述参考位线；以及
第五PMOS晶体管，所述第五PMOS晶体管被配置为响应于所述读出放大器预充电信号而连接所述位线与所述参考位线。
15.根据权利要求11所述的SRAM，其中，所述读出放大器包括：
第一锁存器，所述第一锁存器包括与所述位线连接的输出端子；
第二锁存器，所述第二锁存器包括与所述参考位线连接的输出端子；以及
开关晶体管，所述开关晶体管被配置为响应于读出放大器使能信号而使所述第一锁存器的所述输出端子和所述第二锁存器的所述输出端子放电，
其中，所述第一锁存器的输入端子与所述第二锁存器的所述输出端子连接，并且所述第二锁存器的输入端子与所述第一锁存器的所述输出端子连接。
16.根据权利要求15所述的SRAM，其中，所述开关晶体管和所述至少一个NMOS晶体管具有慢单元的属性。
17.一种SRAM，所述SRAM即静态随机存取存储器，包括：
存储单元，所述存储单元被配置为存储数据；
参考电压发生器，所述参考电压发生器被配置为生成参考电压；
预充电电路，所述预充电电路通过位线与所述存储单元连接、通过参考位线与所述参考电压发生器连接，并且被配置为对所述位线和所述参考位线进行预充电；以及
读出放大器，所述读出放大器与所述位线和所述参考位线连接，并且被配置为将所述位线的电压与所述参考位线的电压进行比较、并且基于所述比较的结果来确定存储在所述存储单元中的所述数据的值，
其中，所述参考电压发生器包括：
第一PMOS晶体管，所述第一PMOS晶体管连接在提供电源电压的端子与从其输出所述参考电压的第一节点之间，并且被配置为响应于第一电压而工作，所述PMOS晶体管即p-沟道金属氧化物半导体晶体管；
第二PMOS晶体管，所述第二PMOS晶体管连接在所述第一节点与第二节点之间，并且被配置为响应于参考电压使能信号而工作；
至少一个第三PMOS晶体管，所述至少一个第三PMOS晶体管连接在所述第二节点与提供接地电压的端子之间，并且被配置为响应于所述第一电压而工作；以及
至少一个NMOS晶体管，所述至少一个NMOS晶体管连接在所述第二节点与提供所述接地电压的所述端子之间，并且被配置为响应于第二电压而工作，所述NMOS晶体管即n-沟道金属氧化物半导体晶体管。
18.根据权利要求17所述的SRAM，其中，所述至少一个第三PMOS晶体管包括构成第一串并且串联连接在所述第二节点与提供所述接地电压的所述端子之间的PMOS晶体管，并且
其中，所述至少一个NMOS晶体管包括构成第二串并且串联连接在所述第二节点与提供所述接地电压的所述端子之间的NMOS晶体管。
19.根据权利要求17所述的SRAM，其中，所述参考电压发生器还包括：
第四PMOS晶体管，所述第四PMOS晶体管包括与所述第一节点连接的第一端，并且被配置为响应于所述参考电压使能信号而工作；以及
至少一个第五PMOS晶体管，所述至少一个第五PMOS晶体管连接在所述第四PMOS晶体管的第二端与提供所述接地电压的所述端子之间，并且被配置为响应于参考电压修整信号而工作。
20.根据权利要求17所述的SRAM，其中，所述读出放大器包括：
第一锁存器，所述第一锁存器包括与所述位线连接的输出端子；
第二锁存器，所述第二锁存器包括与所述参考位线连接的输出端子；以及
开关晶体管，所述开关晶体管被配置为响应于读出放大器使能信号而使所述第一锁存器的所述输出端子和所述第二锁存器的所述输出端子放电，
其中，所述第一锁存器的输入端子与所述第二锁存器的所述输出端子连接，并且所述第二锁存器的输入端子与所述第一锁存器的所述输出端子连接。
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