KR100203139B1 - 컬럼 어드레스 버퍼 래치 인에이블 방법 및 그 장치 - Google Patents

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Abstract

본 발명은 종래의 컬럼 어드레스 버퍼 래치 인에이블 회로를 버스트 모드로 동작이 가능하도록 개선한 것으로, 버스트 리드와 버스트 라이트 종료시 이를 감지한 신호에 의해 출력단에 래치되어 있던 컬러 어드레스 버퍼 래치 인에이블 신호를 래치에서 풀리게 하고, 그후 처음 인에이블되는 CAS에 의해 상기 컬럼 어드레스 버퍼 래치 인에이블 신호를 래치하고, 버스트 가운터가 버스트 길이만큼 동작을 마치면 이를 감지한 신호에 의해 래치되어 있던 상기 컬럼 어드레스 버퍼 래치 인에이블 신호를 래치에서 풀리게 하고, 그후 처음 인에이블되는 CAS에 의해 상기 컬럼 어드레스 버퍼 래치 인에이블 신호를 래치시키도록 구현하여, 특정 사이클에서만 외부 어드레스를 받아들이고 나머지 사이클 동안은 내부 카운터가 동작하도록 함으로써 데이터의 고속 억세스 모드를 가능하게 해 주는 효과가 있다.

Description

컬럼 어드레스 버퍼 래치 인에이블 방법 및 그 장치
제1도는 종래의 컬럼 어드레스 버퍼 래치 인에이블 회로도.
제2도는 패스트 페이지 모드시의 제1도의 동작 타이밍도.
제3도는 종래의 다른 컬럼 어드레스 버퍼 패치 인에이블 회로도.
제4도는 본 발명의 제1 실시예에 의한 컬럼 어드레스 버퍼 래치 인에이블 회로도.
제5도는 패스트 페이지 모드시의 제4도의 동작 파형도.
제6도는 버스트 리드/라이트 종료시의 제4도의 동작 파형도.
제7도는 버스트 카운터가 버스트 길이만큼 증가시의 제4도의 동작 파형도.
제8도는 본 발명의 제2 실시예에 의한 컬럼 어드레스 버퍼 래치 인에이블 회로도.
* 도면의 주요부분에 대한 부호의 설명
NA1∼NA25 : NAND 게이트 G1∼G40 : 인버터
본 발명은 컬럼 어드레스 버퍼 래치 인에이블 방법 및 그 장치에 관한 것으로, 특히 종래의 EDO(Extended Data Output) 모드 동작에 사용한 컬럼 어드레스 버퍼 인에이블 회로를 버스트 모드(Burst Mode) 동작이 가능하도록 구현한 컬럼 어드레스 버퍼 래치 인에이블 방법 및 그 장치에 관한 것이다.
본 발명은 버스트 모드로 동작하는 모든 디바이스(Device)에서 컬럼 어드레스 버퍼를 인에이블시키는 회로에 적용 가능하다.
종래의 컬럼 어드레스 버퍼 래치 인에이블 회로(이하, gayib회로라함)는 CAS가 인에이블되있는 동안만 외부 어드레스를 래치하고, CAS가 디스에이블되면 또 다시 외부 어드레스를 받아들이게 되어있다. 버스트 동작에서는 처음에는 외부 어드레스를 받아들인후 래치하고 있고, CAS 토글(toggling)때는 내부 어드레스를 발생시켜야 한다. 즉, 컬럼 어드레스 버퍼는 CAS가 토글해도 래치를 풀지 않아야 하고, 버스트 카운터가 버스트 길이만큼 동작을 하였을때 외부 어드레스를 받아들여야 하고 버스트 리드 동작이 종료된 후와 버스트 라이트 동작이 종료된 후에는 외부 컬럼 어드레스를 받아들여야 하는데 제1도 내지 제3도에 도시된 종래의 회로에서는 이런 동작을 하지 못했다.
제1도에 도시된 종래의 컬럼 어드레스 버퍼 래치 인에이블 회로도를 참조하면, cbr 신호는 CBR 리프레시때 '하이'로 인에이블되어서 'gayib'을 '하이'로 고정하여 컬럼 어드레스 버퍼의 출력이 변하지 않게 고정시킨다. ras7과 sre1 중 늦게 인에이블되는 sre1에 의해 제6 노드(N6)를 제2도에서 보듯이 일시적으로 '로우'로 만들어 제3, 제4 NAND게이트(NA3,NA4)로 이루어진 래치를 풀고, 바로 다음에 오는 cas5가 '하이'로 인에이블될때 다시 래치를 하고 있다가 cas5가 '로우'로 디스에이블되면 제3 NAND게이트(NA3)의 입력으로 들어있는 cas5에 의해 래치가 풀려 gayib를 '로우'로 만들어 외부 어드레스를 받아들일 수 있게 돼 있고, 다시 cas5가 '하이'로 변하면 또다시 래치를 하게 돼있다.
제3도는 종래의 다른 컬럼 어드레스 버퍼 패치 인에이블 회로도로서, 특정 클럭이 전이할때마다 컬럼 어드레스 버퍼를 인에이블시키도록 구성되어 있다.
클럭1이 '로우'상태일때 클럭2와 클럭3이 '하이'로 전이되면 컬럼 어드레스 버퍼를 동작시키는 신호(이하 'CAIB'라함)이 인에이블되고, 클럭1이 '하이'로 전이되면 CAIB 신호가 디스에이블된다. 이후 부터는 클럭2 신호에 동기되어 CAIB 신호가 움직이게 된다.
이와 같이 종래의 컬럼 어드레스 버퍼 래치 인에이블 회로는 패스트 페이지 모드(Fast page Mode) 동작에서는 적합하지만, BEDO 동작에서는 적절하지 못한 단점이 있었다.
따라서 본 발명에서는 BEDO 동작이 가능하도록 구현한 컬럼 어드레스 버퍼 래치 인에이블 방법 및 그 장치를 제공하는데에 그 목적이 있다.
본 발명의 다른 목적은 버스트 모드 동작시 특정 사이클에서만 컬럼 어드레스가 입력되고 나머지 사이클에서는 내부 카운터에서 생성된 어드레스가 입력되도록 함으로써 고속 동작을 실현시킨 컬럼 어드레스 버퍼 래치 인에이블 방법 및 그 장치를 제공하는데에 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명의 컬럼 어드레스 버퍼 래치 인에이블 방법에서는 버스트 리드와 버스트 라이트 종료시 이를 감지한 신호에 의해 출력단에 래치되어 있던 컬럼 어드레스 버퍼 래치 인에이블 신호를 래치에서 풀리게 하는 제1 과정과, 그후 처음 인에이블되는 CASDP 의해 상기 컬럼 어드레스 버퍼 래치 인에이블 신호를 래치하는 제2 과정과, 버스트 카운터가 버스트 길이만큼 동작을 마치면 이를 감지한 신호에 의해 래치되어 있던 상기 컬럼 어드레스 버퍼 래치 인에이블 신호를 래치에서 풀리게 하는 제3 과정과, 상기 제3 과정후 처음 인에이블되는 CAS에 의해 상기 컬럼 어드레스 버퍼 래치 인에이블 신호를 래치하는 제4 과정을 구현하였다.
상기 목적을 달성하기 위하여, 본 발명의 컬럼 어드레스 버퍼 래치 인에이블 장치에서는 버스트 리드와 버스트 라이트 종료시 이를 감지한 신호에 의해 출력단에 래치되어 있던 컬럼 어드레스 버퍼 래치 인에이블 신호를 래치에서 풀리게 하고, 그후 처음 인에이블되는 CAS에 의해 상기 컬럼 어드레스 버퍼 래치 인에이블 신호를 래치하고, 버스트 카운터가 버스트 길이만큼 동작을 마치면 이를 감지한 신호에 의해 래치되어 있던 상기 컬럼 어드레스 버퍼 래치 인에이블 시호를 래치에서 풀리게 하고, 그후 처음 인에이블되는 CAS에 의해 상기 컬럼 어드레스 버퍼 래치 인에이블 신호를 래치시키도록 회로를 구현하였다.
이하, 첨부된도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
제4도는 본 발명의 제1 실시예에 의한 컬럼 어드레스 버퍼 래치 인에이블회로도로서, ras7 신호와 sre1 신호를 NAND연산하여 제19 노드(N19)로 출력하는 제13 NAND게이트(NA13)와, 제19 노드(N19)와 제20노드(N20) 사이에 접속된 제23 인버터(N23)와, 상기 제20노드(N20) 및 제21노드(N21)사이에 접속된 제24 인버터(G24)와, 전원전압(Vcc)과 상기 제21노드(N21)사이에 커패시터 구조를 갖는 제3 PMOS 트랜지스터(MP3)와, 상기 제21노드(N21) 와 제22 노드(N22)사이에 접속된 제25 인버터(G25)와, 상기 제22 노드(N22)와 접지전압(Vss) 사이에 커패시터 구조를 갖는 제7 NMOS 트랜지스터(MN7)와, cntendb 신호와 상기 제22 노드(N22)상의 신호를 NAND연산하여 제23 노드(N23)로 출력하는 제14 NAND게이트(NA14)와, 전원전압(Vcc)과 상기 제23 노드(N23) 사이에 커패시터 구조를 갖는 제4 PMOS 트랜지스터(MP4)와, 상기 제20 노드(N20)와 제23 노드(N23) 상의 신호를 NAND연산하여 제24 노드(N24)로 출력하는 제15 NAND게이트(NA15)로 구성된다. 그리고, cas5 신호를 반전시켜 제27 노드(N27)로 출력하는 제26 인버터(G26)와, 상기 제27 노드(N27) 접지전압(Vss) 사이에 커패시터 구조를 갖는 제4 NMOS 트랜지스터(MN4)와, 상기 제27 노드(N27)와 제28 노드(N28) 사이에 접속된 제27 인버터(G27)와, 상기 제28 노드(N28)와 접지전압(Vss) 사이에 커패시터 구조를 갖는 제5 NMOS 트랜지스터(MN5)와, 상기 제28 노드(N28)와 제29 노드(N29) 사이에 접속된 제28 인버터(G28)와, 상기 제29 노드(N29)와 접진전압(Vss) 사이에 커패시터 구조를 갖는 제6 NMOS 트랜지스터(MN6)와, 상기 제29 노드(N29)와 제30 노드(N30) 사이에 접속된 제29 인버터(G29)와, cas5 신호와 제30 노드(N30) 상의 신호를 NAND연산하여 제31 노드(N31)로 출력하는 제16 NAND게이트(NA16)와, cbr 신호를 반전시켜 제32 노드(N32)로 출력하는 제33 인버터(G33)와, 상기 제31 노드(N31)와 제32 노드(N32) 상의 신호를 NAND연산하여 제33 노드(N33)로 출력하는 제17 NAND게이트(NA17)와, 제33 노드(N33) 및 제34 노드(N34)사이에 접속된 제30 인버터(G30)를 구비한다. 또한, ttdb 신호와 제25 노드(N25) 및 제24 노드(N24) 상의 신호를 NAND연산하여 제26 노드(N26)로 출력하는 제18 NAND게이트(NA18)와, 상기 제26, 제20, 제34 노드(N26,N20,N34) 상의 신호를 NAND연산하여 상기 제25 노드(N25)로 출력하는 제19 NAND게이트(NA19)와, 상기 제25 노드(N25)와 제35 노드(N35) 사이에 접속된 제31 인버터(G31)와, 상기 제35 노드(N35) 및 출력단자노드(N36) 사이에 접속된 제32 인버터(G32)를 구비한다.
상기 구성에 의한 동작을 살펴보면, 먼저 ttdb(burst read or write termination signal) 신호가 인에이블 되면 즉 버스트 리드나 라이트 동작이 종료되면 제18, 제19 NAND 게이트(NA18,NA19)로 이루어진 래치를 풀고 출력신호 gayib을 '로우'로 만들어 외부 어드레스를 받아들일 수 있는 상태로 만든다. 그리고, 다음 cas5 신호에 의해 다시 래치가 된다. 또한. cas5 신호에 의해 래치가 풀리지 않게 된다.(제5도에 도시된 패스트 페이지 모드시의 동작 파형도 참조)
또, 제14 NAND게이트(NA14)에 입력에 cnterdb 신호를 연결하여 버스트 카운터가 버스트 길이만큼 카운트하고 나서, '로우'로 떨어지면 제24 노드(N24)를 '로우'로 만들어 제18, 제19 NAND게이트(NA18,N19)로 이루어진 래치를 풀고 gayib를 '로우'로 만들어 외부 어드레스를 받아들일 수 있고 다음 CAS5에 의해 래치될 수 있게 했다.(제6도에 도시된 버스트 리드/라이트 종료시의 동작 파형도 참조)
제7도는 버스트 카운터가 버스트 길이만큼 증가시의 제4도의 동작 파형도로서, 버스트 카운터가 버스트길이(여기서는 '4'임)만큼 동작한 것을 감지한 신호('로우')를 나타낸 것이다.
제8도는 본 발명의 제2 실시예에 의한 컬럼 어드레스 버퍼 래치 인에이블 회로도로서, clock1 신호를 반전시켜 제41 노드(N41)로 출력하는 제34 인버터(G34)와, 상기 제41 노드(N41) 와 제42 노드(N42) 사이에 접속된 제35 인버터(G35)와, 전원전압(Vcc)과 상기 제42노드(N42)상의 신호를 NAND연산하여 제43 노드(N43)로 출력하는 제21 NAND게이트(NA21)와, GND 신호를 반전시켜 제44 노드(N44)로 출력하는 제36 인버터(G36)와 clock4 신호를 반전시켜 제45 노드(N45)로 출력하는 제37 인버터(G37)와, 제45 노드(N45)상의 신호와 clock5 신호를 NAND연산하여 제46 노드(N46)로 출력하는 제25 NAND게이트(NA25)와, 상기 제43, 제44, 제46 노드(N43,N44,N46) 상의 신호를 NAND연산하여 제47 노드(N47)로 출력하는 제22 NAND게이트(NA22)와, 상기 제47 노드(N47)와 제48 노드(N48) 사이에 접속된 제38 인버터(G38)와, clock2와 clock3 신호를 NAND연산하여 제37 노드(N37)로 출력하는 제20NAND게이트(NA20)와, 상기 제37 노드(N37)와 제38 노드(N38)사이에 접속된 제33 인버터(G33)로 구성된다. 그리고, clock1, clock6 신호와 제39 노드(N39) 상의 신호를 NAND연산하여 제40 노드(N40)로 출력하는 제23 NAND게이트(NA23)와, 상기 제40, 제38, 제48 노드(N40, N38, N48) 상의 신호를 NAND연산하여 상기 제39 노드(N39)로 출력하는 제24 NAND게이트(NA24)와 상기 제39 노드(N39)와 제49 노드(N49) 사이에 접속된 제39 인버터(G39)와, 상기 제49 노드(N49)와 제50 출력노드(N50) 사이에 접속된 제40 인버터(G40)를 구비한다.
제8도에서는 버스트 모드 동작시 clock1이 '로우'상태일때 clock2와 clock3이 '하이'로 전이하면 CAIB가 로우로 인에이블되어 컬럼 어드레스 버퍼가 외부 어드레스를 받아들이고, clock1이 하이로 전이하면 CAIB가 하이로 디스에이블되어 컬럼 어드레스 버퍼가 외부 어드레스를 받아들이지 않는다. 이후 부터는 칩 내부에 있는 버스트 카운터가 clock1에 의해 래치된 외부 어드레스를 이용하여 버스트 래치동안 라이너(linear) 또는 인터리브(interleave)의 특정 모드로 내부 어드레스를 발생시킨다. clock4는 버스트 카운터에서 발생된 신호로서 clock1의 첫번째 사이클 동안은 하이 상태, 그리고 2번째 사이클로부터 버스트 카운터가 동작할 동안은 로우 상태를 유지하여 CAIB 신호를 하이 상태로 만들어 컬럼 어드레스 버퍼를 동작시키지 않는다.
버스트 카운터가 특정 버스트 길이를 수행하면 clock4는 다시 하이 상태로 되어 clock1에 의해 CAIB 신호가 인에이블되어 컬럼 어드레스 버퍼가 다시 외부 어드레스를 받아들이게 된다. clock5는 종료 동작에 의해 생성되는 것으로, 버스트 동작중에 종류가 일어나면 버스트 모드 동작을 끝내며 버스트 카운터를 리셋(Reset)하고 출력을 하이-Z 상태로 만든다. 그러므로, 버스트 모드 동작중 종료에 의해 clock5가 로우로 전이하면 CAIB 신호도 로우가 되어 컬럼 어드레스 버퍼가 외부 어드레스를 받아 들이고, clock5가 다시 하이 상태가 되면 CAIB 신호도 하이가 되어 컬럼 어드레스 버퍼가 더 이상 외부 어드레스를 받아들이지 않는다.
clock6은 버스트 카운터 리셋 신호로 종료 동작에 의해 버스트 모드가 끝나고 새로운 버스트 모드를 시작하기 위해 CAIB 신호의 래치를 풀기 위해 사용하였다.
이상에서 설명한 바와 같이, 종래의 EDO 모드 동작에서 사용한 컬럼 어드레스 버퍼 인에이블 회로를 버스트 모드 동작이 가능하도록 개선한 본 발명의 컬럼 어드레스 버퍼 래치 인에이블 회로는 특정 사이클에서만 외부 어드레스를 받아들이고 나머지 사이클 동안은 내부 카운터가 동작하므로 데이터의 고속 억세스 모드를 가능하게 해 주는 효과가 있다.

Claims (10)

  1. 반도체 메모리 장치에 있어서, 버스트 리드와 버스트 라이트 종료시 이를 감지한 신호에 의해 출력단에 래치되어 있던 컬럼 어드레스 버퍼 래치 인에이블 신호를 래치에서 풀리게 하는 제1 과정과, 그후 처음 인에이블되는 CAS에 의해 상기 컬럼 어드레스 버퍼 래치 인에이블 신호를 래치하는 제2 과정과, 버스트 카운터가 버스트 길이만큼 동작을 마치면 이를 감지한 신호에 의해 래치되어 있던 상기 컬럼 어드레스 버퍼 래치 인에이블 신호를 래치에서 풀리게 하는 제3 과정과, 상기 제3 과정후 처음 인에이블되는 CAS에 의해 상기 컬럼 어드레스 버퍼 래치 인에이블 신호를 래치하는 제4 과정을 구비하는 것을 특징으로 하는 컬러 어드레스 버퍼 래치 인에이블 방법.
  2. 반도체 메모리 장치에 있어서, 버스트 리드와 버스트 라이트 종료시 이를 감지한 신호에 의해 출력단에 래치되어 있던 컬럼 어드레스 버퍼 래치 인에이블 신호를 래치에서 풀리게 하고, 그후 처음 인에이블되는 CAS에 의해 상기 컬럼 어드레스 버퍼 래치 인에이블 신호를 래치하고, 버스트 카운터가 버스트 길이만큼 동작을 마치면 이를 감지한 신호에 의해 래치되어 있던 상기 컬럼 어드레스 버퍼 래치 인에이블 신호를 래치에서 풀리게 하고, 그후 처음 인에이블되는 CAS에 의해 상기 컬럼 어드레스 버퍼 래치 인에이블 신호를 래치하는 것을 특징으로 하는 어드레스 버퍼 래치 인에이블 장치.
  3. 제1항에 있어서, 1000∼5000Å 의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  4. 제1항에 있어서 상기 트랜치의 깊이는 2000∼5000Å 인 것을 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  5. 제1항에 있어서 상기 소자분리 산화막은 CVD 산화막인 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  6. 제5항에 있어서 상기 CVD 산화막으로 O3-TEOS, MTO, BPSG 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  7. 제1항에 있어서 상기 소자분리 산화막 제거시 CMP 공정이나 건식식각으로 하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  8. 제1항 또는 제5항에 있어서 상기 CVD 산화막은 2000∼10,000Å 의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  9. 제1항에 있어서 상기 층간 질화막은 500∼3,000Å 의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  10. 상기 최상층의 BPSG 산화막은 1,000∼5,000Å 의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
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