JPS62119788A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ダイナミック形ランダムアクセスメモリにおいて、ビッ
ト線とビットコンタクト部との間に、これらの間の導通
／遮断を行うゲートトランジスタを設け、選択されたセ
ルのみこれらの間を導通することによりアルファＭＡ　
（α線）によるビット線モードのソフトエラーの発生確
率をほとんど無視し得るレベルまで小さくしたものであ
る。

〔産業上の利用分野〕

本発明は半導体記憶装置に関し、特にパッケージからの
α線の影響を除去したダイナミック形ランダムアクセス
メモリ　（ＤＲＡＭ）の構造に関する。

〔従来の技術および発明が解決しようとする問題点〕

第３図は従来のＤＲＡＭセルの回路構成であり、この回
路は既に知られるように読出し時にはワード線Ｗが選択
されるとゲートトランジスタＴＲがオンしキャパシタＣ
の電位がビット線Ｂに表われ、書込み時には、逆にビッ
ト線Ｂの電位によってキャパシタＣがチャージされるよ
うな動作をする。

このような動作を行うＤＲＡＭセルの断面を第４図に示
す。

第４図において、ビット線Ｂはビットコンタクト部ＢＣ
と接触しさらにビット線の電位によって下方に空乏層Ｄ
Ｌが形成される。また、セルプレートＥの下方には電荷
を蓄積するキャパシタ領域Ｃが形成され、さらに蓄積電
荷の電位によってコンタクト部分の下方に空乏ＪｉＤＬ
が形成される。

このような構成において、ＬＳＩパッケージからのα線
が入射すると、キャパシタＣの電荷量が変化して生ずる
エラーと、ビットコンタクトＢＣの電位が変化して生ず
るエラーとが発生する。このようなエラーは通常ソフト
エラーと呼ばれ、そのＬｉ様によってセルモードのソフ
トエラーとビット線モードのソフトエラーに分けること
ができる。

いずれのエラーについても再度書込みを行い再生するこ
とができるのでハードエラーとは区別されている。

セルモードのソフトエラーはセルプレートＥの下方にあ
るキャパシタＣにα線が入射すると生ずる。即ち、α線
は空乏ＪｉＤＬにおいてエネルギーを失い、そこにプラ
スおよびマイナスの電荷を生ずる。従って次に空乏層中
に存在する電場によって電子と正孔の移動が起りキャパ
シタＣに蓄積されていた電荷が中和され電荷を失ってい
く。即ち、今までハイレベル「１」であった状態が徐々
にローレベル「０」に変化する。このようなセルモード
のソフトエラーは常にα線によって発生する状態におか
れている。

一方、ビット線モードのソフトエラーはビットコンタク
ト部分ＢＣにα線が入射すると生ずる。

即ち、ビット線旦は通常４．５〜５■にプリチャージさ
れており、読出し時にはプリチャージしているトランジ
スタをオフにしてビット線をフローティング状態としゲ
ートトランジスタをオンしてキャパシタの情報をビット
線に読出す。ビット線モードのソフトエラーはこのよう
なフローティング状態の時にα線がビットコンタクト部
分に入射すると生ずる。即ち、ハイレベルデータ「１」
を読出している時にα線が読出し中のビット線に入射す
るとローレベル「０」に変化してしまう。また、ローベ
ルデータ「０」を読出しているときにダミーセル側のビ
ット線にα線が入射した場合ではローレベル「０」はハ
イレベル「１」となってしまう。このようにビット線モ
ードのソフトエラーはビット線がフローティング状態に
おいてのみ生ずる。従ってこのソフトエラーの発生確率
はセルモードのソフトエラーに比べて小さい。また、構
造上面積的にα線の衝突する確率は小さい。

一方、キャパシタＣの下方の空乏層ＤＬの大きさが大き
い程、即ち、幅と深さが大きい程、α線を捕獲する量は
大きくなりそれだけエラーを生ずる確率は高くなる。エ
ラーは、ダミーセルの電荷量と捕獲電荷量とを比較し、
捕獲量が多ければエラーとなって表われるが、昨今の小
型化、高密度化に伴い、キャパシタの占める面積を出来
るだけ小さくする方にあり、従って空乏層の大きさも小
さくなりつつある。これによりα線を捕獲する確率も小
さくなりつつあり、セルモードのソフトエラーの発生確
率も小さくなる。一方、これに伴い相対的にビット線モ
ードのソフトエラー発生確率は高くなり無視できなくな
っている。

従来このようなソフトエラーに対しては種々の対策が提
案されている。即ち、パッケージの出すα線を極力減ら
す方法、チップコーティングによりα線を防止する方法
、キャパシタの容量で対策する方法、誤り訂正手法など
で対策する方法である。

しかしながら、いずれの対策においてもそれぞれ一長一
短があり研究が進められている。

〔問題点を解決するための手段および作用〕本発明は上
述の問題点を解消した半導体記憶装置であって、主とし
てビット線モードのソフトエラーに対処したものであり
、その手段は、ゲートトランジスタとキャパシタから成
り、該ゲートトランジスタのゲートにワード線を接続し
、該ゲートトランジスタのソース側にビット線をビット
コンタクト部を介して接続する半導体記憶装置において
、該ビット線と該ビットコンタクト部の間にアルファ線
対策のためのビットコンタクト用トランジスタを設け、
該ビットコンタクト用トランジスタの導通／遮断をその
ゲートに接続されたワード線により制御するようにした
ことを特徴とする。

〔実施例〕

第１図は本発明に係るＤＲＡＭセルの一実施例回路図、
第２図は第１図回路の要部断面図である。

第１図から明らかな如く、ビット線Ｂとビットコンタク
トＢＣとの間にこれらの間を電気的に導通／遮断するた
めのビットコンタクト用トランジスタＴＲ，を設け、こ
のゲートトランジスタＴＲ２のオン／オフをワード線Ｗ
１゜により制御するようにしたことを特徴とする。即ち
、ワード線が選択されない限り、ビット線とビットコン
タクトの間は電気的に遮断されていることになり、前述
のビット線モードのソフトエラーによる影響はほとんど
無視することができる。

即ち、続出し時において、ワード線Ｗ、。をハイレベル
にすればゲートトランジスタＴＲＩはオンし、ゲートト
ランジスタＴＲ，がオンしてキャパシタＣの情報はビッ
ト線Ｂに表われる。この場合、前述の如く、ビットコン
タクト用トランジスタＴＲ２がオンしない限りビット線
とビットコンタクトは導通しないため、選択されないセ
ルのビットｉとビットコンタクトは電気的に遮断されて
いることになり、従ってα線の影響はこの選択され導通
しているビットコンタクト部分のみに生ずるため、ビッ
ト線モードのソフトエラーの生ずる確率をほとんど無視
し得るレベルまで大幅に小さくすることができる。

第２図は第１図回路のビットコンタクト用トランジスタ
ＴＲ，の設けられる部分のセル断面図である。このトラ
ンジスタはビットｉＢのビットコンタクトＢＣに接続す
る部分を半導体（好ましくはエピタキシャルＮ）にし、
ワード線側面の絶縁膜をゲート絶縁膜としてなる縦型構
造とし、そのゲートはワード線Ｗ１゜によって構成され
オン／オフ制御される。

〔発明の効果〕

本発明によれば、選択されたセルのビット線とビットコ
ンタクトのみ導通し他は遮断するようにしたのでビット
線モードのソフトエラーの発生する確率をほとんど無視
し得るレベルまで小さくすることができる。

【図面の簡単な説明】

第１図は本発明に係るＤＲＡＭセルの一実施例回路図、 第２図は第１図回路のセル断面図、 第３図は従来のＤＲＡＭセルの回路図、および第４図は
第３図回路のセル断面図である。 （符号の説明） ＴＲ，・・・ゲートトランジスタ、 ＴＲ，・・・ビットコンタクト用トランジスタ、ＢＣ・
・・ビットコンタクト部、 Ｅ　・・・セルプレート、 Ｃ・・・キャパシタ、 ＤＬ・・・空乏層。 ヒ 本発明に係るＤＲＡＭセルの一実施例回路図第１図 本発明に係るＤＲＡＭセルの断面及び α線の入射を示す図 第２図

Claims (1)

【特許請求の範囲】
1. １、ゲートトランジスタとキャパシタから成り、該ゲー
   トトランジスタのゲートにワード線を接続し、該ゲート
   トランジスタのソース側にビット線をビットコンタクト
   部を介して接続する半導体記憶装置において、該ビット
   線と該ビットコンタクト部の間にアルファ線対策のため
   のビットコンタクト用トランジスタを設け、該ビットコ
   ンタクト用トランジスタの導通／遮断をそのゲートに接
   続されたワード線により制御するようにしたことを特徴
   とする半導体記憶装置。