JPH02159056A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体記憶装置に関し、特に溝型記憶容量の構
造を改良した半導体記憶装置に関するものである。

従来の技術 近年のＤＲＡＭの大容量化に併い、情報を記憶するメモ
リセルも高密度化されるようになってきている。高密度
化、すなわちメモリセル１個あたりの占有面積の縮少に
併って蓄積電荷量が減少するのを防ぐため、半導体基板
に溝を設けて記憶容量を形成するメモリセル構造が提案
されている。

従来の半導体記憶装置としては、例えば特開昭５０−５
３８８３号公報に示されている。

第３図は従来の半導体記憶装置の断面図を示すものであ
る。第３図においてＰ型シリコン基板ｌに溝１７が設け
られ、溝の周囲には、ｎ＋層２０、容量絶縁膜２１が形
成されている。さらに溝１７はポリシリコンよりなるセ
ルプレート２２で埋め込まれ、ｎ＋層２０、容量絶縁１
１１２１．セルプレート２２によって記憶容量が構成さ
れている。この半導体記憶装置のスイッチングトランジ
スタはｎ＋型のソース１２、ｎ＋型のドレイン１３、ゲ
ート酸化膜１４、ワード線■５によって構成されている
。ソースにはｎ＋層２０と電気的に接続されている。ビ
ット線１６はビット線コンタクト１８を介してドレイン
１３と電気的に接続されている。ワード線１５はスイッ
チングトランジスタのゲートとしても作用している。

以上のように構成された半導体記憶装置について、以下
その動作について説明する。電荷はビット線１６．ドレ
イン１３．チャンネル３０．ソース１２を介してｎ＋層
２０に蓄積される。情報を書き込む場合にはワード線１
５を高電位（例えば５Ｖ）とし、ビット線１６に２進ｒ
Ｑ」、ｒｌ。

に対応した電位（例えばＯＶと５Ｖ）を印加する。その
後ワード線１５を低電位（例えばＯＶ）とするとｎ＋層
２０に電荷が蓄積され、情報の書き込みが完了する。情
報を読み出す場合には、ビット線１６を一定の電位に充
電し、フローティング状態にした後ワード線１５を高電
位にする。

すると、ビット線１６の電位が微少に変化する。

この電位の変化をセンスアンプで増幅すると、２進’Ｏ
Ｊ、’ｌ」の情報が得られる。

上記の半導体記憶装置では基板に電荷を蓄積する構造と
なっており、空乏層が基板内に形成される。従って隣接
するメモリセルの間隔を近づけていくと、互いの空乏層
がつながるパンチスルー現象が起こり、記憶された情報
が破壊される。

また、電荷蓄積層が絶縁膜で囲まれた構造になっていな
いので、基板にα線が入射した時に生じる電子・正孔対
のために記憶された情報が一時的に破壊される。（ソフ
トエラーが生じる。）発明が解決しようとする課題 しかし、かかる構成によれば、メモリセルの間隔を小さ
くすると、メモリセル間でパンチスルー現象を起こして
記憶された情報が破壊されてしまうので、高密度化が困
難であるという問題があった。また、溝の周囲の基板に
電荷を蓄積するため、α線によって誘起されるソフトエ
ラーに弱いという問題があった。

本発明は、上述の問題点に鑑みて試されたもので、メモ
リセル間の距離を著しく短縮でき、耐ソフトエラー性に
優れ、更に単位面積当りの電荷蓄積容量を大幅に増加で
きる半導体記憶装置を提供することを目的とする。

課百を解決するための手段 本発明は上述の課題を解決するため、半導体基板の溝内
部に形成された電荷蓄積ノードの外側にある第１の容量
絶縁膜と第１のセルプレートからなる第１の記憶容量と
、前記電荷蓄積ノードの内側にある第２の容量絶縁膜と
第２のセルプレートからなる第２の記憶容量を具偏する
構成を備えたものである。

作　　　用 本発明は上述の構成によって、電荷蓄積ノードが容量絶
縁膜で全て囲まれているため、メモリセル間の距離を近
づけてもパンチスルー現象が発生せず高密度化が可能と
なり、また゛耐ソフトエラー性を強くできる。更に電荷
蓄積ノードの外側と内債の両方に記憶容量を形成してい
るため、単位面積当りの電荷蓄積容量を大幅に増加でき
る。

実　　施　　例 実施例１ 第１図ａ　−ｃはそれぞれ本発明の第１の実施例による
半導体記憶装置の上面図、第１図ａのＡＡ゛に沿った断
面図、第１図すのＢ−Ｂ　’に沿った断面図である。以
下第１図を用いて本発明の第１の実施例を説明する。

第１図すにおいて、Ｐ型シリコン基板１に溝１７が形成
され、溝１７底部にはｎ＋層２、溝１７周囲にはＰ＋層
３が形成されている。第１図Ｃに示すように溝１７内部
には外側から順に、絶縁膜５、ｎ＋＋第１のセルプレー
ト６、第１の容量絶縁膜７．ｎ＋型重電荷蓄積ノード８
第２の容量絶縁膜９．ｎ＋＋第２のセルプレート１０で
構成されている。第１のセルプレート６、第１の容量絶
縁膜７、電荷蓄積ノード８からなる第１の記憶容量およ
び第２のセルプレート１０、第２の容量絶縁膜９、電荷
蓄積ノード８からなる第２の記憶容量が溝１７内部に形
成されている。第１図すには示していないが、隣接する
メモリセルは絶縁膜４により互いに電気的に絶縁される
。スイッチングトランジスタはｎ＋型のソース１２、チ
ャンネル３０、ｎ＋型のドレイン１３、ゲート酸化膜１
４、ワード線１５で構成されている。ソース１２と電荷
蓄積ノード８は側壁コンタクト１１によって電気的に接
続されている。またドレイン１３はビット線コンタクト
１８を介して、ビット線１６と電気的に接続されている
。図には示していないが、第２のセルプレート１０、第
１セルプレート６に電気的に接続されたｎ″層２ワード
線１５と平行な方向に伸びており、第１．第２のセルプ
レート６．１０は任意の電位に設定することができる。

以下本発明の第１の実施例による半導体記憶装置の製造
工程を簡単に説明する。

まずＰ型基板ｌに素子分離のための絶縁膜４をＬＯＣＯ
８法などにより形成した後、ＲＩＥで溝１７を形成する
。イオン注入等の方法を用いて、１１７底面にｎ＋層２
、溝１７周囲にＰ＋層３を形成する。溝１７の内部に熱
酸化等によって絶縁膜５を形成した後、底面の絶縁膜５
を除去してＣＶＤ法等によりポリシリコンなどからなる
第１のセルプレート６を形成する。第１のセルプレート
６の表面にＳ　ｉ　Ｏ／Ｓ　ｉ３Ｎ４／Ｓ　ｉ　Ｏ□か
らなる三層膜、あるいは酸化タンタルなどの高誘電率絶
縁膜からなる第１の容量絶縁膜７を形成する。側壁コン
タクト１１部分の絶縁膜を除去した後、ポリシリコンな
どからなる電荷蓄積ノード８を形成する。電荷蓄積ノー
ド８の表面に第１の容量絶縁膜７と同じ材料からなる第
２の容量絶縁膜９を形成した後、ポリシリコンなどから
なる第２のセルプレート１０により溝１７を埋め込む。

最後に公知の技術によりスイッチングトランジスタを形
成し、ドレイン１３と電気的に接続するビット線１６を
形成する。

以上のように構成された本実施例の半導体記憶装置につ
いて以下その動作を説明する。電荷は、ビット線１６．
ドレイン１３．チャンネル３０゜ソース１２を介して電
荷蓄積ノード８に蓄積される。情報を書き込む場合には
、ワード線１５を高電位（例えば３Ｖ）とし、ビット線
１６を２進ｒＱ」、ｒｌ」に対応した電位（例えばＯＶ
、３Ｖ）にする。その後ワード線１５を低電位（例えば
ＯＶ）にすると書き込みが完了する。情報を読み出す際
はビット線１６を一定の電位（例えば１．５Ｖ）に充電
した後フローティング状態にする。そしてワード線１５
を高電位にすると、ビット線１６の電位が微少に変化す
る。この電位の変化をセンスアンプで増幅する事により
、記憶されていた情報を得る。第１セルプレート６及び
第２セルプレート１０は普通、２進「０」と「ｌ」の電
位の和の約２分の１の大きさの電位に設定する。こうす
る事により、２進［ＯＪ、’ＩＪの記憶状態における容
量絶縁膜に印加される電圧がほぼ等しくなるので、容量
絶縁膜の信頼性が向ｔする。

以上のように本実施例によれば、電荷蓄積ノード８が容
量絶縁膜で全て囲まれているため、メモノセル間の距離
を近づけてもパンチスルー現象は発生せず、そのため高
密度化が可能となり、また耐ソフトエラー性を強（でき
る。また、記憶容量の形成面積が従来例の約２倍となる
ので、蓄積電荷量も約２倍となり、ＤＲＡＭとしての動
作上非常に有利となる。このことはまた、メモリセルの
微細化に適しているということも意味する。

実施例２ 第２図は本発明の第２の実施例による半導体記憶装置の
断面図である。第１の実施例と異なるのは、（ｉ）第１
のセルプレート６と第２のセルプレート１０が電気的に
接続されていること、（ｉｉ　）溝１７底面に絶縁膜５
を形成していること、（ｉｉｉ　）溝１７底部の基板１
にｎ＋層を設けず、Ｐ＋層３を設けていることである。

電荷蓄積ノード８は底面では分離されているが、側面に
沿って電気的に接続されている（第１図Ｃ参照）。

本実施例の動作は第１の実施例と同じであるので説明は
省略する。なお、第１．第２の実施例においてＰ型とｎ
型、Ｐ＋型とｎ＋型をそれぞれ入れ換えた構造としても
よいことは言うまでもない。

発明の効果 以上の説明から明らかなように、本発明は、電荷蓄積ノ
ードの周囲が全て容量絶縁膜で囲まれた構成とすること
により、メモリセル間の距離を近づけてもパンチスルー
現象が発生せず高密度化が可能となり、また耐ソフトエ
ラー性を強くできる。更に電荷蓄積ノードの外側と内側
の両方に記憶容量を形成しているため、単位面積当りの
電荷蓄積容量を従来例の約２倍に増加でき、ＤＲＡＭと
しての動作上非常に優れた半導体記憶装置が実現できる
。

【図面の簡単な説明】

第１図ａ−Ｃはそれぞれ本発明の第１の実施例による半
導体記憶装Ｈの上面図、第１図ａのＡＡ゛に沿った断面
図、第１図すのＢ−Ｂ　’に沿った断面図、第２図は本
発明の第２の実施例による半導体記憶装置の断面図、第
３図は従来の半導体記憶装置の断面図である。 ■・・・・・・Ｐ型半導体基板、２・・・・・・ｎ＋層
、３・・・・・・Ｐ＋層、４，５・・・・・・絶縁膜、
６・・・・・・第１のセルプレート、７・・・・・・第
１の容量絶縁膜、８・・・・・・電荷蓄積ノード、９・
・・・・・第２の容量絶縁膜、１０・・・・・・第２の
セルプレート、１１・・・・・・１１壁コンタクト、１
２・・・・・・ソース、１３・・・・・・ドレイン、１
４・・・・・・ゲート酸化膜、１５・・・・・・ワード
線、１６・・・・・・ビット線、１７・・・・・・溝、
１８・・・・・・ビット線コンタクト、３０・・・・・
・チャンネル。 代理人の氏名　弁理士　粟野重孝　はか１名く 第 図 第 図 １°− Ｐ型シリコン暮仮

Claims (2)

【特許請求の範囲】
1. （１）第１導電型の半導体基板の溝内部に記憶容量を形
   成する半導体記憶装置において、スイッチングトランジ
   スタの第２導電型の拡散領域と電気的に接続された前記
   溝内部の第２導電型電荷蓄積ノードの外側にある第１の
   容量絶縁膜と第２導電型の第１のセルプレートからなる
   第１の記憶容量と、前記電荷蓄積ノードの内側にある第
   ２の容量絶縁膜と第２導電型の第２のセルプレートから
   なる第２の記憶容量を具備することを特徴とする半導体
   記憶装置。
2. （２）第１導電型半導体基板の溝底部にある第２導電型
   半導体層と第２導電型の第１セルプレートは電気的に接
   続され、前記第１セルプレートと第２導電型の第２セル
   プレートに任意の電位を印加することを特徴とする特許
   請求の範囲第１項記載の半導体記憶装置。