JPH0588766A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0588766A JPH0588766A JP27680291A JP27680291A JPH0588766A JP H0588766 A JPH0588766 A JP H0588766A JP 27680291 A JP27680291 A JP 27680291A JP 27680291 A JP27680291 A JP 27680291A JP H0588766 A JPH0588766 A JP H0588766A
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Abstract
(57)【要約】
【目的】 定電流回路の抵抗回路部分を、純抵抗ではな
く、トランジスタで構成する。 【構成】 定電流発生回路１４のＭＯＳトランジスタ３
のゲート長またはゲート幅を調整し、ゲートを導通状態
に制御することによって、ＭＯＳトランジスタ３を抵抗
として使用する。 【効果】 どの様なウエハプロセスを用いても容易に半
導体集積回路化ができる。
く、トランジスタで構成する。 【構成】 定電流発生回路１４のＭＯＳトランジスタ３
のゲート長またはゲート幅を調整し、ゲートを導通状態
に制御することによって、ＭＯＳトランジスタ３を抵抗
として使用する。 【効果】 どの様なウエハプロセスを用いても容易に半
導体集積回路化ができる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路に関
し、特に電源電圧よりも安定した定電圧発生回路のもと
となる定電流発生回路をシリコン等の半導体基盤上にウ
エハプロセスの違いに影響されず容易に得ることのでき
る半導体集積回路に関するものである。
し、特に電源電圧よりも安定した定電圧発生回路のもと
となる定電流発生回路をシリコン等の半導体基盤上にウ
エハプロセスの違いに影響されず容易に得ることのでき
る半導体集積回路に関するものである。
【０００２】
【従来の技術】従来の半導体集積回路における、入力閾
値の差を用いた定電流発生回路をもとにした定電圧発生
回路の例を図９，図１０に示す。図９において、４，
５，８はエンハンスメント型ＰチャネルＭＯＳトランジ
スタ、７，９はエンハンスメント型ＮチャネルＭＯＳト
ランジスタ、６０は抵抗、１４は定電流発生回路、１７
は定電圧発生回路である。エンハンスメント型Ｐチャネ
ルＭＯＳトランジスタ４は、ソースとゲートとが高電位
側の電源電圧ＶCCと接続され、もう一方のゲートとドレ
インとが接続されるとともに、エンハンスメント型Ｐチ
ャネルＭＯＳトランジスタ５のゲートおよびエンハンス
メント型ＮチャネルＭＯＳトランジスタ７のドレインと
接続されている。エンハンスメント型ＰチャネルＭＯＳ
トランジスタ５は、ソースが抵抗６０を介して高電位側
の電源電圧ＶCCと接続されるとともに、もう一方のゲー
トが電源電圧ＶCCと接続され、ドレインがエンハンスメ
ント型ＰチャネルＭＯＳトランジスタ８のゲートとソー
スの接続点１０と接続されている。また接続点１０は出
力Ｖout1と接続されている。エンハンスメント型Ｐチャ
ネルＭＯＳトランジスタ８は、もう一方のゲートがドレ
インと接続されるとともに、エンハンスメント型Ｎチャ
ネルＭＯＳトランジスタ９のゲートおよびドレインと接
続され、さらにエンハンスメント型ＮチャネルＭＯＳト
ランジスタ７のゲートと接続されている。エンハンスメ
ント型ＮチャネルＭＯＳトランジスタ７，９は、ソース
ともう一方のゲートがそれぞれ接地電位ＶSSと接続され
ている。
値の差を用いた定電流発生回路をもとにした定電圧発生
回路の例を図９，図１０に示す。図９において、４，
５，８はエンハンスメント型ＰチャネルＭＯＳトランジ
スタ、７，９はエンハンスメント型ＮチャネルＭＯＳト
ランジスタ、６０は抵抗、１４は定電流発生回路、１７
は定電圧発生回路である。エンハンスメント型Ｐチャネ
ルＭＯＳトランジスタ４は、ソースとゲートとが高電位
側の電源電圧ＶCCと接続され、もう一方のゲートとドレ
インとが接続されるとともに、エンハンスメント型Ｐチ
ャネルＭＯＳトランジスタ５のゲートおよびエンハンス
メント型ＮチャネルＭＯＳトランジスタ７のドレインと
接続されている。エンハンスメント型ＰチャネルＭＯＳ
トランジスタ５は、ソースが抵抗６０を介して高電位側
の電源電圧ＶCCと接続されるとともに、もう一方のゲー
トが電源電圧ＶCCと接続され、ドレインがエンハンスメ
ント型ＰチャネルＭＯＳトランジスタ８のゲートとソー
スの接続点１０と接続されている。また接続点１０は出
力Ｖout1と接続されている。エンハンスメント型Ｐチャ
ネルＭＯＳトランジスタ８は、もう一方のゲートがドレ
インと接続されるとともに、エンハンスメント型Ｎチャ
ネルＭＯＳトランジスタ９のゲートおよびドレインと接
続され、さらにエンハンスメント型ＮチャネルＭＯＳト
ランジスタ７のゲートと接続されている。エンハンスメ
ント型ＮチャネルＭＯＳトランジスタ７，９は、ソース
ともう一方のゲートがそれぞれ接地電位ＶSSと接続され
ている。
【０００３】次に、図１０において、１２，１３，１６
はエンハンスメント型ＮチャネルＭＯＳトランジスタ、
１５，１８はエンハンスメント型ＰチャネルＭＯＳトラ
ンジスタ、７０は抵抗である。この図１０の回路では、
図９の定電流発生回路１４のトランジスタの構成がＰ形
からＮ形に入れ替わっている。エンハンスメント型Ｎチ
ャネルＭＯＳトランジスタ１２は、ソースとゲートとが
ともに低電位の接地電位ＶSSに接続され、ドレインとも
う一方のゲートが接続されるとともに、エンハンスメン
ト型ＮチャネルＭＯＳトランジスタ１３のゲートおよび
エンハンスメント型ＰチャネルＭＯＳトランジスタ１５
のドレインと接続されている。エンハンスメント型Ｎチ
ャネルＭＯＳトランジスタ１３は、ソースが抵抗７０を
介して接地電位ＶSSと接続されるとともに、もう一方の
ゲートが接地電位ＶSSと接続され、ドレインがエンハン
スメント型ＮチャネルＭＯＳトランジスタ１６のゲート
とソースの接続点１９と接続されている。また接続点１
９は出力Ｖout2と接続されている。エンハンスメント型
ＮチャネルＭＯＳトランジスタ１６は、もう一方のゲー
トがソースと接続されるとともに、エンハンスメント型
ＰチャネルＭＯＳトランジスタ１８のゲートおよびドレ
インとエンハンスメント型ＰチャネルＭＯＳトランジス
タ１６のゲートに接続されている。エンハンスメント型
ＰチャネルＭＯＳトランジスタ１５，１８は、ゲートと
ソースとがそれぞれ高電位側の電源電圧ＶCCと接続され
ている。
はエンハンスメント型ＮチャネルＭＯＳトランジスタ、
１５，１８はエンハンスメント型ＰチャネルＭＯＳトラ
ンジスタ、７０は抵抗である。この図１０の回路では、
図９の定電流発生回路１４のトランジスタの構成がＰ形
からＮ形に入れ替わっている。エンハンスメント型Ｎチ
ャネルＭＯＳトランジスタ１２は、ソースとゲートとが
ともに低電位の接地電位ＶSSに接続され、ドレインとも
う一方のゲートが接続されるとともに、エンハンスメン
ト型ＮチャネルＭＯＳトランジスタ１３のゲートおよび
エンハンスメント型ＰチャネルＭＯＳトランジスタ１５
のドレインと接続されている。エンハンスメント型Ｎチ
ャネルＭＯＳトランジスタ１３は、ソースが抵抗７０を
介して接地電位ＶSSと接続されるとともに、もう一方の
ゲートが接地電位ＶSSと接続され、ドレインがエンハン
スメント型ＮチャネルＭＯＳトランジスタ１６のゲート
とソースの接続点１９と接続されている。また接続点１
９は出力Ｖout2と接続されている。エンハンスメント型
ＮチャネルＭＯＳトランジスタ１６は、もう一方のゲー
トがソースと接続されるとともに、エンハンスメント型
ＰチャネルＭＯＳトランジスタ１８のゲートおよびドレ
インとエンハンスメント型ＰチャネルＭＯＳトランジス
タ１６のゲートに接続されている。エンハンスメント型
ＰチャネルＭＯＳトランジスタ１５，１８は、ゲートと
ソースとがそれぞれ高電位側の電源電圧ＶCCと接続され
ている。
【０００４】次に図９の定電圧発生回路の動作について
説明する。抵抗６０は通常数メガオーム（ＭΩ）の抵抗
値を有しており、エンハンスメント型ＰチャネルＭＯＳ
トランジスタ５の入力閾値の絶対値は、エンハンスメン
ト型ＰチャネルＭＯＳトランジスタ４の入力閾値の絶対
値よりも低く設定されているものとする。エンハンスメ
ント型ＰチャネルＭＯＳトランジスタ４，５のゲイン
（以下βという）をβｐ４，βｐ５、トランジスタの入
力閾値の絶対値をＶTHP，ＶTHPL、抵抗６０の値をＲ
（ＭΩ）とすると、βｐ４＝βｐ５となるようにトラン
ジスタの設計を行うことによって、抵抗６０の両端には
ＶTHP−ＶTHPLの電圧が発生する。またエンハンスメン
ト型ＰチャネルＭＯＳトランジスタ８と、エンハンスメ
ント型ＮチャネルＭＯＳトランジスタ９とは、互いにゲ
ートとドレインとを共通接続したダイオード接続となっ
ている。この結果、抵抗６０、エンハンスメント型Ｐチ
ャネルＭＯＳトランジスタ５，８、エンハンスメント型
ＮチャネルＭＯＳトランジスタ９を通してＩｄｓ＝（Ｖ
THP−ＶTHPL）／Ｒの定電流が流れる。また、Ｉｄｓと
同じ電流は、エンハンスメント型ＰチャネルＭＯＳトラ
ンジスタ４、エンハンスメント型ＮチャネルＭＯＳトラ
ンジスタ７を通して流れる。すなわち、定電流発生回路
１４は定電流を常に発生していることになる。ここで、
エンハンスメント型ＰチャネルＭＯＳトランジスタ８，
エンハンスメント型ＮチャネルＭＯＳトランジスタ９の
入力閾値の絶対値をそれぞれＶTHP，ＶTHNとすると、そ
れぞれのゲインをβｐ８＝βｎ９と設計することで、出
力Ｖout1にはＶout1＝ＶTHP＋ＶTHNの定電圧が発生す
る。
説明する。抵抗６０は通常数メガオーム（ＭΩ）の抵抗
値を有しており、エンハンスメント型ＰチャネルＭＯＳ
トランジスタ５の入力閾値の絶対値は、エンハンスメン
ト型ＰチャネルＭＯＳトランジスタ４の入力閾値の絶対
値よりも低く設定されているものとする。エンハンスメ
ント型ＰチャネルＭＯＳトランジスタ４，５のゲイン
（以下βという）をβｐ４，βｐ５、トランジスタの入
力閾値の絶対値をＶTHP，ＶTHPL、抵抗６０の値をＲ
（ＭΩ）とすると、βｐ４＝βｐ５となるようにトラン
ジスタの設計を行うことによって、抵抗６０の両端には
ＶTHP−ＶTHPLの電圧が発生する。またエンハンスメン
ト型ＰチャネルＭＯＳトランジスタ８と、エンハンスメ
ント型ＮチャネルＭＯＳトランジスタ９とは、互いにゲ
ートとドレインとを共通接続したダイオード接続となっ
ている。この結果、抵抗６０、エンハンスメント型Ｐチ
ャネルＭＯＳトランジスタ５，８、エンハンスメント型
ＮチャネルＭＯＳトランジスタ９を通してＩｄｓ＝（Ｖ
THP−ＶTHPL）／Ｒの定電流が流れる。また、Ｉｄｓと
同じ電流は、エンハンスメント型ＰチャネルＭＯＳトラ
ンジスタ４、エンハンスメント型ＮチャネルＭＯＳトラ
ンジスタ７を通して流れる。すなわち、定電流発生回路
１４は定電流を常に発生していることになる。ここで、
エンハンスメント型ＰチャネルＭＯＳトランジスタ８，
エンハンスメント型ＮチャネルＭＯＳトランジスタ９の
入力閾値の絶対値をそれぞれＶTHP，ＶTHNとすると、そ
れぞれのゲインをβｐ８＝βｎ９と設計することで、出
力Ｖout1にはＶout1＝ＶTHP＋ＶTHNの定電圧が発生す
る。
【０００５】図１０の定電圧発生回路についても、基本
的な動作は同じである。エンハンスメント型Ｎチャネル
ＭＯＳトランジスタ１２，１３のゲインをβｎ１２，β
ｎ１３、入力閾値をＶTHN，ＶTHNLとし、エンハンスメ
ント型ＮチャネルＭＯＳトランジスタ１３の入力閾値の
絶対値をエンハンスメント型ＮチャネルＭＯＳトランジ
スタ１２より低く設定してβｎ１２＝βｎ１３になるよ
うに設計することによって、抵抗７０の両端には、Ｖ
THN−ＶTHNLの電圧が発生する。エンハンスメント型Ｎ
チャネルＭＯＳトランジスタ１６とエンハンスメント型
ＰチャネルＭＯＳトランジスタ１８は、互いにゲートと
ドレインを共通接続したダイオード接続となっている。
この結果、抵抗７０、エンハンスメント型ＮチャネルＭ
ＯＳトランジスタ１３，１６、エンハンスメント型Ｐチ
ャネルＭＯＳトランジスタ１８を通してＩｄｓ＝（Ｖ
THN−ＶTHNL）／Ｒの定電流が流れる。また、Ｉｄｓと
同じ電流はエンハンスメント型ＮチャネルＭＯＳトラン
ジスタ１２，エンハンスメント型ＰチャネルＭＯＳトラ
ンジスタ１５を通しても流れる。ここでエンハンスメン
ト型ＮチャネルＭＯＳトランジスタ１６，エンハンスメ
ント型ＰチャネルＭＯＳトランジスタ１８の入力閾値の
絶対値をそれぞれＶTHN，ＶTHPとるすと、それぞれのゲ
インβｎ１６＝βｐ１８と設計することによって、出力
Ｖout2にはＶout2＝ＶCC−（ＶTHP＋ＶTHN）の定電圧が
発生する。
的な動作は同じである。エンハンスメント型Ｎチャネル
ＭＯＳトランジスタ１２，１３のゲインをβｎ１２，β
ｎ１３、入力閾値をＶTHN，ＶTHNLとし、エンハンスメ
ント型ＮチャネルＭＯＳトランジスタ１３の入力閾値の
絶対値をエンハンスメント型ＮチャネルＭＯＳトランジ
スタ１２より低く設定してβｎ１２＝βｎ１３になるよ
うに設計することによって、抵抗７０の両端には、Ｖ
THN−ＶTHNLの電圧が発生する。エンハンスメント型Ｎ
チャネルＭＯＳトランジスタ１６とエンハンスメント型
ＰチャネルＭＯＳトランジスタ１８は、互いにゲートと
ドレインを共通接続したダイオード接続となっている。
この結果、抵抗７０、エンハンスメント型ＮチャネルＭ
ＯＳトランジスタ１３，１６、エンハンスメント型Ｐチ
ャネルＭＯＳトランジスタ１８を通してＩｄｓ＝（Ｖ
THN−ＶTHNL）／Ｒの定電流が流れる。また、Ｉｄｓと
同じ電流はエンハンスメント型ＮチャネルＭＯＳトラン
ジスタ１２，エンハンスメント型ＰチャネルＭＯＳトラ
ンジスタ１５を通しても流れる。ここでエンハンスメン
ト型ＮチャネルＭＯＳトランジスタ１６，エンハンスメ
ント型ＰチャネルＭＯＳトランジスタ１８の入力閾値の
絶対値をそれぞれＶTHN，ＶTHPとるすと、それぞれのゲ
インβｎ１６＝βｐ１８と設計することによって、出力
Ｖout2にはＶout2＝ＶCC−（ＶTHP＋ＶTHN）の定電圧が
発生する。
【０００６】以上のように、従来の図９，図１０の定電
圧発生回路では、もととなる定電流発生回路１４の抵抗
６０，７０は、高抵抗値を有する純抵抗で構成されてい
た。また一般には、シリコン等の基板にボロン等のイオ
ン注入行程（比較的イオン注入量の少ないウエル注入，
アイソレーション注入）を用いた拡散抵抗で構成してい
た。この場合、イオンを多く注入すると抵抗値は小さく
なりイオンを少なく注入すると抵抗値は大きくなるの
で、イオン注入量を適度に調整することによって希望と
する抵抗値を得ることができる。
圧発生回路では、もととなる定電流発生回路１４の抵抗
６０，７０は、高抵抗値を有する純抵抗で構成されてい
た。また一般には、シリコン等の基板にボロン等のイオ
ン注入行程（比較的イオン注入量の少ないウエル注入，
アイソレーション注入）を用いた拡散抵抗で構成してい
た。この場合、イオンを多く注入すると抵抗値は小さく
なりイオンを少なく注入すると抵抗値は大きくなるの
で、イオン注入量を適度に調整することによって希望と
する抵抗値を得ることができる。
【０００７】
【発明が解決しようとする課題】従来の定電圧発生回路
では、もととなる定電流発生回路の抵抗を、数ＭΩの抵
抗値をもつ純抵抗を用いるか、または拡散抵抗を用いて
いた。特に、拡散抵抗は、抵抗専用のプロセスを通常の
ウエハプロセスに追加することなく半導体集積回路上に
抵抗を作るのに適しているので一般的に使用されてい
る。ところが、拡散抵抗を作るウエハプロセスは、微細
化等によりプロセスが変更されると、イオンの注入量が
極端に変更されることになって、最適なイオン注入が行
えなくなる。すなわち、例えばトランジスタの最少ゲー
ト長が１．５μｍルールの場合には、従来の拡散抵抗で
充分に使用できても、最少ゲート長が１．０μｍルール
に微細化されると、最適なイオン注入が行えなくなる。
この結果、抵抗値のバラツキが例えば５〜１０倍に大き
くなり過ぎ、現在使用している同じような微細化のプロ
セス工程が使用できなくなるだけでなく、特殊なプロセ
ス工程を用いなくては抵抗回路の実現ができなくなる等
の問題点がある。
では、もととなる定電流発生回路の抵抗を、数ＭΩの抵
抗値をもつ純抵抗を用いるか、または拡散抵抗を用いて
いた。特に、拡散抵抗は、抵抗専用のプロセスを通常の
ウエハプロセスに追加することなく半導体集積回路上に
抵抗を作るのに適しているので一般的に使用されてい
る。ところが、拡散抵抗を作るウエハプロセスは、微細
化等によりプロセスが変更されると、イオンの注入量が
極端に変更されることになって、最適なイオン注入が行
えなくなる。すなわち、例えばトランジスタの最少ゲー
ト長が１．５μｍルールの場合には、従来の拡散抵抗で
充分に使用できても、最少ゲート長が１．０μｍルール
に微細化されると、最適なイオン注入が行えなくなる。
この結果、抵抗値のバラツキが例えば５〜１０倍に大き
くなり過ぎ、現在使用している同じような微細化のプロ
セス工程が使用できなくなるだけでなく、特殊なプロセ
ス工程を用いなくては抵抗回路の実現ができなくなる等
の問題点がある。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、微細化等によりウエハプロセス
が変更されても、特殊なプロセス行程を用いずに定電流
発生回路の抵抗回路が実現でき、その定電流発生回路に
もとづく定電圧発生回路も容易に実現できる半導体集積
回路を提供することを目的とする。
ためになされたもので、微細化等によりウエハプロセス
が変更されても、特殊なプロセス行程を用いずに定電流
発生回路の抵抗回路が実現でき、その定電流発生回路に
もとづく定電圧発生回路も容易に実現できる半導体集積
回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】この第１の発明に係る半
導体集積回路は、図１で示すように、所定の電位Ｖ0と
接続され、ゲートが導通状態に制御されることにより常
に高抵抗値を有するＭＯＳドランジスタ３と、ソース
（Ｓ）が上記所定の電位と接続され、かつゲート（Ｇ）
とドレイン（Ｄ）とが接続された第１のエンハンスメン
ト型ＭＯＳトランジスタ１と、ゲート（Ｇ）が第１のエ
ンハンスメント型ＭＯＳトランジスタのゲート（Ｇ）と
接続され、ソース（Ｓ）が上記ＭＯＳトランジスタのド
レイン（Ｄ）に接続された上記第１のエンハンスメント
型ＭＯＳトランジスタよりも低い入力閾値を有する第２
のエンハンスメント型ＭＯＳトランジスタ２と、から構
成される定電流発生回路１４を有する。この第２の発明
に係る半導体集積回路は、図４で示すように、上記所定
の電位は電源電圧の高電位ＶCCと接続され、上記ＭＯＳ
トランジスタはエンハンスメント型ＰチャネルＭＯＳト
ランジスタ６である。この第３の発明に係る半導体集積
回路は、図５で示すように、上記所定の電位は電源電圧
の接地電位ＶSSと接続され、上記ＭＯＳトランジスタは
エンハンスメント型ＮチャネルＭＯＳトランジスタ１１
である。この第４の発明に係る半導体集積回路は、図６
で示すように、上記定電流発生回路を一定の電圧値を発
生する定電圧発生回路（降圧レギュレータ回路２０）に
組込んでいる。この第５の発明に係る半導体集積回路
は、図８で示すように、上記定電流発生回路をタイマ等
の周辺機能を搭載するマイクロコンピュータ５０の半導
体基板上に組込んでいる。
導体集積回路は、図１で示すように、所定の電位Ｖ0と
接続され、ゲートが導通状態に制御されることにより常
に高抵抗値を有するＭＯＳドランジスタ３と、ソース
（Ｓ）が上記所定の電位と接続され、かつゲート（Ｇ）
とドレイン（Ｄ）とが接続された第１のエンハンスメン
ト型ＭＯＳトランジスタ１と、ゲート（Ｇ）が第１のエ
ンハンスメント型ＭＯＳトランジスタのゲート（Ｇ）と
接続され、ソース（Ｓ）が上記ＭＯＳトランジスタのド
レイン（Ｄ）に接続された上記第１のエンハンスメント
型ＭＯＳトランジスタよりも低い入力閾値を有する第２
のエンハンスメント型ＭＯＳトランジスタ２と、から構
成される定電流発生回路１４を有する。この第２の発明
に係る半導体集積回路は、図４で示すように、上記所定
の電位は電源電圧の高電位ＶCCと接続され、上記ＭＯＳ
トランジスタはエンハンスメント型ＰチャネルＭＯＳト
ランジスタ６である。この第３の発明に係る半導体集積
回路は、図５で示すように、上記所定の電位は電源電圧
の接地電位ＶSSと接続され、上記ＭＯＳトランジスタは
エンハンスメント型ＮチャネルＭＯＳトランジスタ１１
である。この第４の発明に係る半導体集積回路は、図６
で示すように、上記定電流発生回路を一定の電圧値を発
生する定電圧発生回路（降圧レギュレータ回路２０）に
組込んでいる。この第５の発明に係る半導体集積回路
は、図８で示すように、上記定電流発生回路をタイマ等
の周辺機能を搭載するマイクロコンピュータ５０の半導
体基板上に組込んでいる。
【００１０】
【作用】この第１の発明における半導体集積回路は、上
記定電流発生回路の抵抗回路部分を、ゲートが導通状態
に制御されることにより常に高抵抗値を有するＭＯＳト
ランジスタで構成した。したがって、半導体集積回路上
で高抵抗を実現する場合、どの様なウエハプロセスで
も、特殊な行程を付加することなしに容易に実現可能で
ある。またウエハプロセスの変更でトランジスタ特性が
変わり、ＭＯＳトランジスタのオン抵抗特性が変化した
場合でも、ＭＯＳトランジスタのゲート長又はゲート幅
を変更するのみで簡単に希望するオン抵抗特性に合わせ
ることが可能となる。このことは、実際上では、フォト
マスタ一枚を変更するのみの対応で充分であることを示
している。この第２の発明における半導体集積回路は、
上記ＭＯＳトランジスタをエンハンスメント型Ｐチャネ
ルＭＯＳトランジスタで構成し、このＭＯＳトランジス
タのソースを電源電圧の高電位側に接続する構成とし
た。この第３の発明における半導体集積回路は、上記Ｍ
ＯＳトランジスタをエンハンスメント型ＮチャネルＭＯ
Ｓトランジスタで構成し、このＭＯＳトランジスタのソ
ースを電源電圧の接地電位側に接続する構成とした。こ
の第４の発明における半導体集積回路は、ＭＯＳトラン
ジスタの高抵抗で構成された定電流発生回路を、定電圧
発生回路の一部に使用した。この第５の発明における半
導体集積回路は、ＭＯＳトランジスタの高抵抗で構成さ
れた定電流発生回路を、タイマ等の周辺機能を搭載する
マイクロコンピュータの半導体基板上に組込んで使用し
た。
記定電流発生回路の抵抗回路部分を、ゲートが導通状態
に制御されることにより常に高抵抗値を有するＭＯＳト
ランジスタで構成した。したがって、半導体集積回路上
で高抵抗を実現する場合、どの様なウエハプロセスで
も、特殊な行程を付加することなしに容易に実現可能で
ある。またウエハプロセスの変更でトランジスタ特性が
変わり、ＭＯＳトランジスタのオン抵抗特性が変化した
場合でも、ＭＯＳトランジスタのゲート長又はゲート幅
を変更するのみで簡単に希望するオン抵抗特性に合わせ
ることが可能となる。このことは、実際上では、フォト
マスタ一枚を変更するのみの対応で充分であることを示
している。この第２の発明における半導体集積回路は、
上記ＭＯＳトランジスタをエンハンスメント型Ｐチャネ
ルＭＯＳトランジスタで構成し、このＭＯＳトランジス
タのソースを電源電圧の高電位側に接続する構成とし
た。この第３の発明における半導体集積回路は、上記Ｍ
ＯＳトランジスタをエンハンスメント型ＮチャネルＭＯ
Ｓトランジスタで構成し、このＭＯＳトランジスタのソ
ースを電源電圧の接地電位側に接続する構成とした。こ
の第４の発明における半導体集積回路は、ＭＯＳトラン
ジスタの高抵抗で構成された定電流発生回路を、定電圧
発生回路の一部に使用した。この第５の発明における半
導体集積回路は、ＭＯＳトランジスタの高抵抗で構成さ
れた定電流発生回路を、タイマ等の周辺機能を搭載する
マイクロコンピュータの半導体基板上に組込んで使用し
た。
【００１１】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの第１の発明の一実施例による定電流発
生回路の回路図である。図１において、１は第１のエン
ハンスメント型ＭＯＳトランジスタ、２は第２のエンハ
ンスメント型ＭＯＳトランジスタ、３はＭＯＳトランジ
スタである。第１のエンハンスメント型ＭＯＳトランジ
スタ１は、ソース（Ｓ）が所定の電位Ｖ0と接続される
とともに、ゲートが所定の電位Ｖ0に接続され、もう一
方のゲート（Ｇ）がドレイン（Ｄ）と接続されるととも
に、第２のエンハンスメント型ＭＯＳトランジスタ２の
ゲート（Ｇ）と接続されている。第２のエンハンスメン
ト型ＭＯＳトランジスタ２は、ソースおよびゲートがＭ
ＯＳトランジスタ３のドレイン（Ｄ）およびゲート
（Ｇ）と接続されている。ＭＯＳトランジスタ３は、ソ
ース（Ｓ）が所定の電位Ｖ0と接続されている。
する。図１はこの第１の発明の一実施例による定電流発
生回路の回路図である。図１において、１は第１のエン
ハンスメント型ＭＯＳトランジスタ、２は第２のエンハ
ンスメント型ＭＯＳトランジスタ、３はＭＯＳトランジ
スタである。第１のエンハンスメント型ＭＯＳトランジ
スタ１は、ソース（Ｓ）が所定の電位Ｖ0と接続される
とともに、ゲートが所定の電位Ｖ0に接続され、もう一
方のゲート（Ｇ）がドレイン（Ｄ）と接続されるととも
に、第２のエンハンスメント型ＭＯＳトランジスタ２の
ゲート（Ｇ）と接続されている。第２のエンハンスメン
ト型ＭＯＳトランジスタ２は、ソースおよびゲートがＭ
ＯＳトランジスタ３のドレイン（Ｄ）およびゲート
（Ｇ）と接続されている。ＭＯＳトランジスタ３は、ソ
ース（Ｓ）が所定の電位Ｖ0と接続されている。
【００１２】第２のエンハンスメント型ＭＯＳトランジ
スタ２の入力閾値は、第１のエンハンスメント型ＭＯＳ
トランジスタ１の入力閾値よりも低く設定され、閾値に
差をもたせている。ＭＯＳトランジスタ３は、ソース
（Ｓ）が所定の電位Ｖ0と接続され、そのゲートは常に
導通状態になるように制御されており、常に高抵抗値を
有している。図２はＭＯＳトランジスタの概略図を示し
ており、エンハンスメント型ＰチャネルＭＯＳトランジ
スタの例である。Ｎ形シリコン（Ｎ−Ｓｉ）の基板を用
い、その２個所（Ｐ（＋）の領域）にアクセプタを濃度
高く拡散し、電極をつけてソース（Ｓ），ドレイン
（Ｄ）としている。ゲート（Ｇ1）の長さＬがゲート長
であり、ＭＯＳトランジスタ３のゲート長Ｌおよびゲー
ト幅を調整することによって、例えば３〜７ＭΩ程度の
抵抗値をもつ抵抗回路が実現できる。
スタ２の入力閾値は、第１のエンハンスメント型ＭＯＳ
トランジスタ１の入力閾値よりも低く設定され、閾値に
差をもたせている。ＭＯＳトランジスタ３は、ソース
（Ｓ）が所定の電位Ｖ0と接続され、そのゲートは常に
導通状態になるように制御されており、常に高抵抗値を
有している。図２はＭＯＳトランジスタの概略図を示し
ており、エンハンスメント型ＰチャネルＭＯＳトランジ
スタの例である。Ｎ形シリコン（Ｎ−Ｓｉ）の基板を用
い、その２個所（Ｐ（＋）の領域）にアクセプタを濃度
高く拡散し、電極をつけてソース（Ｓ），ドレイン
（Ｄ）としている。ゲート（Ｇ1）の長さＬがゲート長
であり、ＭＯＳトランジスタ３のゲート長Ｌおよびゲー
ト幅を調整することによって、例えば３〜７ＭΩ程度の
抵抗値をもつ抵抗回路が実現できる。
【００１３】図３はＭＯＳトランジスタのオン抵抗特性
を示した図である。図３では、ｘ軸を電圧（Ｖ）、ｙ軸
を電流（Ｉ）で示しており、ＭＯＳトランジスタ３のゲ
ートを導通状態に制御した場合の抵抗特性（オン抵抗特
性）を示している。図３の特性Ｃ１は、純抵抗の抵抗特
性であり、直線性を示しているのに対して、特性Ｃ２
は、ＭＯＳトランジスタ３に夜抵抗特性であり、非直線
性を示している。したがって、ＭＯＳトランジスタ３を
使用した抵抗は、その非直線性のために、一般に使用は
できないが、例えばＶ1〜Ｖ2の直線部分に限って使用す
ることによって、抵抗として使用できる。もちろん、Ｍ
ＯＳトランジスタによる抵抗については、シュミレーシ
ョンの結果からも、実際の使用上問題がないとの結論が
でている。
を示した図である。図３では、ｘ軸を電圧（Ｖ）、ｙ軸
を電流（Ｉ）で示しており、ＭＯＳトランジスタ３のゲ
ートを導通状態に制御した場合の抵抗特性（オン抵抗特
性）を示している。図３の特性Ｃ１は、純抵抗の抵抗特
性であり、直線性を示しているのに対して、特性Ｃ２
は、ＭＯＳトランジスタ３に夜抵抗特性であり、非直線
性を示している。したがって、ＭＯＳトランジスタ３を
使用した抵抗は、その非直線性のために、一般に使用は
できないが、例えばＶ1〜Ｖ2の直線部分に限って使用す
ることによって、抵抗として使用できる。もちろん、Ｍ
ＯＳトランジスタによる抵抗については、シュミレーシ
ョンの結果からも、実際の使用上問題がないとの結論が
でている。
【００１４】図４はこの第２の発明の一実施例による定
電圧発生回路の回路図である。図４において、６はＭＯ
Ｓトランジスタとしてのエンハンスメント型Ｐチャネル
ＭＯＳトランジスタであり、他には図９の従来例と同じ
構成要素である。エンハンスメント型ＰチャネルＭＯＳ
トランジスタ４は図１の第１のエンハンスメント型ＭＯ
Ｓトランジスタ１と対応し、エンハンスメント型ＭＯＳ
トランジスタ５は第２のエンハンスメント型ＭＯＳトラ
ンジスタ２と対応している。エンハンスメント型トラン
ジスタ６は、そのゲートが接地電位ＶSSと接続され、ソ
ースともう一方のゲートが高電位の電源電圧ＶCCと接続
されるとともに、エンハンスメント型ＰチャネルＭＯＳ
トランジスタ５のゲートと接続され、ドレインは同じく
エンハンスメント型ＰチャネルＭＯＳトランジスタ５の
ソースと接続されている。他の構成は、図９の従来例と
同じである。
電圧発生回路の回路図である。図４において、６はＭＯ
Ｓトランジスタとしてのエンハンスメント型Ｐチャネル
ＭＯＳトランジスタであり、他には図９の従来例と同じ
構成要素である。エンハンスメント型ＰチャネルＭＯＳ
トランジスタ４は図１の第１のエンハンスメント型ＭＯ
Ｓトランジスタ１と対応し、エンハンスメント型ＭＯＳ
トランジスタ５は第２のエンハンスメント型ＭＯＳトラ
ンジスタ２と対応している。エンハンスメント型トラン
ジスタ６は、そのゲートが接地電位ＶSSと接続され、ソ
ースともう一方のゲートが高電位の電源電圧ＶCCと接続
されるとともに、エンハンスメント型ＰチャネルＭＯＳ
トランジスタ５のゲートと接続され、ドレインは同じく
エンハンスメント型ＰチャネルＭＯＳトランジスタ５の
ソースと接続されている。他の構成は、図９の従来例と
同じである。
【００１５】次に、この第２の発明の実施例による動作
について説明する。エンハンスメント型ＰチャネルＭＯ
Ｓトランジスタ６は、そのゲートが接地電位の”Ｌ”レ
ベルであるため、常に導通状態に制御されており、その
導通状態によるオン抵抗値は数メガオーム（ＭΩ）に調
整されている。もちろん、そのオン抵抗値はあらかじめ
ゲート長の長さを変えることによって、調整されてい
る。従来例で説明したように、エンハンスメント型Ｐチ
ャネルＭＯＳトランジスタ４，５のそれぞれのゲインが
等しくなるように設定し、それぞれのトランジスタの入
力閾値の絶対値をＶTHP，ＶTHPLとすると、それらの入
力閾値の差によって生ずる電圧ＶTHP−ＶTH PLがエンハ
ンスメント型ＰチャネルＭＯＳトランジスタ６のソース
とドレイン間に加わる。ここでエンハンスメント型Ｐチ
ャネルＭＯＳトランジスタ６のもっているオン抵抗値を
Ｒとすれば、Ｉｄｓ＝（ＶTHP−ＶTHPL）／Ｒの定電流
がエンハンスメント型ＰチャネルＭＯＳトランジスタ
６，５，８とエンハンスメント型ＮチャネルＭＯＳトラ
ンジスタ９を通して流れる。エンハンスメント型Ｐチャ
ネルＭＯＳトランジスタ８とエンハンスメント型Ｎチャ
ネルＭＯＳトランジスタ９のゲインが等しくなるように
設定すれば、出力Ｖout1はＶout1＝ＶTHP＋ＶTHNなる定
電圧が発生する。ただし、ＶTHP，ＶTHNはエンハンスメ
ント型ＰチャネルＭＯＳトランジスタ８，エンハンスメ
ント型ＮチャネルＭＯＳトランジスタ９の入力閾値の絶
対値である。
について説明する。エンハンスメント型ＰチャネルＭＯ
Ｓトランジスタ６は、そのゲートが接地電位の”Ｌ”レ
ベルであるため、常に導通状態に制御されており、その
導通状態によるオン抵抗値は数メガオーム（ＭΩ）に調
整されている。もちろん、そのオン抵抗値はあらかじめ
ゲート長の長さを変えることによって、調整されてい
る。従来例で説明したように、エンハンスメント型Ｐチ
ャネルＭＯＳトランジスタ４，５のそれぞれのゲインが
等しくなるように設定し、それぞれのトランジスタの入
力閾値の絶対値をＶTHP，ＶTHPLとすると、それらの入
力閾値の差によって生ずる電圧ＶTHP−ＶTH PLがエンハ
ンスメント型ＰチャネルＭＯＳトランジスタ６のソース
とドレイン間に加わる。ここでエンハンスメント型Ｐチ
ャネルＭＯＳトランジスタ６のもっているオン抵抗値を
Ｒとすれば、Ｉｄｓ＝（ＶTHP−ＶTHPL）／Ｒの定電流
がエンハンスメント型ＰチャネルＭＯＳトランジスタ
６，５，８とエンハンスメント型ＮチャネルＭＯＳトラ
ンジスタ９を通して流れる。エンハンスメント型Ｐチャ
ネルＭＯＳトランジスタ８とエンハンスメント型Ｎチャ
ネルＭＯＳトランジスタ９のゲインが等しくなるように
設定すれば、出力Ｖout1はＶout1＝ＶTHP＋ＶTHNなる定
電圧が発生する。ただし、ＶTHP，ＶTHNはエンハンスメ
ント型ＰチャネルＭＯＳトランジスタ８，エンハンスメ
ント型ＮチャネルＭＯＳトランジスタ９の入力閾値の絶
対値である。
【００１６】図５はこの第３の発明の一実施例による定
電圧発生回路の回路図である。図５において、１１はＭ
ＯＳトランジスタとしてのエンハンスメント型Ｎチャネ
ルＭＯＳトランジスタであり、他は図１０の従来例と同
じ構成要素である。エンハンスメント型ＮチャネルＭＯ
Ｓトランジスタ１２は、図１の第１のエンハンスメント
型ＭＯＳトランジスタ１と対応し、エンハンスメント型
ＮチャネルＭＯＳトランジスタ１３は第２のエンハンス
メント型ＭＯＳトランジスタ２と対応している。エンハ
ンスメント型ＮチャネルＭＯＳトランジスタ１１は、そ
のゲートが高電位の電源電圧ＶCCと接続され、ソースと
もう一方のゲートが接地電位ＶSSと接続されるとともに
エンハンスメント型ＮチャネルＭＯＳトランジスタ１３
のゲートと接続され、ドレインは同じくエンハンスメン
ト型ＮチャネルＭＯＳトランジスタ１３のソースと接続
されている。他の構成は、従来の図１０と同じである。
電圧発生回路の回路図である。図５において、１１はＭ
ＯＳトランジスタとしてのエンハンスメント型Ｎチャネ
ルＭＯＳトランジスタであり、他は図１０の従来例と同
じ構成要素である。エンハンスメント型ＮチャネルＭＯ
Ｓトランジスタ１２は、図１の第１のエンハンスメント
型ＭＯＳトランジスタ１と対応し、エンハンスメント型
ＮチャネルＭＯＳトランジスタ１３は第２のエンハンス
メント型ＭＯＳトランジスタ２と対応している。エンハ
ンスメント型ＮチャネルＭＯＳトランジスタ１１は、そ
のゲートが高電位の電源電圧ＶCCと接続され、ソースと
もう一方のゲートが接地電位ＶSSと接続されるとともに
エンハンスメント型ＮチャネルＭＯＳトランジスタ１３
のゲートと接続され、ドレインは同じくエンハンスメン
ト型ＮチャネルＭＯＳトランジスタ１３のソースと接続
されている。他の構成は、従来の図１０と同じである。
【００１７】次に、この第３の発明の実施例による動作
について説明する。エンハンスメント型ＮチャネルＭＯ
Ｓトランジスタ１１は、そのゲートが高電位の電源電圧
ＶCCに接続されているため”Ｈ”レベルであり、常に導
通状態となっている。また、その導通状態におけるエン
ハンスメント型ＮチャネルＭＯＳトランジスタ１１のオ
ン抵抗値は、あらかじめゲート長の調整によって、数メ
ガオーム（ＭΩ）になるように設定されている。従来例
で説明したように、エンハンスメント型ＮチャネルＭＯ
Ｓトランジスタ１２，１３のそれぞれのゲインが等しく
なるように設定し、それぞれのトランジスタの入力閾値
の絶対値をＶTHN，ＶTHNLとすると、それらの入力閾値
の差によって生ずる電圧ＶTHN−ＶTHNLがエンハンスメ
ント型ＭＯＳトランジスタ１１のソースとドレイン間に
加わる。ここで、エンハンスメント型ＮチャネルＭＯＳ
トランジスタ１１のもっているオン抵抗値をＲとすれ
ば、Ｉｄｓ＝（ＶTHN−ＶTHNL）／Ｒの定電流がエンハ
ンスメント型ＰチャネルＭＯＳトランジスタ１８とエン
ハンスメント型ＮチャネルＭＯＳトランジスタ１６，１
３，１１を通して流れる。エンハンスメント型Ｐチャネ
ルＭＯＳトランジスタ１８とエンハンスメント型Ｎチャ
ネルＭＯＳトランジスタ１６のゲインが等しくなるよう
に調整すれば、出力Ｖout2にはＶout2＝ＶCC−（ＶTHP
＋ＶTHN）なる電圧が発生する。ただし、ＶTHP，ＶTHN
はエンハンスメント型ＰチャネルＭＯＳトランジスタ１
８，エンハンスメント型ＮチャネルＭＯＳトランジスタ
１６の入力閾値の絶対値である。
について説明する。エンハンスメント型ＮチャネルＭＯ
Ｓトランジスタ１１は、そのゲートが高電位の電源電圧
ＶCCに接続されているため”Ｈ”レベルであり、常に導
通状態となっている。また、その導通状態におけるエン
ハンスメント型ＮチャネルＭＯＳトランジスタ１１のオ
ン抵抗値は、あらかじめゲート長の調整によって、数メ
ガオーム（ＭΩ）になるように設定されている。従来例
で説明したように、エンハンスメント型ＮチャネルＭＯ
Ｓトランジスタ１２，１３のそれぞれのゲインが等しく
なるように設定し、それぞれのトランジスタの入力閾値
の絶対値をＶTHN，ＶTHNLとすると、それらの入力閾値
の差によって生ずる電圧ＶTHN−ＶTHNLがエンハンスメ
ント型ＭＯＳトランジスタ１１のソースとドレイン間に
加わる。ここで、エンハンスメント型ＮチャネルＭＯＳ
トランジスタ１１のもっているオン抵抗値をＲとすれ
ば、Ｉｄｓ＝（ＶTHN−ＶTHNL）／Ｒの定電流がエンハ
ンスメント型ＰチャネルＭＯＳトランジスタ１８とエン
ハンスメント型ＮチャネルＭＯＳトランジスタ１６，１
３，１１を通して流れる。エンハンスメント型Ｐチャネ
ルＭＯＳトランジスタ１８とエンハンスメント型Ｎチャ
ネルＭＯＳトランジスタ１６のゲインが等しくなるよう
に調整すれば、出力Ｖout2にはＶout2＝ＶCC−（ＶTHP
＋ＶTHN）なる電圧が発生する。ただし、ＶTHP，ＶTHN
はエンハンスメント型ＰチャネルＭＯＳトランジスタ１
８，エンハンスメント型ＮチャネルＭＯＳトランジスタ
１６の入力閾値の絶対値である。
【００１８】図６はこの第４の発明の一実施例による定
電流発生回路を用いた発振回路の構成図である。図６に
おいて、２０は降圧レギュレータ回路、２１は発振回
路、２５は入力側パッド、２６は出力側パッド、２７は
レベルシフト回路であり、降圧レギュレータ回路を利用
することによって、消費電流の少ない発振回路を構成し
ている。降圧レギュレータ回路２０は出力４２の定電圧
（Ｖreg）を発振回路２１に出力している。発振回路２
１は、エンハンスメント型ＰチャネルＭＯＳトランジス
タ２３とエンハンスメント型ＮチャネルＭＯＳトランジ
スタ２４とを組合わせた発振トランジスタ（この例では
ＣＭＯＳインバータ）で構成され、降圧レギュレータ回
路２０の出力４２を電源として発振し出力信号４３をレ
ベルシフト回路２７に出力する。入力側パッド２５，出
力側パッド２６は、この発振回路を半導体集積回路に組
込む場合の外部端子となるパッドであり、それぞれ発振
トランジスタの入力と出力に接続されている。レベルシ
フト回路２７は、発振回路２１の出力信号を入力して、
出力信号２８のＶcekを、例えば同一半導体集積回路上
にあるマイクロコンピュータ等の回路に供給する。
電流発生回路を用いた発振回路の構成図である。図６に
おいて、２０は降圧レギュレータ回路、２１は発振回
路、２５は入力側パッド、２６は出力側パッド、２７は
レベルシフト回路であり、降圧レギュレータ回路を利用
することによって、消費電流の少ない発振回路を構成し
ている。降圧レギュレータ回路２０は出力４２の定電圧
（Ｖreg）を発振回路２１に出力している。発振回路２
１は、エンハンスメント型ＰチャネルＭＯＳトランジス
タ２３とエンハンスメント型ＮチャネルＭＯＳトランジ
スタ２４とを組合わせた発振トランジスタ（この例では
ＣＭＯＳインバータ）で構成され、降圧レギュレータ回
路２０の出力４２を電源として発振し出力信号４３をレ
ベルシフト回路２７に出力する。入力側パッド２５，出
力側パッド２６は、この発振回路を半導体集積回路に組
込む場合の外部端子となるパッドであり、それぞれ発振
トランジスタの入力と出力に接続されている。レベルシ
フト回路２７は、発振回路２１の出力信号を入力して、
出力信号２８のＶcekを、例えば同一半導体集積回路上
にあるマイクロコンピュータ等の回路に供給する。
【００１９】図７は、図６の降圧レギュレータ回路を詳
細に示す回路図である。図７において、３０はオペアン
プ、３１，３２はエンハンスメント型ＰチャネルＭＯＳ
トランジスタ、３３〜３５はエンハンスメント型Ｎチャ
ネルＭＯＳトランジスタ、３９は電流供給用のエンハン
スメント型ＰチャネルＭＯＳトランジスタ、４０は電流
制限用のエンハンスメント型ＮチャネルＭＯＳトランジ
スタ、４１は位相補償用のコンデンサである。定電流発
生回路１４を用いた定電圧発生回路１７の出力３６（Ｖ
out1）は、オペアンプ３０のエンハンスメント型Ｎチャ
ネルＭＯＳトランジスタ３３のゲートと接続され、エン
ハンスメント型ＮチャネルＭＯＳトランジスタ９，７の
ゲートは、エンハンスメント型ＮチャネルＭＯＳトラン
ジスタ３５，４０のゲートと接続され、エンハンスメン
ト型ＰチャネルＭＯＳトランジスタ４，６のソースは、
エンハンスメント型ＰチャネルＭＯＳトランジスタ３
１，３２とともに高電位の電源電圧ＶCCと接続されてい
る。また、エンハンスメント型ＰチャネルＭＯＳトラン
ジスタ３９は、ゲートがコンデンサ４１の一端と接続さ
れ、エンハンスメント型ＮチャネルＭＯＳトランジスタ
４０のドレインはコンデンサの他端、出力４２と接続さ
れ、図６の発振回路２１に電源を供給している。この電
源は、電源電圧ＶCCをＶreg＝Ｖout1＝ＶTHP＋ＶTHNま
で降下した一定の電圧である。
細に示す回路図である。図７において、３０はオペアン
プ、３１，３２はエンハンスメント型ＰチャネルＭＯＳ
トランジスタ、３３〜３５はエンハンスメント型Ｎチャ
ネルＭＯＳトランジスタ、３９は電流供給用のエンハン
スメント型ＰチャネルＭＯＳトランジスタ、４０は電流
制限用のエンハンスメント型ＮチャネルＭＯＳトランジ
スタ、４１は位相補償用のコンデンサである。定電流発
生回路１４を用いた定電圧発生回路１７の出力３６（Ｖ
out1）は、オペアンプ３０のエンハンスメント型Ｎチャ
ネルＭＯＳトランジスタ３３のゲートと接続され、エン
ハンスメント型ＮチャネルＭＯＳトランジスタ９，７の
ゲートは、エンハンスメント型ＮチャネルＭＯＳトラン
ジスタ３５，４０のゲートと接続され、エンハンスメン
ト型ＰチャネルＭＯＳトランジスタ４，６のソースは、
エンハンスメント型ＰチャネルＭＯＳトランジスタ３
１，３２とともに高電位の電源電圧ＶCCと接続されてい
る。また、エンハンスメント型ＰチャネルＭＯＳトラン
ジスタ３９は、ゲートがコンデンサ４１の一端と接続さ
れ、エンハンスメント型ＮチャネルＭＯＳトランジスタ
４０のドレインはコンデンサの他端、出力４２と接続さ
れ、図６の発振回路２１に電源を供給している。この電
源は、電源電圧ＶCCをＶreg＝Ｖout1＝ＶTHP＋ＶTHNま
で降下した一定の電圧である。
【００２０】次に、この第４の発明の実施例の動作につ
いて図６、図７を用いて説明する。入力側パッド２５，
出力側パッド２６に所定の共振素子を接続することによ
り、発振回路２１が発振する。このときの発振は、降下
レギュレータ２０の出力４２のＶregの電圧が低電圧で
あるため、発振回路２１で消費される電流は非常に小さ
くなる。ただし、発振回路２１の出力信号４３の振幅の
Ｖreg＝ＶTHP＋ＶTHNと小さいため、これをレベルシフ
ト回路２７により振幅をＶCCまで大きくして、出力信号
２８として出力する。
いて図６、図７を用いて説明する。入力側パッド２５，
出力側パッド２６に所定の共振素子を接続することによ
り、発振回路２１が発振する。このときの発振は、降下
レギュレータ２０の出力４２のＶregの電圧が低電圧で
あるため、発振回路２１で消費される電流は非常に小さ
くなる。ただし、発振回路２１の出力信号４３の振幅の
Ｖreg＝ＶTHP＋ＶTHNと小さいため、これをレベルシフ
ト回路２７により振幅をＶCCまで大きくして、出力信号
２８として出力する。
【００２１】降圧レギュレータ回路２０の定電圧発生回
路１７が出力３６からは、前述したようにＶout1＝Ｖ
THP＋ＶTHNなる電圧が出力され、オペアンプ３０に入力
されることで、オペアンプ３０にはＶout1と同一電圧の
より安定した電圧が入力される。降圧レギュレータ回路
２０の出力は、オペアンプ３０の出力３７によりゲート
制御された電流供給用のエンハンスメント型Ｐチャネル
ＭＯＳトランジスタ３９によって、Ｖout1と同一の安定
した電圧Ｖregが出力される。またこの電圧は、オペア
ンプ３０のもう一方の入力３８から入力されることで、
オペアンプを比較器として動作させるともに、コンデン
サ４１により位相補償を行う。
路１７が出力３６からは、前述したようにＶout1＝Ｖ
THP＋ＶTHNなる電圧が出力され、オペアンプ３０に入力
されることで、オペアンプ３０にはＶout1と同一電圧の
より安定した電圧が入力される。降圧レギュレータ回路
２０の出力は、オペアンプ３０の出力３７によりゲート
制御された電流供給用のエンハンスメント型Ｐチャネル
ＭＯＳトランジスタ３９によって、Ｖout1と同一の安定
した電圧Ｖregが出力される。またこの電圧は、オペア
ンプ３０のもう一方の入力３８から入力されることで、
オペアンプを比較器として動作させるともに、コンデン
サ４１により位相補償を行う。
【００２２】図８はこの第５の発明の一実施例による定
電流発生回路を用いたマイクロコンピュータの構成の概
略を示す図である。図８において、５０はマイクロコン
ピュータ、５１はペリフェラル回路、５２はＲＡＭ、５
３はＲＯＭ、５４はＣＰＵである。定電流発生回路１４
を用いた定電流発生回路１７をマイクロコンピュータの
半導体基板上に組込むことによって、定電流発生回路１
４の抵抗回路をエンハンスメント型ＭＯＳトランジスタ
のみで実現でき、マイクロコンピュータのウエハプロセ
スの変更に影響されることがない。
電流発生回路を用いたマイクロコンピュータの構成の概
略を示す図である。図８において、５０はマイクロコン
ピュータ、５１はペリフェラル回路、５２はＲＡＭ、５
３はＲＯＭ、５４はＣＰＵである。定電流発生回路１４
を用いた定電流発生回路１７をマイクロコンピュータの
半導体基板上に組込むことによって、定電流発生回路１
４の抵抗回路をエンハンスメント型ＭＯＳトランジスタ
のみで実現でき、マイクロコンピュータのウエハプロセ
スの変更に影響されることがない。
【００２３】
【発明の効果】以上のように、この第１の発明によれ
ば、定電流発生回路の抵抗回路部分を、ゲートが導通状
態に制御されることにより常に高抵抗値を有するＭＯＳ
トランジスタで構成したため、半導体集積回路上で定電
流発生回路を実現した場合、ＭＯＳトランジスタのゲー
トの微細化等により、用いるウエハプロセスをどの様に
変更した場合でも、希望とする高抵抗値を得ることがで
きる効果がある。この第２の発明によれば、高抵抗値を
有する上記ＭＯＳトランジスタをエンハンスメント型Ｐ
チャネルＭＯＳトランジスタで構成したため、第１の発
明の効果に加えて、定電流発生回路をＰチャネルＭＯＳ
トランジスタで使用しなければならない場合に適用でき
る効果がある。この第３の発明によれば、高抵抗値を有
する上記ＭＯＳトランジスタをエンハンスメント型Ｎチ
ャネルＭＯＳトランジスタで構成したため、第１の発明
の効果に加えて、定電流発生回路をＮチャネルＭＯＳト
ランジスタで使用しなければならない場合に適用できる
効果がある。この第４の発明によれば、上記定電流発生
回路を定電圧発生回路に組込んだ構成としたため、第１
〜第３の発明の効果に加えて、降下レギュレータ等の低
電圧発生回路をとの様なウエハプロセスによっても容易
に集積回路化できる効果がある。この第５の発明によれ
ば、上記定電流発生回路をマイクロコンピュータの半導
体基板上に組込んだ構成としたため、第１〜第３の発明
の効果に加えて、マイクロコンピュータの集積度を容易
に上げることができる効果がある。
ば、定電流発生回路の抵抗回路部分を、ゲートが導通状
態に制御されることにより常に高抵抗値を有するＭＯＳ
トランジスタで構成したため、半導体集積回路上で定電
流発生回路を実現した場合、ＭＯＳトランジスタのゲー
トの微細化等により、用いるウエハプロセスをどの様に
変更した場合でも、希望とする高抵抗値を得ることがで
きる効果がある。この第２の発明によれば、高抵抗値を
有する上記ＭＯＳトランジスタをエンハンスメント型Ｐ
チャネルＭＯＳトランジスタで構成したため、第１の発
明の効果に加えて、定電流発生回路をＰチャネルＭＯＳ
トランジスタで使用しなければならない場合に適用でき
る効果がある。この第３の発明によれば、高抵抗値を有
する上記ＭＯＳトランジスタをエンハンスメント型Ｎチ
ャネルＭＯＳトランジスタで構成したため、第１の発明
の効果に加えて、定電流発生回路をＮチャネルＭＯＳト
ランジスタで使用しなければならない場合に適用できる
効果がある。この第４の発明によれば、上記定電流発生
回路を定電圧発生回路に組込んだ構成としたため、第１
〜第３の発明の効果に加えて、降下レギュレータ等の低
電圧発生回路をとの様なウエハプロセスによっても容易
に集積回路化できる効果がある。この第５の発明によれ
ば、上記定電流発生回路をマイクロコンピュータの半導
体基板上に組込んだ構成としたため、第１〜第３の発明
の効果に加えて、マイクロコンピュータの集積度を容易
に上げることができる効果がある。
【図１】この第１の発明の一実施例による定電流発生回
路の回路図である。
路の回路図である。
【図２】図１の抵抗回路部分を構成するＭＯＳトランジ
スタの概略図である。
スタの概略図である。
【図３】図２のオン抵抗特性を示す図である。
【図４】この第２の発明の一実施例による定電流発生回
路の回路図である。
路の回路図である。
【図５】この第３の発明の一実施例による定電流発生回
路を示す回路図である。
路を示す回路図である。
【図６】この第４の発明の一実施例による定電流発生回
路を用いた発振回路の構成図である。
路を用いた発振回路の構成図である。
【図７】図６の降圧レギュレータ回路を詳細に示す回路
図である。
図である。
【図８】この第５の発明の一実施例による定電流発生回
路を用いたマイクロコンピュータの構成の概略を示す図
である。
路を用いたマイクロコンピュータの構成の概略を示す図
である。
【図９】従来の定電圧発生回路の回路図である。
【図１０】図９と同じく定電圧発生回路の回路図であ
る。
る。
１ 第１のエンハンスメント型ＭＯＳトランジスタ ２ 第２のエンハンスメント型ＭＯＳトランジスタ ３ ＭＯＳトランジスタ ４〜６ エンハンスメント型ＰチャネルＭＯＳトランジ
スタ １１〜１３ エンハンスメント型ＮチャネルＭＯＳトラ
ンジスタ １４ 定電流発生回路 １７ 定電圧発生回路 ２０ 降圧レギュレータ回路 ５０ マイクロコンピュータ
スタ １１〜１３ エンハンスメント型ＮチャネルＭＯＳトラ
ンジスタ １４ 定電流発生回路 １７ 定電圧発生回路 ２０ 降圧レギュレータ回路 ５０ マイクロコンピュータ
【手続補正書】
【提出日】平成４年７月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【産業上の利用分野】この発明は、半導体集積回路に関
し、特に電源電圧よりも低電位の安定した定電圧発生回
路のもととなる定電流発生回路をシリコン等の半導体基
盤上にウエハプロセスの違いに影響されず容易に得るこ
とのできる半導体集積回路に関するものである。
し、特に電源電圧よりも低電位の安定した定電圧発生回
路のもととなる定電流発生回路をシリコン等の半導体基
盤上にウエハプロセスの違いに影響されず容易に得るこ
とのできる半導体集積回路に関するものである。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】従来の半導体集積回路における、入力閾
値の差を用いた定電流発生回路をもとにした定電圧発生
回路の例を図９，図１０に示す。図９において、４，
５，８はエンハンスメント型ＰチャネルＭＯＳトランジ
スタ、７，９はエンハンスメント型ＮチャネルＭＯＳト
ランジスタ、６０は抵抗、１４は定電流発生回路、１７
は定電圧発生回路である。エンハンスメント型Ｐチャネ
ルＭＯＳトランジスタ４は、ソースとバックゲートとが
高電位側の電源電圧ＶCCと接続され、ゲートとドレイン
とが接続されるとともに、エンハンスメント型Ｐチャネ
ルＭＯＳトランジスタ５のゲートおよびエンハンスメン
ト型ＮチャネルＭＯＳトランジスタ７のドレインと接続
されている。エンハンスメント型ＰチャネルＭＯＳトラ
ンジスタ５は、ソースが抵抗６０を介して高電位側の電
源電圧ＶCCと接続されるとともに、バックゲートが電源
電圧ＶCCと接続され、ドレインがエンハンスメント型Ｐ
チャネルＭＯＳトランジスタ８のバックゲートとソース
の接続点１０と接続されている。また接続点１０は出力
Ｖout1と接続されている。エンハンスメント型Ｐチャネ
ルＭＯＳトランジスタ８は、ゲートがドレインと接続さ
れるとともに、エンハンスメント型ＮチャネルＭＯＳト
ランジスタ９のゲートおよびドレインと接続され、さら
にエンハンスメント型ＮチャネルＭＯＳトランジスタ７
のゲートと接続されている。エンハンスメント型Ｎチャ
ネルＭＯＳトランジスタ７，９は、ソースとバックゲー
トがそれぞれ接地電位ＶSSと接続されている。
値の差を用いた定電流発生回路をもとにした定電圧発生
回路の例を図９，図１０に示す。図９において、４，
５，８はエンハンスメント型ＰチャネルＭＯＳトランジ
スタ、７，９はエンハンスメント型ＮチャネルＭＯＳト
ランジスタ、６０は抵抗、１４は定電流発生回路、１７
は定電圧発生回路である。エンハンスメント型Ｐチャネ
ルＭＯＳトランジスタ４は、ソースとバックゲートとが
高電位側の電源電圧ＶCCと接続され、ゲートとドレイン
とが接続されるとともに、エンハンスメント型Ｐチャネ
ルＭＯＳトランジスタ５のゲートおよびエンハンスメン
ト型ＮチャネルＭＯＳトランジスタ７のドレインと接続
されている。エンハンスメント型ＰチャネルＭＯＳトラ
ンジスタ５は、ソースが抵抗６０を介して高電位側の電
源電圧ＶCCと接続されるとともに、バックゲートが電源
電圧ＶCCと接続され、ドレインがエンハンスメント型Ｐ
チャネルＭＯＳトランジスタ８のバックゲートとソース
の接続点１０と接続されている。また接続点１０は出力
Ｖout1と接続されている。エンハンスメント型Ｐチャネ
ルＭＯＳトランジスタ８は、ゲートがドレインと接続さ
れるとともに、エンハンスメント型ＮチャネルＭＯＳト
ランジスタ９のゲートおよびドレインと接続され、さら
にエンハンスメント型ＮチャネルＭＯＳトランジスタ７
のゲートと接続されている。エンハンスメント型Ｎチャ
ネルＭＯＳトランジスタ７，９は、ソースとバックゲー
トがそれぞれ接地電位ＶSSと接続されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】次に、図１０において、１２，１３，１６
はエンハンスメント型ＮチャネルＭＯＳトランジスタ、
１５，１８はエンハンスメント型ＰチャネルＭＯＳトラ
ンジスタ、７０は抵抗である。この図１０の回路では、
図９の定電流発生回路１４のトランジスタの構成がＰ形
からＮ形に入れ替わっている。エンハンスメント型Ｎチ
ャネルＭＯＳトランジスタ１２は、ソースとバックゲー
トとがともに低電位の接地電位ＶSSに接続され、ドレイ
ンとゲートが接続されるとともに、エンハンスメント型
ＮチャネルＭＯＳトランジスタ１３のゲートおよびエン
ハンスメント型ＰチャネルＭＯＳトランジスタ１５のド
レインと接続されている。エンハンスメント型Ｎチャネ
ルＭＯＳトランジスタ１３は、ソースが抵抗７０を介し
て接地電位ＶSSと接続されるとともに、バックゲートが
接地電位ＶSSと接続され、ドレインがエンハンスメント
型ＮチャネルＭＯＳトランジスタ１６のバックゲートと
ソースの接続点１９と接続されている。また接続点１９
は出力Ｖout2と接続されている。エンハンスメント型Ｎ
チャネルＭＯＳトランジスタ１６は、ゲートがドレイン
と接続されるとともに、エンハンスメント型Ｐチャネル
ＭＯＳトランジスタ１８のゲートおよびドレインとエン
ハンスメント型ＰチャネルＭＯＳトランジスタ１５のゲ
ートに接続されている。エンハンスメント型Ｐチャネル
ＭＯＳトランジスタ１５，１８は、バックゲートとソー
スとがそれぞれ高電位側の電源電圧ＶCCと接続されてい
る。
はエンハンスメント型ＮチャネルＭＯＳトランジスタ、
１５，１８はエンハンスメント型ＰチャネルＭＯＳトラ
ンジスタ、７０は抵抗である。この図１０の回路では、
図９の定電流発生回路１４のトランジスタの構成がＰ形
からＮ形に入れ替わっている。エンハンスメント型Ｎチ
ャネルＭＯＳトランジスタ１２は、ソースとバックゲー
トとがともに低電位の接地電位ＶSSに接続され、ドレイ
ンとゲートが接続されるとともに、エンハンスメント型
ＮチャネルＭＯＳトランジスタ１３のゲートおよびエン
ハンスメント型ＰチャネルＭＯＳトランジスタ１５のド
レインと接続されている。エンハンスメント型Ｎチャネ
ルＭＯＳトランジスタ１３は、ソースが抵抗７０を介し
て接地電位ＶSSと接続されるとともに、バックゲートが
接地電位ＶSSと接続され、ドレインがエンハンスメント
型ＮチャネルＭＯＳトランジスタ１６のバックゲートと
ソースの接続点１９と接続されている。また接続点１９
は出力Ｖout2と接続されている。エンハンスメント型Ｎ
チャネルＭＯＳトランジスタ１６は、ゲートがドレイン
と接続されるとともに、エンハンスメント型Ｐチャネル
ＭＯＳトランジスタ１８のゲートおよびドレインとエン
ハンスメント型ＰチャネルＭＯＳトランジスタ１５のゲ
ートに接続されている。エンハンスメント型Ｐチャネル
ＭＯＳトランジスタ１５，１８は、バックゲートとソー
スとがそれぞれ高電位側の電源電圧ＶCCと接続されてい
る。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】
【発明が解決しようとする課題】従来の定電圧発生回路
では、もととなる定電流発生回路の抵抗を、数ＭΩの抵
抗値をもつ特殊なプロセスによる純抵抗を用いるか、ま
たは拡散抵抗を用いていた。特に、拡散抵抗は、抵抗専
用のプロセスを通常のウエハプロセスに追加することな
く半導体集積回路上に抵抗を作るのに適しているので一
般的に使用されている。ところが、拡散抵抗を作るウエ
ハプロセスは、微細化等によりプロセスが変更される
と、イオンの注入量が極端に変更されることになって、
最適なイオン注入が行えなくなる。すなわち、例えばト
ランジスタの最少ゲート長が１．５μｍルールの場合に
は、従来の拡散抵抗で充分に使用できても、最少ゲート
長が１．０μｍルールに微細化されると、最適なイオン
注入が行えなくなる。この結果、抵抗値のバラツキが例
えば５〜１０倍に大きくなり過ぎ、現在使用している同
じような微細化のプロセス工程が使用できなくなるだけ
でなく、特殊なプロセス工程を用いなくては抵抗回路の
実現ができなくなる等の問題点がある。
では、もととなる定電流発生回路の抵抗を、数ＭΩの抵
抗値をもつ特殊なプロセスによる純抵抗を用いるか、ま
たは拡散抵抗を用いていた。特に、拡散抵抗は、抵抗専
用のプロセスを通常のウエハプロセスに追加することな
く半導体集積回路上に抵抗を作るのに適しているので一
般的に使用されている。ところが、拡散抵抗を作るウエ
ハプロセスは、微細化等によりプロセスが変更される
と、イオンの注入量が極端に変更されることになって、
最適なイオン注入が行えなくなる。すなわち、例えばト
ランジスタの最少ゲート長が１．５μｍルールの場合に
は、従来の拡散抵抗で充分に使用できても、最少ゲート
長が１．０μｍルールに微細化されると、最適なイオン
注入が行えなくなる。この結果、抵抗値のバラツキが例
えば５〜１０倍に大きくなり過ぎ、現在使用している同
じような微細化のプロセス工程が使用できなくなるだけ
でなく、特殊なプロセス工程を用いなくては抵抗回路の
実現ができなくなる等の問題点がある。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】
【作用】この第１の発明における半導体集積回路は、上
記定電流発生回路の抵抗回路部分を、ゲートが導通状態
に制御されることにより常に高抵抗値を有するＭＯＳト
ランジスタで構成した。したがって、半導体集積回路上
で高抵抗を実現する場合、どの様なウエハプロセスで
も、特殊な行程を付加することなしに容易に実現可能で
ある。またウエハプロセスの変更でトランジスタ特性が
変わり、ＭＯＳトランジスタのオン抵抗特性が変化した
場合でも、ＭＯＳトランジスタのゲート長又はゲート幅
を変更するのみで簡単に希望するオン抵抗特性に合わせ
ることが可能となる。このことは、実際上では、フォト
マスク一枚を変更するのみの対応で充分であることを示
している。この第２の発明における半導体集積回路は、
上記ＭＯＳトランジスタをエンハンスメント型Ｐチャネ
ルＭＯＳトランジスタで構成し、このＭＯＳトランジス
タのソースを電源電圧の高電位側に接続する構成とし
た。この第３の発明における半導体集積回路は、上記Ｍ
ＯＳトランジスタをエンハンスメント型ＮチャネルＭＯ
Ｓトランジスタで構成し、このＭＯＳトランジスタのソ
ースを電源電圧の接地電位側に接続する構成とした。こ
の第４の発明における半導体集積回路は、ＭＯＳトラン
ジスタの高抵抗で構成された定電流発生回路を、定電圧
発生回路の一部に使用した。この第５の発明における半
導体集積回路は、ＭＯＳトランジスタの高抵抗で構成さ
れた定電流発生回路を、タイマ等の周辺機能を搭載する
マイクロコンピュータの半導体基板上に組込んで使用し
た。
記定電流発生回路の抵抗回路部分を、ゲートが導通状態
に制御されることにより常に高抵抗値を有するＭＯＳト
ランジスタで構成した。したがって、半導体集積回路上
で高抵抗を実現する場合、どの様なウエハプロセスで
も、特殊な行程を付加することなしに容易に実現可能で
ある。またウエハプロセスの変更でトランジスタ特性が
変わり、ＭＯＳトランジスタのオン抵抗特性が変化した
場合でも、ＭＯＳトランジスタのゲート長又はゲート幅
を変更するのみで簡単に希望するオン抵抗特性に合わせ
ることが可能となる。このことは、実際上では、フォト
マスク一枚を変更するのみの対応で充分であることを示
している。この第２の発明における半導体集積回路は、
上記ＭＯＳトランジスタをエンハンスメント型Ｐチャネ
ルＭＯＳトランジスタで構成し、このＭＯＳトランジス
タのソースを電源電圧の高電位側に接続する構成とし
た。この第３の発明における半導体集積回路は、上記Ｍ
ＯＳトランジスタをエンハンスメント型ＮチャネルＭＯ
Ｓトランジスタで構成し、このＭＯＳトランジスタのソ
ースを電源電圧の接地電位側に接続する構成とした。こ
の第４の発明における半導体集積回路は、ＭＯＳトラン
ジスタの高抵抗で構成された定電流発生回路を、定電圧
発生回路の一部に使用した。この第５の発明における半
導体集積回路は、ＭＯＳトランジスタの高抵抗で構成さ
れた定電流発生回路を、タイマ等の周辺機能を搭載する
マイクロコンピュータの半導体基板上に組込んで使用し
た。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの第１の発明の一実施例による定電流発
生回路の回路図である。図１において、１は第１のエン
ハンスメント型ＭＯＳトランジスタ、２は第２のエンハ
ンスメント型ＭＯＳトランジスタ、３はＭＯＳトランジ
スタである。第１のエンハンスメント型ＭＯＳトランジ
スタ１は、ソース（Ｓ）が所定の電位Ｖ0 と接続される
とともに、バックゲート（ＢＧ）が所定の電位Ｖ0に接
続され、ゲート（Ｇ）がドレイン（Ｄ）と接続されると
ともに、第２のエンハンスメント型ＭＯＳトランジスタ
２のゲート（Ｇ）と接続されている。第２のエンハンス
メント型ＭＯＳトランジスタ２は、ソースおよびバック
ゲート（ＢＧ）がＭＯＳトランジスタ３のドレイン
（Ｄ）およびバックゲート（ＢＧ）と接続されている。
ＭＯＳトランジスタ３は、ソース（Ｓ）が所定の電位Ｖ
0と接続されている。
する。図１はこの第１の発明の一実施例による定電流発
生回路の回路図である。図１において、１は第１のエン
ハンスメント型ＭＯＳトランジスタ、２は第２のエンハ
ンスメント型ＭＯＳトランジスタ、３はＭＯＳトランジ
スタである。第１のエンハンスメント型ＭＯＳトランジ
スタ１は、ソース（Ｓ）が所定の電位Ｖ0 と接続される
とともに、バックゲート（ＢＧ）が所定の電位Ｖ0に接
続され、ゲート（Ｇ）がドレイン（Ｄ）と接続されると
ともに、第２のエンハンスメント型ＭＯＳトランジスタ
２のゲート（Ｇ）と接続されている。第２のエンハンス
メント型ＭＯＳトランジスタ２は、ソースおよびバック
ゲート（ＢＧ）がＭＯＳトランジスタ３のドレイン
（Ｄ）およびバックゲート（ＢＧ）と接続されている。
ＭＯＳトランジスタ３は、ソース（Ｓ）が所定の電位Ｖ
0と接続されている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】図３はＭＯＳトランジスタのオン抵抗特性
を示した図である。図３では、ｘ軸を電圧（Ｖ）、ｙ軸
を電流（Ｉ）で示しており、ＭＯＳトランジスタ３のゲ
ートを導通状態に制御した場合の抵抗特性（オン抵抗特
性）を示している。図３の特性Ｃ１は、純抵抗の抵抗特
性であり、直線性を示しているのに対して、特性Ｃ２
は、ＭＯＳトランジスタ３による抵抗特性であり、非直
線性を示している。したがって、ＭＯＳトランジスタ３
を使用した抵抗は、その非直線性のために、一般に使用
はできないが、例えばＶ1〜Ｖ2の直線部分に限って使用
することによって、抵抗として使用できる。もちろん、
ＭＯＳトランジスタによる抵抗については、シュミレー
ションの結果からも、実際の使用上問題がないとの結論
がでている。
を示した図である。図３では、ｘ軸を電圧（Ｖ）、ｙ軸
を電流（Ｉ）で示しており、ＭＯＳトランジスタ３のゲ
ートを導通状態に制御した場合の抵抗特性（オン抵抗特
性）を示している。図３の特性Ｃ１は、純抵抗の抵抗特
性であり、直線性を示しているのに対して、特性Ｃ２
は、ＭＯＳトランジスタ３による抵抗特性であり、非直
線性を示している。したがって、ＭＯＳトランジスタ３
を使用した抵抗は、その非直線性のために、一般に使用
はできないが、例えばＶ1〜Ｖ2の直線部分に限って使用
することによって、抵抗として使用できる。もちろん、
ＭＯＳトランジスタによる抵抗については、シュミレー
ションの結果からも、実際の使用上問題がないとの結論
がでている。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】図４はこの第２の発明の一実施例による定
電圧発生回路の回路図である。図４において、６はＭＯ
Ｓトランジスタとしてのエンハンスメント型Ｐチャネル
ＭＯＳトランジスタであり、他には図９の従来例と同じ
構成要素である。エンハンスメント型ＰチャネルＭＯＳ
トランジスタ４は図１の第１のエンハンスメント型ＭＯ
Ｓトランジスタ１と対応し、エンハンスメント型ＭＯＳ
トランジスタ５は第２のエンハンスメント型ＭＯＳトラ
ンジスタ２と対応している。エンハンスメント型トラン
ジスタ６は、そのゲートが接地電位ＶSSと接続され、ソ
ースとバックゲートが高電位の電源電圧ＶCCと接続され
るとともに、エンハンスメント型ＰチャネルＭＯＳトラ
ンジスタ５のバックゲートと接続され、ドレインは同じ
くエンハンスメント型ＰチャネルＭＯＳトランジスタ５
のソースと接続されている。他の構成は、図９の従来例
と同じである。
電圧発生回路の回路図である。図４において、６はＭＯ
Ｓトランジスタとしてのエンハンスメント型Ｐチャネル
ＭＯＳトランジスタであり、他には図９の従来例と同じ
構成要素である。エンハンスメント型ＰチャネルＭＯＳ
トランジスタ４は図１の第１のエンハンスメント型ＭＯ
Ｓトランジスタ１と対応し、エンハンスメント型ＭＯＳ
トランジスタ５は第２のエンハンスメント型ＭＯＳトラ
ンジスタ２と対応している。エンハンスメント型トラン
ジスタ６は、そのゲートが接地電位ＶSSと接続され、ソ
ースとバックゲートが高電位の電源電圧ＶCCと接続され
るとともに、エンハンスメント型ＰチャネルＭＯＳトラ
ンジスタ５のバックゲートと接続され、ドレインは同じ
くエンハンスメント型ＰチャネルＭＯＳトランジスタ５
のソースと接続されている。他の構成は、図９の従来例
と同じである。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】図５はこの第３の発明の一実施例による定
電圧発生回路の回路図である。図５において、１１はＭ
ＯＳトランジスタとしてのエンハンスメント型Ｎチャネ
ルＭＯＳトランジスタであり、他は図１０の従来例と同
じ構成要素である。エンハンスメント型ＮチャネルＭＯ
Ｓトランジスタ１２は、図１の第１のエンハンスメント
型ＭＯＳトランジスタ１と対応し、エンハンスメント型
ＮチャネルＭＯＳトランジスタ１３は第２のエンハンス
メント型ＭＯＳトランジスタ２と対応している。エンハ
ンスメント型ＮチャネルＭＯＳトランジスタ１１は、そ
のゲートが高電位の電源電圧ＶCCと接続され、ソースと
バックゲートが接地電位ＶSSと接続されるとともにエン
ハンスメント型ＮチャネルＭＯＳトランジスタ１３のバ
ックゲートと接続され、ドレインは同じくエンハンスメ
ント型ＮチャネルＭＯＳトランジスタ１３のソースと接
続されている。他の構成は、従来の図１０と同じであ
る。
電圧発生回路の回路図である。図５において、１１はＭ
ＯＳトランジスタとしてのエンハンスメント型Ｎチャネ
ルＭＯＳトランジスタであり、他は図１０の従来例と同
じ構成要素である。エンハンスメント型ＮチャネルＭＯ
Ｓトランジスタ１２は、図１の第１のエンハンスメント
型ＭＯＳトランジスタ１と対応し、エンハンスメント型
ＮチャネルＭＯＳトランジスタ１３は第２のエンハンス
メント型ＭＯＳトランジスタ２と対応している。エンハ
ンスメント型ＮチャネルＭＯＳトランジスタ１１は、そ
のゲートが高電位の電源電圧ＶCCと接続され、ソースと
バックゲートが接地電位ＶSSと接続されるとともにエン
ハンスメント型ＮチャネルＭＯＳトランジスタ１３のバ
ックゲートと接続され、ドレインは同じくエンハンスメ
ント型ＮチャネルＭＯＳトランジスタ１３のソースと接
続されている。他の構成は、従来の図１０と同じであ
る。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】図６はこの第４の発明の一実施例による定
電流発生回路を用いた発振回路の構成図である。図６に
おいて、２０は降圧レギュレータ回路、２１は発振回
路、２５は入力側パッド、２６は出力側パッド、２７は
レベルシフト回路であり、降圧レギュレータ回路を利用
することによって、消費電流の少ない発振回路を構成し
ている。降圧レギュレータ回路２０は出力４２の定電圧
（Ｖreg）を発振回路２１に出力している。発振回路２
１は、エンハンスメント型ＰチャネルＭＯＳトランジス
タ２３とエンハンスメント型ＮチャネルＭＯＳトランジ
スタ２４とを組合わせた発振トランジスタ（この例では
ＣＭＯＳインバータ）で構成され、降圧レギュレータ回
路２０の出力４２を電源として発振し出力信号４３をレ
ベルシフト回路２７に出力する。入力側パッド２５，出
力側パッド２６は、この発振回路を半導体集積回路に組
込む場合の外部端子となるパッドであり、それぞれ発振
トランジスタの入力と出力に接続されている。レベルシ
フト回路２７は、発振回路２１の振幅の小さな出力信号
を入力して、振幅をＶccまで大きくした出力信号２８の
Ｖcekを、例えば同一半導体集積回路上にあるマイクロ
コンピュータ等の回路に供給する。
電流発生回路を用いた発振回路の構成図である。図６に
おいて、２０は降圧レギュレータ回路、２１は発振回
路、２５は入力側パッド、２６は出力側パッド、２７は
レベルシフト回路であり、降圧レギュレータ回路を利用
することによって、消費電流の少ない発振回路を構成し
ている。降圧レギュレータ回路２０は出力４２の定電圧
（Ｖreg）を発振回路２１に出力している。発振回路２
１は、エンハンスメント型ＰチャネルＭＯＳトランジス
タ２３とエンハンスメント型ＮチャネルＭＯＳトランジ
スタ２４とを組合わせた発振トランジスタ（この例では
ＣＭＯＳインバータ）で構成され、降圧レギュレータ回
路２０の出力４２を電源として発振し出力信号４３をレ
ベルシフト回路２７に出力する。入力側パッド２５，出
力側パッド２６は、この発振回路を半導体集積回路に組
込む場合の外部端子となるパッドであり、それぞれ発振
トランジスタの入力と出力に接続されている。レベルシ
フト回路２７は、発振回路２１の振幅の小さな出力信号
を入力して、振幅をＶccまで大きくした出力信号２８の
Ｖcekを、例えば同一半導体集積回路上にあるマイクロ
コンピュータ等の回路に供給する。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】降圧レギュレータ回路２０の定電圧発生回
路１７の出力３６からは、前述したようにＶout1＝Ｖ
THP＋ＶTHNなる電圧が出力され、オペアンプ３０に入力
されることで、オペアンプ３０からはＶout1と同一電圧
のより安定した電圧が出力される。降圧レギュレータ回
路２０の出力は、オペアンプ３０の出力３７によりゲー
ト制御された電流供給用のエンハンスメント型Ｐチャネ
ルＭＯＳトランジスタ３９によって、Ｖout1と同一の安
定した電圧Ｖregが出力される。またこの電圧は、オペ
アンプ３０のもう一方の入力３８から入力されること
で、オペアンプを比較器として動作させるともに、コン
デンサ４１により位相補償を行う。
路１７の出力３６からは、前述したようにＶout1＝Ｖ
THP＋ＶTHNなる電圧が出力され、オペアンプ３０に入力
されることで、オペアンプ３０からはＶout1と同一電圧
のより安定した電圧が出力される。降圧レギュレータ回
路２０の出力は、オペアンプ３０の出力３７によりゲー
ト制御された電流供給用のエンハンスメント型Ｐチャネ
ルＭＯＳトランジスタ３９によって、Ｖout1と同一の安
定した電圧Ｖregが出力される。またこの電圧は、オペ
アンプ３０のもう一方の入力３８から入力されること
で、オペアンプを比較器として動作させるともに、コン
デンサ４１により位相補償を行う。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】
【発明の効果】以上のように、この第１の発明によれ
ば、定電流発生回路の抵抗回路部分を、ゲートが導通状
態に制御されることにより常に高抵抗値を有するＭＯＳ
トランジスタで構成したため、半導体集積回路上で定電
流発生回路を実現した場合、ＭＯＳトランジスタのゲー
トの微細化等により、用いるウエハプロセスをどの様に
変更した場合でも、希望とする高抵抗値を得ることがで
きる効果がある。この第２の発明によれば、高抵抗値を
有する上記ＭＯＳトランジスタをエンハンスメント型Ｐ
チャネルＭＯＳトランジスタで構成したため、第１の発
明の効果に加えて、定電流発生回路をＰチャネルＭＯＳ
トランジスタで使用しなければならない場合に適用でき
る効果がある。この第３の発明によれば、高抵抗値を有
する上記ＭＯＳトランジスタをエンハンスメント型Ｎチ
ャネルＭＯＳトランジスタで構成したため、第１の発明
の効果に加えて、定電流発生回路をＮチャネルＭＯＳト
ランジスタで使用しなければならない場合に適用できる
効果がある。この第４の発明によれば、上記定電流発生
回路を定電圧発生回路に組込んだ構成としたため、第１
〜第３の発明の効果に加えて、降下レギュレータ等の低
電圧発生回路をとの様なウエハプロセスによっても容易
に集積回路化できる効果がある。この第５の発明によれ
ば、上記定電流発生回路をマイクロコンピュータの半導
体基板上に組込んだ構成としたため、第１〜第３の発明
の効果に加えて、より微 細なプロセスを容易に用いるこ
とができまた抵抗値の調整もレイアウト面積を大きく変
更することなく行える為、マイクロコンピュータの集積
度を容易に上げることができる効果がある。
ば、定電流発生回路の抵抗回路部分を、ゲートが導通状
態に制御されることにより常に高抵抗値を有するＭＯＳ
トランジスタで構成したため、半導体集積回路上で定電
流発生回路を実現した場合、ＭＯＳトランジスタのゲー
トの微細化等により、用いるウエハプロセスをどの様に
変更した場合でも、希望とする高抵抗値を得ることがで
きる効果がある。この第２の発明によれば、高抵抗値を
有する上記ＭＯＳトランジスタをエンハンスメント型Ｐ
チャネルＭＯＳトランジスタで構成したため、第１の発
明の効果に加えて、定電流発生回路をＰチャネルＭＯＳ
トランジスタで使用しなければならない場合に適用でき
る効果がある。この第３の発明によれば、高抵抗値を有
する上記ＭＯＳトランジスタをエンハンスメント型Ｎチ
ャネルＭＯＳトランジスタで構成したため、第１の発明
の効果に加えて、定電流発生回路をＮチャネルＭＯＳト
ランジスタで使用しなければならない場合に適用できる
効果がある。この第４の発明によれば、上記定電流発生
回路を定電圧発生回路に組込んだ構成としたため、第１
〜第３の発明の効果に加えて、降下レギュレータ等の低
電圧発生回路をとの様なウエハプロセスによっても容易
に集積回路化できる効果がある。この第５の発明によれ
ば、上記定電流発生回路をマイクロコンピュータの半導
体基板上に組込んだ構成としたため、第１〜第３の発明
の効果に加えて、より微 細なプロセスを容易に用いるこ
とができまた抵抗値の調整もレイアウト面積を大きく変
更することなく行える為、マイクロコンピュータの集積
度を容易に上げることができる効果がある。
【手続補正１３】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
Claims (5)
- 【請求項１】 所定の電位と接続され、ゲートが導通状
態に制御されることにより常に高抵抗値を有するＭＯＳ
ドランジスタと、ソースが上記所定の電位と接続され、
かつゲートとドレインとが接続された第１のエンハンス
メント型ＭＯＳトランジスタと、ゲートが第１のエンハ
ンスメント型ＭＯＳトランジスタのゲートと接続され、
ソースが上記ＭＯＳトランジスタのドレインに接続され
た上記第１のエンハンスメント型ＭＯＳトランジスタよ
りも低い入力閾値を有する第２のエンハンスメント型Ｍ
ＯＳトランジスタと、から構成される定電流発生回路を
有することを特徴とする半導体集積回路。 - 【請求項２】 上記所定の電位は電源電圧の高電位に接
続され、上記ＭＯＳトランジスタはエンハンスメント型
ＰチャネルＭＯＳトランジスタであることを特徴とする
請求項第１項記載の半導体集積回路。 - 【請求項３】 上記所定の電位は電源電圧の接地電位と
接続され、上記ＭＯＳトランジスタはエンハンスメント
型ＮチャネルＭＯＳトランジスタであることを特徴とす
る請求項第１項記載の半導体集積回路。 - 【請求項４】 上記定電流発生回路を一定の電圧値を発
生する定電圧発生回路に組込んだことを特徴とする請求
項第１項、第２項または第３項記載の半導体集積回路。 - 【請求項５】 上記定電流発生回路をタイマ等の周辺機
能を搭載するマイクロコンピュータの半導体基板上に組
込んだことを特徴とする請求項第１項、第２項または第
３項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27680291A JPH0588766A (ja) | 1991-09-27 | 1991-09-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27680291A JPH0588766A (ja) | 1991-09-27 | 1991-09-27 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0588766A true JPH0588766A (ja) | 1993-04-09 |
Family
ID=17574590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27680291A Pending JPH0588766A (ja) | 1991-09-27 | 1991-09-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0588766A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02245810A (ja) * | 1989-03-20 | 1990-10-01 | Hitachi Ltd | 基準電圧発生回路 |
-
1991
- 1991-09-27 JP JP27680291A patent/JPH0588766A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02245810A (ja) * | 1989-03-20 | 1990-10-01 | Hitachi Ltd | 基準電圧発生回路 |
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