JPH02244488A - 大規模集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【産業上の利用分野１ 本発明は、例えば、１６Ｍビット以上の記憶容量をもつ
、ダイナミックメモリのような、超大規模集積回路に関
する。 【従来の技術】 半導体集積回路内で、外部電源電圧や温度による変動の
少ない、安定な基準電圧が必要になることがある。ＬＳ
Ｉの電圧リミッタについては、たとえば、アイ・ニス・
ニス・シー・シー・ダイジェスト・オブ・テクニカル・
ペーパーズ、第２７２頁から第２７３頁、１９８６年２
月（Ｉ　Ｓ　Ｓ　ＣＣＤｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎ
ｉｃａｌ　Ｐａｐｅｒｓ。 ｐｐ、２７２−２７３．Ｆｅｂ、１９８６）などがある
。 最後の論文において述べられているように、ＤＲＡＭ（
ダイナミックランダムアクセスメモリ）等のメモリＬＳ
Ｉにおいては、外部電源電圧よりも低い電圧をＬＳＩチ
ップ上に設けた回路（電圧リミッタ）で発生し、それを
電源として用いることがある。この内部電源電圧は、メ
モリ動作を安定にするために、外部電源電圧や温度によ
る変動の少ない安定した電圧である必要があり、そのた
めには安定な基準電圧が必要である。また、アナログ回
路を内蔵したＬＳＩでは、参照用の電圧として安定した
基準電圧を必要とする場合が多い。 このような要求に応える基準電圧発生回路としては、た
とえば米国特許第３９７５６４８号や第４１００４３７
号などで提案されている回路がある。第７図にその回路
図を示す、これは、Ｈチャネルのエンハンスメント形Ｍ
Ｏ８ＦＥＴ　（以下ＥＭＯＳと略す）とデプリーション
形ＭＯ５ＦＥＴ（以下ＤＭＯ８と略す）とのしきい値電
圧の差を利用して、安定な電圧を得る回路である０図中
、Ｑ、□がＥ　Ｍ　ＯＳ　、　Ｑｓａ　、　Ｑｓａ　、
ＱＣ３がＤＭＯＳであり、Ｖｃｃ、　ＶａＢはそれぞれ
正電圧、負電圧の外部電源である。ＥＭＯ８とＤＭＯＳ
とのしきい値電圧の差が出力電圧ＶＲとなる。以下、こ
の回路の動作を説明する。 Ｑ、。、Ｑ、１に流れる電流を工、。ｓ　Ｑｓｚｔ　Ｑ
ｓｘに流れる電流をＬｘとする。４つのＭＯＳＦＥＴが
いずれも飽和領域で動作しているとすると、次の４式が
成り立つ。 ココテＶ　＠　＠はノード９９の電圧、ＶＴＥＩ、　Ｖ
ｔｏはそれぞれＥＭＯ３，ＤＭＯＳのしきい値電圧（Ｖ
ＴＥ＞Ｏ，Ｖｔｏ＜Ｏ）　、βｓ。ｔ　Ｌｉｔ　　βｓ
ａｔβ、３はそれぞれＱ、。ｙＱｓ、＋　ＱＩ２ｔ　Ｑ
ｓａのコンダクタンス係数である。（１）〜（４）式よ
り、ここでβ、。およびβ９．が十分に小さいか、ある
いはβ、。／β１．＝β９．／β、２となるように各Ｍ
Ｏ８ＦＥＴの定数を定めれば、 β、２ Ｉ　ｓｘ　＝　　　　（Ｖｓｓ　　ＶＲＶＴＤ）”ＶＲ
＝　ＶＴＲ−ＶＴＤ となる、すなわち、出力電圧ＶＲとちてＥＭＯ８とＤＭ
ＯＳとのしきい値電圧の差の電圧が得られ、これは外部
型Ｆ（ＶｃｃやＶａａの電圧に依存しない安定な電圧で
ある。 近年、半導体装置の高集積化が進むにつれて、半導体素
子の微細化に伴う耐圧の低下が問題になってきた。この
問題は半導体装置の電源電圧を下げれば解決できるが、
これは外部インタフェースの関係で必ずしも好ましくな
い、そこで、外部から印加する電源電圧は従来のまま（
たとえばＴＴＬ　（ｔｒａｎＳｉｓｔｏｒ　ｔｒａｎｓ
ｉｓｔｏｒ　ｌｏｇｉｃ）コンパチブルの場合は５Ｖ）
としておき、それよりも低い電圧（たとえば３Ｖ）の内
部電源を半導体装置内で作るという方法が提案されてい
る。たとえばアイ・イー・イー・イー、ジャーナル・オ
ブ・ソリッド・ステート・サーキッツ、第２２巻、第３
号。 第４３７頁から第４４１頁、１９８７年６月（Ｉ　Ｅ　
Ｅ　Ｅ　　Ｊｏｕｒｎａｌ　ｏｆ　５ｏｌｉｄ−８ｔａ
ｔｅＣｉｒｃｕｉｔｓ、　Ｖｏｌ、５Ｃ−２２，Ｎｏ、
３．　ｐｐ、４３７−４４１．Ｊｕｎｅ　１９８７）に
は、この方法をＤＲＡＭ　（ダイナミックランダムアク
セスメモリ）に適用した例、および外部電源から内部電
源を発生するための回路（電圧リミッタ回路）について
記述されている。 第７図（ｂ）に上記文献に記載されている電圧リミッタ
回路の回路図を示す。図中、ＶＬが電圧リミッタ回路で
あり、基準電圧発生回路ＶＲと廓動回路Ｂから成る。Ｚ
は電圧リミッタの負荷、すなわち電圧リミッタの出力電
圧Ｖｂを電源として動作する回路である。基準電圧発生
回路ＶＲは、外部電源電圧Ｖｃｃや温度による変動の少
ない安定な電圧ＶＲを発生する。駆動回路Ｂは、電圧値
がＶＲと同じで駆動能力の大きい電圧ＶＬを発生する回
路であり、Ｑ、。６・−Ｑ１□、から成る差動増幅器Ｄ
Ａと出力ＭＯＳトランジスタＱ１１２から成る。 差動増幅器ＤＡの２個の入力端子のうち、一方にはＶＲ
が接続され、他方には出力ｖしが帰還されているので、
この回路は出力ｖしが入力ＶＲに追随するように動作す
る。出力ＶＬの能動能力は、出力ＭＯ８）−ランジスタ
ロ工、□のチャネル幅によって決まる。したがって、Ｑ
工、２のチャネル幅を負荷の消費電流に見合った大きさ
に設計しておけば、安定な内部電源電圧ＶＬを負荷に供
給することができる。

【発明が解決しようとする課題】

上記した従来技術に基づいて、本発明者らが、具体的な
超大規模集積回路（例えば、ＤＲＡＭでいえば、１６Ｍ
ｂｉｔ以上のＬＳ　Ｉ）について、詳細に検討したとこ
ろ、次に詳説する問題点を発見した。この問題は大きく
わけて、基準電圧発生回路に関するものと、電圧リミッ
タ回路に関するものと、これらのテストに関するもので
ある。 まず、上記第７図（ａ）に示した従来技術の問題点は、
ＥＭＯ８とＤＭＯ８という性質の異なるデバイスを用い
るため、それらの特性を合せるのが難しいことである。 上の説明では簡単のため特性が同じとしたが、実際には
コンダクタンス係数β、βの温度依存性ｄβ／ｄＴ、し
きい値電圧の温度依存性ｄＶｔ／ｄＴ等の特性がかなり
異なる。 これは以下に述べるような理由により、ＥＭＯ８とＤＭ
Ｏ８とのしきい値電圧差ＶＴＥ−ＶＴＤをかなり大きく
しなければならないからである。 ＥＭＯ８はゲート・ソース間電圧がＯｖのときには確実
に非導通状態にならなければならない。 そのためには、そのしきい値電圧ＶＴＥは、製造ばらつ
きやサブスレッショルド特性を考慮すると、かなり高く
（たとえばＶＴＥ≧０．５Ｖ）設定する必要がある。ま
た、ＤＭＯ３は式（１）および（４）で示されるように
電流源として用いられる場合があるので、電流値のばら
つきを抑えるためには、そのしきい値電圧Ｖｔｏの絶対
値はかなり大きく（たとえばＶＴＤ≦−１，５Ｖ）Ｎ定
しなければならない。したがってＶＴＥ−Ｖｒｏはかな
り大きく（たとえばＶＴＥ−Ｖｔｏ≧２Ｖ）なり、これ
はＭＯＳＦＥＴのチャネル領域の不純物プロファイルが
大幅に異なることを意味する。これによって、上で述べ
たようなＭＯＳＦＥＴとしての特性の不一致が生ずる０
本発明の１つの目的は、上記問題点を解決し、ブプリー
ション形のＦＥＴを用いない基準電圧発生回路を提供す
ることにある。 上記第７図（ｂ）に示す従来技術の第１の問題点は、電
圧リミッタ回路の動作の安定性について考慮されていな
いことである。一般に、第７図（ｂ）の駆動回路Ｂのよ
うな帰還のかかった増幅器は、十分な位相余裕があるよ
うに設計しなければ、動作が不安定になる。これを第２
図（ａ）。 （ｂ）を用いて説明する。帰還をかけないときの増幅器
の周波数対利得および周波数対位相の関係が図のように
なっていたとすると、利得がＯｄＢになる周波数におい
て、位相遅れが１８０°にどれだけ余裕があるかを示す
数値が、位相余裕である。位相余裕が負であれば帰還増
幅器は発振するし、正であっても余裕が小さい場合、動
作が不安定になる。一般に安定に動作するためには位相
余裕は４５°以上必要であると言われている。そのため
には、周波数対利得の特性が折れ曲がる点（ポール）の
うち、２番目の点Ｐ、（傾きが６ｄＢ１０ｃｔから１２
　ｄ　Ｂ　１０ｃｔに変わる点）における利得がＯｄＢ
以下でなければならない。電圧リミッタ回路は、内部回
路に安定な内部電源電圧を供給するのがその使命である
から、発振したり動作が不安定になったりしてはならな
いのはもちろんのことである。 この問題に対する対策としては、位相遅れを補償する各
種の方法が、たとえばポール・アール・グレイ、ロバー
ト・ジー・マイヤー共著、アナリシス・アンド・デザイ
ン・オブ・アナログ・インテグレーテッド・サーキッツ
、第２版、ジョン・ウィリー・アンド・サンズ社（Ｐａ
ｕｌ　Ｒ，Ｇｒａｙａｎｄ　Ｒｏｂｅｒｔ　Ｇ、Ｍａｙ
ｅｒ　：　Ａｎａｌｙｓｙｓ　ａｎｄ　Ｄｅｓｉｇｎｏ
ｆ　Ａｎａｌｏｇ　Ｉｎｔｅｇｒａｔｅｄ　Ｃ１ｒｃｕ
ｉｔｓ、　２ｎｄ　Ｅｄ、。 Ｊｏｈｎ　Ｗｉｌｅｙ　ａｎｄ　５ｏｎｓ　Ｉｎｃ、に
示されている。 しかし、位相補償を実際の半導体装置の電圧リミッタ回
路に適用するには、次のような問題がある。 電圧リミッタ回路の負荷となる回路は、実際の半導体装
置の内部回路であり、その中には容量、抵抗、インダク
タンス、非線形素子、あるいはそれらの組合せなど極め
て多種・多様なものが含まれる。しかも、それらの負荷
が、時間的に一定ではなく、半導体装置の動作モードに
よって変化することがある。たとえば、半導体装置が動
作状態にあるときと、待機状態にあるときとでは、負荷
に流れる電流が大きく異なる。これによって、第７図（
ｂ）の駆動回路Ｂの出力段のバイアス条件が変化し、そ
の結果増幅器全体の周波数特性も変化する。電圧リミッ
タ回路を安定に動作させるためには、このような複雑な
性質をもった増幅器が常に安定に動作するようにする必
要がある。それには、従来の位相補償法だけは不十分で
ある。 上記従来技術の第２の問題点は、半導体チップ上の配置
や配線について配慮されていないことである。特に、内
部電源電圧ＶＬで動作する回路が複数個ある場合の、電
圧リミッタ回路の配置やその出力電圧ｖしの配線につい
ては配慮されていなかった。 本発明者らは、上記従来技術を半導体メモリに適用した
場合、以下に述べるような問題が生ずることを発見した
。第３図および第４図に上記従来技術を半導体メモリに
適用した例を示す、第３図において、ｌは半導体メモリ
チップ全体、３は周辺回路、７は電圧リミッタ回路のう
ちの駆動回路（電圧リミッタ回路のうちの基準電圧発生
回路はここでは記載を省略しである）、１４ａ〜１４ｄ
はパルス発生回路、２ａ〜２ｄは微細ＭＯ８）−ランジ
スタで構成されているメモリマットである。 メモリマットは微細素子を使用しているため、内部電源
電圧ｖしで動作させる。駆動回路７とパルス発生回路１
４ａ〜１４ｄはこのための回路である。７は内部電源電
圧ＶＬを発生し、１４ａ〜１４ｄは振１ｔｉＶｔ、のパ
ルスφＰ工〜φＰ４をそれぞれ発生する。この例では、
パルス発生回路が１４ａ〜１４ｄの４個あるのに対して
、駆動回路は７の１個だけである。したがって、この電
圧リミッタ回路によって発生した内部電源電圧ｖしを各
パルス発生回路に供給するためには、チップの上辺から
下辺にわたる長い配線が必要であり、配線の寄生インピ
ーダンスが大きくなって雑音発生の原因となる。このイ
ンピーダンスを小さくするために配線幅を太くすると、
今度は配線のチップ上の占有面積が増すという問題が生
ずる。 第４図は、第３図における配線が長くなるという問題を
避けるために、各パルス発生回路に対応して１個ずつ駆
動回路７ａ、７ｂ、７ｃ、７ｄを設けた例である。こう
すれば、電圧リミッタ回路とパルス発生回路との間の配
線長を短くすることができるが、パルス発生回路数と同
じ数（ここでは４個）の電圧リミッタ回路が必要となる
。したがって、電圧リミッタ回路のチップ上の占有面積
および消費電流が第３図の場合に比べて増加する。 パルス発生回路の数がさらに大きくなった場合には、電
圧リミッタ回路の占有面積と消費電力の増加は、高集積
化、低消費電力化を目的とする半導体装置にとって重大
な問題となる。 上記従来技術の第３の問題点は、ＣＭＯ８回路の動作速
度について考慮されていないことである。 この問題を、微細加工技術の最先端を駆使して製造され
るダイナミックランダムアクセスメモリ（以下ＤＲＡＭ
と略す）を用いて説明する。 第５図は、Ｎウェル形ＣＭＯ８−ＤＲＡＭの回路ブロッ
ク構成の一部を示す０図中のメモリセルアレ一部はＰ形
基板上にある。センスアンプ部はＮチャネルおよびＰチ
ャネルＭＯＳトランジスタから成り、ＰチャネルＭＯＳ
トランジスタの基板に相当するＮウェルは電源電圧に接
続されている。 アイ・ニス・ニス・シー・シー、エフ・ニー・エム１８
．６．１９８４年、第２８２頁（ＩＳＳＣＣ：、ＦＡＭ
１８，６，１９８４゜Ｐ、２８２）において論じられて
いるように、ＭＯＳトランジスタの寸法を小さくしてＤ
ＲＡＭの集積度を上げて行くと、ＭＯＳトランジスタの
ホットキャリヤによるストレス耐圧の低下などの問題が
生じる。これを防ぐために、集積度向上のために微細化
が必要なメモリアレーで使用する電源電圧のみを、上記
ストレス耐圧を考慮して下げることが考えられる。これ
は、たとえばＤＲＡＭの周辺回路部（Ｘデコーダ、Ｙデ
コーダなど）に外部電源電圧Ｖｃｃ、センスアンプを含
むメモリセルアレ一部にＶｃｃより低い動作電圧■しく
ｌＶ＋、Ｉ＜１Ｖｃｃｌ）を用いることである。すなわ
ち、第５図中のセンスアンプのＰチャネルＭＯＳトラン
ジスタのソースにつながる電圧供給線をＶＬとし、周辺
回路部の電圧供給線をＶｃｃとする。 シカシながら、０ＭＯ８−ＤＲＡＭにおイテ、上述の如
くメモリアレ一部の動作電圧を低くすると、著しく動作
速度が低下することが判明した。 詳細な解析の結果、その原因がＰチャネルＭＯＳトラン
ジスタのバックゲートバイアス効果によるしきい値電圧
上昇であることが明らかになった。 すなわち、Ｐ形基板中のＮウェル中に形成されたＰチャ
ネルＭＯＳトランジスタのソースの電位が内部電源電圧
ＶＬ、Ｎウェル（ＰｊヤネルＭＯＳトランジスタのバッ
クゲート）の電位が外部電源電圧Ｖｃｃであると、Ｐチ
ャネルＭＯＳトランジスタにＶｃｃ−ＶＬのバックゲー
トバイアスがかかり、そのしきい値電圧が上昇する。 第６図は、ゲート長１．２μｍ、ゲート＠１０μｍのＰ
チャネルＭＯＳトランジスタのバックゲート（Ｎウェル
）電圧とソース電圧との差（バックゲートバイアス）に
対し、しきい値電圧をプロツトしたものである。この例
では、バックゲートバイアスが２ｖ印加されると、約０
，３５ＶＬ、きい値電圧が上昇する。現在ＬＳＩで多く
用いられている電源電圧Ｖｃｃに対し、たとえばＶＬ＝
　３　Ｖとすると、０．３５Ｖのしきい値電圧上昇は動
作電圧の１０％を越えており、それがそのまま速度劣化
につながる。 本発明の他の１つの目的は、上記第１の問題点を解決し
、動作の安定な電圧リミッタ回路を提供することにある
。 本発明の他の目的は、上記第２の問題点を解決し、低雑
音、小占有面積、低消費電力の電圧リミッタ回路を提供
することにある。 本発明の更に他の目的は、上記第３の問題点を解決し、
高速かつ高信頼性の０ＭＯ８−ＬＳ　Ｉ（ｌａｒｇｅ　
５ｃａｌｅ　ｉｎｔｅｇｒａｔｅｄ　ａｉｒｃｕｉｔ）
を提供することにある。 本発明の目的は、上記した他、更に、超大規模集積回路
の実際の構成を提供することにある。 本発明の更に他の目的は、超大規模集積回路の実際のレ
イアウトを提供することにある。

【課題を解決するための手段】

上記目的を達成するため、本発明では、エンハンスメン
ト形でしきい値電圧の異なる２個のＦＥＴを用い、それ
らに−電比の電流を流したときの電位差を取り出して基
準電圧とする。 上記第１の問題を解決するため、本発明では、電圧リミ
ッタが多くの種類の負荷を駆動する必要があるときは、
電圧リミッタを構成する駆動回路を負荷の種類に応じて
複数個に分割し、それぞれに位相補償を施す、負荷の種
類や大きさが半導体装置の動作モードによって時間的に
変化するときは、各動作モードによって駆動回路や位相
補償回路の回路定数を変化させる。あるいは、各動作モ
ードごとに個別の駆動回路を設け、それらの出力を接続
して電圧リミッタの出力とする。 上記第２の問題は、電圧リミッタ回路とその出力を電源
として用いるパルス発生回路などの負荷回路とを近接し
て配置し、アドレス信号などの制御信号によって選択／
非選択の関係にある複数の負荷回路で１個の電圧リミッ
タ回路を共有することにより解決される。 上記第３の問題を解決するため、本発明では、ＣＭＯ８
−ＬＳ　Ｉにおいてウェル中に形成されたＭＯＳトラン
ジスタのバックゲート（ウェル）電圧を、ソース端に供
給される動作電圧と等しくする。

【作用】

デプリーション形のＦＥＴを用いず、エンハンスメント
形でしきい値電圧の異なる２個のＦＥＴを用いるので、
それらのしきい値電圧の差を、十分小さくできる（原理
的にはいくら小さくてもよい）、シたがって、前記従来
技術に比べて２個のＦＥＴの特性を合せることは容易で
あり、従来よりもさらに安定な基準電圧を得ることがで
きる。 電圧リミッタが多くの種類の負荷を駆動する必要がある
とき、駆動回路を負荷に応じて複数個に分割し、それぞ
れに位相補償を施すことによって、負荷の種類に応じた
最適な位相補償が可能になる。 また、半導体装置の動作モードによって、駆動回路や位
相補償回路の回路定数を変化させたり、各動作モードご
とに個別の駆動回路を設け、それらの出力を接続して電
圧リミッタの出力としたりすることによって、負荷の変
動に対応した最適な位相補償が可能になる。それによっ
て動作の安定な電圧リミッタ回路を作ることができる。 電圧リミッタ回路とその出力を電源として用いるパルス
発生回路などの負荷回路とを近接して配置することによ
り、これらの間の配線のインピーダンスを小さくするこ
とができ、発生する雑音のレベルを抑えることができる
。また、アドレス信号などの制御信号によって選択／非
選択の関係にある複数の負荷回路で１個の電圧リミッタ
回路を共有することにより、電圧リミッタ回路の数を減
らすことができる。したがって、該回路の占有面積と消
費電力とを低減することができる。ここで。 電圧リミッタ回路は、負荷回路のうち選択状態にある回
路だけを駆動すればよい。したがって、共有することに
よって電圧リミッタ回路の電流駆動能力を増加させる必
要はない。 ＣＭＯ５−ＬＳ　Ｉにおいて、ウェル中に形成されたＭ
ＯＳトランジスタは、ウェル電圧を内部電源電圧ｖしと
することにより、パックゲートバイアス効果によるしき
い値電圧の上昇を防ぐことができる。

【実施例】

以下、本発明を実施例を用いて説明する。 この説明は、理解を容易にする為に、第１．第２、第３
のグループに分け、この順に説明する６よって、それぞ
れのグループにおいて実際の超大規模集積回路への応用
が説明される。しがし、これは、これらのグループが全
く独立のものを意味するものでないことは、当業者であ
れば、理解できるであろう、すなわち、これらのグルー
プは。 それぞれ組み合せて実施することが技術的に可能である
場合には、その組み合わせを当然に示唆しているのであ
る。更に、以下の説明で明らかになるが、第１．第２、
及び第３のグループは、互いに排せきしあう技術ではな
く、はとんどの場合、組合せることにより、より相乗的
に効果を発揮する技術であることは、当業者であれば、
理解しうるであろう。 〔第１グループ〕 以下、本発明の第１のグループの実施例を図面により説
明する。以下の説明では正の基準電圧を発生する場合に
ついて説明するが、トランジスタの極性等を逆にするこ
とによって負の基準電圧を発生することもできる。 第１図（ａ）に本発明の第１の実施例の回路図を示す、
この回路は、ＮチャネルＭＯ８ＦＥＴ・Ｑ６１〜Ｑｏと
ＰチャネルＭＯ８ＦＥＴ−Ｑ＠、。 Ｑ□から成り、ｖＤＤは正電圧の外部電源である。 ＮチャネルＭＯ８ＦＥＴのうち、ＱｏとＱｌ３は標準の
しきい値電圧ＶＴＥを持つエンハンスメント形ＦＥＴ　
（以下ＥＭＯ８と略す）であり、ＱｏはＶＴＲよりも高
いしきい値電圧Ｖ　ＴＥＥを持つエンハンスメント形Ｆ
ＥＴ　（以下ＥＥＭＯ８と略す）である、以下、この回
路の動作を説明する。 ＰチャネルＭＯ５ＦＥＴ−Ｑ、、とＱｓｓとは、ゲート
およびソースを共有しており、いわゆるカレントミラー
回路７０を構成している。すなわち、Ｑ６．のドレイン
電流■１とＱａｓのドレイン電流Ｉ。 との比が一定になるように動作する。その電流比（ミラ
ー比）は、ＱｏとＱｌとの定数比によって定まるｓ　Ｑ
、□〜Ｑ　！　３の定数が等しく、いずれも飽和領域で
動作しているとすると、次の３式が成り立つ。 βＥ １１＝　　　（Ｖｌ　　ＶＲ−ＶｔＥ）”βＥ Ｉ２＝　　　　（ＶＲ−、ＶＴＲ）” ここでβεεはＥＥＭＯ８（Ｑ、、）のコンダクタンス
係数、βＥはＥＭＯ８（Ｑ、□、　０．３）のコンダク
タンス係数、ｖｌはノード６１の電圧である。 （７）〜（９）式より、 Ｖ１＝２ｖＲ ただし、 ここでαはカレントミラー回路７０のミラー比（Ｉ、：
Ｉ、＝α：１）である。特にＱ　！　４とＱ。の定、数
が同一の場合はα＝１である。このとき、βＥＥ無βさ
ならば Ｖ＊＝Ｖｔｇｐ−ＶＴＥ　　　　　　　−（１３）この
基準電圧発生回路の特徴は、前記の従来技術に比べてＭ
ＯＳＦＥＴの特性を合せることが容易なことである。Ｑ
　ｓ　ｔ〜Ｑ、３を飽和領域で動作させるためには、Ｖ
　ＴＥＥ≧２ＶＴＥ、すなわちＶＴＥＥ−ＶＴＥ≧ＶＴ
Ｅであればよい。しきい値電圧差ＶｒＥＥ−Ｖ丁Ｅは従
来に比べて小さく（たとえば０．７Ｖでき、チャネル領
域の不純物プロファイルの相違を従来に比べて小さくで
きるからである。 本発明による回路ではしきい値電圧の温度依存性ｄＶＴ
／ｄＴの差異を小さくできるので、温度に対しても安定
な基準電圧を得ることができるが、さらに温度依存性を
小さくするにはミラー比αを調整すればよい。次にその
方法を説明する。 （１１）式を温度Ｔによって微分すると、となる、すな
わち、基準電圧ＶＲとしてＥＥＭＯ８とＥＭＯ８とのし
きい値電圧の差の電圧が得られ、これは外部電源Ｖｏｏ
の電圧に依存しない安定な電圧である。なお、ＶＲのか
わりにｖｉ（＝２ＶＲ）を基準電圧として用いてもよい
。 したがってｄＶｔＥｐ／ｄＴ＝ｘ−ｄｉｒＥ／ｄＴとな
るようにミラー比αを設定すれば、基準電圧の温度依存
性ｄ　ＶＲ／　ｄ　Ｔ　＝　Ｏにできる。 なお、本回路に用いるＭＯＳＦＥＴのチャネル長は、あ
る程度長い方が望ましい、たとえば、半導体装置の他の
回路でチャネル長１μｍ程度のＭＯＳＦＥＴが用いられ
ていたとしても、本回路ではそれよりも長い、たとえば
５μｍ以上のチャネル長のＭＯＳＦＥＴを用いるのがよ
い、（７）〜（９）式では簡単のため、飽和領域のドレ
イン電流はゲート・ソース間電圧にのみ依存するとした
が、実際にはドレイン・ソース間電圧によっても多少変
化する。チャネル長が長いほどこの変化の割合（ドレイ
ンコンダクタンス）が小さく、したがって基準電圧の安
定度が良くなる。また、短チヤネル効果によるしきい値
電圧変動を抑えるためにも、チャネル長は長い方がよい
。 第１図（ａ）、（ｂ）、（ｃ）の回路では、基準電圧を
作るためのＭＯＳＦＥＴ−Ｑ、□〜Ｑ、３のバンクゲー
トはそれぞれのソースに接続されているが、共通の基板
端子に接続するようにしてもよい。しかし、ＭＯＳＦＥ
Ｔのしきい値電圧はパックゲート電圧によって変化する
ので、その影響を避けるためにはソースに接続した方が
よい。 ここで本発明に用いるカレントミラー回路について補足
しておく、カレントミラー回路は、第１図（ａ）の実施
例に用いられている２個のＭＯＳＦＥＴから成る回路に
限られない、たとえば、第１図（ｂ）または（ｃ）の回
路でもよい、これらの回路はそれぞれカスコード形、ウ
ィルソン形という名称で知られている回路である。これ
らの回路の特徴は、ミラー特性が良いことである。すな
わち、第１図（ａ）のカレントミラー回路では、Ｑ　＄
　４とＱ□のドレイン・ソース間電圧の変化によってミ
ラー比αがわずかに変化するが、第１図（ｂ）または第
１図（ｃ）の回路ではその変化量が少ない、したがって
、本発明に適用した場合、ミラー比をより正確に設定で
き、より安定な基準電圧を得ることができる。また、カ
レントミラー回路としては、第１図（ｄ）に示すような
、ＭＯＳＦＥＴのかわりにバイポーラトランジスタを用
いた回路でもよい、以下の実施例では、簡単のため、主
として第１図（ａ）のカレントミラー回路を用いた図を
掲げであるが、これらの実施例に第１図（ｂ）〜（ｄ）
の回路を適用してもよいことは言うまでもない。 第８図に本発明の第２の実施例を示す。この回路は第１
図（ａ）のＱ。を抵抗Ｒ６□で置き換えたものである。 Ｑｌ、とＱ。の定数が等しく、いずれも飽和領域で動作
しているとすると、次の３式が成り立つ。 β巳 Ｉｔ＝　　　　（Ｖｔ　　ＶＲＶＴＥ）”これらの式よ
り、ミラー比α＝１．βＥｅ″：βＥとして計算すると
。 ＶＲ：ＶＴＥ！Ｅ！−Ｖｔｐ　　　　　　　−−（１８
）となり、基準電圧ＶＦＩとしてＥＥＭＯ８とＥＭＯ８
とのしきい値電圧の差の電圧が得られる。 本実施例の特徴は、ＥＥＭＯ８とＥＭＯ８とのしきい値
電圧の差を、第１図（ａ）の場合よりもさらに小さくで
きる（原理的にはいくら小さくてもよい）ことである、
そのため、ＭＯＳＦＥＴの特性を合せることがさらに容
易である。ただし。 通常のＭＯＳプロセスでは、一般に抵抗よりもＭＯＳＦ
ＥＴの方が占有面積が小さくできるので、しきい値電圧
差がある程度大きくてもよい場合は第１図（ａ）の実施
例の方が望ましい。 第９図（ａ）に本発明の他の実施例を示す、第１図（ａ
）の実施例との相違点は、電流１１とＩ２との比を一定
に保つ方法にある。第１図（ａ）の場合は、カレントミ
ラー回路７０が直接■１と工。 の比を一定に保っていたが１本実施例では２組のカレン
トミラー回路７１および７２が間接的にこれを実現する
。すなわち、４個のＮチャネルＭＯＳＦＥＴから成るカ
レントミラ、−回路７１（これは前述のカスコード形で
ある）が１２と工。 とを一定比に保つと同時に、２個のＰチャネルＭＯ５Ｆ
ＥＴから成るカレントミラー回路７２が工、と（工ｘ＋
工ｚ）とを一定比に保つ、これによリエ、と工、との比
が一定に保たれる。たとえば、回路７１のミラー比をＩ
、：　Ｉ、＝１　：　１、回路７２のミラー比をＩ、：
　　（Ｉ、＋Ｌ）＝１　：　２とすれば、Ｉｉ：　Ｉ、
＝１　：　１となる。 本実施例の特徴は、Ｑ６．のドレイン・ソース間電圧が
ほぼ一定になることである。第１図（ａ）の実施例では
、Ｑｏのドレイン（ノード６２）の電圧はほぼＶｏｏ　
−Ｉ　Ｖｔｐ　Ｉ　　（ＶｔｐハＰチャネルＭＯ８ＦＥ
Ｔのしきい値電圧）であり、これは外部電源電圧ｖＤＤ
の変動によって変化する。ドレイン電圧の変化は、ドレ
インコンダクタンスによるドレイン電流の変化をもたら
し、基準電圧ＶＲの変動を招く、それに対して本実施例
では、Ｑ、、のドレイン電圧は２ＶＲに保たれているの
で、ｖＤＤに対してより安定な基準電圧を得ることがで
きる。 第９図（ｂ）の回路も同様な趣旨の実施例である。この
回路では、２個のＥＥＭＯＳから成るカレントミラー回
路７３が工２とＩ４とを一定比に保ち、２個のＰチャネ
ルＭＯ８ＦＥＴから成るカレントミラー回路７２が、Ｉ
４とＮｔ＋工ｚ）とを一定比に保つことにより、■、と
工２の比が一定に保たれる。 これまでの実施例は、いずれもＮチャネルＭＯ８ＦＥＴ
のしきい値電圧差を基準とする回路であったが、Ｐチャ
ネルＭＯ８ＦＥＴのしきい値電圧差を、基準とすること
もできる。第１０図（ａ）、（ｂ）にその例を示す。Ｑ
７４は標準のしきい値電圧Ｖｔｐを持つＰチャネルＭＯ
３ＦＥＴであり、Ｑｙ３はＶ　Ｔ　Ｐよりも低い（負で
絶対値が大きい）しきい値電圧ＶＴＰＥを持つＰチャネ
ルＭＯ８ＦＥＴである。Ｑ７４とＱ７ｘがいずれも飽和
領域で動作しているとすると、次の２式が成り立つ。 １１＝　　　　　（ＶＲＶ、−ＶＴＰ）２　　　　・・
・・・・（２０）ここでＶ、はノード６３の電圧、βＰ
Ｅ、ＰＥはそれぞれＱ７ｍｔ　Ｑ？４のコンダクタンス
係数である。これらの式より、Ｉ、：　Ｉ、＝１　：　
１、βＰＦ！句βＥとして計算すると、 ＶＲ＝Ｖｔｐ−ＶＴＰＥ　　　　　　　　“−＝　　（
２１）となり、基準電圧ＶＲとしてＰチャネルＭＯ８Ｆ
ＥＴのしきい値電圧差が得られる。 本実施例は、Ｐ形の基板上に形成される半導体集積回路
であって安定な基準電圧を必要とするものに組み込むの
に好適である。前述のように、基準電圧を作るためのＭ
ＯＳＦＥＴのバックゲートはそれぞれのソースに接続す
ることが望ましい。 しかし、Ｐ形の基板上の半導体集積回路では、Ｎチャネ
ルＭＯ８ＦＥＴは基板上に直接形成され、されるのが普
通である。したがって基板電圧が変動すると、Ｎチャネ
ルＭＯ５ＦＥＴのしきい値電圧が変化する。それに対し
て、ＰチャネルＭＯ３ＦＥＴはＮ形のウェル内に形成さ
れるので、各ＭＯ８ＦＥＴのバックゲート（ウェル）を
ソースに接続することによって、基板電圧変動の影響を
受けないようにすることができる。たとえば、ＤＲＡＭ
では、Ｐ形の基板を用い、チップ上に設けた基板電圧発
生回路で発生した電圧（通常−３Ｖ程度）を基板に印加
するのが普通である。 しかしこの基板電圧は、外部電源電圧の変動やメモリの
動作によって変動しやすい。このような場合には、本実
施例の回路が特に有効である。逆に、Ｎ形の基板上に形
成される半導体集積回路では、ＮチャネルＭＯ８ＦＥＴ
のしきい値電圧差を基準とする回路の方がよい。 第１０図（ｂ）も同様にＰチャネル ＭＯ８ＦＥＴのしきい値電圧差を基準とする回路である
。これまでの実施例との相違点は、動作点（動作電流）
の設定方法にある。これまでの実施例は、基準電圧発生
回路内で自動的に動作点が定まる、いわゆるセルフバイ
アス方式の回路であった。しかし、本回路では、動作点
を設定するための回路７６が独立に設けられている。動
作点設定回路７６に流れる電流Ｉ、は、主として抵抗Ｒ
６゜（ＭＯＳＦＥＴで置換してもよい）によって定まる
。基準電圧発生回路の動作電流１１およびＩ２は、■、
と２組のカレントミラー回路７２および７５によって定
まる。たとえば、回路７２のミラー比をＩｓ　：　（Ｉ
ｔ　＋　Ｉｓ）　＝　１　”　２、回路７５のミラー比
をＩ、：　１．＝１　：　１とすれば、Ｉ、＝Ｉ、＝Ｉ
。 となる。 本回路は、動作点設定回路が独立しているので、セルフ
バイアス方式の回路よりも、デバイスのばらつきによる
動作点の変動が少なく、したがって消費電流のばらつき
が少ないという特徴がある。 なお、セルフバイアス方式の回路では、起動回路を付け
ておくことが望ましい、起動回路とは、回路が望ましく
ない安定点に陥るのを防止するための回路である。たと
えば第９図（ａ）の回路では、望ましい安定点は前述の
ように正常にＶＲを発生している状態であり、このとき
ノード６３の電圧Ｖ３＝２ＶＲ、ノード６４の電圧Ｖ、
４Ｖｏｏ−１Ｖｔｐ　Ｉである。しかし、これ以外にも
Ｉ工＝Ｉ２二〇という安定点があり、このときｖ１＝０
、■４＝ＶＤＤ、ＶＲ：Ｏである０回路がこの安定点に
陥るのを防ぐには、たとえば第１１図に示すような起動
回路７７を付ければよい、ＰチャネルＭＯ５Ｆ　Ｅ　Ｔ
−Ｑｔ−、Ｑ７ｍおよび抵抗Ｒ１（ＭＯＳＦＥＴによっ
て置換してもよい）は電流源を構成している。回路が望
ましくない安定点にあルトきはＶ３＝ＯでＥＥＭＯ３−
Ｑ、、は非導通状態であるから、ノード６０が電流源に
よって充電される。するとＱ７．が導通状態になってノ
ード６３の電圧を上昇させ、回路を望ましくない安定点
から脱出させるように働く１回路が望ましい安定点に到
達するとＶ、がＶＴＥＥを越えてＱｔ７が導通状態にな
り、ノード６０の電圧が下がる。するとＱ　ｔ　ｓは非
導通状態になり、基準電圧発生回路本体の動作には影響
を及ぼさなくなる。 次に、本発明をＤＲＡＭに適用した例を示す。 第１２図は、メモリアレーを外部電源電圧Ｖｃｃよりも
低い内部電圧ｖしで動作させるために、オンチップ電圧
リミッタを設けたＤＲＡＭの構成図である。内部電圧Ｖ
Ｌを発生するために、本発明による基準電圧発生回路を
用いている１図中、６は本発明による基準電圧発生回路
、２４は差動アンプ、７ａおよび７ｂはバッファ、３０
はワード線昇圧回路、２はメモリセルＭＣを縦横に配列
したメモリアレー、３３はセンスアンプ、３１はワード
ドライバである。 差動アンプ２４と２個の抵抗Ｒ，１，Ｒ，、は、基準電
圧発生回路６の出力電圧ＶＲから、次式のようにメモ、
リアレーの動作電圧ｖＲ′　を作るための回路である。 ＶＲは、前述のようにＦＥＴのしきい値電圧差を基準と
しているため、必ずしもメモリアレーの動作電圧として
適当な電圧であるとは限らない、そのためにこの回路に
よってＶＲからＶ　Ｒ’への変換を行ッテイる。たとえ
ば、Ｖ＋ｔ＝　Ｉ　Ｖ　、　ＶＲ’　＝３ｖならば、Ｒ
，、：Ｒ，、＝２：１とすればよい。 また、Ｒ３□とＲｌｔを可変にして、Ｖ　Ｒ’の微調整
、いわゆるトリミングができるようにしてもよい。 トリミングの方法としては、たとえば前記米国特許に記
載されている方法を用いることができる。 バッファ７ａおよび７ｂは、ＶＲ’の電流駆動能力を高
めるための回路である。バッファは、ＭＯＳ　Ｆ　Ｅ　
Ｔ　−Ｑ、、　〜Ｑ、、と電流源Ｌｓから成る差動アン
プと、ＭＯＳＦＥＴ−Ｑ！＠と電流源Ｌｖから成る出力
段によって構成されている。なお、７ｂの構成は７ａと
同一なので、図では記載を省略しである。この回路は、
出力段から差動アンプの入力へフィードバックがかかっ
ているので、出力ｖし□、ＶＬ、の電圧が入力電圧Ｖ　
Ｒ’　に追随するように動作する。すなわち、電圧値は
そのままで駆動能力の大きな出力ＶＬ、１．　ＶＬ、、
を得ることができる＠　ＶＬｘ＋　ＶＬＩは、それぞれ
センスアンプ、メモリセルのワード線を能動するのに用
いられる。 本実施例では、ワード線電圧をメモリアレーの動作電圧
（ここではｖし、）よりも高くする、ワードブーストと
呼ばれる手法を用いている。そのために、ワード線昇圧
回路３０を設けである。そのために、ワード線昇圧回路
３０を設けである。ただし、３０の電源は、外部電源Ｖ
ｃｃではなく内部電源ＶＬ、である。したがって、ワー
ド線駆動信号φＸはＶＬ２を基準に昇圧される。ワード
ドライバ３１は、φＸとデコーダ出力ＸＤとを受けて、
ワード線ＷＬを駆動する。 本実施例に用いられているセンスアンプ３３は、Ｐチャ
ネルＭＯＳＦＥＴ−Ｑ、□ｓ＋ＱｘｚｓとＮチャネ７Ｌ
／Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ−Ｑｘｚ７．Ｑ１２＊から成る
、通常のＣＭＯＳセンスアンプである。３３は、φＳを
高レベルに、／φＳを低レベルにして Ｍｏ　ｓ　Ｆ　Ｅ　Ｔ−０１３ｍ　−Ｑｘｓ７を導通さ
せることにより、起動される。ただし、Ｑｌ、７のソー
スは、外部電源Ｖｃｃではなく内部電源ＶＬ１に接続さ
れているので、３３が動作することにより、データ線の
高レベル側はＶＬ工に、低レベル側は接地電位になる。 すなわち、データ線の振幅はＶＬ、に抑えられる。 次に、本発明をＤＲＡＭに適用した他の実施例を紹介す
る。第１３図は本発明を適用した１６ＭビットＤＲＡＭ
の回路図、第１４図はチップ内レイアウト図、第１５図
は電圧リミッタ１３の詳細レイアウト図である。なお、
レイアウト図においては、簡単のため、一部の回路は記
載を省略しである０図中、１は半導体チップ、２はメモ
リアレ３１はワードドライバ、３２はロウデコーダ、３
３はセンスアンプ、３４はデータ線プリチャージ回路、
３５はデータ線選択回路、３６Ｌおよび３６Ｒはスイッ
チ回路、３７はカラムデコーダ、３８はメインアンプ、
３９はデータ出力バッファ、４０はデータ人力バッファ
、４１は書込み回路、４２はロウアドレスバッファ、４
３はカラムアドレスバッファ、４４はタイミング発生回
路、４５はセンスアンプ駆動信号発生回路、４６はワー
ド線電圧発生回路、４７はデータ線プリチャージ電圧発
生回路、４８は基板電圧発生回路である。電圧リミッタ
回路１３の中の６は本発明による基準電圧発生回路、６
ａは電圧変換回路、７ａ、７ｂ。 ７ｃは駆動回路、４ａ、４ｂ、４ｃは接地Ｖｓｓのポン
ディングパッド、５ａ、５ｂは外部電源電圧Ｖｃｃのポ
ンディングパッドである。基準電圧発生回路６は外部電
源電圧Ｖｃｃ（ここでは５Ｖ）に対して安定化された電
圧ＶＲ（ここでは１．ＩＶ）を発生し、電圧変換回路６
ａはそれをＶＲ’　　（ここでは３．３Ｖ）に変換する
。駆動回路は、ＶＲ’　をもとに、メモリアレー用の電
源電圧ｖしい周辺回路用の電源電圧ＶＬ、を発生する。 この例では、ＶＬｌ、　ＶＬ、の電圧レベルは、ともに
３．３ｖである。 本実施例の第１の特徴は、周辺回路にも電圧リミッタ回
路を適用したことである。ＶＬｌは４５および４７に、
ＶＬ、は３２，３７，３８，４０゜４１．４２，４３，
４４，４６．４８にそれぞれ供給される。すなわち、デ
ータ出力バッファ３９以外の回路は内部電源電圧ｖし、
もしくはＶＬ２で動作する０周辺回路をも外部電源電圧
ｖｃｃよりも低い安定化された電圧ｖし□で動作させる
ことにより、周辺回路で消費される電力を低減すること
ができ、またその動作を安定化することができる。 本実施例の第２の特徴は、電圧リミッタ回路１３を半導
体チップの中央に配置したことである。 これにより、内部電源電圧■Ｌｘ　ｒ　Ｖ　Ｌｍの配線
１１ａ、ｌｌｂのインピーダンスによる電圧降下が小さ
くなる。そのため、Ｖ　シｘ　＋　Ｖ　Ｌｍを電源とす
る回路の動作が安定かつ高速になる。 本実施例の第３の特徴は、接地配線の方法にある。まず
、基準電圧発生回路および電圧変換回路用としては、専
用の短い接地配線８を設ける。次に、駆動回路用として
は接地配線９ａおよび９ｂを設ける。そして、電圧リミ
ッタ回路用のポンディングパッド４ｂは、他の回路用の
ポンディングパッド４ａ、４ｃとは別に設ける。これに
より、各回路が動作するときに流れる電流によって接地
配線上に発生する雑音が、他の回路に悪影響を与えるの
を防止できる。特に、基準電圧発生回路および電圧変換
回路の接地配線に雑音が生ずると、内部電源電圧ＶＬ工
、■し、のレベルが変動し、チップ内のほとんどすべて
の回路に影響を与えるので、この配ｌｌＡ３は極力短く
し、かつ他の接地配線とは分離しておくことが望ましい
。そのためには、ポンディングパッドから別にしておく
のが最も望ましいが、ポンディングパッドは共通にして
配線の取り出し部から分離するという方式でもよい、ま
た、図には示していないが、メモリアレー用の接地配線
も、他の配線とは分離しておくことが望ましい、なぜな
らば、ＤＲＡＭでは、センスアンプが増幅動作を行うと
き、多数のデータ線（その容量は通常合計数千ｐＦ）が
同時に充放電され、接地配線に大きな雑音が発生するか
らである。 本実施例の第４の特徴は、電源配線の方法にある。外部
電源電圧Ｖｃｅ用のポンディングパッドは。 メモリアレー用の５ａと、周辺回路用の５ｂとで別に設
ける。メモリアレー用の駆動回路７ａは５ａに、周辺回
路用の駆動回路７ｂ、７ｃは５ｂにそれぞれ近接して配
置する。これにより、電源配線１０ａ、１０ｂでの電圧
降下を低減できる。 もちろんこの電圧降下分は各駆動回路で吸収するように
なっているが、降下分があまりに大きいと吸収しきれな
くなり、内部電源電圧ＶＬ１もしくはＶＬ２の低下を招
くことがある。これを防ぐためには、本実施例のように
、配線１０ａ、１０ｂのインピーダンスを小さくするこ
とが望ましい０周辺回路用とメモリアレー用とでポンデ
ィングパッドを別に設けたのは、上述の接地の場合と同
様、回路が動作するときに流れる電流によって電源電線
上に発生する雑音が、他の回路に悪影響を与えるのを防
止するためである。基準電圧発生回路および電圧変換回
路用の電源は、ここでは５ｂから配線しているが、もち
ろん別のポンディングパッドを設けてもよい。 なお、図には示していないが、データ出力バッファ用の
接地配線および電源配線も、他の接地配線および電源配
線とはそれぞれ分離しておくことが望ましい、なぜなら
ば、データ出力バッファが動作するときには外部負荷（
通常数百ｐＦ）が充放電されるため、接地配線および電
源配線（データ出力バッファは外部電源電圧Ｖｃｃで直
接動作する）に大きな雑音が発生するからである。 以下、本実施例の各部について詳細に説明する。 まず、基準電圧発生回路６について述べる。基準電圧発
生回路としては、第１図（ａ）〜（ｄ）。 第８図〜第１１図に示した回路を用いることができる。 ここで、前述のように、基板電位変動の影響を少なくす
るためには、各ＭＯ８ＦＥＴのバックゲートはそれぞれ
のソースに接続することが望ましい、たとえば第１０図
（ａ）、（ｂ）の回路では、ＰチーｖネルＭＯ３ＦＥＴ
−Ｑｔ３とＱｔ４とのしきい値電圧差が基準電圧ＶＲと
なる。この場合は、Ｑｌ、とＱ　７４としては、たとえ
ば第１６図（ａ）。 （ｂ）に示す構造のＰチャネルＭＯ５ＦＥＴを用いれば
よい、同図第１６図（、）はレイアウト図、第１６図（
ｂ）は断面図である６図中、１０１はＰ形の半導体基板
、１０２はＮ形のウェル、１０３はＮ十拡散層、１０７
はＰ十拡散層、１０４はアイソレーション用の５ｉｎ２
，１０６はゲートとなる多結晶シリコンもしくは金属、
１１３は眉間絶縁膜、１０８は配線層、１１５は保護膜
、１１６はコンタクト孔である。ソース拡散層（図の左
側のＰ十拡散層）とＮウェルとが、配線層１０８によっ
て接続されている。この端子が第１０図（ａ）、（ｂ）
の回路図のノード６６に相当する。この構造は通常のＣ
ＭＯＳプロセスで作ることができる。第１７図（ａ）、
（ｂ）は、ウェルを二重構造にした例である０図中、１
１１はＮ形の基板、１１２はＰ形のウェルである。この
ようにウェルを二重構造にして、外側のウェル１１２の
電位を固定（たとえば接地）することにより、基板１１
１とＭＯＳＦＥＴのバックゲート１０２とが静電的にシ
ールドされる。したがって、それらの間の寄生容量を介
した干渉雑音を防止でき、基板電位変動の影響をほぼ完
全になくすることができる。なお、基板１１１はたとえ
ば外部電源Ｖｃｃに接続すればよい。この構造は通常の
ＣＭＯＳプロセスにウェルを形成する工程を一つ追加す
るだけで作ることができ、比較的低コストで大きな効果
が得られる。 第１図（ａ）〜（ｄ）　、第８図、第９図（ａ）。 （ｂ）、第１１図の回路では、ＮチャネルＭＯ８Ｆ　Ｅ
　Ｔ　”　Ｑ　ｓ　１とＱ、２とのしきい値電圧差が基
準電圧となる。これらの回路を用いる場合は、第１６図
（ａ）、（ｂ）または第１７図（ａ）、（ｂ）において
導電形を逆にした構造のＮチャネルＭＯ８ＦＥＴを用い
ればよい。 基準電圧を発生するための一対のＭＯ８ＦＥＴ第１０図
（ａ）、（ｂ）の場合はＱ７３とＱ、４．第１図（ａ）
〜（ｄ）、第８図、第７図（ａ）、　（ｂ）　。 第１１図の場合はＱ、１とＱ、２）のレイアウトパター
ンは、幾何学的に合同な図形とし、配置する方向も同一
にするのが、製造プロセスのばらつきの影響を少なくす
る意味で望ましい、たとえば、ソース・ドレイン拡散層
上のコクタクト孔の配置方法を同一にすることにより、
拡散層抵抗の影響を同じにすることができる。また、チ
ャネルの方向を同じにすることにより、結晶面方向によ
る移動度の差の影響をなくすことができる。 次に、電圧変換回路６ａについて述べる。電圧変換回路
の一実現方法を第１８図に示す９図中、２４は差動増幅
器、２５はトリミング回路、Ｑ□。 〜Ｑ４ｆｆおよびＱ　４１はＰチャネルＭＯ８ＦＥＴ、
Ｆ、〜Ｆ７はヒユーズである。これに関連する実施例が
第３５図、第３７図、第３９図（ａ）で説明されるので
、これを参照すれば、−層明らかになるであろう、この
回路は、基準電圧ＶＲの定数倍の電圧ＶＲ’　を発生す
る。また、製造プロセスなどによるＶＲのばらつきを補
償するための電圧の微調整（トリミング）が可能である
。 差動増幅器２４の入力端子の一方には、ＶＲが入力され
、他方にはＶ　Ｒ’　をＭＯ８ＦＥＴＱ、、　〜Ｑ４７
およびＱ　ｓ　ｓ〜Ｑ４２によって分割した電圧Ｖ　Ｒ
’が帰還されている。２４の増幅率が十分大きいとすれ
ば、出力電圧Ｖ　Ｒ’は次式で与えられる。 Ｒｔ。 ここで、ＲＴ、はＱ　４４〜Ｑ４７から成る回路を等価
的に抵抗とみなしたときの抵抗値、ＲＴ２はＱ　ｓ　ｓ
〜Ｑ、２から成る回路を等価的に抵抗とみなしたときの
抵抗値である。ヒユーズを切断することによりＲＴ□、
　ＲＴ、が変わるので、ｖＲ′　を調整することができ
る−　ＶＦＩｅ　ＶＲ’の標準値は、前述のようにそれ
ぞれ１．ＩＶ、３．３Ｖであるから、ヒユーズを切断し
ないときはＲＴ、：Ｒｔ２＝２：１としておく。ＶＲ＞
１．ＩＶのときはＦ、〜Ｆ６を切断することによりＲＴ
、を大きくし、ＶＲ＜１．ＩＶのときはＦ７を切断する
ことによりＲＴｌを大きくして、Ｖ　Ｒ’　が標準値か
ら大きくはずれないように調節することができる。 ＭＯＳＦＥＴ−Ｑ、ＩおよびＱ　ｉ　ａはテストモード
のときにＶＲ’＝ＯＶとするためのものである。 テストモードのときは信号ＴＥがＶｃｃレベルになり、
出力ＶＲ’はＯＶになる。 第１８図に示した回路は、米国特許第 ４１００４３７号に記載されている回路に比べて。 通常のＭＯＳプロセスで作った場合の占有面積が小さい
という利点がある。すなわち、米国特許に記載されてい
る回路では、出力電圧Ｖ　Ｒ’　を分割するための素子
として、抵抗を用いていたのに対し、第１８図の回路で
はＭＯＳＦＥＴを用いている０回路の消費電流を低減す
るためには、電圧分割用素子の等価抵抗はかなり大きく
（数百にΩ程度）なければならない。通常のＭＯＳプロ
セスでは、抵抗よりもＭＯＳＦＥＴの方が、小面積で等
価抵抗の大きい素子が得られる。ただし、ＭＯＳＦＥＴ
を用いると、そのしきい値電圧の変動によってＶＲ’の
特性が変動することが懸念されるが、ＭＯＳＦＥＴのチ
ャネル幅・チャネル長を十分大きくしてばらつきを抑え
、バックゲートをソースに接続して基板電位変動の影響
を回避し、さらにしきい値電圧のばらつき分も見込んで
ヒユーズの切断方法を選択することにより、解決できる
。なお、このトリミングに用いるＭＯＳＦＥＴは、基板
電位変動の影響を少なくするため、第１６図（ａ）、（
ｂ）または第１７図（ａ）、（ｂ）に示した構造にする
ことが望ましい。 基準電圧ＶＲ＃　ＶＲ’の端子には、接地との間に大き
な容量のキャパシタを付加しておくのが望ましい、これ
は、ＶＲ，ＶＲ’の高周波に対するインピーダンスを低
減させ、高周波雑音をバイパスさせるためである。特に
、第１５図のように、ｖＲ′の配線１２ａがやむを得ず
他の配線と交差する場合には、電圧リミッタ回路の動作
を安定化する（発振を防止する）意味もある。この理由
を第１９図を参照して説明する。 駆動回路７ａ、７ｂは、それぞれＶ　Ｒ’から電流駆動
能力の大きい電圧ＶＬ１．　Ｖｔｔ、を作る。この”Ｌ
Ｌｔ　ＶＬ、、自体、あるいはパルス発生回路１４のよ
うなＶＬ、を電源として動作する回路の出力（その電圧
レベルはＶＬ、）の配Ｍ１６がＶ　Ｒ’の配線が、ＶＲ
’　の配線１２ａと交差していると、１７ａ〜１７ｃに
示すように、配線間の寄生容量Ｃｃ３を介した帰還ルー
プが生ずる。このループの利得が１　（ＯｄＢ）より大
きいと回路は発振し、１より小さくても余裕が少ないと
回路動作が不安定になる。これを防止するためには、Ｖ
Ｒ’　と接地との間にＣｃ、〜Ｃｃ３よりも十分大きな
キャパシタ絶縁膜、ＣＲ１を挿入し、ループの利得を十
分小さく（たとえば−１０ｄＢ以下）しておけばよい。 ここで用いるキャパシタの実現方法の一例を第２０図（
ａ）、（ｂ）に示す、第２０図（ａ）はレイアウト図、
第２０図（ｂ）は断面図である０図中、１０１はＰ形の
半導体基板、１０２はＮ形のウェル、１０３はＮ十拡散
層、１０４はアイソレーション用のＳｉＯい　１０５は
ゲート絶縁膜、１０６はゲートとなる多結晶シリコンも
しくは金属、１１３は眉間絶縁膜、１０８は配線層、１
１５は保護膜、１１６はコンタクト孔である。 キャパシタは、通常のＭＯＳキャパシタと同じように、
ゲート絶縁膜をはさんで、ゲート１０６と基板表面１０
２ａとの間に形成される。キャパシタ絶縁膜として薄い
ゲート絶＃膜を用いているために、比較的小面積で大き
な静電容量が得られるのが特徴である。ただし、通常の
ＭＯＳキャパシタと異なる点は、ゲート下にＮウェルが
あるためにしきい値電圧（フラットバンド電圧）が負で
あることである。したがって、ゲート側が正になるよう
に一方向の電圧が印加されるかぎり、その収電容量はほ
とんど一定であるという特徴がある。 このキャパシタを作るのに必要な工程は、ウェル形成、
アイソレーション領域形成、ゲート絶縁膜形成、ゲート
形成、拡散層形成、および配線の各工程であるが、これ
らはいずれも通常のＣＭＯＳプロセスに含まれている工
程である。したがって、ＣＭＯＳプロセスで製造される
半導体装置ならば、本キャパシタを作るために特に工程
を追加する必要はない。 駆動回路７ａ、７ｂの一実現方法を第２１図（ａ）に示
す０図中、２１は差動増幅器であり、ＭＯＳＦＥＴ−Ｑ
、１〜Ｑ　２　ｓから成る。２２は出力段であり、Ｍ　
ＯＳ　Ｆ　Ｅ　Ｔ−Ｑ−ｓ　−Ｑｔｖから成る。 ＣＬは駆動回路の負荷（メモリアレーもしくは周辺回路
）を等価的に１つのキャパシタで表したものである。差
動増＃器２１の２個の入力端子のうち、一方には基準電
圧Ｖ　Ｒ’　が入力され、他方には出功段からＶ　Ｌｘ
　（Ｖ　シｘ　）が帰還されている。したがって、この
回路はＶＬ、　（ＶＬ、）がＶＲ’に追随するように動
作する。２３は２１．２２から成る帰還増幅器の動作を
安定にするための、いわゆる位補償回路である。ＭＯＳ
ＦＥＴ−Ｑ、、〜Ｑ　３６は、駆動回路が非活性状態の
とき出力を高インピーダンスにするため、およびテスト
モードのときにＶＬ、　（ＶＬ２）をＶｃｃレベルにす
るためである。 すなわち、非活性状態のときはテスト信号ＴＥが低レベ
ル、活性化信号φ１　（φ２′）が低レベルであり、Ｑ
ｏのゲートＶｃｃレベルになり、出力Ｖｔ、１（Ｖｔ、
−）が高インピーダンスになる。また。 このときはＱ□、Ｑ、７が非導通状態になるため、回路
の消費電力が低減される。テストモードのときは、ＴＥ
がＶｃｃレベルになり、Ｑ６のゲートが低レベルになり
、Ｖｃｃが直接出力される。駆動回路７ｃの一実現方法
を第２１図（ｂ）に示す、この回路でも、活性化信号φ
、′が低レベルのときは、出力は高インピーダンスにな
る。なお、この回の位相補償回路は７ｂのそれで兼用で
きる（７ｂと７０は並列に接続されているため）ので、
二二には特に位相補償回路は設けていない。 前述のように、駆動回路７ａはＶＬ、を、７ｂと７０と
はＶＬ、を発生するための回路である０通常状態では、
７ｃは常に活性化され、７ａと７ｂはメモリが動作状態
のときのみ活性化される。そのため、活性化信号φ、′
は常にＶｃｃレベル、φ１とφ、′とはメモリの動作タ
イミング（タイミングの詳細は後述に従ってＶｃｃレベ
ルになる。テストモードのときは、φ、　、φ２　、φ
、′はすべて低レベルになり、テスト信号ＴＥがＶｃｃ
レベルになる。このときＶＬ、とＶＬ２は共にＶｃｃに
等しくなる。これは、外部電源電圧を直接印加して、メ
モリの動作（たとえばアクセス時間の電源電圧依存性）
を調べるのに有効である。電源投入直後はＶＬ、とＶＬ
２の立上りを早くするために、φ、φ、′、φ、　をす
べて活性化することが望ましい。 また、後述のように、ＶＬ、はワード線電圧ＶＣＨおよ
び基板電圧ｖａｎを発生するのに用いられる。そこで、
ＶａＨおよびＶＢＢの電圧レベルが標準値から外れたと
きにφ２′を活性化するようにすると、これらの電圧の
安定度をよくすることができる。 なお、活性化信号φ、′　　φ２′、φ、′およびテス
ト信号ＴＥの高レベルをＶＬ、でなくＶｃｃとしている
のは、ＰチャネルＭＯ８ＦＥＴ−Ｑ２゜、Ｑ２゜を確実
に非導通状態にするためである。 駆動回路７ａと７ｂとは、電流駆動能力が大きくなけれ
ばならない。メモリが動作状態のとき、７ａと７ｂとは
大きな（数百〜数千ｐＦ）負荷容量を駆動する必要があ
るからである。特に７ａは。 センスアンプが増幅動作をするとき、多数のデータ線を
駆動しなければならない。たとえば、データ線１本の容
量を０．３　ｐ　Ｆ、同時に動作するセンスアンプの数
を８１９２とすると、合計の容量は２５００ｐＦにもな
る。そのため、７ａ、７ｂの出力ＭＯ３ＦＥＴ−Ｑ、、
とじては、たとえばチャネル輻／チャネル長が３０００
μｍ／１．２μｌ程度のものを用いる。７ｃは、メモリ
が待機状態のときにリーク電流を保証する程度の電流駆
動能力があればよいので、その出力ＭＯ３ＦＥＴは１０
０μｍ　／　１　、２μｍ程度でよい。 接続回路１５は、■し、とＶＬ２との電位差が大きくな
りすぎないようにするためのものである。 ＶＬ２とＶＬ、との電位差が大きいと、メモリアレーと
周辺回路との間で信号の授受のミスマツチが起こりうる
からである。この回路の一例を第２２図に示す０図中、
Ｑ、、Ｑ、、Ｑ、はＮチャネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　
、　ＱｌはＰチャネルＭＯ３ＦＥＴである。Ｎチャネル
ＭＯＳＦＥＴのしきい値電圧をＶＴＮとすると、Ｑｌは
ＶＬ、−Ｖ＋、、＞ＶｒＮノときに、Ｑ２はＶＬ、−Ｖ
Ｌ、ユ＞　Ｖ　Ｔ　Ｎのときにそれぞれ導通する。した
がって、ＶＬ、ｔとＶＬ２との電位差はＶＴＮ以内に保
たれるａ　Ｑｓのゲートには電源投入直後にのみ高レベ
ルになる信号ＷＫが入力されている。 これは特に、ＶＬ、とＶＬ、との負荷の時定数が大きく
異なる場合に、電位差が生ずるのを防止するのに有効で
ある＊　Ｑｌｌ　Ｑｚｔ　Ｑｓがいずれも非導通の場合
でも、コンダクタンスの比較的小さいＭＯＳＦＥＴ−Ｑ
、は導通している。これは、たとえばメモリが待機状態
にある間に、ＶＬＬ＝Ｖｔｌとする役割を果たす。 メモリアレー２内には、ＭＯＳＦＥＴＱ、２□とキャパ
シタＣ１，から成る、いわゆる１トランジスタ・１キャ
パシタ形ダイナミックメモリセルＭ　Ｃｉ−が、ワード
線ＷＬ魚とデータ線ＤＬ、との交点に配置されている８
図にはワード線は２本、データ線は１対しか示していな
いが、実際には縦横に多数配置されている。キャパシタ
Ｃ，，の一端ＰＬ（プレート）は直流電源に接続する。 その電圧レベルは任意であるが、キャパシタＣ工２□の
耐圧の観点からは、メモリアレーの動作電圧の１７２、
すなわちＶｔ、、／２が望ましい。 ワードドライバ３１は、ロウデコーダ３２の出力を受け
て、選択されたワード線を駆動する回路である０本実施
例では、ワード線電圧をメモリアレーの動作電圧（ここ
ではＶ　Ｌｌ　＝３−３　Ｖ　）よりも高くする。いわ
ゆるワード線昇圧方式を採用している。この方式の利点
は、メモリセルの蓄積電圧を大きくできることである。 そのため、ワード線電圧発生回路４６で作られた電圧Ｖ
Ｃ）ｌ　（Ｖｃｏ＞ＶＬい）を選択されたワード線に供
給する。 センスアンプ３３は、データ線上の微小信号を増幅する
ための回路であり、ＮチャネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ−
ＱＬｚｓ　、Ｑ＞−ａから成るフリップフロップと、Ｐ
チャネルＭＯ８ＦＥＴＱ、、、、Ｑ、□から成るフリッ
プフロップによって構成されている。センスアンプはφ
Ｓを高レベル、／φＳを低レベルとしてＭ　ＯＳ　Ｆ　
Ｅ　Ｔ　ＱＬ３Ｇ　＝　Ｑ□、７を導通状態にすること
によって、活性化される。 データ線プリチャージ回路３４は、メモリセル読出しに
先立って各データ線を所定の電圧Ｖｐに設定するための
回路である。プリチャージ信号φＰを印加することによ
って、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑｚｉ−〜Ｑ１１、が導
通状態になり、データ線ＤＬＪ／Ｄ　Ｌ　Ｊの電圧はＶ
ｐに等しくなる。なお、データ線プリチャージ電圧Ｖｐ
は任意の電圧でよいが、データ線充放電電流を低減する
観点からは、メモリアレーの動作電圧の１／２、すなわ
ちＶＬ、／２にするのが望ましい。 データ線選択回路３５は、カラムデコーダ３７の出力φ
ｖｓを受けて、選択されたデータ線対をＭ　ＯＳ　Ｆ　
Ｅ　Ｔ−Ｑｔｓｘ　、ＱＬ３３を通して入出力線Ｉ１０
．／Ｉ１０に接続する回路である０本実施例では、カラ
ムデコーダ３７は端に１個だけ配置し、その出力φＹＳ
を複数のデータ線選択回路に分配するという、いわゆる
多分割データ線と呼ばれる手法を用いている。これはカ
ラムデコーダの占有面積低減に有効である。 本実施例では、センスアンプ３３．データ線プリチャー
ジ回路３４．データ線選択回路３５を左右のメモリアレ
ーで共有する、いわゆるシェアドセンス、シェアドＩ１
０と呼ばれる手法を採用している。これは、３３，３４
．３５を共有することにより、その占有面積を低減する
のに有効である。そのため、メモリアレーと３３．３４
．３５との間に、スイッチ信号φＳＨＬおよびφ５ｔｌ
Ｒによって制御されるスイッチ回路３６Ｌおよび３６Ｒ
が設けられている。 メインアンプ３８．データ出力バッファ３９゜データ人
力バッファ４０．書込み回路４１は、データの入出力の
ための回路である。読出しの場合は、センスアンプ３３
にラッチされているデータが、入出力線、メインアンプ
３８．データ出力バッファ３９を介して、データ出力端
子Ｄ　ｏｎｔに出力される。書込みの場合は、データ入
力端子Ｄｉｎから入力されたデータが、データ人力バッ
ファ４０、ｉｌ込み回路４１を介して入出力線に設定さ
れ、さらにデータ線選択回路３５．データ線を通してメ
モリセルに書き込まれる９本実施例では、前述のように
、３８，４０．４１は内部電源電圧ＶＬ２で動作させて
、消費電力の低減と動作の安定化を図っている。データ
出力バッファ３９のみは、外部インタフェース（ここで
はＴＴＬコンパチブル）の都合上、外部電源電圧Ｖｃｃ
（＝５Ｖ）で動作されている。 ロウアドレスバッファ４２．カラムアドレスバッファ４
３は、外部アドレス信号Ａを受けて、それぞれロウデコ
ーダ３２．カラムデコーダ３７にアドレス信号を供給す
る回路である。タイミング発生回路４４は、外部制御信
号／ＲＡ　Ｓ　。 ／ＣＡＳ、／ＷＥを受けて、メモリの動作に必要なタイ
ミング信号を発生する回路である。これらの回路も、内
部電源電圧ＶＬｚで動作させて、消費電力の低減と動作
の安定化を図っている。 ワード線電圧発生回路４６は、前述のように、ワード線
電圧ＶＣＨ（ここでは約５Ｖ）を発生する回路である（
後述のようにこの電圧はスイッチ回路でも使用される）
、データ線プリチャージ電圧発生回路４７は、データ線
プリチャージ電圧Ｖ　ｐ　）（ここでは１．６５Ｖ）を
発生する回路である。 基板電圧発生回路４８は、半導体基板に印加する電圧Ｖ
ａａ　（ここでは−２Ｖ）を発生する回路である。これ
らの回路の電源は、Ｖｃｃではなく、安定化されたＶＬ
、ｔもしくはＶＬ！である。そのため、Ｖｃｃが変化し
ても出力電圧の変動が少ないという利点がある。 次に、このＤＲＡＭの読出しの場合の動作を、第２３図
の動作波形図を参照しながら説明する。 待機状ｍ　（／ＲＡＳ、／ＣＡＳともにＩＩＬ’ベル）
のときは、データ線プリチャージ信号φＰおよびスイッ
チ信号φ５）ＩＬ　＋　φＳＨＲがともに高レベル（＝
ＶＬ、）であり、データ線ＤＬ、／ＤＬがＶｐに設定さ
れている。また、センスアンプ駆動信号φＩＩＩＡＮ　
、φＳＡＰおよび入出力線Ｉ１０．／Ｉ１０もＶｐにプ
リチャージされている（これらのプリチャージ回路は第
１３図には示されていない）、この状態では、電圧リミ
ッタの駆動回路活性化信号のうち、φ、′のみが高レベ
ル（＝Ｖｃｃ）、φ１φ３′は低レベルである。したが
って、消費電力の小さい待機時用の駆動回路７ｃのみが
活性化されており、これによって内部電源電圧ＶＬ、の
レベルが保持されている。また、接続回路１５を通して
ＶＬｌのレベルも保持されている。電流駆動能力が大き
いが消費電力も大きい７ａ、７ｂは非活性状態である。 こうすることにより、待機時の消費電力を低減すること
ができる。 ／ＲＡＳが低レベルになると、まず周辺回路用の駆動回
路活性化信号φ、′が高レベル（＝Ｖｃｃ）になる、こ
れにより、電流駆動能力の大きい７ｂが活性化され、Ｖ
Ｌ、を電源として動作する周辺回路に大電流を供給でき
るようになる。プリチャージ信号φＰが低レベル（＝　
ＯＶ）になり、選択されたメモリアレー側のスイッチ信
号（第２３図の場合はφ５）ＩＬ　）はＶＣＨレベルま
で昇圧され、反対側のスイッチ信号（第２３図の場合は
φＳＨＲ）はＯｖになる。φＳＨＬを昇圧するのは、次
のような理由による。センスアンプの電圧振幅は後述の
ようにＶＬ、であるが、φＳＨＬのレベルがＶＬ２であ
ると、データ線の電圧振幅がｖ、、、　−ＶＴＮに低下
し、その結果メモリセルの蓄積電圧もＶＬ２−ＶＴＮに
低下してしまう（ＶＴＮはＮチャネルＭＯＳＦＥＴ・Ｑ
　ｌりＩ　Ｑｘｚ＋のしきい値電圧）、φＳＨＬを昇圧
することによってこれを防止し、メモリセルの蓄積電圧
を確保することができる。 次に、ロウアドレスバッファ４２およびロウデコーダ３
２が動作すると、１本のワード線Ｗ　Ｌ　Ｉが選択され
、その電圧がＶＣＨになる。ＷＬｔ上の各メモリセルか
ら各データ線に信号電荷が読出され、データ線の電位が
変化する。第１８図の動作波形は、メモリセルのキャパ
シタにあらかじめ高電位（’ＦＶＬ１）が蓄積されてい
た場合の例であり、データ線Ｄ　Ｌ　ａの電位がわずか
に上昇し、／ＤＬ。 との間に電位差を生じている。 センスアンプの動作に先立って、メモリアレー用の駆動
回路活性化信号φ、′が高レベル（＝Ｖｃｃ）になる、
これにより、駆動回路７ａが活性化され、ＶＬ、を電源
として動作するセンスアンプ駆動信号発生回路４５に大
電流を供給できるようになる０次に、φＳが高レベル（
＝Ｖシａ）、／φＳが低レベル（＝ＯＶ）になる、これ
により、ＭＯＳ　Ｆ　Ｅ　Ｔ　−Ｑ、、＠、　Ｑ、３ｆ
ｆが導通状態になり、φｓＡＮはＱ　１３　＄を通して
接地され、φＳＡＰはＱ。７を通してＶＬ工に接続され
る。これによって、データ線ＤＬＪ、／ＤＬＪ間の微小
な電位差が増幅され、一方（第２３図の場合はＤ　Ｌ　
Ｊ　）はＶＬ工に、他方（第２３図はＤＬＪ）はＯｖに
なる。 ＣＡＳが低レベルになると、カラムアドレスバッファ４
３．カラムデコーダ３７が動作し、１本のデータ線が選
択される。これにより、データ線選択信号φＹＳが高レ
ベル（＝ＶＬ、）になり、データ線選択回路３５を通し
てデータ線が入出力線に接続される。センスアンプ３３
にラッチされていたデータは、入出力線、メインアンプ
３８．データ出力バッファ３９を介して、データ出力端
子Ｄ　ｏｎｔに出力される。 ＲＡＳが高レベルに戻ると、まずワード線ＷＬ＋が低レ
ベルになり、φＳ、φＳ、φＳＨＬ　ｔφＳＨＲ、φＰ
が元のレベルに復帰する。メモリアレー用の駆動回路活
性化信号φ□′はここで低レベル（＝　ＯＶ）になり、
駆動回路７ａが非活性状態になる。さらに、ＣＡＳが高
レベルに戻ると、周辺回路用の駆動回路活性化信号φ２
′も低レベル（＝ＯＶ）になり、駆動回路７ｂが非活性
状態になる。 以上の説明から明らかなように、駆動回路の活性化信号
φ、′およびφ２′は、それぞれ必要なときにのみ高レ
ベルになる。すなわち、φ、′はセンスアンプの動作開
始直前からＲＡＳが高レベルに戻るまで、φ２′はＲＡ
ＳまたはＣＡＳが低レベルにあるときに、それぞれ高レ
ベルになる。これにより、ａ動回路７ａ、７ｂで消費さ
れる電力の低減が実現できる。 以上説明したように、本実施例によれば、デプリーショ
ン形のＦＥＴを用いず、エンハンスメント形のＦＥＴ同
士のしきい値電圧差を基準とする基準電圧発生回路を作
ることができる。エンハンスメント形のＦＥＴ同士の特
性を合せることはデプリーション形とエンハンスメント
形のＦＥＴの特性を合せることよりも容易であるから、
従来よりも安定な基準電圧を得ることができる。したが
って、たとえば前述のメモリＬＳＩの電圧リミッタに適
用した場合、より安定な内部電源電圧を発生することが
できる。 〔第２グループ〕 以下、図面を参照して本発明の第２のグループの実施例
を説明する。以下の説明では、主として本発明をＭＯ８
技術による半導体装置に適用した例を示すが、本発明は
他の半導体装置、たとえばバイポーラやＢｉＣＭＯ８技
術による半導体装置にも適用できる。また、外部電源電
圧および内部電源電圧は正である場合について述べるが
、負である場合でも、トランジスタの極性などを逆にす
ることによって本発明が適用できる。 まず、第２のグループの基本概念を説明する。 第２４図に本実施例を示す。図中、ＶＬが電圧リミッタ
回路であり、外部電源電圧Ｖｃｃから内部電源電圧ＶＬ
１〜ＶＬ３　（以下、ＶＬＩ　（ｉ＝１．２゜３）とし
て説明する）を発生する。電圧リミッタ回路ＶＬは、基
準電圧発生回路ＶＲと駆動回路Ｂ１〜Ｂａ（以下Ｂｔ　
（ｉ＝１．２．３）として説明する）から成る。基準電
圧発生回路ＶＲは、外部電源電圧Ｖｃｃや温度による変
動が少ない安定な電圧ＶＲを発生し、各駆動回路Ｂｉ（
Ｂ工〜Ｂ、）は、ＶＲをもとに電流駆動能力の大きい電
圧ＶＬ工を発生する。各駆動回路Ｂｉは、帰還増幅器Ａ
Ｉと相位補償回路Ｃｓ　（ｉ＝１．２．３）から成る。 Ｚ工〜Ｚつは、電圧リミッタ回路ＶＬの負荷となる半導
体装置内の回路であり、それぞれＶＬ、〜ＶＬ、を電源
として動作する。φ、〜φ、は、それぞれ負荷回路Ｚ工
〜Ｚ、を制御するタイミング信号である。 φ１′〜φ３′は、それぞれφ、〜φ、に同期したタイ
ミング信号である。 本実施例の第１の特徴は、電圧リミッタ回路の負荷とな
る内部回路を２１〜Ｚ３の３個の分割し、それに応じて
電圧リミッタ回路内の駆動回路もＢ工〜Ｂ、の３個に分
割し、それぞれに位相補償を施したことである。一般に
、半導体装置内の回路には、容量、抵抗、インダクタン
ス、非線形素子、あるいはそれらの組合せなど極めて多
種・多様なものが含まれる。しかも、それらが半導体チ
ップ上に分散して（すなわち分布定数的に）存在する。 そのような複雑な負荷を有する帰還増幅器を安定に動作
させるための位相補償は極めて難しい１本実施例のよう
に、負荷回路を種類や大きさによって複数個に分割すれ
ば、各負荷回路に適した帰還増幅器および位相補償回路
の設計は比較的容易になる。これにより各駆動回路の動
作を安定にすることができる。 負荷回路の分割方法としては、例えば下記の方法が考え
られる。 ■　抵抗性負荷と容量性負荷とに分割する方法。 ■　負荷の大きさ（消費電流）によって分割する方法。 ■　回路の動作タイミングによって分割する方法。 ■　回路の半導体チップ内の物理的位置によって分割す
る方法。 物理的位置によって分割した場合は、必要に応じて駆動
回路Ｂ□〜Ｂ、を分散配置することが望ましい。 本実施例の第２の特徴は、各能動回路Ｂ、に。 各負荷を制御するタイミング信号φｉに同期した信号φ
、′が入力されていることである。一般に、半導体装置
内の回路に流れる電流は、動作モードによって大きく変
化する。このことは、電源側から見れば、負荷のインピ
ーダンスが変化することを意味する。このような負荷変
動に対応できるようにするために、本実施例では、タイ
ミング信号φ賑′を用いる。φ１′によって帰還増幅器
Ａ、や位相補償回路Ｃ２の回路定数を変化させ、常に負
荷の動作モードに適応した特性にすることができる。こ
れにより、常に駆動回路の動作を安定にすることかでき
る。 なお、本実施例では、負荷回路Ｚ工〜Ｚ、の動作電圧Ｖ
Ｌ、〜ＶＬ、のレベルはすべて等しいとしている。その
ため、基準電圧発生回路は１個だけ設け、その出力ＶＲ
を駆動回路Ｂ１〜Ｂ□で共通に使用している。負荷回路
によって動作電圧が異なる場合は、第２５図のように基
準電圧発生回路を複数個設ければよい、あるいは基準電
圧発生回路は１個だけとしておき、駆動回路Ｂ１〜Ｂ、
内に電圧変換機構を設けてもよい。 第２６図に本発明の他の実施例を示す。本実施例の特徴
は、負荷回路Ｚ１の動作モードに対応して複数（ここで
は２個）の駆動回路を設け、それらの出力をスイッチで
切替えていることである。 駆動回路Ｂ　、、、　Ｂ１２にはそれぞれ、Ｚ４の動作
に同期したタイミング信号φ、′およびその補信号φ、
′が入力されている。Ｂｚｔ−Ｂ工２の出力ＶＬｉｉｔ
ＶＬ、２のうちの一方が、スイッチＳＷで選択されて、
負荷Ｚ工に供給される。φ、′が高レベル、φ１′が低
レベルのときは、Ｂ□１が活性化、Ｂ工２が非活性化さ
れ、スイッチＳＷはｖし８、側に接続される。逆に、φ
１′が低レベル、φ１′が高レベルのときは、Ｂ工、が
非活性化、Ｂ１□が活性化され、スイッチＳＷはＶＬ□
、側に接続される。すなわち、２個の駆動回路Ｂ工０．
Ｂ１□のうちの一方だけが負荷回路Ｚ工に内部電源電圧
ＶＬ、を供給するのに使用され、他方は切り離された状
態にある。 第２４図の実施例では、負荷の変動に対応するために、
駆動回路の回路定数を変えるという方法を採っていた。 しかし、負荷のインピーダンスが動作モードによって極
めて大きく変化し、単なる回路定数の変更だけでは複数
の動作モードで安定に動作させることが困難なことがあ
る。このようなときに本実施例の方法が有効である。各
駆動回路は１つの動作モード専用に設計すればよいから
である。たとえば、２工が動作状態にあるときと待機状
態にあるときとで、非常に大きな消費電流の変化がある
とする。この場合は、駆動回路Ｂ１１はＺｌが動作状態
にあるときに、Ｂ１２はｚｏが待機状態にあるときにそ
れぞれ安定に動作するように。 帰還増幅器および位相補償回路を設計しておけばよい。 本実施例では、使用されない方の駆動回路は非活性化し
ているが、これは必ずしも必要ではない。 使用されない方の駆動回路はスイッチによって切り離さ
れるからである。しかし、消費電力を低減するためには
非活性状態にしておく方が望ましい。 また、スイッチによって駆動回路の出力を切り替えてい
るが、駆動回路が非活性状態のときにその出力が高イン
ピーダンスになるように設計しておけば、スイッチは不
要である。 第２４図の実施例では、駆動回路を分割しているために
、内部電源電圧ＶＬ工〜ＶＬ、の間に電位の差が生じる
ことが懸念される。内部電源電圧間の電位差が大きいと
、負荷回路Ｚ１〜Ｚ、相互間に信号の授受がある場合ミ
スマツチが起こったり、素子が破壊したりすることがあ
る。第２７図にこれを防止する一方法を示す、簡単のた
め、負荷および駆動回路を２個に分割した場合について
示しである。本実施例では、２個の内部電源電圧同士を
２個のＮチャネルＭＯＳトランジスタＱユｌＱ２によっ
て接続している。ＭＯＳトランジスタのしきい値電圧を
ＶＴＨとすると、ＱｌはＶ　Ｌｔ　−Ｖ　ｔ、、　＞　
Ｖ　ＴＨのときに、Ｑ２はＶ　Ｌ２−　Ｖ　Ｌ４　＞　
Ｖ　ＴＯノドきニソれぞれ導通する。したがって、ＶＬ
工とＶＬ２との間の電位差はＶ丁Ｈ以内に保たれる。 内部電源電圧同士を接続する方法は、第２７図に示した
ものに限られない。第２８図（ａ）〜（ｅ）にいくつか
の例を示す。最も単純な方法は、同図（ａ）ないしくｅ
）のように、抵抗あるいは等測的に抵抗とみなせる素子
によって接続する方法である。同図（ｄ）は、第２７図
と同様に、内部電源電圧間の電位差が一定値を越えない
ようにする方法である。ここでは、ＭＯＳトランジスタ
のかわりにダイオードＤ１．　Ｄ、を用いている。ＶＬ
ｌとＶＬ、との間の電位差は、ダイオードのオン電圧以
内に抑えられる。同図（ｅ）は、電源投入直後にのみ高
レベルになる信号ＷＫを用いて、ＶＬ工とＶＬ２とを接
続する方法である。これは特に、負荷ＶＬ０とＶＬ２と
の立上りの時定数が大きく異なる場合に、電位差が生じ
るのを防止するのに有効である。もちろん、第２７図お
よび第２８１！１（ａ）〜（ｅ）のうちのいくつかを組
合せた接続方法を採用してもよい。 なお、ここで述べた接続方法は、位相補償を施していな
い電圧リミッタに対しても有効である。 第２４図〜第２７図では簡単のため、負荷回路を単一の
インピーダンスＺｔで表していた。しかし、実際の半導
体装置における負荷は第２９図に示すように、半導体チ
ップ内に分布している場合が多い、このような場合は、
分布した負荷の途中あるいは遠い端の部分から増幅器Ａ
１へ帰還をかけてもよい。図の例では、Ａ工へは分布し
た負荷Ｚｉｉ〜Ｚ工、の近端から帰還をかけているが、
Ａ２へは負荷ＺＺ、〜Ｌｓの中央部から、Ａ３へは負荷
ｚ２１〜Ｚ３．の遠端からそれぞれ帰還をかけている。 こうすることによる利点は、配線のインピーダンスによ
る内部電源電圧の低下分を補償でき、駆動回路から遠い
負荷の動作を安定化できることである０分布した負荷の
途中あるいは遠端から帰還をかける場合は１位相補償回
路の入力も同じ個所からとることが望ましい。 ［帰還増幅器と位相補償回路］ 次に、本発明に用いるのに好適な帰還増幅器と位相補償
回路について説明する。 第３０図（ａ）に帰還増幅器Ａ、と位相補償回路Ｃｓの
一実施例を示す。図中、２１は差動増幅器であり、ＭＯ
ＳトランジスタＱ２□〜０２　Ｓから成る。２２は出力
段であり、ＭＯＳ）−ランジスタＱ２＆ｊＱ２□から成
る。差動増幅器２１の２個の入力端子のうち、一方には
基準電圧ＶＲが入力され、他方には出力段からＶＬが帰
還されている。ＣＩは位相補償回路であり、抵抗Ｒｏと
キャパシタＣＤが直列に接続されている。この回路の帰
還をかけないときの小信号等価回路を第３０図（ｂ）に
示す。 簡単のため、負荷が単独の容量Ｃしである場合を示しで
ある。ここで、ｇｍｔ＋　ｇｍｚはそれぞれ差動増幅器
、出力段の伝達コンダクタンス、ｒｔｔ　ｒ。 はそれぞれ差動増幅器、出力段の出力抵抗、Ｃａは出力
段の入力容量（Ｑ、、のゲート容量）である。 この回路の周波数特性を第３１図（ａ）、（ｂ）を用い
て説明する。まず位相補償を施さない場合について述べ
る。第３１図（ａ）は位相補償回路がない場合の周波数
対利得の関係である０図中、ａは差動増幅器２１の利得
Ｖ　、’　／　Ｖ　（、ｂは出力段２２の利得Ｖｏ／ｖ
ｉ’　　Ｑは総合の利得ｖｏ／ｖｔである。ａ、ｂはそ
れぞれ、ｆ工、ｆ、なる周波数で６ｄＢ１０ｃｔの割合
で低下し始める。ここで、 である。この例ではｆｌ＞ｆ、であるから、総合の利得
ｃ＝Ｖｏ／Ｖｔは、周波数がｆ２を越えると６ｄＢ１０
ｃｔで、さらにｆ８を越えると１２ｄＢ１０ｃｔの割合
で低下する。これらの点ｆ、、ｆ□がいわゆるポール周
波数である。前述のように、帰還増幅器が安定に動作す
るためには、１２ｄＢ１０ｃｔで低下し始める点（ここ
ではｆｌ）における利得がＯｄＢ以下でなければならな
い６図から明らかなように、ｆｌとｆ２とが比較的近接
していると、この条件が満たされないことが多い。第３
１図（ａ）では満たされていない。したがって、ｆｏと
ｆ２とを十分離すことによって、帰還増幅器を安定化す
ることができる。 ここで位相補償回路Ｃ１を付加すると、周波数特性が第
３１図（ｂ）のようになる。すなわち、差動増幅器２１
の利得は変わらないが、出方段の利得はｐ、１．　ｚ、
、　ｐ２．の３カ所で折れ曲がった特性になる。Ｐ２□
とＰ。はボール、Ｚ２は零点と呼ばれる点である。これ
らの点の周波数は次のとおりである。 ２　πＧ＋、Ｃｏ　ｒ　２ＲＤ ｆ、　＝ この図から明らかなように、ｆ２を差動増幅器のポール
周波数ｆ１の近傍に設定することによって、すなわちＣ
ｏＲｏ弁Ｃａｒよとすることによって、総合の利得のｆ
工における折れ曲がりがなくなる。 その結果、総合の利得は、周波数がｆ２□を越えると６
ｄＢ１０ｃｔで、さらにｆ　２２を越えると１２ｄＢ１
０ｃｔの割合で低下するようになる。ここで、ＣＯ＝　
ｎ　Ｃａ　ｒ１／　ｒｚ、Ｒｏ＝ｒ、／ｎとしてｎを十
分大きくすれば、ｆ　２１とｆ　、２とを十分離すこと
ができるので、帰還増幅器を安定化することができる。 第３２図（ａ）に帰還増幅器と位相補償回路の他の実施
例を示す。この回路では、出力段２２の入力と出力との
間にキャパシタＣＦを挿入することによって、位相補償
を行っている。この回路の帰還をかけないときの小信号
等価回路を第３２図（ｂ）に、その周波数特性を第３３
図に示す、この場合は、差動増幅器の方の利得が、Ｐ工
ｘｔＬｔＰ、２の３カ所で折れ曲がった特性になる。こ
の場合も前実施例と同様、ｆ、：ｆ２となるように設定
し、ｆ□、とｆｉｇとを十分離すことによって、帰還増
幅器を安定化することができる。本実施例の特徴は、位
相補償用のキャパシタＣＦが増幅段の入力と出力との間
に挿入されているため、いわゆるミラー効果により見掛
けの静電容量が大きくなることである。したがって、実
際の静電容量が比較的小さくても位相補償を行うことが
できるので、キャパシタの占有面積を低減することがで
きる。 ここで第３０図（ａ）もしくは第３２図（ａ）の位相補
償回路に用いるキャパシタについて説明する。これらの
キャパシタとしては、静電容量がかなり大きく（通常数
百〜数千９Ｆ）、Ｌかも電圧依存性の小さいものが必要
である。第３４図（ａ）に通常のＣＭＯＳプロセスでこ
れを実現する一方法を示す０図中、１０１はＰ形の半導
体基板、１０２はＮ形のウェル、１０３はＮ＋拡散層、
１０４はアイソレーション用のＳｉＯ２，１０５はゲー
ト絶縁膜、１０６はゲートである。キャパシタは、通常
のＭＯＳキャパシタと同じように、ゲート絶縁膜１０５
をはさんで、ゲート１０６と基板表面１０２ａとの間に
形成される。キャパシタ絶縁膜として薄いゲート絶縁膜
を用いているために、比較的小面積で大きな静電容量が
得られるのが特徴である。ただし、通常のＭＯＳキャパ
シタと異なる点は、ゲート下にＮウェルがあるために、
しきい値電圧が負であることである。これを第３４図（
ｂ）を用いて説明する。横軸はキャパシタに印加する電
圧（ゲート側が正）、縦軸は静電容量である。しきい値
電圧（フラットバンド電圧）は、静電容量が大きく変化
するときの印加電圧ｖ０であるが、Ｖ、＜Ｏである。し
たがって、ゲート側が正になるように一方向の電圧が印
加されるかぎり、その収電容量はほとんど一定であると
いう特徴がある。双方向の電圧が印加されうる場合は、
第３４図（ａ）に示したキャパシタを２個用い、第３４
図（ｃ）のように互いに逆方向に並列接続すればよい。 本実施例のキャパシタを作るのに必要な工程は。 ウェル形成、アイソレーション領域形成、ゲート絶縁膜
形成、ゲート形成、拡散層形成、および配線の各工程で
あるが、これらはいずれも通常のＣＭＯＳプロセスに含
まれている工程である。したがって、ＣＭＯＳプロセス
で作られる半導体装置ならば１本キャパシタを作るため
に特に工程を追加する必要はない。 また、本発明を適用する半導体装置によっては、積層容
量が利用できることがある。たとえば、積層容量をメモ
リセルのキャパシタとして用いたＤＲＡＭがそうである
。このような場合は、積層容量を位相補償用キャパシタ
として用いてもよい。 積層容量を用いたＤＲＡＭについては、アイ・イー・イ
ー・イー、ジャーナル・オブ・ソリッド・ステート・サ
ーキッツ、第１５巻、第４号、第６６１頁から第６６６
頁、１９８０年８月（Ｉ　ＥＥＥ　Ｊｏｕｒｎａｌ　ｏ
ｆ　５ｏｌｉｄ−３ｔａｔｅＣｉｒｃｕｉｔｓ、　Ｖｏ
ｌ、　Ｓ　Ｃ−２２、Ｎｏ、　３　。 ｐｐ、６６１−６６６、Ａｕｇ、１９８０）に記述され
ている。 ［基準電圧発生回路コ 次に、本発明による電圧リミッタ回路に用いるのに適し
た基準電圧発生回路について説明する。 なお、ここで述べる基準電圧発生回路は、位相補償を施
していない電圧リミッタ回路にもちろん用いることがで
きる。また、グループ１で説明した実施例を応用するこ
とができることもいうまでもない。 電気リミッタの出力電圧ｖしは、基準電圧ＶＲを基に作
られる。したがって、ＶＲの特性によって、ＶＬの特性
を任意に設定できる。半導体装置において電圧リミッタ
回路を使用する際には、ＶＬの外部電源電圧Ｖｃｃ依存
性が特に重要であるから、ＶＲのＶｃｃ依存性に特に留
意して設計する必要がある。これに関しては、種々の目
的に応じた特性例とその発生法が、特願昭５６−５７１
４３．特願昭５６−１６８６９８．特願昭５７−２２０
０８３、特願昭６０−２６１２１３．特願昭６３−８３
７２．特願昭６３−１２５７４２゜米国特許第４１００
４３７号などに開示されている。これらの回路が本発明
に適用可能なことはいうまでもない。 第２４図〜第２７１図の実施例では、基準電圧ＶＲを直
接駆動回路に入力していた。しかし、基準電圧発生回路
で得られる電圧は、必ずしも半導体装置内で用いる内部
電源電圧として適当な値であるとは限らない。この場合
は電圧の変換が必要になる。また、場合によっては、基
準電圧の製造プロセスによるばらつきを補償するために
、電圧の微調整、いわゆるトリミングが必要になること
がある。電圧の変換およびトリミングの方法としては、
前記の米国特許第４１００４３７号に記載されている方
法を用いてもよいが、ここでは通常のＭＯＳプロセスで
作られる半導体装置に適した方法を紹介する。 第３５図に回路図を示す。図中、ＤＡは差動増幅器、Ｑ
　３　Ｌ〜Ｑ　４３はＰチャネルＭＯＳトランジスタ、
Ｆ１〜Ｆ、はヒユーズである６ＶＲが入力電圧（基準電
圧発生回路の出力）、ｖＲ／　が出力電圧（駆動回路の
入力となる）である、ＤＡの入力端子の一方には、ＶＲ
が入力され、他方にはＶＲ’　をＭＯＳトランジスタＱ
３１〜Ｑ　４２によって分割したＶ　Ｒ’が帰還されて
いる。ＤＡの増幅率が十分大きいとすれば、出力電圧Ｖ
　Ｒ’は次式で与えられる。 ここで、Ｒ１はＱ３□〜Ｑ３．から成る回路を等価的に
抵抗とみなしたときの抵抗値、Ｒ２はＱ、〜Ｑ４２から
成る回路を等価的に抵抗とみなしたときの抵抗値である
。ヒユーズを切断することによりＲ工、Ｒ２が変わるの
で、Ｖ　Ｒ’　を調整することができる。 具体的なトリミングの方法を第３６図を用いて説明する
。この図は、入力ＶＲと出力ＶＲ’　との関係を示した
ものである１図中、ｄがヒユーズを全く切断しないとき
の特性である。ヒユーズＦ工。 Ｆ、、　Ｒ３を順に切断すると、上記Ｒ１が大きくなる
ので、ｃ、ｂ、ａで示すようにＶ　Ｒ’は高くなる。ヒ
ユーズＦ４．Ｆ、、Ｆ、を順に切断すると、上記Ｒ２が
大きくなるので、ｅ、ｆ２ｇで示すようにＶＲ’　は低
くなる。したがって、まずＶＲを観測し、第１３図を見
てＶ　Ｒ’　が最も目標値ＶＦＩ。 に近くなるように、ヒユーズの切断方法を選択すればよ
い。われわれの目標は、ＶＲが広い範囲でばらついても
、Ｖ　Ｒ’　がある範囲内ＶＲ，’±ΔＶＲに入るよう
にすることである。そのためには、図中に破線で示した
ように、あるトリミング方法（たとえばａ）を採用した
ときにＶＲ’　＝ＶＲ６＋ΔｖＲ′　になるときに、そ
れと隣接するトリミング方法（たとえばｂ）を採用する
とＶＲ’：ＶＦＩｏ　　−ΔＶＲ’　になるように、回
路定数（各ＭＯＳトランジスタのチャネル幅／チャネル
長）を選んでおけばよい。 第３７図にトリミング回路の他の実施例を示す。 出力電圧Ｖ　Ｒ’　を低くするときは、第３５図と同様
に、ヒユーズＦ、、　Ｆｓ、　Ｆ、を順に切断すればよ
い。第３５図との相違点は、出力電圧Ｖ　Ｒ’　を高く
する方法にある。この場合は、まずヒユーズＦ７を切断
しくこの時点で入出力特性は第３６図のｈのようになる
ように回路定数を選んでおく）、次にＦ、、Ｆｓ、Ｆ、
を順に切断していけばよい。 本回路は、第３５図の回路よりもヒユーズの数が少なく
、したがって占有面積を小さくできるという利点がある
。 第３５図および第３７図に示した回路は、前記米国特許
に記載されている回路に比べて、通常のＭＯＳプロセス
で作った場合の占有面積が小さいという利点がある。す
なわち、米国特許に記載されている回路では、出力電圧
ｖＲ′　を分割するための素子として、抵抗を用いてい
たのに対し、第３５図および第３７図の回路ではＭＯＳ
トランジスタを用いている０回路の消費電流を低減する
ためには、電圧分割用素子の等価抵抗はかなり大きく（
数百にπ程度）しなければならない。通常のＭＯＳプロ
セスでは、抵抗よりもＭＯＳ）−ランジスタの方が、小
面積で等価抵抗の大きい素子が得られる。ただし、ＭＯ
Ｓ）−ランジスタを用いると、そのしきい値電圧の変動
によってＶＲ’の特性が変動することが懸念されるが、
各トランジスタのチャネル幅・チャネル長を十分大きく
してばらつきを抑え、バックゲートをソースに接続して
基板電位変動の影響を回避し、さらにしきい値電圧のば
らつき分も見込んでヒユーズの切断方法を選択すること
により、解決できる。 次に、トリミング回路に用いるＭＯＳトランジスタにつ
いて、第３８図（ａ）、（ｂ）によって説明する。前述
のように、各トランジスタのバックゲートは、基板電位
変動の影響を抑えるために、それぞれのソースに接続す
ることが望ましい。たとえば、基板がＰ形の場合は、第
３８図（ａ）に示すようなＰチャネルＭＯＳトランジス
タを用いればよい。基板がＮ形の場合は、第３８図（ａ
）において導電形をすべて逆にしたＮチャネルＭＯＳト
ランジスタを用いればよい。また、第３８図（ｂ）のよ
うに、二重のウェル構造にして、外側のウェル１１２の
電位を固定（ここでは接地）することにより、基板電位
変動に対してさらに強くすることができる。 次に、トリミング回路に用いるヒユーズについて説明す
る。ヒユーズと′ッては、たとえば多結晶シリコンなど
、半導体メモリの欠陥救済に用いられているものと同じ
ものが利用できる。したがって、欠陥救済回路を有する
半導体メモリならば、ヒユーズを作るために特に工程を
追加する必要はない。ヒユーズの切断方法は、レーザ光
を用いる方法でも、電気的な方法でもよい、レーザ光を
用いる方法には、切断用のトランジスタが不要であるた
め、占有面積を小さくできるという利点があり、電気的
な方法には、高価なレーザ光照射装置を用いなくてもよ
いという利点がある。 第３９図（ａ）にＶＲからＶ　Ｒ’への変換回路の他の
実施例を示す、第３５図あるいは第３７図の回路との相
違点は、ＰチャネルＭＯＳトランジスタＱ４．を追加し
たことである。これにより、出力電圧ｖＲ′ノ最大値は
Ｖｃｃ　−ｌ　ＶＴＰ　ｌ　　（ＶＴＰはＰチャネルＭ
ＯＳトランジスタのしきい値電圧）に抑えられる。これ
を第３９図を用いて説明する。 この図は、ＶＲとＶ　Ｒ’のＶｃｃ依存性を示したもの
である。第３５図あるいは第３７図の回路では、Ｖｃｃ
が低いときＶＲ’　岬Ｖｃｃである。しかし第３９図（
ａ）の回路では、Ｑ９．の追加により、Ｖｃｃが低イト
きＶＲ’　＝Ｖｃｃ　　ｌ　ＶＴＰ　Ｉと、ｌ　Ｖｔｐ
　Ｉの分だけ低くなる。 本実施例の利点は、Ｖｃｃが通常動作状態（たとえば５
Ｖ）よりもかなり低いとき（たとえば３Ｖ）の、内部電
源電圧ｖしの電圧安定度がよいことである。これを第３
９図（ｃ）を用いて説明する。 この図は、第３０図（ａ）もしくは第３２図（ａ）の駆
動回路において、Ｖｃｃが低いときの出力電圧ｖしと電
流ＩＬの関係の一例である。ＶＦＩ’　を発生するのに
第３５図あるいは第３７図の回路を用いた場合は、Ｖｃ
ｃが低いときはＶＬ与ＶＲ’　”ＦＶｃｃであるから、
駆動回路の出力ＭＯＳトランジスタ（第３０図（ａ）も
しくは第３２図（ａ）のＱ。）のドレイン・ソース間電
圧がほとんど０であり、電流駆動能力が小さい。そのた
め、出力電流（負荷の消費電流）ＩＬが大きくなると、
ＶＬが低下してしまう。これに対してＶＲ’　を発生す
るのに第３９図（、）の回路を用いた場合は、 ＶＬ：　ＶＲ’　無Ｖｃｃ　　ｌ　ＶＴＰ　ｌであるか
ら、酩動回路の出力ＭＯ８）−ランジスタのドレイン・
ソース間電圧はほぼ１Ｖｒｐｌ（この例では０．５Ｖ）
に等しい、したがって、その電流駆動能力は比較的大き
く、Ｖ＋、の低下量は小さい。すなわち、あらかじめＶ
Ｌを少し低く設定しておくことにより、電圧変動量を少
なくしているにれにより、■しを電源として動作する半
導体装置内の回路の、Ｖｃｃが低いときの動作がより安
定になり、Ｖｃｃに対する動作マージンが大きくなる。 なお、第３９図（ａ）の回路のＱ４．も、前述のトリミ
ング回路のＭＯＳトランジスタと同様、基板電位変動の
影響を抑えるために、第３８図（ａ）、（ｂ）に示す構
造にしておくのが望ましい。 ［チップ内配置・配線］ 次に、本発明を実際の半導体チップ内に実装する場合の
、回路配置方法、ならびに基準電圧ＶＲや内部電源電圧
ｖしの配線方法について述べる。 本発明を適用する半導体装置として、ここではＤＲＡＭ
を例に取り上げるが、もちろん他の半導体装置にも本発
明は適用可能である。また、ここで述べる配置・配線方
法は、位相補償を施していない電圧リミッタ回路に対し
ても有効である。 第４０図に電圧リミッタ回路をＤＲＡＭに適用した場合
の、望ましい回路配置および配線の一例を示す。図中、
１は半導体チップ、２ａ、２ｂは微細ＭＯ８）−ランジ
スタで構成されているメモリアレー　３ａ、３ｂ、３ｃ
は周辺回路である。４゜５はそれぞれ接地ＶＧＮＤ、外
部電源電圧Ｖｃｃ用のポンディングパッド、６は基準電
圧発生＠路、７ａ、７ｂ、７ｃ、７ｄは駆動回路である
。６と７ａ〜７ｄとにより電圧リミッタ回路を構成して
いる。７ａ、７ｂ、７ｃはそれぞれ、周辺回路３ａ、３
ｂ、３ｃを駆動する内部電源電圧ＶＬ□。 ＶＬ、、　ＶＬ、、を発生する。７ｄはメモＩＪ　７　
Ｌ／　−２ａ　。 ２ｂｔｉ−１１ｉ動する内部電源電圧ＶＬ４を発生する
。 本実施例の特徴は、基準電圧発生回路６と駆動回路７ａ
〜７ｄとを分離し、基準電圧発生回路は接地電位入力用
ポンディングパッドの近傍に、駆動回路はそれぞれの負
荷回路の近傍に配置したことである。そのため、接地電
位入力用ポンディングパッドから基準電圧発生回路まで
の接地配線８゜および各駆動回路から各負荷回路までの
内部電源電圧配線１１ａ〜ｌｉｄが短くなり、それらの
インピーダンスが小さくなる。これにより、配線８上の
雑音が減少するので、基準電圧発生回路の接地レベルが
安定し、安定な基準電圧ＶＲが得られる。また、配線１
１ａ〜ｌｉｄのインピーダンスによる内部電源電圧ＶＬ
１〜ＶＬ４の電圧降下が減少するので、ＶＬ、〜■し、
のレベルが安定し、負荷回路の動作が安定になる。 本実施例のもう一つの特徴は、接地配線の方法にある。 まず、基準電圧発生回路用としては、専用の短い配線８
を設ける。他の回路用としては、配線９ａ〜９ｄを設け
る。すなわち、各駆動回路とその負荷回路とは共通の線
で配線するが、他の駆動回路や負荷回路とは分離する。 この配線方式の利点は、各回路が動作するときに流れる
電流によって接地配線上に発生する雑音が、他の回路に
悪影響を与えるのを防止できることである。特に、基準
電圧発生回路の接地配線に雑音が生ずると、すべての内
部電源電圧ｖし、〜ＶＬ４のレベルが変動するので、基
準電圧発生回路用の接地配線だけは必ず他の接地配線と
は分離しておくことが望ましい、また、メモリアレー用
の接地配線も他の接地配線と分離しておくことが望まし
い。なぜならば、ＤＲＡＭではセンスアンプが増幅動作
を行うとき、多数のデータ線（その容量は通常数千ｐＦ
）が同時に充放電され、接地配線に大きな雑音が発生す
るからである。 第４１図に回路配置および配線の他の実施例を示す。本
実施例では、周辺回路３がチップの中央に集中して配置
され、さらに接地および外部電源電圧Ｖｃｃ用のポンデ
ィングパッド４，５もチップの中央に配置されている。 本実施例でも、基準電圧発生回路６は接地電位入力用ポ
ンディングパッドの近傍に、駆動回路７ａ、７ｄはそれ
ぞれの負荷回路の近傍に配置されている。 この実施例の利点は、第４１図から明らかなように、配
線長が短くなることである。これにより、外部電源電圧
Ｖｃｃの変動や負荷回路に流れる電流の変動に対して強
くなる。すなわち、前実施例では、Ｖｃｃ用ポンディン
グパッドと各駆動回路との間の配線１０が長いため、そ
のインピーダンスが大きく、負荷回路の消費電流によっ
てＶｃｃのレベルが低下する。もちろんこの低下分は各
駆動回路で吸収するようになっているが、低下量があま
りに大きいと吸収しきれなくなり、内部電源電圧ＶＬ、
のレベルの低下を招くことがある。これに対して本実施
例では、Ｖｃｃ配線１０のインピーダンスが小さいので
、その分大きな負荷電流を流すことができる。またＶｃ
ｃの低下に対しても強い。 第４０図もしくは第４１図において、接地配線の雑音を
特に問題にしているのは、基準電圧ＶＲおよび内部電源
電圧Ｖ　Ｌ　１が接地電位を基準にして発生されるから
である。逆に、ＶＲ，ＶＬムが外部電源電圧Ｖｃｃを基
準として発生される場合は、Ｖｃｃ配線の雑音の方が問
題になる。この場合は、基準電圧発生回路をＶｃｃ用ポ
ンディングパッドの近傍に配置し、Ｖｃｃ用配線を各回
路ごとに分離すればよい。 なお、第４０図もしくは第４１図に示した配置・配線方
法において、基準電圧ＶＲを基準電圧発生回路から各駆
動回路まで配線しているが、この配線１２にはシールド
を施しておくのが望ましい。 半導体チップ内の他の回路から雑音を受けてｖＲが変動
するのを防ぐためである０通常の半導体製造プロセスで
実現できるシールド方法の例を次に説明する。 第４２図（ａ）、（ｂ）に、シールドを施した配線の一
実施例のそれぞれ平面図および断面図を示す０図中、１
０１は半導体基板、１０４はＳｉＯ２，１０８は第１の
配線層、１０９ａ、１０９ｂ。 １０９ｃは第２の配線層、１１３，１１４は眉間絶縁膜
、１１５は保護膜である。１０９ｂが基準電圧ＶＲの配
線である。その周囲の１０８゜１０９ａ、１０９ｃがシ
ールド用の配線であり、一定電位（ここでは接地）に固
定されている。 １０９ｂの下方に１０８を設けたことにより基板１０１
との容量結合による雑音を防止でき、左右に１０９ａ、
１０９ｃを設けたことにより隣接する配線（図示せず）
との容量結合による雑音を防止できる。第４２図（Ｑ）
および（ｄ）は、シールドを施した配線の他の実施例で
ある０本実施例では、ＶＲを第１の配線層１０８ｂで配
線し、その左右（１０８ａ、１０８ｃ）、下方（１０６
）および上方（１０９）にそれぞれシールド用配線を設
けている。上方にもシールド配線を設けることにより、
上方の空間を通した容量結合による雑音をも防止でき、
シールドがより効果的になる。 さらに第４２図（ｅ）、（ｆ）のように、コンタクト孔
１１６ａ、１１６ｃ、およびスルーホール１１７ａ、１
１７ｃを設けてシールド用配線同士を接続すれば、シー
ルドが完全になる。第４２図（ｇ）、（ｈ）にシールド
を施した配線の他の実施例を示す。本実施例では、多結
晶シリコン層１０６がＶＲの配線である。その下方には
ウェル１１２が形成され、Ｐ形波散層１０７ａ。 １０７ｃ、およびコンタクト孔１１６ａ。 １１６ｃを介して、上方の第１の配線層１０８に接続さ
れている。すなわち、１０６の周囲を１１２、　１０７
ａ、　　１１６ａ、　　１０８．　１１６ｃ。 １０７ｃで囲むことによりシールドしている。本実施例
の利点は、シールドに第２の配線層を使用していないの
で、これを第４２図（ｇ）の１０９に示すように、他の
り的に使用できることである。 これは、たとえばＶＲの配線と他の配線とが交差する部
分に使用するのに有効である。 なお１以上のようなシールドにより、ＶＲと接地との間
に寄生容量が付くが、これはむしろ好ましい効果をもた
らす。この寄生容量は、ＶＲ配線の高周波に対するイン
ピーダンスを低減させ、高周波雑音をバイパスさせる、
いわゆるデカップリングコンデンサとして働くからであ
る。シールド線だけでは、デカップリングコンデンサと
して静電容量が不足の場合は、別にキャパシタを付加し
てももちろんさしつかえない。 上の例では、シールド線を固定する電位は接地電位とし
ているが、安定な電位ならば必ずしも接地電位でなくて
もよい、しかし、接地電位にするのが、最も簡単であり
、しかも上に述べたように寄生容量がデカップリングコ
ンデンサとして働くので望ましい、特に、基準電圧発生
回路用の接地配線（第４０図、第４１図に示す８の部分
）に接続するのが、他の回路の動作によって発生する雑
音を避ける意味でよい、前述のようにＶＲがＶｃｃを基
準にして発生される場合は、シールド線はＶｃｃに固定
する方がよい。 第４３図に回路配置および配線の他の実施例を示す。図
中、１は半導体メモリチップ、３は周辺回路、７ａ、７
ｂ、７ｃはそれぞれ内部電源電圧ｖしを発生する駆動回
路、１４ａ、１４ｂ。 １４ｃ、１４ｄは駆動回路の出力を電源として用いて電
圧振幅ＶＬのパルスφＰｉｔ　φＰｉｔ　φＰ３９φＰ
、を発生するパルス発生回路、２ａ、２ｂ。 ２ｃ、２ｄはそれぞれφｐｔ＋　φｐａｔ　φＰ３１　
φＰ４によって動作する微細ＭＯＳトランジスタを用い
たメモリアレーである。なお、ここでは基準電圧発生回
路は、記載を省略しである。第４４図にこれらの回路の
動作タイミングを示す。 本実施例の半導体メモリチップ１には単一の外部電源電
圧Ｖｃｃ（たとえば５Ｖ）が印加されている。駆動回路
７ａ、７ｂ、７ｃからはＶｃｃから降下させた内部電源
電圧ＶＬ（たとえば３Ｖ）が出力され、パルス発生回路
１４ａ、１４ｂ、１４ｃ。 １４ｄにそれぞれ入力されている。そして、パルス発生
回路には第４４図に示すタイミングパルスφＴと、アド
レス信号ａｔと逆相のａｔが入力されている。 周辺回路３は、外部アドレス信号ＡＩを受けて内部アド
レス信号ａｔおよびａｔを、外部制御信号（ここではロ
ウアドレスストローブ信号ＲＡＳ。 カラムアドレスストローブＣＡＳ、および書込みエネー
ブル信号ＷＥ）を受けて内部タイミングパルスφ丁を発
生する０周辺回路は、チップの集積度にはあまり影響し
ないのであえて微細素子を用いる必要がないこと、およ
び注飛インタフェースの都合により、外部電源電圧Ｖｃ
ｃで直接動作させているが、もちろん内部電源電圧で動
作させてもよい。 メモリはアドレスによって選択されたアレーのみが動作
する。この例では、ａｉ＝“Ｏ”（／ａｔ＝“１”）の
ときアレー２ａと２０が選択（２ｂと２ｄは非選択）、
　ａ、＝″１ｒｅ　　（／ａｉ＝”Ｏ”）のときアレー
２ｂと２ｄが選択（２ａと２０は非選択）の状態となる
。そのために、選択されたアレー用のパルスのみが出力
される。すなわち、第４４図に示すように、ａ＋＝’″
ＯＩＩのときは、パルス発生回路１４ａと１４ｃがタイ
ミングパルスφＴによりφＰｉｔ　φＰ、を出力してア
レー２８と２０を、逆にａｓ＝“１″のときは、パルス
発生回路１４ｂと１４ｄがタイミングパルスφ丁により
φｐａｔ　φＰ４を出力してアレー２ｂと２ｄを動作さ
せる。 本実施例の特徴は、各能動回路を各パルス発生回路に近
接して配置し、しかもパルス発生回路１４ｂと１４ｃと
で駆動回路７ｂを共有していることである。そのため、
第３図に比べて配線が短くなり、配線のインピーダンス
が小さくなり、これによって発生する雑音のレベルを抑
えることができる。また、第４図に比べて、駆動回路数
が１個減り、これによってチップ占有面積と消費電力の
低減が実現できる。しかも、パルス発生回路１４ｂと１
４ｃとは同時には動作しないので、駆動回路７ｂは１個
のパルス発生回路のみを駆動できればよく、電流駆動能
力を２倍にする必要はない。 パルス発生回路１４ａ〜１４ｄは、たとえば第４５図（
ａ）、（ｂ）に示した回路で実現できる。 第４５図（ａ）において、５１は、ＰチャネルＭＯＳト
ランジスタＱ　ｓ　ｔ　ｒ　０５２とＮチャネルＭＯＳ
トランジスタＱ、、、Ｑ□から成る２人力ＮＡＮＤ回路
である。この回路の電源はＶｃｃであり、入力はタイミ
ングパルスとアドレス信号ａ」（またはａｔ７である。 ５２は、ＰチャネルＭＯＳトランジスタＱ　ｓ　ｓとＮ
チャネルＭＯＳトランジスタＱｓ、から成るインバータ
であり、その電源はｖしである。ａｌが１ｌＩＦｌ（電
位Ｖｃｃ）のときにφ丁が入力されると、内部型ｇＶＬ
の振幅のパルスφＰが出力される。なお、ここではＮＡ
ＮＤ回路は外部電源電圧ｖｃｃで動作させているが、内
部電源電圧ＶＬで動作させてもよい。 第４６図は、第４３図の実施例に比べて、駆動回路の数
をさらに１個減らした例である。アドレス信号ａｍ、　
ａｔ、タイミングパルスφＴ、およびパルスφＰ工〜φ
Ｐ、は、第４３図で説明したものと同じである。 本実施例では、パルス発生回路１４ａと１４ｂとで駆動
回路７ａを、１４ｃと１４ｄとで７ｂをそれぞれ共有し
ている。そのため、第４３図の実施例に比べて、駆動回
路数が１個減り、これによるチップ面積と消費電力を低
減できる。ここで第４４図に示すように、１４ａと１４
ｂ、１４ｃと１４ｄとはそれぞれ同時には動作しない、
したがって、駆動回路７ａと７ｂとはそれぞれ１個のパ
ルス発生回路のみを駆動できればよく、駆動能力を２倍
にする必要はない。 第４７図は、メモリアレーが８個の分割されている場合
に本発明を適用した実施例である。図中。 １は半導体チップ、３は周辺回路、２ａ〜２ｈはメモリ
アレー　７ａ、７ｂは駆動回路、１４ａ〜１４ｈはパル
ス発生回路である０本実施例では、８個のアレーのうち
２個がアドレス信号ａｓ、　ａａによって選択され、選
択されたアレーのみが動作する。すなわち、ａ＋ａａ＝
“ｏｏ″のときは２ａと２ｅ、　ａｔａ７：　”ＯＬ”
のときは２ｂと２ｆ、ａｌａＪ＝“１０”のときは２Ｃ
と２ｇ、ＱｔａＪ：“１１”のときは２ｄと２ｈがそれ
ぞれ選択される。そのため、選択されたアレー用のパル
スφハ（ｋ＝１〜８）のみが出力される。すなわち、第
４８図に示すように、アドレス信号ａＬａｉ＝ＩＩ　Ｏ
ＯＩＩのときはパルスφｐ、φＰｓ、ａ＋ａＪ＝１１０
１７１のときはパルスφＰ２とφＰ　６　ｓ　ａ　Ｉａ
　Ｊ　”１（１０７１のときはパルスφＰ、とφＰ７、
ａｔａＪ＝″１１”のときはパルスφＰ４とφＰがそれ
ぞれ出力される。これらのパルスφｐｋ（ｋ　＝　１〜
８）は、φＴのタイミングで出力されるパルスであり、
その振幅は内部電源電圧ＶＬである。 本実施例では、メモリアレーを動作させるための８個の
パルス発生回路で２個の駆動回路７ａ。 ７ｂを共有している。このようにすることにより、駆動
回路数を大幅に減らすことができ、占有面積と消費電力
の低減を実現することができる。 ［ＤＲＡＭへの適用例］ 最後に、本発明をＤＲＡＭに適用した例について述べる
。第４９図は本発明を適用したＤＲＡＭの構成図である
。図中、２０１は電源電圧（Ｖｃｃ）供給用ポンディン
グパッドで、外部電源に接続されている。２０２は差動
増幅器、２０３は内部降圧された電ｇ＠圧（ＶＬ）の供
給線、２０４はＰチャネルＭＯＳセンスアンプの起動Ｍ
ＯＳトランジスタ、２０５はＮチャネルＭＯＳセンスア
ンプの起動ＭＯＳトランジスタ、２０６はＰチャネルＭ
ＯＳセンスアンプ、２ｏ７はＮチャネルＭＯＳセンスア
ンプ、２０８はメモリセル；２０９はＰチャネルＭＯＳ
センスアンプのＮ形ウェル部、２１０はセルアレ一部と
センスアンプ部を含むメモリブロック、２１１はＸデコ
ーダ、２１２はＸデコーダ、２１３はショート・プリチ
ャージ信号線、２１４は電源線ｖし／２である。電源電
圧ｖｃｃは、Ｘデコーダ、Ｘデコーダ、ゲート保護なら
びに信号発生回路などの周辺回路で使う。内部降圧され
た電源電圧ＶＬは、本実施例の場合、センスアンプ起動
ＭＯＳトランジスタ２０４につながるＰチャネルＭＯＳ
トランジスタのバックゲート（ウェル）とＸデコーダの
一部に使っている。 センスアンプのようないわゆるＣＭＯ３回路の場合、Ｐ
形の基板を用いると、ＰチャネルＭＯＳトランジスタは
Ｎ形のウェル内に形成されるのが普通である。この場合
、第５０図の断面図に示すように、Ｎウェル（Ｐチャネ
ルＭＯＳトランジスタのバックゲート）の電位は外部電
源電圧Ｖｃｃではなく、そのソースに供給される動作電
圧（この場合はＶ　Ｌ　）とするのが望ましい。この運
出を次に述べる。 たとえばＶｃｃ＝５Ｖ、ＶＬ１＝３Ｖとすると、データ
線プリチャージレベルが１．５■であるから、センスア
ンプ起動前、ＰチャネルＭＯＳトランジスタには１．５
ｖのバックゲートバイアスがかかり、起動後はＯｖにな
る。第６図を参照すると、センスアンプ起動前のしきい
値電圧（絶対値）は約０．８６Ｖ、起動後は約０．５７
Ｖである。もしＮウェル電圧をＶｃｃ（＝５Ｖ）として
いると、各々１．ＩＶ、０．９２Ｖとなる。これはＶＬ
工とした場合に比較してあまりに大きい、第５１図は、
上記ＤＲＡＭのセンス系の動作速度を、ＰチャネルＭＯ
Ｓトランジスタのしきい値電圧に対してプロットした図
である。同図かられかるように、０、ＩＶのしきい値電
圧上昇は約２ｎｓの遅延に相当するので、この場合Ｎウ
ェル電圧をＶＬ、、（＝３Ｖ）とすることで約５ｎｓ以
上の高速化が実現できることがわかる。超高集積化時代
のＣＭＯ８ＬＳＩは、より動作電圧を下げ、基板（ウェ
ル）濃度を上げる（バックゲートバイアス効果が大きく
なる）傾向があるので、上記本発明の効果はさらに重要
になる。 ここで、Ｎウェル電圧をＰチャネルＭＯＳトランジスタ
に供給される内部電源電圧ＶＬと等しくするにあたり、
容量結合などによるＮウェル電圧の変動が懸念される。 第４９図に示した実施例は。 データ線はｖし／２にプリチャージされるので、Ｐチャ
ネルＭＯＳトランジスタが動作するとき、ドレイン電圧
が上昇するものと下降するものとが対を成し、雑音はき
わめて小さい。したがって、Ｎウェル電圧の変動による
ラッチアップ等の問題は発生しない。 以上、センスアンプを例にとって説明したが、同様の手
法は、他のＣＭＯ３回路に対しても適用できる。またＤ
ＲＡＭに限らず、２種類以上の異なる動作電圧を有する
ＣＭＯ８−ＬＳ　Ｉならば適用可能である。また、本発
明の実施例において、半導体の導電形、電位関係をすべ
て逆にしても、本発明が成立することは明らかである。 以上説明したように、本発明によれば、電圧リミッタ回
路が多くの種類の負荷を駆動する必要があり、また負荷
の種類や大きさが動作モードによって変動する場合でも
、負荷の種類や動作モードに応じた最適な位相補償が可
能になり、電圧リミッタの動作を安定化できる。 また、内部電圧をｗｔ源として用いる負荷回路が半導体
チップ内に複数個ある場合、各駆動回路から各負荷回路
までの配線を短くすることができるので、雑音レベルを
低く抑えることができる。また、駆動回路の駆動能力を
増加させることなく、回路数を減らすことができるので
、占有面積および消費電力を低減することができる。 また、内部降圧された動作電圧を用いるＣＭＯ８回路に
おいて、ウェル内に形成されているトランジスタのバッ
クゲート（ウェル）の電圧を降圧された電圧と等しくす
ることにより、回路の高速化が可能になり、超高集積化
ＬＳＩの高信頼性、高速性を併せて実現することができ
る。 〔第３グループ〕 上記技術の問題点は、内部電圧を外部から検査する方法
について考慮されていないことである。 たとえば電圧リミッタを有するメモリＬＳＩの場合、電
圧リミッタで発生した内部電圧値が設計値から外れてい
ると、内部回路の動作マージンが狭くなったり、誤動作
したりする。しかし、メモリＬＳＩをメモリテスタ等で
検査する場合、内部電圧値を知ることができないと、上
記のような問題は容易に確かめることができない。 内部電圧端子にパッドを設けて、そのパッドにメモリテ
スタを接続すれば、外部から内部電圧値を知ることがで
きる。しかしこの方法には次のような問題点がある。 第１に、パッドからメモリテスタまでの配線が受ける雑
音によって、測定値に誤差が生ずる。 第２に、メモリテスタの入力インピーダンスによって電
圧値が変化することがある。 第３に、メモリテスタはアナログ電圧を測定することに
なるので、デジタル信号を取扱うよりも測定に時間がか
かる。 本実施例の目的は、上記の問題点を解決し、内部電圧を
外部からメモリテスタ等で検査することが容易な半導体
装置を提供することにある。 上記目的を達成するため、本実施例では、外部から指定
された電圧と内部電圧とを比較する手段と、その比較結
果を出力する手段を設ける。 外部から指定された電圧と内部電圧とを比較し、その比
較結果を出力することにより、外部に取り出す信号はデ
ジタル信号になる。したがって、前述の内部電圧端子か
ら直接取り出す場合に比べて、雑音や測定器の入力イン
ピーダンスの影響を受けにくく、またメモリテスタ等で
検査することが容易になる。 以下、図面を参照して本実施例を説明する。以下の説明
では、本発明をＤＲＡＭに適用した例を示すが、本発明
はＤＲＡＭに限らず他の半導体装置にも適用できる。 第５２図に本実施例を示す、これは電圧リミッタを有す
るＤＲＡＭである。図中、１は半導体チップ、２はＤＲ
ＡＭのメモリアレー、３はＤＲＡＭの周辺回路、４は電
圧リミッタ、５は比較回路、６はマルチプレクサおよび
出力バッファ、８はテストエネーブル信号発生回路であ
る。電圧リミッタ４は、外部電源Ｖｃｃをもとに、Ｖｃ
ｃよりも低い内部電源ＶＬを発生する。ＤＲＡＭの周辺
回路３は外部電源Ｖｃｃによって動作するが、メモリア
レー２は内部電源ＶＬによって動作する。 本実施例において内部電源ＶＬの電圧を検査する方法に
ついて説明する。 比較回路５は、ｖしと比較用電圧ＶＳとを比較する。本
実施例では、Ｖｓを入力する端子は、ＤＲＡＭのデータ
端子Ｄ　Ｌ　ｎと兼用であるが、専用の端子でもよいし
、他の端子、たとえばアドレス端子の一つと兼用しても
よい。比較回路の出力Ｃは、マルチプレクサおよび出力
バッファ６を介して出力される０本実施例では、Ｃを出
力する端子は、ＤＲＡＭのデータ出力端子Ｄｏｕｔと兼
用であるが、専用の端子でもよい。 比較出力Ｃは、ＶＬ＞ＶＳのときは高レベル、Ｖ　Ｌ　
＜　Ｖ　ｓのときは低レベルになる。したがって、Ｄ　
Ｌ　ｎに印加する比較用電圧Ｖｓを変えてＤｏｕｔを観
測することにより、内部電圧ＶＬを知ることができる。 たとえば、外部電源Ｖｃｃが、 Ｖｃｃｍ＊ｎ≦Ｖｃｃ≦Ｖｃｃｍａｘ　　　　　　　　
・・・　（１）の範囲で、ＶＬがＶ　Ｌ　ｗａ　ｔ　ｎ
よりも高＜ＶＬＩＩ□よりも低くなければならないとす
る。これを検査するには、まず、ＤＩｎにＶ　Ｌ　ｍ　
ｔ　ｎを印加してＶｃｃをＶｃｃｍｌｎからＶｃｃｍａ
ｘまで変化させ、Ｄ　ｏ　ｕ　ｔが常に高レベルである
ことを確認する。次に、ＤｉｎにＶ　Ｌ　ｗａ　ａ　ｘ
を印加してＶｃｃをＶｃｃ＋ｍｔｎからＶ　ＣＣＩＩＪ
ＩＸまで変化させ、Ｄ　ｏ　ｕ　ｔが常に低レベルであ
ることを確認すればよい。 このようにＤｏｕｉ端子から出力される信号が高レベル
か低レベルかというデジタル信号であることが、本発明
の特徴である。したがって、アナログ電圧を直接出力す
る場合に比べて、雑音やメモリテスタの入力インピーダ
ンスによる誤差を避けることができ、メモリテスタで検
査することが容易になる。 テストエネーブル信号ＴＥは、ＶＬを検査するモードで
あるか、通常の読出し／書込みモードであるかを示す信
号である。この信号は、比較回路５をエネーブルするた
、およびマルチプレクサおよび出力バッファ６を切り替
えるために用いられる。ＴＥを入力するための専用の端
子を設けてもよいが、本実施例では、ＴＥを発生するた
めの回路８を設けである。この回路は、ＤＲＡＭのロウ
アドレスストローブ信号（ＲＡＳ）、カラムアドレスス
トローブ信号（ＣＡＳ）、および書込みエネーブル信号
（ＷＥ）が印加されるタイミングの組合せによってＴＥ
を発生する。 これを第５３図（ａ）、（ｂ）を用いて説明する。 ＤＲＡＭでは、通常の読出し／書込みモードのときは、
第５３図（、）のように、ＲＡＳはＣＡＳよりも先に印
加される。逆に第５３図（ｂ）のように、ＣＡＳがＲＡ
Ｓよりも先に印加され、しかもそのときのＷＥが低レベ
ルであったとき、回路８は、ＶＬ検査モードの指定であ
ると判断し、ＴＥを発生する。なお、ＲＡＳ、ＣＡＳＷ
Ｅのタイミングの組合せによって特殊な動作モードを指
定する方法については、たとえばアイ・ニス・ニス・シ
ー・シー、ダイジェスト・オブ・テクニカル・ペーパー
ズ、第１８頁から第１９頁。 １９８７年２月（Ｉ　Ｓ　Ｓ　ＣＣ、Ｄｉｇｅｓｔ　ｏ
ｆＴｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ、　ｐｐ、　１８
−１９　、　Ｆｅｂ。 １９８７）あるいは、アイ・ニス・ニス・シー・シー、
ダイジェスト・オブ・テクニカル・ペーパーズ、第２８
６頁から第２８７頁、１９８７年２月（Ｉ　Ｓ　Ｓ　Ｃ
ＣＤｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅ
ｒｓ。 ｐｐ、２８６−２８７．Ｆｅｂ、１９８７）において論
じられている。 ここでｖしの検査に用いる専用の信号（Ｖｓ、Ｃ１およ
びＴＥ）の入出力方法について補足しておく。 これらの信号の専用の端子を設けてもよいことは、上に
述べたとおりである。しかし、第１図の実施例では、Ｖ
Ｓの入力端子はＤｉｎと、Ｃの出力端子はＤ　ｏ　ｕ　
ｔとそれぞれ兼用であり、ＴＥはＲＡＳ、ＣＡＳ、ＷＥ
のタイミングの組合せにより作られる。この方式の利点
は、ＤＲＡＭ本来の端子のみを用いてＶＬを検査できる
ことである。 したがって、ウェハ状態での検査だけでなく、パッケー
ジに組立てた後の検査も可能になる。 第５４図に比較回路５の一例を示す。 第５４図において、２０はＶＬおよびＶｓを入力とし、
ノード２７を出力とする差動増幅器であり、Ｎチャネル
ＭＯＳトランジスタ２１，２２．２３とＰチャネルＭＯ
Ｓトランジスタ２４．２５から成る。３０はノード２７
を入力としＣを出力とするインバータであり、Ｎチャネ
ルＭＯＳトランジスタ３１とＰチャネルＭＯＳトランジ
スタ３２から成る。ＶＬがＶｓよりも高いときはノード
２７が低レベル、出力Ｃが高レベルになる。ＶＬがＶｓ
よりも低いときはノード２７が高レベル、出力Ｃが低レ
ベルになる。 比較回路としては単独の差動増幅器でもよいが、本実施
例のように差動増幅器の出力をさらにインバータで増幅
するようにした方が、出力Ｃのレベルを確実に高ベル（
勾Ｖｃｃ）　、低レベル（＝ＯＶ）にできるので望まし
い。 本回路では、ＭＯＳトランジスタ２１のゲートにＴＥが
入力されているので、ＶＬ検査モードのとき（ＴＥが高
レベルのとき）以外は差動増幅器に電流が流れない、こ
れにより通常動作時の消費電力の増加を防止できる。ま
た、通常動作時はＰチャネルＭＯＳトランジスタ２６が
導通しているので、ノード２７は高レベルに固定されて
いる。 次に、本発明に用いるマルチプレクサおよび出力バッフ
ァ６の実現方法について説明する。 第５５図はマルチプレクサおよび出力バッファの一例で
ある。第５５図中、４１，４２、および４９〜５２はイ
ンバータ、４３〜４８はＮＡＮＤゲート、５３および５
４はＮチャネルＭＯＳトランジスタである。この回路は
、ＤＲＡＭのデータ出力ｄ。ｕｔと比較回路の出力Ｃの
うちの一方を選択して、出力端子Ｄ　ｏ　ｕ　ｔに出力
する回路である。 いずれを選択するかは、ＴＥ（前述のテストエネーブル
信号）およびＯＥ　（ＤＲＡＭの出カニネーブル信号）
によって決定される。ＴＥが高レベル。 ＯＥが低レベルのとき（Ｖ　Ｌ検査モードのとき）はＣ
が、ＴＥが低レベル、ＯＥが高レベルのとき（読出しモ
ードのとき）はｄ。ｕｔが、それぞれ選択・出力される
。ＴＥ、ＯＥがともに低レベルのとき（書込みモードも
しくは待機状態のとき）は出力端子Ｄｏｕｔは高インピ
ーダンスである。 第５６図に本発明の他の実施例を示す。前実施例との相
違点は、比較用電圧としてＶｓ□、Ｖｓ、の２個が入力
されており、比較回路も５−１．５−２の２個が設けら
れていることである。 比較回路５−１は内部電圧ＶしとＶｓｌとを、５−２は
ＶＬとＶｓ２とをそれぞれ比較する。比較出力Ｃ８は、
Ｖ　Ｌ　＞　Ｖ　ｓ工のときは高レベル、ＶＬ＜ＶＳ□
のときは低レベルになる。比較出力Ｃ２は、ＶＬ＞ＶＳ
、（７）ときは低レベル、Ｖ　Ｌ　＜　Ｖ　ｓ、のとき
は高レベルになる。外部に出力される信号Ｃは、Ｃ１と
Ｃ２をＡＮＤゲート９によって論理積をとった結果であ
る。 本実施例は、データ入力端子と出力端子とが兼用で、４
ビット同時に読出し／書込みされる、いわゆる×４ビッ
ト構成のＤＲＡＭである。そこで、比較用電圧Ｖｓ工と
Ｖｓ、との入力、および比較結果Ｃの出力には、４個の
データ入出力端チエ／○。 〜Ｉ／○、のうちの３個を利用している。前実施例のよ
うな×１ビット構成りＲＡＭの場合は、たとえばＣの出
力にはＤ　ｏ　ｕ　ｔを、Ｖｓ工ｇ　ＶＳ２の入力には
Ｄｉｔｌまたはアドレス端子のうちの２個を利用すれば
よい。 本実施例の利点は、■しかある範囲内にあるか否かが一
度の検査でわかることである。たとえば。 ＶＬがＶＬっ１ｎよりも高（ＶＬｍａｘよりも低くなけ
ればならないとする。これを検査するには、Ｖｓ工＝Ｖ
Ｌａ１ｎ　ｌ　Ｖｓ、　＝　Ｖｔ＋ｓｉｘとすればよい
。ＶＬｍｔｎ＜ＶＬ＜ＶＬＩＩａＸのときに限り、Ｃは
高レベルになる。 第５７図に本発明の他の実施例を示す。 前述の２実施例との相違点は、比較用電圧Ｖｓをデジタ
ル信号で指定し、それをＤＡ変換することにより比較用
電圧ＶｓをＤＡＣで作っていることである。本実施例で
は、デジタル信号８０〜Ｓ。 の入力端子はアドレス端子Ａ、と兼用である。 入力されたデジタル信号は、ＤＡコンバータ１０によっ
てアナログ電圧Ｖｓに変換される。 ＤＡコンバータに与える基準電圧は、Ｖｃｃでもよいが
、専用の電圧ＶＲの方が望ましい。内部電圧ＶＬ、のＶ
ｃｃ依存性を測定できるからである。本実施例ではＶＲ
の入力端子は、ＤＲＡＭのデータ入力端子Ｄ　１ｎと兼
用である。 本実施例の特徴は、出力だけでなく入力もデジタル信号
であることである。そのため、前実施例に比べてメモリ
テスタによるテストがさらに容易になる。なお、本実施
例では比較用電圧はＶｓ１個だけであるが、前実施例の
ように２個にしてもよいことはもちろんである。 次に、本実施例に用いるＤＡコンバータについて説明す
る。 第５８図（ａ）にＤＡコンバータの一例を示す。 図中、６１およば６２はインバータ、Ｒおよび２Ｒは抵
抗である。ここでインバータ６２の電源は基準電圧ＶＲ
である。端子８０〜Ｓ、からデジタル信号が入力される
と、インバータ６２の出力電圧は入力信号に応じてＶＲ
またはＯｖになる。出力Ｖｓの電圧は、 ＶＲ で与えられる。ただし、インバータ６２の出力インピー
ダンスは抵抗Ｒ，２Ｈに比べて十分小さいと仮定してい
る。 第５８図（ｂ）にＤＡコンバータの他の実施例を示す。 図中、７１はデコーダ、７２はＭＯＳトランジスタ、Ｒ
は抵抗である。この回路は、基準電圧ＶＲを抵抗分割し
た電圧 のうち、１つを選択して出力Ｖｓとする。この選択は、
入力信号８０〜Ｓ、をデコーダ７１でデコードした信号
Ｔ。−Ｔ工、によって行われる。この回路の特徴は、負
荷のインピーダンス（第５７図の比較回路５の入力イン
ピーダンス）が十分大きければ（第５４図の回路は、こ
の条件を満たしている）、出力電圧ＶｓはＭＯＳトラン
ジスタ７２のオン抵抗の影響を受けないことである。 なお、第５８図（ａ）、（ｂ）はいずれも４ビツトのＤ
Ａ変換器である。しかし、ビット数は、どの程度正確に
内部電圧ｖしを設定する必要があるかにより増減しても
よいことは言うまでもない。 第５９図に本発明の更に他の実施例を示す。本実施例の
特徴は、内部電圧ＶＬをＡＤ変換して出力することであ
る。そのため、デジタル信号Ｓ。 〜Ｓ、を記憶するためのレジスタ８０が設けられている
。以下、本実施例の動作を第６０図のタイミング図に従
って説明する。 ＲＡＳ、ＣＡＳ、ＷＥのタイミングの組合せによりテス
トエネーブル信号ＴＥを発生することは前実施例と同様
である。この時点でレジスタ８゜の内容は、最上位ビッ
トＳ、のみが＋＋　１　＋＋、他は“０″という状態に
設定される。このとき、比較用電圧ＶｓはＶＲ／２に等
しい。このＶｓと内部電圧ＶＬとを比較した結果、Ｃ＝
１すなわちＶＬ＞ＶＲ／２ならば、最上位ビットＳ、は
そのまま′１″に保たれ、Ｃ＝ＯすなわちＶ　Ｌ　＜　
Ｖ　Ｒ／　２ならばＳ、は“０”にリセットされる。 次にレジスタの８２がＩｔ　１１＃にセットされる。 このとき、比較用電圧ＶｓはＶＲ／４または３ＶＲ／４
である。このＶｓと内部電圧ＶＬとを比較した結果、Ｃ
＝１ならばＳ２はそのままＩｔ　１７１に保たれ、Ｃ＝
ｏならばＳ２はＩＩ　Ｏ１３にリセットされる。 以下同様にして、Ｓユｙｓｏが順次に決定される。 以上の動作はクロックに同期して行われる。本すなわち
、まずＣＡＳをＲＡＳよりも先に低レベルにしてｖし検
査モードを指定する。これによりＴＥが高レベルになる
。次に、ＲＡＳは低レベルに保ったまま、ＣＡＳを上げ
下げすることにより、上記のＡＤ変換が行われる。この
間、出力端子Ｄｏｕｔには各回の比較結果が順に現れる
ので、Ｄｏｕｔを観測することにより、ＡＤ変換の結果
を知ることができる。

【発明の効果】

本発明によれば、内部電圧の検査結果がデジタル信号で
外部に出力されるので、内部電圧を外部からメモリテス
タなどで検査することが容易になる。 以上本発明によれば、超大規模半導体集積回路を実際に
設けることができ、かつ、これらの特性。 安定動作等も達成することができる。

【図面の簡単な説明】

第７図（ａ）、（ｂ）は従来技術を説明する回路図、第
２図乃至第６図は、本発明者らが発見した問題点を説明
する図、第１図、第８図乃至第２３図は、本発明の第１
のグループの実施例を説明する図、第２４図乃至第５１
図は、本発明の第２のグループの実施例を説明する図、
第５１図乃至第６０図は、本発明の第３のグループの実
施例を説明する図。 Ｚ／　　目 第　２２ （Ｃう （ｃｌ） 系 Ｊ ■ や ダ 回 第 面 箭 図 θ ／　　　　　　２３ 淳」及バ）ｌテス　〔Ｖ〕 そ 回 第 デ 国 （Ｕ 第 回 ／／ 国 第 １ρ 圓 羊／夕２ １−　ノア　トク 第２０１ｉｉ］ 笥 ｚ３ 図 →Ｔｉ汽ｅ 第ｚｚ回 Ｌｚ 番 阿 Ｌ 乎 ２り 回 γＬ ｔ案 ２？ 図 γｔｚ ｌｚ ｔｚ ’Ｔｔｚ ゛・−Ｊ ｔｚ 第 ２乙 田 １ノ 千 ２デ 図 Ｌ 第 、３゜ 田 ｌ１ｌ） 第 ｚ 回 第 ３／ 圓 （ａ） 第 圓 第 図 （ｌノ 柔３ａ 旧 （ｂＪ （ａン （ｂＪ モ ｊ／ 固 ＰＨｏ！　Ｏｎｌ　ｊνｍｔｒ＝ 訓望面路 優 第 りρ 田 ｃ　ｎｃ Ｃ 筋 Ｊプ レ （ｂン （ｒ） 出力室ン１六ニーＩＬ 吊 グ／ 図 ント 瑣ま （ａｔノ Ｅｉｍｅ 系 り４ あ 箒 ｑ≦ 図 ｚ／？ メモリセル 第 ４／７ ？ ＣＣ ２／／１ （凛４蟇γ１／。 悉 ｒ 圓 羊 図 ＩＶ？ＡＩ （、Ｙ］ Ｃａ） 冨 力 図 γＦ （し］

Claims (1)

1. 【特許請求の範囲】 １、複数の内部電圧発生回路と、該内部電圧発生回路の
   出力を電源として使用する複数の内部回路とを有する半
   導体装置において、上記複数の内部回路は制御信号によ
   って選択的に動作し、同時に動作することのない少なく
   とも２個の上記内部回路が１個の上記内部電圧発生回路
   を共有していることを特徴とする半導体装置。 ２、上記複数の内部回路は半導体メモリであり、上記制
   御信号は該半導体メモリのアドレス信号であることを特
   徴とする特許請求の範囲第１項記載の半導体装置。 ３、外部供給電源のうち、絶対値で最も高い電源電圧を
   Ｖｃｃとするとき、Ｖｃｃよりも絶対値で小さい電圧を
   少なくとも一部において電源電圧（Ｖ＿Ｌ）として使用
   する相補形金属絶縁膜半導体集積回路（ＣＭＯＳ−ＬＳ
   Ｉ）において、ソース端子が上記Ｖ＿Ｌに接続されたＭ
   ＯＳトランジスタを有し、少なくともその一部のＭＯＳ
   トランジスタのバックゲートの電圧を上記Ｖ＿Ｌとした
   ことを特徴とする半導体装置。 ４、Ｐ形基板上に形成されたＮウェル上に、Ｐチャネル
   ＭＯＳトランジスタを、また前記Ｐ形基板上にＮチャネ
   ルＭＯＳトランジスタをそれぞれ集積化したＭＯＳダイ
   ナミックメモリ （ＤＲＡＭ）において、センスアンプを含むセンス系の
   少なくとも一部において、動作電圧（Ｖ＿Ｌ）が外部供
   給電圧（Ｖｃｃ）より低く、Ｖ＿Ｌを動作電圧とするＰ
   チャネルＭＯＳトランジスタが集積化されているＮ形ウ
   ェルの電圧をＶ＿Ｌとしたことを特徴とする特許請求の
   範囲第３項記載の半導体装置。 ５、下記を含む半導体装置、ゲートが自分自身のドレイ
   ンに接続され第１のしきい値電圧を有する第１のエンハ
   ンスメント形ＦＥＴと、ゲートが自分自身のドレインに
   接続され、 上記第１のしきい値電圧と異なる第２のしきい値電圧を
   有する第２のエンハンスメント形ＦＥＴと、 上記第１のＦＥＴに流れる第１の電流と上記第２のＦＥ
   Ｔに流れる第２の電流とを一定比に保つカレントミラー
   手段とを有し、上記第１および第２のＦＥＴのドレイン
   間もしくはソース間電位差を基準電圧とすることを特徴
   とする基準電圧発生回路。 ６、上記カレントミラー手段は、上記第１、第２のＦＥ
   Ｔのしきい値電圧の温度依存性の差異を補償すべく電流
   比が定められていることを特徴とする、特許請求の範囲
   第５項記載の半導体装置。 ７、上記カレントミラー手段は、上記第１もしくは第２
   の電流と第３の電流とを一定比に保つ第１のカレントミ
   ラー回路と、該第３の電流と上記第１、第２の電流の和
   とを一定比に保つ第２のカレントミラー回路から成るこ
   とを特徴とする、特許請求の範囲第５項記載の半導体装
   置。 ８、上記第１、第２のＦＥＴは、それぞれウェル内に形
   成され、各ウェルと各ＦＥＴのソースがそれぞれ接続さ
   れていることを特徴とする、特許請求の範囲第５項記載
   の半導体装置。 ９、特許請求の範囲第５項記載の半導体装置において、
   内部回路用動作電圧を発生する電圧リミッタ手段を有し
   、 上記基準電圧発生回路の出力電圧は、上記電圧リミッタ
   へ供給されることを特徴とする半導体装置。 １０、下記を含む半導体装置、ゲートが自分自身のドレ
   インに接続され第１のしきい値電圧を有する第１のエン
   ハンスメント形ＦＥＴと、ゲートが上記第１のＦＥＴの
   ドレインに接続され、上記第１のしきい値電圧と異なる
   第２のしきい値電圧を有する第２のエンハンスメント形 ＦＥＴと、 上記第１のＦＥＴに流れる第１の電流と上記第２のＦＥ
   Ｔに流れる第２の電流とを一定比に保つカレントミラー
   手段とを有し、上記第１および第２のＦＥＴのドレイン
   間もしくはソース間電位差を基準電圧とすることを特徴
   とする基準電圧発生回路。 １１、上記カレントミラー手段は、上記第１、第２のＦ
   ＥＴのしきい値電圧の温度依存性の差異を補償すべく電
   流比が定められていることを特徴とする、特許請求の範
   囲第１０項記載の半導体装置。 １２、上記カレントミラー手段は、上記第１もしくは第
   ２の電流と第３の電流とを一定比に保つ第１のカレント
   ミラー回路と、該第３の電流と上記第１、第２の電流の
   和とを一定比に保つ第２のカレントミラー回路から成る
   ことを特徴とする、特許請求の範囲第１０項記載の半導
   体装置。 １３、上記第１、第２のＦＥＴは、それぞれウェル内に
   形成され、各ウェルと各ＦＥＴのソースがそれぞれ接続
   されていることを特徴とする、特許請求の範囲第１０項
   記載の半導体装置。 １４、特許請求の範囲第１０項記載の半導体装置におい
   て、 内部回路用動作電圧を発生する電圧リミッタ手段を有し
   、 上記基準電圧発生回路の出力電圧は、上記電圧リミッタ
   へ供給されることを特徴とする半導体装置。 １５、外部電源電圧と電圧値が異なる内部動作電圧を発
   生する手段を有する半導体装置において、上記内部動作
   電圧と外部から指定された信号によりきまる比較用電圧
   とを比較する手段と、該比較結果を装置外に出力する手
   段とを有することを特徴とする半導体装置。 １６、上記比較結果を出力する端子は、装置本来の出力
   端子または入出力端子と兼用することを特徴とする、特
   許請求の範囲第１５項記載の半導体装置。 １７、上記比較用電圧を指定する信号を入力する端子は
   、装置本来の入力端子または入出力端子と兼用すること
   を特徴とする、特許請求の範囲第１５項記載の半導体装
   置。 １８、同時に２種の上記比較用電圧が指定され、上記内
   部電圧が上記２個の比較用電圧の中間にあるか否かを出
   力することを特徴とする、特許請求の範囲第１５項記載
   の半導体装置。 １９、上記比較用電圧の指定はデジタル信号によって行
   われ、該デジタル信号をＤＡ変換して比較用電圧とする
   ことを特徴とする、特許請求の範囲第１５項記載の半導
   体装置。 ２０、上記内部電圧は、装置内の少なくとも一部の回路
   において電源として用いられることを特徴とする、特許
   請求の範囲第１５項記載の半導体装置。