CN110350018A - 半导体结构及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体结构及其制造方法，半导体结构包括：一基板，具有一表面；一第一掺杂区，形成于该基板中；一第二掺杂区，形成于该基板中；一第三掺杂区，形成于该基板中，其中该第三掺杂区位于该第一掺杂区与该第二掺杂区之间，并电性隔离该第一掺杂区与该第二掺杂区；一第四掺杂区，形成于该基板中，为该第二掺杂区所包围；一栅极掺杂区，形成于该基板中，为该第四掺杂区所包围；一源极掺杂区，形成于该基板中，位于该第二掺杂区内；一漏极掺杂区，形成于该基板中，位于该第二掺杂区内；以及多个隔离结构，形成于该基板中，位于该栅极掺杂区与该源极掺杂区之间，以及位于该栅极掺杂区与该漏极掺杂区之间。

Description

半导体结构及其制造方法
技术领域
本发明有关于一种半导体结构，特别是有关于一种具有低夹止电压(pinch-offvoltage)的结型场效应晶体管(JFET)及其制造方法。
背景技术
在场效应晶体管的分类中，有两种基本类型，分别为金属氧化物半导体场效应晶体管(MOSFET)以及结型场效应晶体管(JFET)。此两种场效应晶体管的主要区别在于金属氧化物半导体场效应晶体管在栅极与其他电极之间设置有通常称为栅极氧化物的绝缘材料层。而金属氧化物半导体场效应晶体管的通道电流通过施加在通道上的电场加以控制，依据操作需要来增加或缩减通道区域。而结型场效应晶体管的栅极则与其他电极形成PN接面，通过施加栅极电压来改变空乏区的范围，进而控制通道电流。
然而，传统的结型场效应晶体管(JFET)需要额外的光罩步骤定义通道，已明确增加了制作成本与制程上的复杂性，亟需获得改善。
因此，开发一种具有低夹止电压的结型场效应晶体管及其简单制程是众所期待的。
发明内容
根据本发明的一实施例，提供一种半导体结构。该半导体结构包括：一基板，具有一表面；一第一掺杂区(doped region)，形成于该基板中；一第二掺杂区，形成于该基板中；一第三掺杂区，形成于该基板中，其中该第三掺杂区位于该第一掺杂区与该第二掺杂区之间，并电性隔离该第一掺杂区与该第二掺杂区；一第四掺杂区，形成于该基板中，为该第二掺杂区所包围；一栅极掺杂区，形成于该基板中，为该第四掺杂区所包围；一源极掺杂区，形成于该基板中，位于该第二掺杂区内；一漏极掺杂区，形成于该基板中，位于该第二掺杂区内；以及多个隔离结构，形成于该基板中，位于该栅极掺杂区与该源极掺杂区之间，以及位于该栅极掺杂区与该漏极掺杂区之间。
根据部分实施例，该基板为一P型硅基板或一N型硅基板。
根据部分实施例，当该基板为一P型硅基板时，该第一掺杂区、该第二掺杂区、该源极掺杂区、以及该漏极掺杂区为N型掺杂区，而该第三掺杂区、该第四掺杂区、以及该栅极掺杂区为P型掺杂区。
根据部分实施例，当该基板为一N型硅基板时，该第一掺杂区、该第二掺杂区、该源极掺杂区、以及该漏极掺杂区为P型掺杂区，而该第三掺杂区、该第四掺杂区、以及该栅极掺杂区为N型掺杂区。
根据部分实施例，该第三掺杂区的厚度范围大约介于200～300纳米。
根据部分实施例，该第三掺杂区的宽度大于或等于该第二掺杂区的宽度。
根据部分实施例，该第三掺杂区具有一底部与一顶部，该底部接触该第一掺杂区，该顶部接触该第二掺杂区，且该第三掺杂区的该顶部与该基板的该表面的距离大约介于5-7微米。
根据部分实施例，该第三掺杂区与该第四掺杂区之间的该第二掺杂区定义出一通道。
根据部分实施例，该等隔离结构为浅沟槽隔离物。
根据本发明的一实施例，提供一种半导体结构的制造方法。该制造方法包括：提供一基板；实施一第一注入制程，以于该基板中形成一第一掺杂区；形成多个隔离结构于该基板中；实施一第二注入制程，以于该基板中形成一第二掺杂区；实施一第三注入制程，以于该基板中形成一第三掺杂区，其中该第三掺杂区位于该第一掺杂区与该第二掺杂区之间，并电性隔离该第一掺杂区与该第二掺杂区；实施一第四注入制程，以于该第二掺杂区内形成一第四掺杂区；实施一第五注入制程，以于该第四掺杂区内形成一栅极掺杂区；以及实施一第六注入制程，以于该第二掺杂区内形成一源极掺杂区与一漏极掺杂区，使得该等隔离结构位于该栅极掺杂区与该源极掺杂区之间，以及位于该栅极掺杂区与该漏极掺杂区之间。
根据部分实施例，当该基板为一P型硅基板时，该第一注入制程、该第二注入制程、以及该第六注入制程以N型掺质进行注入，而该第三注入制程、该第四注入制程、以及该第五注入制程以P型掺质进行注入。
根据部分实施例，当该基板为一N型硅基板时，该第一注入制程、该第二注入制程、以及该第六注入制程以P型掺质进行注入，而该第三注入制程、该第四注入制程、以及该第五注入制程以N型掺掺质进行注入。
根据部分实施例，该第三注入制程的注入剂量介于1×1013至8×1013。
根据部分实施例，该第三注入制程的注入能量介于20至60KeV。
本发明利用一般的CMOS或Bipolar-CMOS-DMOS(BCD)制程制作结型场效应晶体管(JFET)，于注入制程中植入P型或N型掺质(视产品需要加以调整)以于基板特定深度位置形成具有特定尺寸(例如特定厚度与宽度)的掺杂区，作为其上、下掺杂区的电性隔离结构，同时定义出结型场效应晶体管(JFET)的通道。当元件作动时，通过调整栅极电压的大小，可进一步影响通道上的空乏区(depletion region)大小，当施加的负偏压愈大时，空乏区的范围愈扩大，最后使得通道被空乏区夹断而停止电流通过，此时所施加的栅极电压大小即为此结型场效应晶体管(JFET)的夹止电压(pinch-off voltage)。因此，在本发明中，夹止电压的大小可通过简单调整基板中作为电性隔离结构的掺杂区的尺寸大小而获得改变。本发明制程简单不须额外的光罩步骤定义通道，且制作的结型场效应晶体管(JFET)具有低的夹止电压以及高的崩溃电压，相当有利于各种开关应用及ESD的保护。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举一较佳实施例，并配合所附的图式，作详细说明如下。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为根据本发明的一实施例，一种半导体结构的剖面示意图；
图2A-图2E为根据本发明的一实施例，一种半导体结构制造方法的剖面示意图。
图3为根据本发明的一实施例，一种半导体结构的剖面示意图；
图4A-图4E为根据本发明的一实施例，一种半导体结构制造方法的剖面示意图；
图5为根据本发明的一实施例，一种半导体结构的电性测试图；
图6为根据本发明的一实施例，一种半导体结构的电性测试图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域相关技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护的范围。
请参阅图1，根据本发明的一实施例，提供一种半导体结构10。图1为半导体结构10的剖面示意图。
如图1所示，在本实施例中，半导体结构10包括基板12、形成于基板12中的第一掺杂区14、第二掺杂区16、第三掺杂区18、第四掺杂区20、栅极掺杂区22、源极掺杂区24、漏极掺杂区26、以及多个隔离结构28。值得注意的是，第三掺杂区18位于第一掺杂区14与第二掺杂区16之间，并电性隔离第一掺杂区14与第二掺杂区16。第四掺杂区20为第二掺杂区16所包围。栅极掺杂区22为第四掺杂区20所包围。源极掺杂区24与漏极掺杂区26位于第二掺杂区16内。隔离结构28位于栅极掺杂区22与源极掺杂区24之间，以及位于栅极掺杂区22与漏极掺杂区26之间。
根据部分实施例，基板12可为P型硅基板或N型硅基板。
在本实施例中，基板12为P型硅基板，当基板12为P型硅基板时，第一掺杂区14、第二掺杂区16、源极掺杂区24、以及漏极掺杂区26为N型掺杂区，而第三掺杂区18、第四掺杂区20、以及栅极掺杂区22为P型掺杂区。
根据部分实施例，第三掺杂区18的厚度T的范围大约介于200～300纳米。
根据部分实施例，第三掺杂区18的宽度W1大约大于或等于第二掺杂区16的宽度W2。
根据部分实施例，在使第一掺杂区14与第二掺杂区16之间形成有效电性隔离的情况下，第三掺杂区18的宽度W1可为任何适当尺寸。
根据部分实施例，第三掺杂区18具有底部30与顶部32，底部30接触第一掺杂区14，顶部32接触第二掺杂区16，且第三掺杂区18的顶部32与基板12的表面34的距离D大约介于5-7微米。
根据部分实施例，第三掺杂区18的顶部32与基板12的表面34的距离D大约为6.13微米。
根据部分实施例，第三掺杂区18与第四掺杂区20之间的第二掺杂区16定义出通道36。
根据部分实施例，隔离结构28可为浅沟槽隔离物(STI)。
在本实施例中，半导体结构10为垂直型结型场效应晶体管(JFET)。
请参阅图2A-图2E，根据本发明的一实施例，提供一种半导体结构10的制造方法。图2A-图2E为半导体结构10制造方法的剖面示意图。
如图2A所示，提供基板12。
在部分实施例中，基板12可为P型硅基板或N型硅基板。
在本实施例中，基板12为P型硅基板。
之后，实施第一注入制程(ion implantation)38，以于基板12中形成第一掺杂区14。
在本实施例中，第一注入制程38以例如氮、磷或砷等的N型掺质进行注入，以形成N型掺杂区的第一掺杂区14。
根据部分实施例，第一注入制程38的注入剂量大约介于1×1013至8×1013。
根据部分实施例，第一注入制程38的注入能量大约介于20至60KeV。
之后，如图2B所示，形成多个隔离结构28于基板12中。
在部分实施例中，隔离结构28可通过任何适当的沉积制程制作而成。
根据部分实施例，隔离结构28可为浅沟槽隔离物(STI)。
之后，实施第二注入制程40，以于基板12中形成第二掺杂区16。
在本实施例中，第二注入制程40以例如氮、磷或砷等的N型掺质进行注入，以形成N型掺杂区的第二掺杂区16。
根据部分实施例，第二注入制程40的注入剂量大约介于1×1013至8×1013。
根据部分实施例，第二注入制程40的注入能量大约介于20至60KeV。
之后，如图2C所示，实施第三注入制程42，以于基板12中形成第三掺杂区18。第三掺杂区18位于第一掺杂区14与第二掺杂区16之间，并电性隔离第一掺杂区14与第二掺杂区16。
在本实施例中，第三注入制程42以例如硼、铝、镓、或铟等的P型掺质进行注入，以形成P型掺杂区的第三掺杂区18。
根据部分实施例，第三注入制程42的注入剂量大约介于1×1013至8×1013。
根据部分实施例，第三注入制程42的注入能量大约介于20至60KeV。
根据部分实施例，第三掺杂区18的厚度T的范围大约介于200～300纳米。
根据部分实施例，第三掺杂区18的宽度W1大约大于或等于第二掺杂区16的宽度W2。
根据部分实施例，在使第一掺杂区14与第二掺杂区16之间形成有效电性隔离的情况下，第三掺杂区18的宽度W1可为任何适当尺寸。
根据部分实施例，第三掺杂区18具有底部30与顶部32，底部30接触第一掺杂区14，顶部32接触第二掺杂区16，且第三掺杂区18的顶部32与基板12的表面34的距离D大约介于5-7微米。
根据部分实施例，第三掺杂区18的顶部32与基板12的表面34的距离D大约为6.13微米。
之后，如图2D所示，实施第四注入制程44，以于第二掺杂区16内形成第四掺杂区20。
在本实施例中，第四注入制程44以例如硼、铝、镓、或铟等的P型掺质进行注入，以形成P型掺杂区的第四掺杂区20。
根据部分实施例，第四注入制程44的注入剂量大约介于1×1013至8×1013。
根据部分实施例，第四注入制程44的注入能量大约介于20至60KeV。
之后，如图2E所示，实施第五注入制程46，以于第四掺杂区20内形成栅极掺杂区22。
在本实施例中，第五注入制程46以例如硼、铝、镓、或铟等的P型掺质进行注入，以形成P型掺杂区的栅极掺杂区22。
根据部分实施例，第五注入制程46的注入剂量大约介于1×1013至8×1013。
根据部分实施例，第五注入制程46的注入能量大约介于20至60KeV。
之后，实施第六注入制程48，以于第二掺杂区16内形成源极掺杂区24与漏极掺杂区26。此时，隔离结构28位于栅极掺杂区22与源极掺杂区24之间，以及位于栅极掺杂区22与漏极掺杂26区之间。
在本实施例中，第六注入制程48以例如氮、磷或砷等的N型掺质进行注入，以形成N型掺杂区的源极掺杂区24与漏极掺杂区26。
根据部分实施例，第六注入制程48的注入剂量大约介于1×1013至8×1013。
根据部分实施例，第六注入制程48的注入能量大约介于20至60KeV。
根据部分实施例，第三掺杂区18与第四掺杂区20之间的第二掺杂区16定义出通道36。
之后，于基板12上，继续进行例如金属硅化物制程及电连接制程。
至此，即完成本实施例半导体结构10的制作。
在本实施例中，半导体结构10为垂直型结型场效应晶体管(JFET)。
请参阅图3，根据本发明的一实施例，提供一种半导体结构10。图3为半导体结构10的剖面示意图。
如图3所示，在本实施例中，半导体结构10包括基板12、形成于基板12中的第一掺杂区14、第二掺杂区16、第三掺杂区18、第四掺杂区20、栅极掺杂区22、源极掺杂区24、漏极掺杂区26、以及多个隔离结构28。值得注意的是，第三掺杂区18位于第一掺杂区14与第二掺杂区16之间，并电性隔离第一掺杂区14与第二掺杂区16。第四掺杂区20为第二掺杂区16所包围。栅极掺杂区22为第四掺杂区20所包围。源极掺杂区24与漏极掺杂区26位于第二掺杂区16内。隔离结构28位于栅极掺杂区22与源极掺杂区24之间，以及位于栅极掺杂区22与漏极掺杂区26之间。
根据部分实施例，基板12可为P型硅基板或N型硅基板。
在本实施例中，基板12为N型硅基板，当基板12为N型硅基板时，第一掺杂区14、第二掺杂区16、源极掺杂区24、以及漏极掺杂区26为P型掺杂区，而第三掺杂区18、第四掺杂区20、以及栅极掺杂区22为N型掺杂区。
根据部分实施例，第三掺杂区18的厚度T的范围大约介于200～300纳米。
根据部分实施例，第三掺杂区18的宽度W1大约大于或等于第二掺杂区16的宽度W2。
根据部分实施例，在使第一掺杂区14与第二掺杂区16之间形成有效电性隔离的情况下，第三掺杂区18的宽度W1可为任何适当尺寸。
根据部分实施例，第三掺杂区18具有底部30与顶部32，底部30接触第一掺杂区14，顶部32接触第二掺杂区16，且第三掺杂区18的顶部32与基板12的表面34的距离D大约介于5-7微米。
根据部分实施例，第三掺杂区18的顶部32与基板12的表面34的距离D大约为6.13微米。
根据部分实施例，第三掺杂区18与第四掺杂区20之间的第二掺杂区16定义出通道36。
根据部分实施例，隔离结构28可为浅沟槽隔离物(STI)。
在本实施例中，半导体结构10为垂直型结型场效应晶体管(JFET)。
请参阅图4A-图4E，根据本发明的一实施例，提供一种半导体结构10的制造方法。图4A-图4E为半导体结构10制造方法的剖面示意图。
如图4A所示，提供基板12。
在部分实施例中，基板12可为P型硅基板或N型硅基板。
在本实施例中，基板12为N型硅基板。
之后，实施第一注入制程38，以于基板12中形成第一掺杂区14。
在本实施例中，第一注入制程38以例如硼、铝、镓、或铟等的P型掺质进行注入，以形成P型掺杂区的第一掺杂区14。
根据部分实施例，第一注入制程38的注入剂量大约介于1×1013至8×1013。
根据部分实施例，第一注入制程38的注入能量大约介于20至60KeV。
之后，如图2B所示，形成多个隔离结构28于基板12中。
在部分实施例中，隔离结构28可通过任何适当的沈积制程制作而成。
根据部分实施例，隔离结构28可为浅沟槽隔离物(STI)。
之后，实施第二注入制程40，以于基板12中形成第二掺杂区16。
在本实施例中，第二注入制程40以例如硼、铝、镓、或铟等的P型掺质进行注入，以形成P型掺杂区的第二掺杂区16。
根据部分实施例，第二注入制程40的注入剂量大约介于1×1013至8×1013。
根据部分实施例，第二注入制程40的注入能量大约介于20至60KeV。
之后，如图2C所示，实施第三注入制程42，以于基板12中形成第三掺杂区18。第三掺杂区18位于第一掺杂区14与第二掺杂区16之间，并电性隔离第一掺杂区14与第二掺杂区16。
在本实施例中，第三注入制程42以例如氮、磷或砷等的N型掺质进行注入，以形成N型掺杂区的第三掺杂区18。
根据部分实施例，第三注入制程42的注入剂量大约介于1×1013至8×1013。
根据部分实施例，第三注入制程42的注入能量大约介于20至60KeV。
根据部分实施例，第三掺杂区18的厚度T的范围大约介于200～300纳米。
根据部分实施例，第三掺杂区18的宽度W1大约大于或等于第二掺杂区16的宽度W2。
根据部分实施例，在使第一掺杂区14与第二掺杂区16之间形成有效电性隔离的情况下，第三掺杂区18的宽度W1可为任何适当尺寸。
根据部分实施例，第三掺杂区18具有底部30与顶部32，底部30接触第一掺杂区14，顶部32接触第二掺杂区16，且第三掺杂区18的顶部32与基板12的表面34的距离D大约介于5-7微米。
根据部分实施例，第三掺杂区18的顶部32与基板12的表面34的距离D大约为6.13微米。
之后，如图2D所示，实施第四注入制程44，以于第二掺杂区16内形成第四掺杂区20。
在本实施例中，第四注入制程44以例如氮、磷或砷等的N型掺质进行注入，以形成N型掺杂区的第四掺杂区20。
根据部分实施例，第四注入制程44的注入剂量大约介于1×1013至8×1013。
根据部分实施例，第四注入制程44的注入能量大约介于20至60KeV。
之后，如图2E所示，实施第五注入制程46，以于第四掺杂区20内形成栅极掺杂区22。
在本实施例中，第五注入制程46以例如氮、磷或砷等的N型掺质进行注入，以形成N型掺杂区的栅极掺杂区22。
根据部分实施例，第五注入制程46的注入剂量大约介于1×1013至8×1013。
根据部分实施例，第五注入制程46的注入能量大约介于20至60KeV。
之后，实施第六注入制程48，以于第二掺杂区16内形成源极掺杂区24与漏极掺杂区26。此时，隔离结构28位于栅极掺杂区22与源极掺杂区24之间，以及位于栅极掺杂区22与漏极掺杂26区之间。
在本实施例中，第六注入制程48以例如硼、铝、镓、或铟等的P型掺质进行注入，以形成P型掺杂区的源极掺杂区24与漏极掺杂区26。
根据部分实施例，第六注入制程48的注入剂量大约介于1×1013至8×1013。
根据部分实施例，第六注入制程48的注入能量大约介于20至60KeV。
根据部分实施例，第三掺杂区18与第四掺杂区20之间的第二掺杂区16定义出通道36。
之后，于基板12上，继续进行例如金属硅化物制程及电连接制程。
至此，即完成本实施例半导体结构10的制作。
在本实施例中，半导体结构10为垂直型结型场效应晶体管(JFET)。
实施例
实施例1
本实施例结型场效应晶体管其栅极电压与漏极电流的变化关系
以如图1所示的结型场效应晶体管(JFET)结构进行电性测试，以测得栅极电压(VG)与漏极电流(ID)两者之间的变化关系，结果如图5所示。在固定源极/漏极电压的情况下，对本实施例结型场效应晶体管施加不同的栅极电压(负偏压)(从0至-8V)。由测试结果可看出，当未施加栅极电压时，漏极电流为0.27mA，而当施加-5V的栅极电压时，漏极电流则降为0，此即表示本实施例结型场效应晶体管的夹止电压(pinch-off voltage)为-5V，显见本实施例结型场效应晶体管具有相当低的夹止电压。
实施例2
本实施例结型场效应晶体管其源极/漏极电压与漏极电流的变化关系
以如图1所示的结型场效应晶体管(JFET)结构进行电性测试，以测得源极/漏极电压(VDS)与漏极电流(ID)两者之间的变化关系，结果如图6所示。在未施加栅极电压的情况下，测得源极/漏极电压(VDS)与漏极电流(ID)两者之间的变化关系。由测试结果可看出，当未施加栅极电压(Vg＝0V)时，本实施例结型场效应晶体管的崩溃电压为33.6V，显见本实施例结型场效应晶体管具有相当高的崩溃电压。
本发明利用一般的CMOS或Bipolar-CMOS-DMOS(BCD)制程制作结型场效应晶体管(JFET)，于注入制程中植入P型或N型掺质(视产品需要加以调整)以于基板特定深度位置形成具有特定尺寸(例如特定厚度与宽度)的掺杂区，作为其上、下掺杂区的电性隔离结构，同时定义出结型场效应晶体管(JFET)的通道。当元件作动时，通过调整栅极电压的大小，可进一步影响通道上的空乏区(depletion region)大小，当施加的负偏压愈大时，空乏区的范围愈扩大，最后使得通道被空乏区夹断而停止电流通过，此时所施加的栅极电压大小即为此结型场效应晶体管(JFET)的夹止电压(pinch-off voltage)。因此，在本发明中，夹止电压的大小可通过简单调整基板中作为电性隔离结构的掺杂区的尺寸大小而获得改变。本发明制程简单不须额外的光罩步骤定义通道，且制作的结型场效应晶体管(JFET)具有低的夹止电压以及高的崩溃电压，相当有利于各种开关应用及ESD的保护。
虽然本发明已以数个较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中相关技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (22)

1.一种半导体结构，其特征在于，包括：
一基板，具有一表面；
一第一掺杂区，形成于该基板中；
一第二掺杂区，形成于该基板中；
一第三掺杂区，形成于该基板中，其中该第三掺杂区位于该第一掺杂区与该第二掺杂区之间，并电性隔离该第一掺杂区与该第二掺杂区；
一第四掺杂区，形成于该基板中，为该第二掺杂区所包围；
一栅极掺杂区，形成于该基板中，为该第四掺杂区所包围；
一源极掺杂区，形成于该基板中，位于该第二掺杂区内；
一漏极掺杂区，形成于该基板中，位于该第二掺杂区内；以及
多个隔离结构，形成于该基板中，位于该栅极掺杂区与该源极掺杂区之间，以及位于该栅极掺杂区与该漏极掺杂区之间。
2.如权利要求1所述的半导体结构，其特征在于，该基板为一P型硅基板。
3.如权利要求2所述的半导体结构，其特征在于，该第一掺杂区、该第二掺杂区、该源极掺杂区、以及该漏极掺杂区为N型掺杂区。
4.如权利要求3所述的半导体结构，其特征在于，该第三掺杂区、该第四掺杂区、以及该栅极掺杂区为P型掺杂区。
5.如权利要求1所述的半导体结构，其特征在于，该基板为一N型硅基板。
6.如权利要求5所述的半导体结构，其特征在于，该第一掺杂区、该第二掺杂区、该源极掺杂区、以及该漏极掺杂区为P型掺杂区。
7.如权利要求6所述的半导体结构，其特征在于，该第三掺杂区、该第四掺杂区、以及该栅极掺杂区为N型掺杂区。
8.如权利要求1所述的半导体结构，其特征在于，该第三掺杂区的厚度介于200～300纳米。
9.如权利要求1所述的半导体结构，其特征在于，该第三掺杂区的宽度大于或等于该第二掺杂区的宽度。
10.如权利要求1所述的半导体结构，其特征在于，该第三掺杂区具有一底部与一顶部，该底部接触该第一掺杂区，该顶部接触该第二掺杂区。
11.如权利要求10所述的半导体结构，其特征在于，该第三掺杂区的该顶部与该基板的该表面的距离介于5-7微米。
12.如权利要求1所述的半导体结构，其特征在于，该第三掺杂区与该第四掺杂区之间的该第二掺杂区定义出一通道。
13.如权利要求1所述的半导体结构，其特征在于，该多个隔离结构为浅沟槽隔离物。
14.一种半导体结构的制造方法，其特征在于，包括：
提供一基板；
实施一第一注入制程，以于该基板中形成一第一掺杂区；
形成多个隔离结构于该基板中；
实施一第二注入制程，以于该基板中形成一第二掺杂区；
实施一第三注入制程，以于该基板中形成一第三掺杂区，其中该第三掺杂区位于该第一掺杂区与该第二掺杂区之间，并电性隔离该第一掺杂区与该第二掺杂区；
实施一第四注入制程，以于该第二掺杂区内形成一第四掺杂区；
实施一第五注入制程，以于该第四掺杂区内形成一栅极掺杂区；以及
实施一第六注入制程，以于该第二掺杂区内形成一源极掺杂区与一漏极掺杂区，使得该多个隔离结构位于该栅极掺杂区与该源极掺杂区之间，以及位于该栅极掺杂区与该漏极掺杂区之间。
15.如权利要求14所述的半导体结构的制造方法，其特征在于，该基板为一P型硅基板。
16.如权利要求15所述的半导体结构的制造方法，其特征在于，该第一注入制程、该第二注入制程、以及该第六注入制程以N型掺质进行注入。
17.如权利要求16所述的半导体结构的制造方法，其特征在于，该第三注入制程、该第四注入制程、以及该第五注入制程以P型掺质进行注入。
18.如权利要求14所述的半导体结构的制造方法，其特征在于，该基板为一N型硅基板。
19.如权利要求18所述的半导体结构的制造方法，其特征在于，该第一注入制程、该第二注入制程、以及该第六注入制程以P型掺质进行注入。
20.如权利要求19所述的半导体结构的制造方法，其特征在于，该第三注入制程、该第四注入制程、以及该第五注入制程以N型掺质进行注入。
21.如权利要求14所述的半导体结构的制造方法，其特征在于，该第三注入制程的注入剂量介于1×1013至8×1013。
22.如权利要求14所述的半导体结构的制造方法，其特征在于，该第三注入制程的注入能量介于20至60KeV。
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