CN208923149U - 一种n型ldmos器件 - Google Patents

Abstract

本实用新型公开了一种N型LDMOS器件，包括彼此间隔设置在衬底层上的第一至第四有源区，相邻两个有源区之间形成场氧化层或第三氧化层，所述第二有源区形成栅氧化层，在栅氧化层靠近漏极的一侧形成复合氧化层，所述复合氧化层位于N型漂移区的上侧，所述复合氧化层包括依次横向形成的第一氧化层、第二氧化层和第三氧化层。本实用新型通过形成复合氧化层结构，能够在提高N型LDMOS的耐压性能的同时降低导通电阻，从而能够有效减小器件及芯片面积，降低芯片设计成本。

Description

一种N型LDMOS器件

技术领域

本实用新型涉及半导体技术领域，具体涉及一种N型LDMOS器件。

背景技术

在半导体功率器件中，MOS器件占有重要的地位，其中双扩散金属氧化物半导体场效应管(Double-Diffused MOSFET,简称DMOS)是最普遍使用的功率器件形式之一，DMOS器件主要分为两种类型，纵向DMOS(简称VDMOS)和横向DMOS(简称LDMOS)。LDMOS器件是电压控制型器件，相比较于双极型器件，具有高耐压、高输入阻抗、良好的安全工作区、低功耗等优势，一般常在电机驱动、汽车电子、工业控制、开关电源电路中作为高压功率器件应用。LDMOS器件的沟道结构是横向的，其漏极、源极以及栅极都存在于芯片的表面，通过内部的互联可与芯片上的低压电路集成，而且其与CMOS工艺相兼容，所以被广泛的应用在半导体集成电路制造中，尤其是在高压功率器件的设计中。LDMOS器件通常具有一个很长的漂移区，此漂移区存在于漏极与沟道之间，掺杂浓度比较低，当在漏源之间加很高的外加电压时，由于漂移区的电阻很高，大部分的电压都施加在了此漂移区上，从而起到缓冲的作用，可以有效的提高器件的耐压水平。

到现今，研究设计者通过改进器件结构或改善工艺来提高器件的性能，主要的研究方向为提高器件的耐压水平、改善器件的频率特性、提高器件的可靠性。击穿电压是LDMOS器件的重要性能参数之一，也是器件可靠性的一个重要方面。在高压集成电路中，LDMOS要承受很高的电压，就需要很长的漂移区长度，因此LDMOS器件会占用较大的芯片面积，则相对应的器件的导通电阻就会增大，LDMOS器件就存在导通电阻Ron与器件击穿电压BV的矛盾关系，击穿电压的提高会导致导通电阻的增大，不利于整体提高器件的性能。为了改善器件的导通电阻与击穿电压的关系，设计研究者们在器件结构和工艺过程方面提出了多种结终端技术，但是这些技术要么工艺过程非常复杂，制造成本很高；要么对于提高耐压效果不明显。在传统LDMOS的结构设计中，当提高击穿电压时，要求增加漂移区的长度，同时降低漂移区的掺杂浓度，而这些又恰好是导致导通电阻增大的重要因素。因此，如何使得器件耐压和导通电阻达到最优，一直是LDMOS器件优化设计需要解决的主要问题，同时也成为了业内重点研究的难题。

实用新型内容

为解决现有技术中存在的上述问题，本实用新型提供了一种有效兼顾击穿电压和导通电阻的新型N型LDMOS结构，相对于常规0.18umBipolar-CMOS-DMOS工艺的N型LDMOS结构，本实用新型创新地在多晶硅栅极与漏极之间形成复合氧化层结构，既保证了器件有足够高的击穿电压，同时又降低了其导通电阻。

本实用新型提供如下技术方案：

一种N型LDMOS器件，包括彼此间隔设置在衬底层上的第一有源区、第二有源区、第三有源区、第四有源区，相邻两个有源区之间形成有氧化层，

所述第一有源区下方形成有第一P+注入扩散区，所述第二有源区下方形成有第一N+注入扩散区，所述第一有源区和第二有源区的下方形成有连通的第一P阱区作为背栅，

所述第三有源区下方形成有第二N+注入扩散区，所述第二有源区和第三有源区的下方形成有连通的N型漂移区作为漏极，

所述第四有源区下方形成有第二P+注入扩散区和第二P阱区，所述第二有源区形成有栅氧化层，

在栅氧化层靠近漏极的一侧形成有复合氧化层，所述复合氧化层位于所述N型漂移区的上侧，所述复合氧化层包括依次横向形成的第一氧化层、第二氧化层和第三氧化层,所述第二氧化层的厚度大于第一氧化层的厚度，所述第三氧化层的厚度大于第二氧化层的厚度，

在栅氧化层、第一氧化层和第二氧化层的上方形成有多晶硅作为栅极，

在所述第一至第四有源区的上方，覆盖有一层或多层外氧化层，所述外氧化层在对应所述第一N+注入扩散区、第二N+注入扩散区、第一P+注入扩散区和第二P+注入扩散区的上方处形成有直达器件表面的接触孔。

进一步地，所述第一氧化层全部被所述多晶硅覆盖，所述第二氧化层一部分被所述多晶硅覆盖，所述第三氧化层未被所述多晶硅覆盖。

进一步地，所述栅氧化层的厚度小于所述第一氧化层的厚度。

进一步地，所述第一氧化层的厚度为所述第二氧化层的厚度为

进一步地，所述第三氧化层为浅槽隔离氧化层。

进一步地，所述接触孔内形成有金属布线，所述金属布线从接触孔内向外延伸并露出器件表面。

与现有技术相比，本实用新型的有益效果是：

第一，本实用新型的N型LDMOS制作工艺与常规工艺是兼容的，不需要改变现有的生产设备和工艺流程，有利于节省成本；

第二，本实用新型的N型LDMOS和其它低压5V的CMOS有相同的栅氧厚度，因此工作电压完全相同，不需要通过其他额外的功能模块来转换，不会增加系统复杂度；

第三，也是最重要的，本实用新型能够显著降低N型LDMOS的导通电阻，实验证明，在同样的击穿电压下，本实用新型的N型LDMOS的导通电阻比常规N型LDMOS的导通电阻减小24％。

因此，本实用新型能够在提高N型LDMOS的耐压性能的同时降低导通电阻，从而能够有效减小器件及芯片面积，降低芯片设计成本。

附图说明

图1为根据本实用新型制作的N型LDMOS管的截面图。

图2为现有常规工艺制作的N型LDMOS管的截面图。

其中，1-P型衬底，2-P型外延层，3-第一有源区，4-第二有源区，5-第三有源区，6-第四有源区，7-场氧化层，8-第一P+注入扩散区，8’-第二P+注入扩散区，9-第一P阱区，9’-第二P阱区，10-第一N+注入扩散区，10’-第二N+注入扩散区，11-N型漂移区，12-栅氧化层，13-多晶硅，14-第一氧化层，15-第二氧化层，16-第三氧化层，17-一层或多层外氧化层，18-接触孔，19-金属布线。

具体实施方式

具体实施方式以下将参照附图更详细地描述本实用新型。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。

在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本实用新型的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本实用新型。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本实用新型。

如图1所示，为本实用新型的N型LDMOS器件的一个实施例，包括P型衬底1、P型外延层2、第一有源区3、第二有源区4、第三有源区5、第四有源区6、场氧化层7、第一P+注入扩散区8、第二P+注入扩散区8’、第一P阱区9、第二P阱区9’、第一N+注入扩散区10、第二N+注入扩散区10’、N型漂移区11、栅氧化层12和多晶硅13。其中，在P型衬底1上覆盖有一层P型外延层2，N型LDMOS就做在该外延层中，所述第一至第四有源区3-6(即对应标号箭头所指向的、各自两条竖直虚线之间的部分)依次间隔形成在P型外延层上，相邻两个有源区之间形成有场氧化层7或第三氧化层16，所述场氧化层和第三氧化层为厚的浅槽隔离氧化层，作为有源区之间的隔离。

在第一有源区3下方形成第一P+注入扩散区8和第一P阱区9，所述第一P+注入扩散区8位于所述第一P阱区9中，通过接触孔18和形成于接触孔18中的金属布线19形成良好的欧姆接触，作为N型LDMOS背栅的引出端。

在第二有源区4下方形成有第一P阱区9、第一N+注入扩散区10和N型漂移区11，所述第一P阱区9与N型漂移区11相互隔开，所述第一N+注入扩散区10位于所述第一P阱区9中，其中所述第一N+注入扩散区10通过接触孔18和形成于接触孔18中的金属布线19形成良好的欧姆接触，作为N型LDMOS源极的引出端。在第一有源区3和第二有源区4下方形成的第一P阱区9相互连通形成一个大的P阱区，作为N型LDMOS的背栅。

在第三有源区5下方形成有第二N+注入扩散区10’和N型漂移区11，所述第二N+注入扩散区10’位于所述N型漂移区11中，该第二N+注入扩散区10’和第二有源区4下方的第一N+注入扩散区10是同时作业的，该第二N+注入扩散区10’通过接触孔18和形成于接触孔18中的金属布线19形成良好的欧姆接触，作为N型LDMOS漏极的引出端。在第二有源区4和第三有源区5下方形成的N型漂移区11相互连通形成一个大的N型漂移区，作为N型LDMOS的漏极。

在第四有源区6下方形成第二P+注入扩散区8’和第二P阱区9’，所述第二P+注入扩散区8’位于所述第二P阱区9’中，用以增加该处的掺杂浓度，其中该第二P+注入扩散区8’和第一有源区3下方的第一P+注入扩散区8是同时作业的，该第二P阱区9’和第一有源区3处的第一P阱区9是同时作业的，该第二P+注入扩散区8’通过接触孔18和形成于接触孔18中的金属布线19形成良好的欧姆接触，作为N型LDMOS衬底的引出端。

所述第二有源区4在靠近第一N+注入扩散区10的一侧形成一层很薄的厚度在间的氧化层，作为N型LDMOS的栅氧化层12，所述栅氧化层12的两侧边缘分别与第一N+注入扩散区10和N型漂移区11的侧边缘实质对齐，所述栅氧化层12与第一P阱区9及P型外延层2部分重叠，在栅氧化层12靠近漏极的一侧形成有复合氧化层，所述复合氧化层的厚度例如可以为所述复合氧化层位于N型漂移区11的上方和内部，所述复合氧化层包括依次横向形成的第一氧化层14、第二氧化层15和第三氧化层16,所述第一氧化层14与栅氧化层12相邻的边缘与N型漂移区11的侧边缘实质对齐，其中第一氧化层14的厚度大于栅氧化层12的厚度并且小于第二氧化层15的厚度，使栅氧化层12、第一氧化层14和第二氧化层15形成阶梯状结构，并且第一氧化层14和第二氧化层15的厚度均小于第三氧化层16的厚度。

优选地，第一氧化层14的厚度为第二氧化层15的厚度为在一个实施例中，第一氧化层14的厚度约为第二氧化层15的厚度约为第三氧化层16的厚度约为

在栅氧化层12、第一氧化层14和第二氧化层15的上方形成一层厚度例如在间的多晶硅13，作为N型LDMOS的栅极。所述多晶硅13全部覆盖所述第一氧化层14，部分覆盖所述第二氧化层15，即所述第二氧化层15的一部分被所述多晶硅13覆盖、另一部分未被所述多晶硅13覆盖,所述多晶硅13未覆盖所述第三氧化层16。这样，多晶硅13可作为场极板，用于和复合氧化层(第一、第二和第三氧化层)一起，改变表面电场，提高器件的耐压性能。

在所述场氧化层7和第一至第四有源区3-6的上方，形成有覆盖整个器件表面的一层或多层外氧化层17，厚度为位于多晶硅13正上方的外氧化层最薄，位于第一至第四有源区3-6和场氧化层7正上方的外氧化层最厚，使器件表面保持齐平。所述外氧化层17在对应所述第一N+注入扩散区10、第二N+注入扩散区10’、第一P+注入扩散区8和第二P+注入扩散区8’的中间部分的相应位置被去除构成直达器件表面的接触孔18，在接触孔18内形成有金属布线19，所述金属布线19从接触孔18内向外延伸并露出器件表面，将N型LDMOS器件的漏极、源极、背栅、栅极和衬底分别引出，形成一个完整的N型LDMOS管结构。

在常规技术中，如图2所示，在第二有源区3和第三有源区4之间形成的场氧化层7应当较大，否则N型LDMOS的击穿电压无法保证，这样，在场氧化层的制作过程中，将损耗掉漏端N型漂移区的大量杂质浓度，导致其剩余杂质浓度较低，而漏端N型漂移区的杂质浓度直接决定了N型LDMOS器件的导通电阻，漏端N型漂移区的杂质浓度越低，意味着N型LDMOS器件的导通电阻越大，功率损耗越大，器件性能也就越差。

如果采用现有常规的漏端台阶栅氧化层结构，虽然导通电阻较小，但是由于其漏端未采用场氧化层，因此无法用在40V以上的高压环境中。

按照该实施例的LDMOS管与图2所示的常规技术的LDMOS管的不同之处在于，在栅氧化层靠近漏极的一侧形成有复合氧化层，所述复合氧化层位于N型漂移区的上方和内部、多晶硅的下方，所述复合氧化层包括依次横向形成的第一氧化层14、第二氧化层15和第三氧化层16，漏端依靠复合氧化层(包括第一氧化层14、第二氧化层15和第三氧化层16)来逐级释放高压电场，只需要极小部分的第三氧化层16，便可以使器件获得高耐压，从而工作在50～60V以上的高压环境中。由于漏端第三氧化层16极少，N型漂移区的杂质浓度几乎没有损失，这样NLDMOS器件的导通电阻就小，器件性能也就越好。

另外，依据不同的击穿电压要求，可以优化复合氧化层各级的长度，以获得最优的导通电阻设计，特别是在35V以下的中低压使用时，本实用新型公开的N型LDMOS器件可以去除第三氧化层16，只需调整剩余部分复合氧化层不同长度组合，根据所需不同耐压要求，合理分配第一氧化层14和第二氧化层15的长度，弱化漏端电场，就可以获得合理的工作电压，从而得到优化理想的导通电阻，比较精确方便，不会造成器件尺寸的浪费；而常规的漏端台阶栅氧结构，只能调整一层阶梯氧化层的宽度，可调节范围较小且调节精度粗糙，易造成器件尺寸的浪费。因此，采用复合氧化层结构的N型LDMOS管，其导通电阻及耐压等综合性能优于采用常规技术制作的N型LDMOS管。

通过实验比较采用常规工艺制作的N型LDMOS器件与本实用新型技术制作的N型LDMOS器件的导通电阻，实验数据如下：

当击穿电压BVdss＝52V，N型LDMOS管面积均为285μm²时

性能参数	本实用新型器件	常规器件
			导通电阻(Ω)	87.6	108.8

通过上述实验数据发现在相同的N型LDMOS管面积，击穿电压BVdss＝52V时，本实用新型公开的N型LDMOS器件的导通电阻比常规器件减小约24％。因此，达到相同的导通电阻即输出功率时，采用本实用新型技术制作的N型LDMOS管其面积可比采用常规技术缩小约24％。这在半导体集成电路产品成本压力日益增大的今天，无疑将产生极大的竞争力，从而有利于推动集成电路不断向更高层次发展。

最后应说明的是：以上各实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述各实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的范围，其均应涵盖在本实用新型的权利要求和说明书的范围当中。

Claims (6)

1.一种N型LDMOS器件，包括彼此间隔设置在衬底层上的第一有源区(3)、第二有源区(4)、第三有源区(5)、第四有源区(6)，相邻两个有源区之间形成有氧化层(7，16)，

所述第一有源区(3)下方形成有第一P+注入扩散区(8)，所述第二有源区(4)下方形成有第一N+注入扩散区(10)，所述第一有源区(3)和第二有源区(4)的下方形成有连通的第一P阱区(9)作为背栅，

所述第三有源区(5)下方形成有第二N+注入扩散区(10’)，所述第二有源区(4)和第三有源区(5)的下方形成有连通的N型漂移区(11)作为漏极，

所述第四有源区(6)下方形成有第二P+注入扩散区(8’)和第二P阱区(9’)，所述第二有源区(4)形成有栅氧化层(12)，

在栅氧化层(12)靠近漏极的一侧形成有复合氧化层，所述复合氧化层位于所述N型漂移区(11)的上侧，所述复合氧化层包括依次横向形成的第一氧化层(14)、第二氧化层(15)和第三氧化层(16),所述第二氧化层(15)的厚度大于第一氧化层(14)的厚度，所述第三氧化层(16)的厚度大于第二氧化层(15)的厚度，

在栅氧化层(12)、第一氧化层(14)和第二氧化层(15)的上方形成有多晶硅(13)作为栅极，

在所述第一至第四有源区(3-6)的上方，覆盖有一层或多层外氧化层(17)，所述外氧化层(17)在对应所述第一N+注入扩散区(10)、第二N+注入扩散区(10’)、第一P+注入扩散区(8)和第二P+注入扩散区(8’)的上方处形成有直达器件表面的接触孔(18)。

2.根据权利要求1所述的N型LDMOS器件，其特征在于：所述第一氧化层(14)全部被所述多晶硅(13)覆盖，所述第二氧化层(15)一部分被所述多晶硅(13)覆盖，所述第三氧化层(16)未被所述多晶硅(13)覆盖。

3.根据权利要求1所述的N型LDMOS器件，其特征在于：所述栅氧化层(12)的厚度小于所述第一氧化层(14)的厚度。

4.根据权利要求1所述的N型LDMOS器件，其特征在于：所述第一氧化层(14)的厚度为所述第二氧化层(15)的厚度为

5.根据权利要求1所述的N型LDMOS器件，其特征在于：所述第三氧化层(16)为浅槽隔离氧化层。

6.根据权利要求1所述的N型LDMOS器件，其特征在于：所述接触孔(18)内形成有金属布线(19)，所述金属布线(19)从接触孔(18)内向外延伸并露出器件表面。