CN1529363A - 横向低侧高压器件及高侧高压器件 - Google Patents

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Abstract

一种制造横向高侧器件及低侧器件的高耐压区(及漂移区)的方法。高侧器件做在第一耐压区内，低侧器件做在第二耐压区内。在高侧MOST导通时，其源与漏之间电压接近，耐压区中只有p区5大部分被耗尽，n区6及p区7均为中性区，用来作电子及空穴的漂移区。利用两个漂移区可以单独作nMOST或pMOST，但也可以象附图中那样做并联的nMOST及pMOST，使单位面积导通电阻比只做一个nMOST的情形进一步下降。低侧器件在导通时，p区2大部分未耗尽，有更小的导通电阻。在高侧器件关断而漏电压接近于衬底电压或低侧器件关断而源极电压接近于最大电压时，第一耐压区或第二耐压区各p及n层均全耗尽，产生对衬底按最佳横向变掺杂分布要求的电荷密度。

Description

横向低侧高压器件及高侧高压器件
技术领域
本发明涉及半导体高压器件及功率器件技术，特别是涉及一种用于高压集成电路及功率集成电路中高侧高压(或功率)器件及低侧高压(或功率)器件。
背景技术
功率集成电路中高压(功率)器件的制造方法有介质隔离(DI)方法、p-n结隔离(JI)方法及自隔离(SI)方法。其隔离性能是DI优于JI，JI优于SI。而成本则一般说是反过来：SI最低，JI次之，DI成本最高。SI一般采用RESURF技术，其击穿电压通常只有同衬底构成的平行平面结的60％，而且在开关应用中导通电阻高。关于这种技术，可见参考文献[1]。
如图1所示，现有技术常用的高压集成电路(HVIC)包含四个部分：一个低压控制电路，一个低侧驱动电路及一个高压电平位移电路，还有一个高侧驱动电路。其中高侧驱动电路的一个公共端是与图腾柱结构的中间输出端点相联，此中间端点对衬底的电压可从零直到供电电压。换言之，此种电路有一个与高侧器件的低压端相同的公共端，此公共端是浮动电压端，而其它的电路是以衬底作为公共端。这两种集成电路常常是做在不同的半导体芯片上。
在参考文献[1]中描述了一种BCD技术可以实现上述四种电路，但是，BCD技术必须采用DI及JI技术。所以，其工艺过程与常规CMOS或BiCMOS工艺过程不兼容。而且用BCD技术耗费较大面积。因此，其成本较高。
在参考文献[2]及[3]中本发明人的发明专利提出了利用最佳有效横向表面掺杂来达到能耐高压的高侧器件及低侧器件。利用该种发明制造器件不采用DI及JI技术，其工艺与常规CMOS及BiCMOS兼容，因此可以在较低的成本下在同一芯片上制造低侧器件，高侧器件及以盆为公共端的高侧驱动集成电路。
但是，用该种专利方法制造的横向功率MOST，特别是高侧功率MOST，有较大的导通电阻。图2示出该种方法制造高侧器件的示意图。其中在高侧器件的漏极DH加高电压时，第2区(设为n区)大部分成为耗尽区，因此导电的中性n区只占整个2区的一小部分，这是造成高侧器件比导通电阻(即单位面积导通电阻)大的原因。
与本发明有关的现有技术参考文献如下：
[1]B.Marari，et al.，<Smart Power IC’s Technologies andApplications>，Springer-Verlag，Berlin，Heidelberg，New York，1995.
[2]X.B.Chen，U.S.Patent，5,726,469，或中国专利ZL95108317.1
[3]X.B.Chen，U.S.Patent，6,310,365BI，或中国专利ZL98116187.1.
[4]X.B.Chen，et al.，“Theory of optimum design of reverse-biasedp-n junctions using resistive field plate and variation lateral doping”，Solid-State Electronics，Vol.35，No.9，PP.1365-1370(1992).
[5]X.B.Chen，et al.，“Lateral high-voltage devices using anoptimized variational lateral doping”，Int.J.Electronics，Vol.80，No.3，PP.449-459(1996).
发明内容
本发明的目的之一，在于提供一种新的表面耐压区，用来制作具有浮动低压端的高压器件(下面称为高侧器件)。此表面耐压区在制造方法上有许多灵活性，便于和微米级及亚微米级CMOS或BiCMOS工艺兼容，使高压集成电路与功率集成电路能以更低的成本和更高的性能实现。
本发明的目的之二，在于提供一种新的表面耐压区，用来制作既有浮动端的高侧器件，又有一个电位与此浮动端相同的盆(Tub)区。在此盆区内可做各种器件，它们均有与盆区同电位的端。
本发明的目的之三，在于提供一种新的表面耐压区，用来制作既有浮动端的高侧器件，又有以此浮动端作为高压端而以衬底为低压端的器件(下面称为低侧器件)。
本发明的目的之四，在于提供一种使高侧功率MOST及低侧功率MOST均具有较小的比导通电阻，这是区别于本发明人上述已有发明的最重要之处。
本发明受中国国家自然科学基金及国防科工委基金资助。
为了实现上述目的，本发明提供了一种半导体器件的表面耐压区，它含有两个耐压区。其中第一个耐压区是在n-型衬底上形成的p+型区的中心部分的周围，其中心是高端器件的最大电压端。这里最大电压端指的是负的最高电压。第一耐压区从高压端周围直到高侧器件的浮动端。其中p+型区除中央部分的狭小范围外，均覆盖有薄的n+型区。使得最大电压端在加到击穿电压而浮动端为零电压(即衬底电压)时，p+型区的平均电离受主密度被覆盖的n+型的电离施主密度补偿后，其平均有效电离受主密度随离开中心的距离的增加而从NBWPP之值逐渐或阶梯式地下降，最后变得很小。这里NB是n-衬底的掺杂浓度、WPP指由该衬底构成的单边突变平行平面结在击穿电压VB(为负值)下的耗尽层厚度。本发明要求此第一个耐压区中p+型区的受主密度在各处均大于NBWPP。
除掉覆盖薄的n+型区于除中央之外的p+型区上以外，此n+型区上还可以覆盖薄的p+型区，甚至有多层交替的p+层及n+层。在计算平均有效电离受主密度时，只要这些区是全电离的，那么应将所有这些区的电离杂质均考虑在内。
当浮动端的电压升高到与最大电压端相等，也等于击穿电压时，由于覆盖的n+层(或交替的n+层及p+层)与其下面的p+型区等电位，n+层(或交替的n+层及p+层)只电离了极小部分，用以建立与p+型区之间的内建电势Vbi。这导致有效电离受主密度随离开中心的距离不变。从最大电压端到浮动端这个区域内，表面和衬底间接近于一个平行平面结加击穿电压的情形。这时从浮动端到衬底的耐压是靠了下面所述的表面耐压区的第二个耐压区。
表面耐压区的第二个耐压区是在n-型衬底上围绕浮动端直到最外面与n-型衬底相联的表面n+型区为止的区域。第二耐压区也是以p+型为基础的，其有效电离受主密度在浮动端加到击穿电压时随离开浮动端的距离逐渐或阶梯式地减小。
这里有效电离受主密度的减小可以是通过p+型区上覆盖有n+层(或交替的n+层及p+层)，而它们提供的净电离施主去补偿p+层的电离受主而形成，也可以是通过p+层本身掺杂密度随离开最大电压端的距离增加而变小来形成。甚至可以是两种措施均采用而形成。
上述有效电离受主密度是指在一个横向尺度远小于WPP的范围内，电离受主数减去电离施主数的单位面积的平均值。在参考文献[2]及[3]中已经叙述了各种实现此种平均有效电离受主密度随距离变化的方法。
用此种表面耐压区所做的器件，其导通时利用的载流子，不是耐压区最下面的p+层的空穴，而是其上中性的n+层的电子及/或各中性的p+层的空穴。该层实际上起了漂移区的作用，由于该层是中性区，因此提供了很小的比导通电阻。
上述的n与p自然可以互换。互换后，最大电压指最高的正电压。
(本发明受到国家自然科学基金重点项目支持。)
附图说明
附图中分别示出了：
图1.现有技术常用的高压(功率)集成电路(所含的四个部分)。
图2.制造高侧器件的一种现有技术(PriorArt)。
图3.本发明的低侧二极管表面耐压区(含一层p区和一层在其上的n区)的示意图。
图4.比图3略为复杂的二极管耐压区(含二层p区和一层夹在其中间的n区)的结构。
图5.利用图3的基本表面耐压结构构成的高侧二极管(区5及区6构成第一耐压区，区2及区3构成第二耐压区)。
图6.利用图3的基本表面耐压结构构成的高侧二极管及低侧二极管表面耐压区的示意图。
图7.利用图4的基本表面耐压结构构成的高侧二极管。
图8.利用图4的基本表面耐压结构构成的高侧二极管及低侧二极管。
图9.利用图3的基本结构构成的低侧MOST(右边插图为此MOST的电路符号图)。
图10.利用图5的基本表面耐压结构构成的高侧MOST。
图11.利用图5的基本表面耐压结构的高侧MOST及低侧MOST的示意图(右边插图为此两MOST的电路符号图)。
图12.利用图4的基本耐压结构的低侧MOST的示意图。
图13.利用图7的基本表面耐压结构构成的高侧MOST。
图14.利用图7的基本耐压结构的高侧MOST及低侧MOST的示意图
图15.高侧源为最大电压，低侧源为最小电压的CMOS(右边插图为电路符号图)。
图16.高侧的漏为最大电压，低侧的漏为最小电压的CMOS(右边插图为电路符号图)。
图17.高侧为赝pMOST(pseudo-pMOST)的一种CMOS
图18.利用浮空欧姆接触(FOC)做成低侧的赝pMOST(pseudo-pMOST)。
图19.图16的高侧源电极SH并不与源衬底区相联接的情形。
图20.一种高侧LIGBT
图21.具有一个关断时从发射极抽取少子的辅助门的IGBT。
图22.利用多一个辅助门制作的并联高、低侧nMOST与pMOST。
图23.高侧与低侧双极型晶体管。
图24.高侧及低侧结型场效应晶体管。
图25.高侧MOST与低侧MOST间无n区隔开的情形。
图26.图11的高侧MOST与低侧MOST之间的p区顶上经过一绝缘层与盆(电位)相联。
图27.p区2与p区3和衬底n-区之间有一层绝缘材料。
图28.利用衬底和表面耐压区有薄的绝缘体I来制造象图21那种LIGBT
图29.耐压区的各种异型掺杂区之间均有绝缘层隔开，两个耐压区之间也有绝缘层隔开的情形。
图30.许多叉指条低侧器件的并联
图31.许多叉指条高侧器件的并联
图32.与高侧器件最大电压或低侧器件最大电压同参考电压的CMOS倒相器。
图33.一种防止高侧续流时寄生双极型晶体管产生不良影响的方法。
具体实施方式
大多数半导体器件，包括双极型晶体管(BJT)、结型场效应晶体管(JFET)、金属-氧化物-半导体晶体管(MOSFET)的基本工作基础都是利用一个反向的p-n结。因此本发明以图3及图4所示的表面耐压的二极管结构作为引子。
图3所示的二极管阳极对衬底(联阴极)有反偏压时，其对衬底n-区1的耐压是靠了n-型衬底1有一个耗尽区。同时，p型区2也有一个耗尽区。两个耗尽区的电荷相反。n-型区1在图中中心线(虚点线)处有最大的耗尽区厚度。在中心线上只有垂直的电场，其沿线积分等于外加反向电压。在p型区2边缘外，靠近图中阴极K之处，n-型衬底1的耗尽区很小。在p型区2上部的n型区3也是耗尽的。根据本发明人已发表的研究工作，参考文献[4]及[5]可知，只要耗尽的p区2的受主密度减去耗尽的n区3的施主密度，即净电离受主密度符合一种需要的随离开阳极A而指向阴极K的距离不断减小的值(见参考文献[4]的图5)，那么就能在最短的表面距离内承受最大的反偏压，其值接近同衬底n-区1构成的平行平面结的击穿电压的95％。
图4所示的二极管的耐压原理与图3相似，不过在表面耐压区的顶部即n区3之上，还有一个p区4。这里，上述的净电离受主密度是p区2的电离受主密度加上p区4的电离受主密度减去n区3的电离施主密度。
图3及图4中，要求在加最大反向偏压时，除阳极A附近及阴极K附近两个小区域外，p区2及其上面的区域均要全电离。p区2及其上面的区域在加反向偏压而全电离的区域称为表面耐压区。
利用图3及图4的结构，不仅可以做低侧二极管，也可以做高侧二极管，如图5、图6、图7及图8所示。图5中的高侧二极管如要设置得和图3的低侧二极管的耐压一样，则除衬底要一样以外，高侧二极管的p区5与n区6应和图3的低侧二极管的p区2及n区3一样。在这种高侧二极管中，由于KH的电位与衬底很可能不一致。KH可能与衬底同电位，也可能与AH的电位接近(例如在二极管导通时，KH和AH之间的电压值只有1伏的数量级)。因此，当AH接有对衬底而言为大电压值时，KH与衬底之间也应耐较大的电压。所以，在KH到表面边缘与衬底(“地”)同电位处，还必需有第二个表面耐压区，这便是图中的2区与3区。本文中电极符号的下标H及L分别代表第一耐压区的高侧及第二耐压区的低侧器件。
为了方便起见，本发明人们把沿表面从AH左侧附近到KH右侧接近的一段称为第一耐压区，它包括5区及6区的大部分。沿表面从KH左侧附近到与衬底同电位的边缘的一段称为第二耐压区，它包括2区与3区的大部分。
图5中p区5与p区2并不直接相联通，n区6与n区3也不直接相联接。这是为了防止AH与KH间及KH与衬底间有直接联通的同一类型导电的区域。本发明人称两个耐压区之间的小范围为隔离区。
图6是利用图3的基本表面耐压结构来同时实现高侧二极管与低侧二极管的方法。由于高侧二极管的阴极KH与低侧二极管的阳极AL之间存在着隔离区，AL与KH可以有较小的电压而不是直接联通。当然，在AL与KH需要为同一电位时，直接联通也是可以的。
图7是利用图4的基本表面耐压结构构成的高侧二极管。实际上，它的第二表面耐压区(含p区4，n区3，p区2)可以做成低侧二极管，如图8所示。如要高侧二极管的耐压与低侧二极管的一样，则第一表面耐压区中p区5，p区7及n区6应和低侧二极管的p区2、p区4及n区3一样。
如前所述，有了能耐高反偏压的二极管，便能利用来制造高压晶体管，图9示出利用图3的耐压结构构成的高压横向MOST。在此图中，由于源衬底联接着p区2的中央，它对衬底(即对漏电极D)而言为负的高电压，其构成的MOST可画成图9中的附图所示的符号。其中D为漏电极，S为源电极，G为栅电极，图中的阴影区10为栅氧化层或栅绝缘层，源电极S与n+源区8相联，并通过p+区9与源衬底区直接相联。这里的横向MOST和参考文献[2]中本发明人的发明专利的基本区别是：对n-衬底1耐压是靠了耗尽的p区2，而电子漂移区所用的不是p区2，而是n区3。设想在最大反偏压下，表面耗尽区对衬底应付出D0的剂量，D0是单位面积的有效电离受主数。那么这个剂量应随离开中心线(即源S处)的距离逐渐减少，最后接近于零。具体的实施方法之一是：p区2在离开中央虚点线一定距离后，其掺杂剂量为2D0，然后随着距离逐渐减少，最后在未端变成约为D0。n区3在整个表面耐压区的剂量约为D0。这样，从表面耐压区在靠近中央(源电极S)附近，p区2的一部分剂量(其值为D0)被n区3的剂量(其值也为D0)相抵消，剩下对付衬底耗尽区的剂量为D0。在表面耐压区末端(靠近漏电极)处，p区2在那里全部剂量(其值为D0)被n区3在那里的剂量(其值也为D0)几乎全相抵消，剩下的对付衬底耗尽区的剂量则接近于零。
用同样的方法，可以构成高侧高压MOST，如图10所示。其中，SH表示高侧MOST的源电极，DH表示高侧MOST的漏电极，GH表示高侧MOST的栅电极。高侧的源电极SH与n+源区11相联，并通过p+区12与源衬底相联，图中13是高侧MOST的栅氧化层或栅绝缘层。比起参考文献[3]中本发明人的发明专利的高侧器件而言，这种方法构成的高侧MOST的优点很明显。它的比导通电阻可以小许多。这是因为，当高侧MOST的源极SH加反向高电压-VR且高侧导通时，高侧MOST的漏极DH有接近于-VR的电位，这时，p区5用于对付衬底反偏压的耗尽剂量在第一耐压区统统为D0，其上层n区6并不电离(除小部分用于和p区5构成内建电势外)，仍是中性，其中电子可全部参加导电。这里p区5与n区6构成第一耐压区，p区2与n区3构有成第二耐压区。两区之间有一个p区，它把与漏DH相联的n区6与衬底隔开，图10右边插图为电路符号图，第二表面耐压区在实际应用中相当于一个二极管，该二极管作耐压时是反偏的。
利用图10的第二表面耐压区，当然还可以同时制作低侧MOST。图11所示为利用图5的基本表面耐压结构同时制作高侧MOST与低侧MOST的情形。这里为了低侧MOST的源极SL不会通过p区而与高侧源极SH相联通，在两个表面耐压之间有p区14及p区15之间的n区隔开。另外，高侧MOST的漏DH不一定要和低侧MOST的源SL直接相联。它们之间允许有小的电位差。但是，在多数的应用情形下，它们是联在一起的，联接处称为盆(“Tub”)。图11的右边插图是该图的电路符号图。
为了进一步降低高压MOST的导通电阻，还可以采用耐压层为多重结构。图12示出一个简单的表面耐压区为三层结构的情形，它是利用图4的表面耐压基本结构构成的高压MOST。此MOST耐压区的设计方法之一是：在耐压区中p区2的剂量全部为D0。其上层的n区3的剂量也接近于D0。再上层的p区4在靠近高电压处剂量为D0，而在靠近低电压处(与衬底相联处)，其剂量为零。这样，在耐压层全电离后，靠近高电压处的净有效电离受主密度为D0。其中n区3与p区4的剂量相等而电荷相反，故相互抵消。在低电压处的净有效电离受主剂量为零，因为p区2与n区3的剂量所产生的作用相互抵消。在导通时，n区3除由于与p区2及p区4之间的内建电势有小部分耗尽区外，其它均为中性区，电子密度约为D0。这使比导通电阻很低。
还有使比导通电阻更低的设计方法：将p区2在高压端附近的剂量设为2D0，在低压端处的剂量设为D0；p区4的剂量约为D0，而n区3的剂量约为2D0。这样，在高压端加接近于击穿电压时，p区2、n区3及p区4全部电离，使净有效电离受主密度在高压端附近为D0，而在低压端附近为零。在导通时，则n区2大部分为中性区，电子密度约为2D0，这使导通电阻比上面的方法又小了一倍。应当注意，n区的剂量优选为不超过2D0。这是因为，在剂量为2D0时，耐压区耗尽时，n区3的电离施主产生的电力线中一半被上层p区4的电离受主所终止，一半被下层p区2的电离受主所终止。这些向上或向下的电力线产生的电场强度为qD0/εs，其中q为电子电荷，εs为半导体的介电系数。而qD0/εs本身等于或接近于击穿的临界电场Ecrit。如果n区的剂量再大大增加，则上述的电场也大大增加，容易击穿。
实际上，考虑到表面耐压区中有沿表面的横向电场，如参考文献[4]所述，此横向电场在最大电压处为零，然后逐渐增加，直到最小电压处。按照该文献，横向电场最大值约为Ecrit/3，其中Ecrit代表击穿的临界电场。因此垂直于表面的纵向电场在最低电压处不可超过约0.94Ecrit。如图12的n区3的电离施主在靠近漏电极D处有一半产生的电力线被上层p区4的电离受主所终止，另一半产生的电力线被下层p区2的电离受主所终止，那么此n区3在靠近漏区D的允许的剂量应小于约1.88D0。如果采用参考文献[2]中的p型区及/或n型区是用条状掺杂来达到从大电压处到小电压处变掺杂的方法，则根据参考文献[5]平行的条状之间还有一个电场，它既垂直于上述纵向电场，也垂直于上述沿表面从大电压处到小电压处方向的横向电场。因此n区3的在靠近漏区D的最大剂量更小，一般小于约1.8D0。
图13是利用图7的基本表面耐压结构构成的高侧MOST。图中左边是第二耐压区，右边是第一耐压区。
图14是利用图7的基本结构同时制造高侧高压MOST与低侧高压MOST的例子。这里值得再一次指出，高侧器件在源电极SH加最大电压而导通时，其p区5几乎全部电离。由于漏电极DH的电压与源电极SH很接近，因此n区6及p区7基本上不耗尽。这使得n区6的中性区中的电子均可导电。所以高侧器件的比导通电阻与低侧器件的比导通电阻一样，不象在参考文献[3]的已有技术那样，在那里高侧器件的比导通电阻远大于低侧器件的比导通电阻。
利用两个耐压区还可以做成高侧是pMOST(或nMOST)而低侧是nMOST(或pMOST)，图15是利用这两个耐压区构成的CMOST的一个例子。其中高侧是nMOST(其源SH接最大负电压端)，低侧是pMOST(其源SL接最小电压端，即衬底)。该图中p+区17是低侧pMOST的源区，它通过其上面的源电极SL与n+区16相联从而直接与衬底联通。图中18是高侧pMOST的栅氧化层或栅绝缘层。该图的右边为电路符号图。在这里，图中示出高侧nMOST的漏DH和低侧pMOST的漏DL没有联在一起，这是由于高压器件的输出电压会变化很大，如果输出电压直接接到下一级的栅，则下级的栅电压变动幅度可能太大而容易造成栅绝缘层的击穿。因此，高侧nMOST的漏DH和低侧pMOST的漏DL优选地不联在一起，但是，如果联在一起作为输出端，在原理上是完全可行的。
图16示出的高压CMOS中，高侧是pMOST而低侧是nMOST，这里，高侧的漏DH接最大电压而低侧的漏DL接衬底(最小电压)。图中21是高侧pMOST的栅氧化层或栅绝缘层。在这里，两个MOST的源区可以不联在一起，也可以联在一起。联在一起时的联接点可以作为输出端，这时用以分别控制高侧及低侧的栅GH及GL联在一起，两个MOST的阈电压还可以做成略有差别。两个MOST的栅GH及GL也可以联在一起，如该图右边插图的电路符号图中联接GH及GL的虚线所示。这种情形下输入端In加上比输出端out略高或略低的电压，就可使上管开通的同时下管关断或上管关断的同时下管开通。即两个器件的控制讯号可以具有同一个参考电压。
图16的高侧pMOST由于漂移区为p型区7本身剂量不是很大，如果是用Si材料做，那么空穴的迁移率也较低。因此高侧有较大的导通电阻。为了维持高侧有源区仍是p-MOST而降低其导通电阻，有一个方法如图17所示。在该图中，有源区的栅极GH跨在p+源区19及一个p+漏区22之上。该p+漏区22并不和p区7相联接，而是通过一个浮空欧姆接触(图中标为FOC，即Floating Ohmic Contact)与n+区23相联接。这样，有源区在导通时空穴电流可以通过FOC转换为电子电流。此电子的电流由n+区23流出，在到达漏极附近DH处时，该处又有一个n-MOST，受栅电极电压GHH控制，当GHH的栅电压超过阈电压时，其下的p区形成n-沟道，电子的电流可以到达n+区11，然后从漏极DH流出。这里栅电极GHH所加电压可以是使下面n沟道经常形成，电子电流直接由GH来控制。当然，也可以是反过来，GH所加电压使有源区常通(on)，而电子电流由GHH控制。甚至可以是两个栅(GH及GHH)同时起控制作用。这里关键的是导通时表面耐压区电流是在n区6的漂移区进行，使导通电阻大大下降。我们称这种有源区为pMOST，而漂移区为n型的结构为膺pMOST(p-pMOST，pseudo-pMOST)，该图中未将第二耐压区的详情再画出，因为该区已经在前面讲过多次。用同样的原理，当然也可将图15中的第二耐压区做成p-pMOST，甚至各个耐压区都可以做成膺的MOST，不仅有p-pMOST，还可有p-nMOST。还可包括BJT中做p-NPN管，p-PNP管，JFET中做p-pJFET，p-nJFET，在IGBT中做p-nIGBT，p-pIGBT，等等，其中第一个p是膺(pseudo)的意思。
在图16中，低侧器件的源n+区8做在p区4内。如果p区4在该处较浅且受主剂量不大，则再在上面做n+区8可能造成其下的p区4受主剂量更小，容易发生穿通或寄生双极型晶体管效应。为此可以将有源区做成pMOST。如图18所示。在近p区4的源极SL的n区3上做一个p+区22，它通过电极与其邻近的n+区23相联。这个电极是FOC。当GL加负电压使其下面的n区表面产生反型区(p区)时，形成了pMOST的导通。空穴可从p+区22流经反型区到p区4，最后从电极SL流出。由p+区22流出的空穴通过FOC经过n+区23变为电子流。此电子流经过漂移区n区3。这样，表面上看是pMOST，但实质上流过较长的n型漂移区3是电子，保证很小的导通电阻。这是p-pMOST的又一例子。
在图16中，高侧pMOST的源电极SH既与p+源区19相联，也与n源衬底区20相联。实际上，由于第二耐压区的存在，第一耐压区在区19以下可以有一部分是中性区。这时，源电极不与源衬底区相联也是可以的，而且并不存在严重的衬底偏置效应。这个情形如图19所示。图中低侧pMOST的漏电极DL通过n+区16与衬底相连，高侧pMOST的漏电极DH通过p+区12与p区5相连。
如上所述，由能耐高压的pn结不仅本身是p-n二极管，还可做MOST。其实，还可以做许多其它器件。图20示出一个做高侧LIGBT的例子，该图右边插图为电路符号图。该图中省略了第二耐压区的结构，因为这是前面已经多次讲过了的。
利用本发明的横向耐压结构，还可以做成快速关断的LIGBT。如图21所示，在普通的IGBT中，由于关断时耐压层中一种非平衡载流子虽可从一个电极抽走。例如，图20中n区6中在导通过程中由阳极AH注入的空穴可以沿p+区7及5通过阴极KH抽走。但是另一种非平衡载流子，例如图20中n区6中的电子，虽然可以经过p+区16通过，但这同时又会从该区再注入空穴到n区6，这是造成一般IGBT关断时间长的最主要原因。但是，在图21中，有一个辅助关断的pMOST，它的漏极就是p+区19，而且源极为p+区22，它通过浮空欧姆接触FOC与n+区23相联。该pMOST有栅GHX从p+区22跨到p+区19。在关断LIGBT时，在GHX上加电压超过阈电压VTP值时，其下n区形成p沟道，于是n区6中的电子可经FOC转换为一种空穴电流经pMOST流到AH。也就是说，关断时电子不再是直接流向p+区16，而使该区还要注入空穴到n区6，而是以一种和p+区19同样的多子流的方式。只要这个pMOST的导通时的压降小于p+区19与n区6的内建电势Vbi，那么p+区19与n区6之间就不会有明显的空穴电流。我们称这个pMOST栅为抽取栅(Extract Gate)，故用GHX表示(x表示Extract)。
IGBT导通时虽然利用了非平衡载流子，使大的电流密度下导通压降降低，但它本身存在着闭锁效应，关断速度慢等缺点。由于本发明的表面耐压区中在导通时不仅存在n型中性区(如低侧的n区3，高侧的n区6)，还存在有p型中性区(如低侧的p区4，及大部分p区2，高侧的p区7，还可能有一部分p区5)。因此，可以不通过一个发射结来注入少数载流子而又同时利用两种载流子。图22右边示出一个利用这种方法做高侧器件的例子，其中GHn是nMOST的栅，GHp是pMOST的栅。当GHn的电压超过nMOST的阈电压时，电子可从高侧的源SH经nMOST流向n区6，最后到达电极DH，形成一种从DH到SH的电子电流。与此同时，如GHp的电压也超过pMOST的阈电压，则空穴可以从电极DH经pMOST流向p区7，最后到达电极SH。这样，可以有两种载流子构成电流，而且是(或基本上是)平衡的多数载流子。当两个栅，GHn及GHp，都使其下的MOS关断时，可以使SH的电流迅速下降。该图下边的插图是电路符号图。这里有nMOST与pMOST两个管子并联。这里的电极符号SH及DH是指对nMOST而言的源电极及漏电极，如从pMOST的角度讲，它也可将SH及DH符号互换过来。图22左边是同样的方法做低侧器件的例子。
图23示出一个利用图8的耐压区做成的低侧双极型晶体管及高侧双极型晶体管。B、C及E分别代表基极、集电极及发射极。发射极E与处于p区4及p区7中的n+区24及n+区25相联接。当低侧或高侧发射极与基极间有正偏压时，n+区24或n+区25向p区4或基区7注入电子，它们通过基区流向n区3或n区6，最后流到集电极CL或集电极CH。
图24示出一个利用图8的耐压区做成的低侧结型场效应晶体管(low-side JFET)及高侧结型场效应晶体管(High-side JFET)。这里低、高侧JFET各有一个n型沟道区27及n型沟道区26，它们直接分别联于源极SL及SH。在沟道区27及26旁各有一个p区28及p区29，它们分别与低侧及高侧栅电极GL与GH相联。当GL或GH加较大负电压时，沟道区27或26被夹断，不会有电流。否则，就有电子从源极经沟道区流经n区3或n区6，最后到达漏极DL或DH。
图17，图20及图21所示的高侧器件的结构，当然也可用于低侧器件，此外高、低侧可以都做成同样器件，也可以做成不一样的器件。例如高侧是IGBT，低侧是MOS，因为高压器件的核心问题是反偏p-n结的耐压问题。
关于高侧器件与低侧器件的隔离，除上述p区5与p区2之间有一个小的n-区之外，也可以有别的方法。图25示出这两个p区之间是一个窄的p区30。高侧的漏极DH经外部导线联接于低侧的p区4的p+区9及n+区8之上，这一联接线所处的半导体区域就是“盆”(Tub)。这时，为了防止高侧器件的源SH与低侧器件的源SL通过p区直接相通，低侧器件的源SH是做在p区4之内。
在图25的隔离方法中，如果p区5及n区6较厚，则在低侧管导通而高侧管不导通时，由于盆的电压较小，而p区5的电压较大，p区5与n区6之间存在的耗尽区使得p区5对盆有一定的负电压。这使得低侧管的n区3有相当大的部分耗尽，导通电阻很大。为了降低这个电压，如图26所示，在30区上方做一个氧化层(或绝缘层)31，其上做有电极与盆相联。
本发明自然可用于表面耐压区和衬底之间有薄的绝缘体隔开的情形。图27示出一个有一个薄的绝缘体I区32将表面耐压区和衬底隔开实现类似于图8的高侧二极管及低侧二极管的情形。图中的I区32将表面耐压区与衬底分开，图中的p区30将第一耐压区与第二耐压区分开。但是这里的衬底还是要与低侧的阴极KL通过外部联线相联接，因为表面耐压区的设计是使得耐压区耗尽时衬底有对应于文献[4]的图5那种电通量分布。这必须是衬底有联线到KL，使衬底能在I层32下产生合适的耗尽区。
图28是利用衬底和表面耐压区有薄的I绝缘体32来制造象图21那种LIGBT。这里应当指出，在图20的高侧IGBT结构中，当高侧导通时，在高侧IGBT阳极附近下面的p型区5的中性区已经很薄，因此电子很容易穿过该p型区而直接流向衬底。有了衬底上的I绝缘层32，则不会有这个现象。
按照本发明的原理，不仅表面耐压区可以与衬底之间有薄的绝缘层隔开。在耐压区的各p区与相邻n区也可以有绝缘层隔开，如图29所示的高侧MOST与低侧MOST内的区2、区3、区5、区6及区7。不仅如此，两个耐压区之间还可以有绝缘层隔开，如图中的绝缘层区33。这个绝缘层区33，自动解决了两个耐压区的隔离问题。
应当指出，利用本发明的耐压区，可以只做一种低侧或高侧器件，这有时在工艺上可能更为方便，图30示出了一种只做许多叉指条低侧MOST的例子。图中示出了从中心线到两端各具有两个栅，故共有四条并联的低侧MOST，图31示出了一种只做许多叉指条高侧MOST的例子，其两边(右边未画出)有第二耐压区，但其内不做器件。采用这种方法的一个优点是可以省去高、低侧器件间的隔离区。
利用本发明的技术，容易制造以高侧器件最大电压或以低侧器件最大电压为参考电位的低压器件，图32示出一种在前面图中p区5的中央(即高侧器件最大电压处)制造一种CMOS的例子，其中CMOS中nMOST的n+源区35与p区5的中央有电极相联于最大电压(-VR)，nMOST与pMOST的栅通过外部相联接为一个输入端，pMOST做在一个n阱40中，其源与n阱40通过电极相联并且联接到比(-VR)高的一个正电压电源。两个MOST的漏极相联作为输出端。不言而喻，在p区2也可以做这种低压CMOS。
在实际运用中，有时存在需要与高侧器件及/或低侧器件导通时相反的电流。例如在作开关应用而需要续流元件(Free Wheeling元件)并联于高、低侧器件，象图33的插图中D3被短路而有外接二极管D1及D2的情形，在这种情形下，当高侧续流时，利用本发明的图11(或图14，或图15)，则电极DH的电位会低于电极SH的电位。这时由n区6及p区5及n-衬底1构成的npn寄生双极型晶体管由于n区6及p区5有正偏压，可能会被导通。结果使续流电流流经衬底而不是流经有-VR电压的、与SH电极相联之处。利用本发明的图33，就可以避免此现象。当电流要从SH流向输出端“out”时，中间由p区43和n区42构成的二极管D3是反向的，其承受的反向电压只需等于二极管D1的正向电压。该管的n区42及p区41在上面由电极联接于DH，保证了n区6、p区5及衬底n-区1的寄生晶体管不会起作用。而高侧管正向导通时，此二极管D3只有很小的正向压降。
在图33中，低侧续流时，低侧源电极SL对衬底有正电压，使得p区2有空穴可注入到n-衬底1中去，成为那里的非平衡少数载流子。同时，n-衬底1的电子也可注入到p区2去，成为那里的非平衡少数载流子。这些非平衡少数载流子在续流结束时一般并不消失。它们对器件的快速工作产生影响。为了防止低侧续流时这种现象，可以做一个联接于低侧源电极SL的二极管D4，如图34所示，其下边的插图为其等效电路图。图中D4是防止低侧续流不良现象的二极管，它由p区44，p区中的n阱45及n阱中的p区46构成。
以上对本发明的第一耐压区及第二耐压区利用许多应用例子说明。显然，对于熟悉本领域的技术人员而言，还可以在本发明的思想下，作出其它许多应用例子而不超过本发明的权利要求。

Claims (12)

1.一种在一个轻掺杂的第一种导电类型的半导体材料的衬底的表面形成的多种半导体叉指条横向(表面)器件，其中至少包括一个器件在表面有一个对衬底而言为最大电压的区域及一个对衬底而言可从零电压变化到接近最大电压的可浮动电压的区域，还可包括一个以上可浮动电压的区域及一个和衬底相联的零电压区域的半导体器件；其中从最大电压区域到可变动电压区域称为第一耐压区，从可变动电压区域到联接于衬底的表面零电压区域称为第二耐压区，此两个表面耐压区之间还可能存在一个在表面所占尺寸远小于这两个耐压区各自在表面所占的尺寸的载流子的隔离区，两个表面耐压区的特征在于：
有一个第二种导电类型的半导体材料的第一层，其中心和该耐压区的最大电压的区域相联，该层的上面还覆盖有第一种导电类型的半导体材料的第偶数次层，此第偶数次层至少包括一个第二层，还可有第二种导电类型的半导体材料的奇数次层，各层是按从第一层向表面的数字次序设置，其中：
第一层与该表面耐压区的最大电压区域有直接联接，其它奇数次的层在接近与最大电压的区域直接与该区域联接，或在叉指条的指端与该区域联接，或经过一个能保证电压降很小的元件与该区域联接；
每个偶数次的层在接近于该表面耐压区的最小电压区域直接与该区域联接，或在叉指条的指端与该区域联接，或经过一个能保证压降很小的元件与该区域联接；
所述对衬底的最大电压可以是正的，即最高电压，也可以是负的，即最低电压；当其为正值时，第一种导电类型的半导体是p型半导体而第二种导电类型的半导体是n型半导体；当其为负值时，第一种导电类型的半导体是n型半导体，第二种导电类型的半导体是p型半导体；
上述各层之间及第一层与衬底之间还可以有薄的绝缘层相隔开，但表面耐压区的总厚度应小于同衬底的单边突变结在接近其击穿电压时的耗尽层厚度：
每一表面耐压区的第一层中单位面积内有效的第二种导电类型的电离杂质数，即该层的杂质密度，可以随距离变化，但不超过2D0，其中D0是同衬底所做单边突变平行平面结在最大反偏压下重掺区一侧的耗尽区内的第二种导电类型的杂质密度；对第一表面耐压区而言，第一层杂质密度还不能小于D0；
每一表面耐压区中每层在靠近最大电压区处其电离杂质密度不超过2D0，在靠近最小电压区处其电离杂质密度不超过1.8D0；
表面耐压区中总的有效杂质密度即所有偶数层的有效杂质密度之和减所有奇数层的有效杂质密度，随离开该耐压区的最大电压处的表面距离的增加而从D0逐渐或阶梯式地减小，到该耐压区的最小电压处接近于零；
所述杂质密度是指在一个表面范围内、尺度远小于同衬底所做单边突变平行平面结时在最大反偏压下衬底的耗尽区厚度内、其电离杂质总量被面积除所得之值；
每个表面耐压区当其最大电压区的电压和最小电压区的电压相接近时，除第一耐压区的第一层外，其它各层只有对应于内建电势的微小部分耗尽，其它大部分区域均为未耗尽的中性区。
2.根据权利要求1所述的器件，其中多数载流子的漂移区是表面耐压区中同种类型导电的各层未耗尽的中性区，而提供及控制多数载流子进入或抽出漂移区的方法可以是该种多数载流子的一个有源区；也可以是符号与它相反的另一种多数载流子的一个有源区，然后经过一个浮空的欧姆接触电极，将符号相反的一种多数载流子的电流转换为同一符号的多数载流子电流(即膺器件，如膺pMOST，或膺n-MOST)，从而将该器件做成表面(横向)多数载流子器件。
3.根据权利要求1所述的器件，其中耐压区作为集电结区，在该耐压区的一端最表面的一层作为基区，在其内做一个薄的与该层导电类型相反的发射区，此区中部有导体联结到外部作为发射极，发射结注入基区的少子电流可以通过外部施加于发射极与耐压区最上层相联的导体(基极)之间的电压来控制(L-BJT)；发射结注入基区的少子电流也可以通过做在该耐压区的另一端的有源区提供多子电流流经发射区来控制(LIGBT)；在LIGBT的情形，还可以有一个与发射结向基区注入少子同一导电类型的辅助MOST，该MOST也做在基区中，其漏区就是发射区，而源区是与漏区同一导电类型的另一半导体区域，但源区又与一个相反导电类型半导体区域(即基区)在半导体表面用浮空欧姆接触相联接，此一浮空欧姆接触将一种导电类型的多子电流转化为另一种多子电流；在LIGBT关断时，此辅助MOST导通，从而使多子电流引起的发射结向基区注入的少子电流大大下降，从而利用该两个表面耐压区做成表面双极型器件。
4.根据权利要求1所述的器件，其中将一个阳极与一个阴极分别做在第一耐压区对衬底最大电压区及对衬底为浮动电压的区，从而利用该两个表面耐压区做成高反压二极管。
5.如权利要求1所述的器件，从第一表面耐压区的可浮动电压的区域到第二表面耐压区的可浮动电压的区域之间的隔离区是以一个第二种导电类型的半导体材料的区开始，经过一个与第一种导电类型半导体材料的区域或一个绝缘体材料的区域，再到一个第二种导电类型的半导体材料的区域。
6.如权利要求1所述的器件，从第一表面耐压区的可浮动电压的区域到第二表面耐压区的可浮动电压的区域之间的隔离区是一个第二种导电类型的半导体材料，它与该两表面耐压区的第一层直接相联，和其它奇数层通过第一种导电类型的半导体材料相联，它的顶部可以有一个薄的绝缘层，该绝缘层上有导体接触作为电极，第一表面耐压区在靠近可浮动电压的区域的偶数层有电极相联，第二表面耐压区在靠近可浮动电压的区域的奇数层有电极相联，后两个电极或其中一个与所述绝缘层上的导体相联。
7.如权利要求1所述的器件，从第一表面耐压区的可浮动电压区域到第二表面耐压区的可浮动电压区域之间的隔离区是以一个第二种导电类型的半导体材料的区域开始，经过一个第一种导电类型的半导体材料，到一个做有器件的小区域，又经过一个第一种导电类型的半导体材料的区域，再经过一个第二种导电类型的半导体材料的区域；所述的做有器件的小区域是一个被第二种导电类型的半导体在周围及底部所包围的区域，所述做有的器件是低压器件，且以所述包围的区域为共同参考电压。
8.根据权利要求1所述的器件，利用第一表面耐压区及/或第二表面耐压区形成第一种导电类型的载流子为多数载流子的器件，其控制多数载流子电流的有源区做在一个第二种导电类型的半导体区域之内，该区域与耐压区中所述的第一层的最大电压处直接相联，而该器件工作时多数载流子的漂移区为耐压区中所述的偶数层的半导体区域，该多子器件的漏极做在一个第一种导电类型的半导体区域内，这一区域与耐压区中所述偶数层的至少一个层在最小电压处直接相联。
9.根据权利要求1所述的器件，利用第一表面耐压区及/或第二表面耐压区形成第二种导电类型的载流子为多数载流子的器件，其控制多数载流子电流的有源区做在一个第一种导电类型的半导体区域之内，该区域与耐压区中所述的至少一个偶数次层的最小电压处直接相联，而该器件多数载流子的漂移区为耐压区中所述的奇数层的半导体区域，该多子器件的漏极做在一个第二种导电类型的半导体区域内，该区域与耐压区中所述奇数次层的至少第一个层在最大电压处直接相联。
10.一种根据权利要求8或权利要求9所述的器件做成的并联多子器件，其中一个多子器件为第一种导电类型的多子器件，另一个多子器件为第二种导电类型的多子器件，前一个器件的源极与后一个器件的漏极同电位，后一个器件的源极与前一个器件的漏极同电位。
11.根据权利要求1所述的器件的第一耐压区或第二耐压区构成的低压器件，它以最大电压为基底电压，做在一个第二种导电类型的半导体区域之内，该区域与耐压区中所述的第一层的最大电压处直接相联。
12.根据权利要求1所述的器件的第一耐压区或第二耐压区构成的低压器件，它以与第一耐压区或第二耐压区最大电压有较小差别的电压为基底，做在一个第一种导电类型的半导体区域之内，后者又在耐压区中所述的第一层的最大电压区域中。
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