CN105264666B - 绝缘栅双极型晶体管放大器电路 - Google Patents

绝缘栅双极型晶体管放大器电路 Download PDF

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Abstract

本发明提供了一种横向IGBT晶体管，其包括双极型晶体管和IGFET。横向IGBT包括在IGFET的漏极与双极型晶体管的基极之间的低电阻率连接、以及被布置在IGFET与双极型晶体管之间的隔离层。该新颖的结构提供了抗闩锁且给出较高增益和可靠性的器件。该结构可以利用可在代工厂获得的标准CMOS技术来实现。

Description

绝缘栅双极型晶体管放大器电路
技术领域
本发明涉及绝缘栅双极型晶体管(IGBT)器件。具体地，本发明涉及将场效应晶体管与双极型晶体管结合在一起的混合形式的半导体器件。
背景技术
近些年，对高度集成的半导体器件领域的关注正在增长，该高度集成的半导体器件可以用于功率管理和信号放大。
美国专利第5,126,806号描述了横向绝缘栅双极型晶体管(IGBT)(参考文献1)，其尤其适合高功率开关应用。所公开的是其源极和漏极分别连接到横向双极型晶体管的基极和发射极的增强型IGFET器件。当适当的栅极输入电压(在此是正电荷的形式)被施加到IGFET时，沟道导电，从而将双极型晶体管偏置到导电状态。施加到栅极电极上的电荷可以用于控制通过双极型器件的大电流，其在电力应用中具有特别的意义。但是，高电压下的安全开关操作需要在双极型晶体管中的非常宽的基极和较低的增益。如由Bakeroot等在IEEEEDL-28,pp.416-418,2007中所描述的，各种形式的所述器件已经被集成到现代CMOS工艺中(参考文献2)。与此相关的还有，Journal of Electrical and Electronics Engineering，vol.3，pp.35-52,2012中的，由E.Kho Ching Tee所著的名称为“A review of techniquesused in Lateral Insulated Gate Bipolar Transistor(LIGBT)”的报告(参考文献3)。虽然这种类型的器件对各种形式的电力开关非常有用，但是由于其需要高压能力和较低的内部增益，所以它对于包含在进行功率管理和信号放大的低压高度集成电路中的器件而言是不利的。
图1A示出横向绝缘栅双极型晶体管器件(LIGBT)形式的现有技术的示例，诸如上文提及的由Sakurai等的美国专利第5,126,806号中所描述的横向绝缘栅双极型晶体管器件。集成器件30在低掺杂n型层35中构造，该低掺杂n型层35包含杂质浓度比n型层杂质浓度更高的p型掺杂层50和杂质浓度超过p型掺杂层50的p+层70。在p型掺杂层50中设置有n+层60，其杂质浓度比p型层50的杂质浓度更高。p型掺杂层50和n+层60被发射极电极55电短路。集电极电极65形成到p+层70的欧姆接触。绝缘膜充当栅极电介质40且将栅极电极45与衬底分开。
当向栅极电极45施加正电势时，在栅极电介质40下方的p型层50的表面部分的导电性反型，以形成n型沟道。然后来自n+层60的电子可以通过沟道从n-层35穿过到p+层70，正空穴从p+层70处被注入。因此，在图1A中，具有高电阻率n-层35被电导率调制以在阳极(C)和阴极(E)之间提供低电阻路径。这样可以实现低导通电阻和优良的正向阻断特征，这对于各种形式的电力开关是非常有用的。
存在对上文描述的实施方案的许多修改，其重点在改进开关性能上，其中的一些在Journal of Electrical and Electronics Engineering，vol.3，pp.35-52，2012中发表的由E.Kho Ching Tee所著的“A review of techniques used in Lateral InsulatedGate Bipolar Transistor(LIGBT)”的报告中涉及。
图1B是针对图1A中的器件的等效电路图。示出了三个端子C、E和G。该器件还利用外部的背侧衬底电极。n型IGFET将其源极和体端子在(E)处绑在一起，且继而这些通过体电阻R1被连接到横向双极pnp晶体管的集电层(C)。还示出了横向pnp晶体管的基极端子如何通过可变电阻R2连接到IGFET的漏极，可变电阻R2镜像了导电率调制。
在图1B中包含垂直寄生npn晶体管，其基极连接到横向pnp晶体管的集电极，以示出LIGBT包含类似半导体闸流管的结构。一旦该半导体闸流管引起闩锁效应，则LIGBT器件可以不再由栅极电势控制。闩锁效应的条件是：αnpn+αpnp≥1,其中αnpn和αpnp分别是寄生npn晶体管和pnp晶体管的共基极电流增益。为了减小闩锁效应的风险，降低两个晶体管中的电流增益α是必要的。由于pnp晶体管承担导通压降，所以npn晶体管的增益必须通过例如提高在发射极层之下的基极掺杂(降低基极电阻)来抑制。
发明内容
显然，为了作为放大电路在商业上有吸引力，现有技术的混合半导体器件需要被改进，尤其是在闩锁效应方面。
本发明的目的在于提供一种克服了现有技术器件缺点的IGBT器件。这通过如权利要求1中限定的器件来实现。
横向IGBT晶体管被提供，其包括双极型晶体管和IGFET，其具有在IGFET的漏极与双极型晶体管的基极之间的低电阻率连接，以及布置在IGFET与双极型晶体管之间的隔离层，从而提供抗闩锁性。
根据本发明的一个实施方案，横向IGBT晶体管是横向n沟道IGBT晶体管，其包括双极型PNP晶体管和n沟道IGFET。横向n沟道IGBT晶体管包括半导体衬底和绝缘层，该绝缘层隐埋在半导体衬底中，且至少覆盖双极型PNP晶体管。双极型PNP晶体管包括：
-p型集电极层，其布置在绝缘层的一部分的上方，且延伸到半导体衬底的上表面，形成双极型PNP晶体管的集电极；
-n型基极层，其布置在p型集电极层中，且延伸到半导体衬底的上表面，形成双极型PNP晶体管的基极；以及
-p型发射极层，其布置在n型基极层中，且延伸到半导体衬底的上表面，形成双极型PNP晶体管的发射极。
n沟道IGFET包括：
-p阱，其从半导体衬底的上表面延伸到半导体衬底中；
-沟道层，其在半导体衬底的上表面附近且布置在栅极结构的下方；
-n型源极层，其形成n沟道IGFET的源极；以及
-n型漏极层，其形成n沟道IGFET的漏极。
根据本实施方案的横向n沟道IGBT晶体管被设置有：
-n阱层，其与n沟道IGFET的p阱和双极型PNP晶体管的集电极层相邻。n型基极层被集电极层包围。n阱层围绕集电极层且与绝缘层接触，提供了双极型PNP晶体管的器件隔离，
-低电阻率互连层，其从漏极层延伸到基极层，形成低电阻率互连且同时提供到基极层的欧姆接触。低电阻率互连层布置成至少部分在p阱上且至少部分在集电极层上且至少部分在n阱层上。
根据本发明的另一个实施方案，横向IGBT晶体管是横向p沟道IGBT晶体管，其包括双极型npn晶体管和p沟道IGFET。
横向p沟道IGBT晶体管包括半导体衬底和隐埋的n型层，该隐埋的n型层布置在半导体衬底中，至少覆盖在双极型NPN晶体管和至少部分的IGFET的漏极层。
双极型npn晶体管包括：
-n型集电极层，其布置在隐埋的n型层的一部分上方并且一部分延伸到半导体衬底的上表面，形成双极型npn晶体管的集电极；
-p型基极层，其布置在n型集电极层中并延伸到半导体衬底的上表面，形成双极型npn晶体管的基极；以及
-n型发射极层，其布置在基极层中，并延伸到上半导体衬底，形成双极型npn晶体管的发射极。
p沟道IGFET包括：
-n阱，其从半导体衬底的上表面延伸到半导体衬底中；
-沟道层，其在半导体衬底的上表面附近且布置在栅极结构的下方；
-p型源极层，其形成p沟道IGFET的源极；以及
-p型漏极层，其形成p沟道IGFET的漏极。
根据该实施方案，横向p沟道IGBT晶体管设置有：
-p阱层，其与p沟道IGFET的p阱以及双极型npn晶体管的集电极层相邻。p型基极层被集电极层包围且p阱层围绕集电极层，且与隐埋的n型层接触，所述p阱层在IGFET与npn双极型晶体管之间提供器件隔离；
-低电阻率互连层，其从漏极层延伸到基极层，形成低电阻率互连且同时提供到基极层的欧姆接触。
低电阻率互连层布置成至少部分在n阱上方，至少部分在集电极层上方且至少部分在p阱层上方。
根据另外的实施方案，横向IGBT晶体管的半导体衬底包括隐埋的氧化层并且绝缘层由在整个衬底上延伸的氧化层形成。
根据另外的实施方案，横向IGBT晶体管的互连层设置有开口，以允许接触到集电极层。
根据又一另外的实施方案，互连层136c被低电阻率的硅化物层分路。
根据又一可能的另外的实施方案，互连层由从IGFET的漏极层到双极型晶体管的基极层横跨的金属桥替代。
如果互连层由图2中的金属桥层130替代，它可以被连接到在发射极层145处的最高的电势，而不是跟随随电容量变化而变化的基极电势。另外，层125a可以从层120收回。
对于图3中的p沟道器件，层220可以从层230a收回，使得层225将与衬底115接触且其通常处于接地电势。
根据又一另外的实施方案，横向IGBT晶体管设置有围绕发射极和集电极接触层的氧化隔离层。
抗闩锁性是关键的性能优点，且其与在例如图2中的横向pnp晶体管的抑制的增益有关，其中层145是发射极层，136c是基极层，且125是集电极层。基极层的低电阻率将有效地抑制晶体管的增益且相关的集电极电流将是零。
这也将避免层135相对于层125a被正向偏置，而这是闩锁的第一步。这也将急剧地减小衬底电流，这是另一关键的性能优点。
抗闩锁性将允许双极型晶体管102的增益针对典型地甚高增益100-500进行优化。
双极型晶体管102可以进一步优选地驱动处于达林顿连接的类似npn晶体管202的基极，其中增益被成倍增加至超过10000。
利用该内部放大，器件可以被用于功率管理和信号放大，以及如近场通信、传感器应用中的光电和充电检测的许多其他类型的电子电路。
此外，图2中的n沟道器件可以容易地与图3中的p沟道器件结合在相同的芯片上。
为了进一步改进用于例如功率管理的电压能力，IGFET可以具有扩展的漏极的类型。
在优选的实施方案中，可以在如由代工厂提供的标准低压CMOS工艺中实现该器件。并且因此可以容易地与标准CMOS逻辑和模拟功能结合。
附图说明
虽然在所附的权利要求书中具体地给出了本发明的新颖特征，但是根据随后的详细描述和附图，本发明的组织结构和内容将得到更好的理解和阐释，在附图中：
图1A是描绘典型的现有技术的横向绝缘栅双极型晶体管(LIGBT)的截面侧视图，以及
图1B是图1A中的现有技术器件的等效电路。
图2示意性表示根据本发明的第一实施方案的IGBT的结构。
图3示意性表示根据本发明的第二实施方案的IGBT的结构。
图4示意性表示根据本发明的第三实施方案的IGBT的结构。
图5示意性表示根据本发明的第四实施方案的IGBT的结构。
具体实施方式
现在将在示出其实施方案的附图的帮助下解释本发明。
在图2中示出了横向N沟道IGBT晶体管100的优选实施方案，其容易与目前发展水平的CMOS技术结合。所述的IGBT包括IGFET晶体管101，如下文所描述的，IGFET晶体管101被电连接到双极型pnp晶体管102的基极。
衬底115包括硅片，其上方有或没有外延层。所述衬底115优选地为(100)方向。在本发明的实施方案中，衬底115还可以是绝缘体上硅(SOI)衬底。在使用SOI衬底的情况下，省略层120。
在衬底的一部分中，形成隐埋的n型层120，该隐埋的n型层120具有量级在1μm的典型厚度和在1·1017至1·1019cm-3的范围中的典型掺杂浓度。在层120的一部分的上方，形成了到达表面的p型层125b。所述层125b具有大约0.6μm的厚度和大约1·1018cm-3的掺杂浓度。层125b将形成双极型pnp晶体管的集电极。
在层125b中，形成了到达表面且形成双极型pnp晶体管的基极的n型层127b。n型基极层127b具有在5·1017到5·1018cm-3的范围中的掺杂浓度，且基极集电极结在表面之下大约0.3μm处。所述n型基极层127b被集电极层125b包围。在层127b中，形成了到达表面的p+层145。所述p+层的结深度是大约0.2μm，且该层具有5·1019cm-3的典型的表面掺杂浓度。所述由基极层127b包围的层形成了双极型pnp晶体管的发射极。
n型IGFET晶体管位于P阱125a中，其沟道层126在半导体表面的附近，就在栅极结构156的下方。n+层135形成IGFET的源极并且n+层136a形成IGFET的漏极。所述n+层的结深度是大约0.2μm且该层具有5·1019到1·102Ccm-3的典型的表面浓度。具有典型的0.2μm结深度和5·1019cm-3的典型的表面掺杂浓度的p+层140将充当衬底接触部。
n型IGFET通过n型层130与双极型晶体管分开，该n型层130位于层120上方且接触层120。所述层到达表面且竖直地围绕形成pnp晶体管的集电极的p型层125b。所述层的厚度是大约0.4μm且掺杂浓度是大约1·1018cm-3。在层130的上方是低电阻率互连层136c，低电阻率互连层136c被布置成延伸到层125a和125b中以将层136a和136b互连，层136a和136b形成器件的相应的漏极和基极接触层。
层130将把双极型pnp晶体管从衬底与层120一起隔离。高掺杂的漏极层136a形成到IGFET的欧姆接触，且高掺杂的层136b形成到pnp晶体管的基极层127b的欧姆接触，其中层145是发射极且层125b是集电极。n+层136c在到达层125b之前包含开口，留下用于以p+层接触集电极层的空间142。所述互连层的表面优选地由低电阻率的硅化物层(例如，TiSi2、CoSi2、NiSi)分路(shunt)。如在图2中所指示，p型层125a、接触p+层140、n+源极135、栅极电极156和漏极层136a可以关于穿过发射极的竖直平面122而镜像。对于图2中器件的优选实施方案，对于大约0.4μm的基极宽度，验证到了超过100的增益，这意味着存在许多改进空间。在图3中，示出了横向p沟道IGBT晶体管200的优选实施方案，其可以容易地与目前发展水平的CMOS技术相结合。所述IGBT包括p型IGFET晶体管201，如下文所描述，该p型IGFET晶体管201被电连接到双极型npn晶体管202的基极。
该器件包括如上文所描述的p型硅衬底115。在衬底的一部分中，形成了具有量级在1μm的典型厚度和在1·1017至1·1019cm-3的范围中的典型掺杂浓度的隐埋n型层220。在层220的一部分的上方，形成了到达表面的n型层230b。所述层230b具有大约0.4μm的厚度和大约1·1018cm-3的掺杂浓度。层230b将形成双极型npn晶体管的集电极。
在层230b中，形成了到达表面并形成了双极型npn晶体管的基极的p型层227b。p型基极层227b具有在5·1017至5·1018cm-3范围中的掺杂浓度且基极集电极结大约在表面下方0.4μm处。所述p型基极层227b由集电极层230b包围。
在层227b中，形成到达表面的n+层245。所述n+层的结深度大约是0.2μm且该层具有1·1020cm-3的典型表面掺杂浓度。由基极层227b包围的所述层形成了双极型npn晶体管的发射极。
p型IGFET晶体管位于n阱230a中，其沟道层226在半导体表面的附近，就在栅极结构256的正下方。p+层240形成IGFET的源极且p+层241a形成IGFET的漏极。所述p+层的结深度大约是0.2μm，且该层具有1·1019至5·1019cm-3的范围中的典型表面浓度。具有0.2μm的典型结深度和1·102Ccm-3的典型表面掺杂浓度的n+层235将充当到p型IGFET晶体管的体接触部和到n型层230a的接触部。到达表面的所述n型层230a具有大约0.4μm的深度和大约1·1018cm-3的掺杂浓度。在层220上方，层230a和230b之间，所述层接触到层220且为p阱225留下空间。
在层225上方的是高导电性层241c，其布置成将层241a和241b互连，层241a和241b形成器件的相应漏极和基极接触部。布置在层225上方的高导电性层241c延伸到层230a和230b中，以将层241a和241b互连，层241a和241b形成器件的相应漏极和基极接触层。
高度掺杂的漏极层241a形成到IGFET的欧姆接触且高度掺杂层241b形成到npn晶体管的基极层227b的欧姆接触，其中层245是发射极且层230b是集电极。p+层241c在到达层230b之前包含开口，以留下以n+层接触集电极层的空间242。所述互连层的表面优选地通过低电阻率硅化物层(例如，TiSi2、CoSi2、NiSi)分路。如在图3中所指示，n型层230a、接触n+层235、p+源极240、栅极电极256和漏极层241a可以通过穿过发射极的竖直平面222而被镜像。
在图4中示出了横向N沟道IGBT晶体管的可供替换的优选实施方案，其将STI(浅沟槽隔离)层310用于氧化隔离。这些层大约0.3μm深且改进了在n+和p+层之间的隔离，该步骤可以容易地与目前发展水平的CMOS技术结合。在图4中仅示出了器件的双极型侧，图4中的附图标记表示与图2中已经示出的附图标记所表示的部分相同的部分。
衬底115包括在上方具有或没有外延层的硅片。所述衬底115优选地为(100)方向。在本发明的实施方案中，衬底115还可以是绝缘体上硅(SOI)衬底。
在衬底的一部分中，形成了隐埋的n型层120，该隐埋的n型层120具有量级在1μm的典型厚度和在1·1017至1·1019cm-3的范围中的典型的掺杂浓度。在层120的一部分的上方，形成了到达表面的p型层125b。所述层125b具有大约0.4μm的厚度和大约1·1018cm-3的掺杂浓度。层125b将形成双极型pnp晶体管的集电极。
部分地在层125b中，形成了到达表面且形成了双极型pnp晶体管的基极的n型层127b。n型基极层127b具有在5·1017至5·1018cm-3的范围中的掺杂浓度，且基极发射极结在表面下方大约0.4μm。所述n型基极层127b不完全由集电极层125b包围。在层127b中，形成了到达表面的p+层145。所述p+层的结深度是大约0.2μm且该层具有5·1019cm-3的典型表面掺杂浓度。由基极层127b包围的所述层形成了双极型pnp晶体管的发射极。
n型IGFET(未示出)通过n型层130与双极型晶体管分开，该n型层130位于层120上方且与层120接触。所述层到达表面且竖直地围绕形成pnp晶体管的集电极的p型层125b。所述层的厚度是大约0.4μm且掺杂浓度是大约1·1018cm-3。该层将把双极型pnp晶体管与衬底和层120一起隔离开。在某种程度上较长的高掺杂漏极层136a将形成到n型层130且从而形成到pnp晶体管的基极层127b的欧姆接触，其中层145是发射极而层125b是集电极。所述互连层136a的表面优选地被低电阻率硅化物层(例如，TiSi2、CoSi2、NiSi)分路。
在图5中，示出了将STI(浅沟槽隔离)层310用于氧化隔离的横向P沟道IGBT晶体管的可供替换的优选实施方案。这些层大约是0.3μm深且改进了在n+和p+层之间的隔离，参见图5的层310。该步骤可以容易地与目前发展水平的CMOS技术结合。在图5中，附图标记指示了与图2中所示的附图标记相同的部分。
该器件包括如上文所描述的p型硅衬底115。在衬底的一部分中，形成了隐埋的n型层220，该n型层220具有量级为1μm的典型厚度和在1·1017至1·1019cm-3的范围中的典型掺杂浓度。在层220的一部分的上方，n型层230b被形成为到达表面。所述层230b具有大约0.4μm的厚度和大约1·1018cm-3的掺杂浓度。层230b将形成双极型npn晶体管的集电极。
在层230b中，形成了到达表面且形成双极型npn晶体管的基极的p型层227b。p型基极层227b具有在范围5·1017至5·1018cm-3的范围中的掺杂浓度且基极集电极结在表面下方大约0.4μm处。所述p型基极层227b被集电极层230b不完全地包围。
在层227b中，形成了到达表面的n+层245。所述n+层的结深度是大约0.2μm且该层具有1·102Ccm-3的典型表面掺杂浓度。被基极层227b包围的所述层形成了双极型npn晶体管的发射极。
p型IGFET晶体管位于n阱230a中，其沟道层236在半导体表面的附近，就在栅极结构256的下方。p+层240形成IGFET的源极且p+层241a形成IGFET的漏极。所述p+层的结深度大约是0.2μm且该层具有在1·1019到5·1019cm-3的范围中的典型表面浓度。具有0.2μm的典型结深度和1·102Ccm-3的典型表面掺杂浓度的n+层235将充当到p型IGFET晶体管的体接触部以及到n型层230a的接触部。到达表面的所述n型层230a具有大约0.4μm的深度和大约1·1018cm-3的掺杂浓度。所述层接触层220，并在层220的上方，层230a与230b之间为p阱225留下空间。
延伸到层225的在某种程度上较长的高掺杂漏极层241a将形成到npn晶体管的基极层227b的欧姆接触241b，其中层245是发射极且层230b是集电极。所述互连层的表面优选地被低电阻率硅化物层(例如，TiSi2、CoSi2、NiSi)分路。
上文作为本发明的一部分而被详细描述的器件和功能与图1A中的现有技术器件非常不同，其不同之处在于，在本实施方案中，漂移层20已经被具有非常低的电阻率的在某种程度上是延伸的漏极扩散替代，与现有技术的冲积层的典型的10千欧的高电阻率相比，该非常低的电阻率典型地为20欧姆/方块。因此不再需要作为现有技术器件的必要功能的电导调制。此外，与现有技术的器件相比，在本发明中实现的晶体管结构全都是标准类型的且不需要特殊的处理和布局步骤及修改。结合横向IGFET使用竖直的双极型晶体管以及消除任何横向pnp和/或npn晶体管(后者是现有技术器件的必要部分)减少了闩锁问题的风险且将本发明与现有技术区分开。
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Claims (13)

1.一种横向IGBT晶体管，其包括双极型晶体管和IGFET，其中IGFET是常规类型或是扩展漏极类型，其特征在于：
-在IGFET的漏极与双极型晶体管的基极之间的低电阻率连接，以及；
-布置在IGFET与双极型晶体管之间的隔离层，
从而提供抗闩锁性，
其中，横向IGBT晶体管是横向N沟道IGBT晶体管(100)，其包括双极型PNP晶体管(102)和N沟道IGFET(101)，其中横向N沟道IGBT晶体管(100)包括：
-半导体衬底(115)；以及
-绝缘层(120)，其隐埋在半导体衬底中，且至少覆盖双极型PNP晶体管和至少部分的IGFET的漏极层(136a)；
并且其中，双极型PNP晶体管(102)包括：
-p型集电极层(125b)，其布置在绝缘层(120)的一部分的上方，并且延伸到半导体衬底(115)的上表面，所述p型集电极层形成双极型PNP晶体管的集电极；
-n型基极层(127b)，其布置在p型集电极层(125b)中，并且延伸到半导体衬底(115)的上表面，所述n型基极层形成双极型PNP晶体管的基极；以及
-p型发射极层(145)，其布置在n型基极层(127b)中，并且延伸到半导体衬底(115)的上表面，所述p型发射极层形成双极型PNP晶体管的发射极；
并且其中，n沟道IGFET包括：
-p阱(125a)，其从半导体衬底(115)的上表面延伸到半导体衬底(115)中；
-沟道层(126)，其在半导体衬底(115)的上表面附近且布置在栅极结构(156)的下方，
-n型源极层(135)，其形成n沟道IGFET(101)的源极；以及
-n型漏极层(136a)，其形成n沟道IGFET(101)的漏极；
横向n沟道IGBT晶体管(100)的特征在于：
-n阱层(130)，其与n沟道IGFET(101)的p阱(125a)和双极型PNP晶体管(102)的集电极层(125b)相邻，并且其中n型基极层(127b)被集电极层(125b)包围，且n阱层(130)围绕集电极层(125b)且与绝缘层(120)接触，提供了双极型PNP晶体管(102)的器件隔离；以及
-低电阻率互连层(136c)，其从漏极层(136a)延伸到基极层(136b)，形成低电阻率互连，并且同时提供到基极层(136b)的欧姆接触，低电阻率互连层(136c)布置成至少部分在p阱(125a)上且至少部分在集电极层(125b)上且至少部分在n阱层(130)上。
2.根据权利要求1所述的横向IGBT晶体管，其特征在于，半导体衬底(115)包括隐埋的氧化层，并且绝缘层(120)由延伸在整个衬底上方的氧化层形成。
3.根据权利要求1所述的横向IGBT晶体管，其特征在于，互连层(136c)被设置有开口，以允许接触到集电极层(125b)。
4.根据权利要求1所述的横向IGBT晶体管，其特征在于，至少互连层(136c)被低电阻率的硅化物层分路。
5.根据权利要求1所述的横向IGBT晶体管，其特征在于，互连层(136c)由从漏极层(136a)到基极层(136b)横跨的金属桥分路。
6.根据权利要求1所述的横向IGBT晶体管，还设置有p型集电极接触层(150)以及氧化隔离层(310)，p型集电极接触层(150)与p型层(125b)接触，氧化隔离层(310)围绕发射极(145)和集电极接触层(150)，并且其中互连层(136c)和基极层(136b)被n阱层(130)替代。
7.根据权利要求1所述的横向IGBT晶体管，其特征在于，IGBT结构相对于穿过发射极的假想竖直平面(122)而镜像。
8.一种横向IGBT晶体管，其包括双极型晶体管和IGFET，其中IGFET是常规类型或是扩展漏极类型，其特征在于：
-在IGFET的漏极与双极型晶体管的基极之间的低电阻率连接，以及；
-布置在IGFET与双极型晶体管之间的隔离层，
从而提供抗闩锁性，
其中，横向IGBT晶体管是横向P沟道IGBT晶体管(200)，横向P沟道IGBT晶体管(200)包括双极型NPN晶体管(202)和P沟道IGFET(201)，其中横向P沟道IGBT晶体管(200)包括：
-半导体衬底(115)；
-隐埋的n型层(220)，其布置在半导体衬底(115)中，至少覆盖双极型NPN晶体管(202)和至少部分的IGFET的漏极层(241a)；以及
其中，双极型NPN晶体管(202)包括：
-n型集电极层(230b)，其布置在隐埋的n型层(220)的一部分的上方，且部分延伸到半导体衬底(115)的上表面，形成双极型NPN晶体管(202)的集电极；
-p型基极层(227b)，其布置在n型集电极层(230b)中，并延伸到半导体衬底(115)的上表面，形成双极型NPN晶体管(202)的基极；以及
-n型发射极层(245)，其布置在基极层(227b)中，并延伸到上半导体衬底(115)，形成双极型NPN晶体管的发射极；且其中p沟道IGFET(201)包括：
-n阱(230a)，其从半导体衬底(115)的上表面延伸到半导体衬底中；
-沟道层(226)，其在半导体衬底(115)的上表面附近且被布置在栅极结构(256)的下方；
-p型源极层(240)，其形成p沟道IGFET(201)的源极；以及
-p型漏极层(241a)，其形成p沟道IGFET(201)的漏极；
横向p沟道IGBT晶体管(200)的特征在于：
-p阱层(225)，其与p沟道IGFET(201)的p阱(230a)以及双极型NPN晶体管(202)的集电极层(230b)相邻，且其中p型基极层(227b)被集电极层(230b)包围，且p阱层(225)围绕集电极层(230b)且与隐埋的n型层(220)接触，所述p阱层在IGFET(201)与NPN双极型晶体管(202)之间提供器件隔离；以及
-低电阻率互连层(241c)，其从漏极层(241a)延伸到基极层(241b)，形成低电阻率互连且同时提供到基极层(227b)的欧姆接触，低电阻率互连层(241c)布置成至少部分在n阱(230a)上方，至少部分在集电极层(230b)上方且至少部分在p阱层(225)上方。
9.根据权利要求8所述的横向IGBT晶体管，其特征在于，半导体衬底(115)包括隐埋的氧化层，该隐埋的氧化层形成在整个衬底上延伸的绝缘层(220)。
10.根据权利要求8所述的横向IGBT晶体管，其特征在于，互连层(241c)设置有开口，以允许接触到集电极层(230b)。
11.根据权利要求8所述的横向IGBT晶体管，其特征在于，至少互连层(241c)被低电阻率的硅化物层分路。
12.根据权利要求8所述的横向IGBT晶体管，其特征在于，互连层(241c)由从漏极层(241a)到基极层(241b)横跨的金属桥分路。
13.根据权利要求8所述的横向IGBT晶体管，还设置有n型集电极接触层(250)和氧化隔离层(310)，n型集电极接触层(250)与n型层(230b)接触，氧化隔离层(310)围绕发射极(145)和集电极接触层(250)，且其中互连层(241c)和基极层(241b)被p阱层(225)替代。
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