CN210984729U - 半导体器件及其结边缘区 - Google Patents

Abstract

本申请是一种半导体器件及其结边缘区，结边缘区包括同导体类型叠层结构的半导体衬底及其上方的外延层，结边缘区包括一个以上的环单元，其包括在外延层上设置的多数个槽，邻接槽底的第一浮空区，及半导体衬底与外延层之间的第二浮空区。每一个槽内部设置双层的屏蔽多晶硅与栅极多晶硅，通过第一绝缘介质相互隔离，并与半导体衬底及浮空区相隔离。半导体衬底表面设置第二绝缘介质，其覆盖、邻接或邻近第一绝缘介质。第一、二金属层分别设置于结边缘区的上、下两端，第一金属层通过第二绝缘介质上的开口而接触所述栅极多晶硅。

Description

半导体器件及其结边缘区

技术领域

本申请涉及半导体器件，特别是关于高压和/或功率器件的半导体器件及结边缘区。

背景技术

功率半导体器件的元胞区(元胞区也称有源区)和划片槽之间是器件的结边缘区(结边缘也称结终端)。当器件有外加电压时，结边缘区将承受全部外加电压，因此，结边缘区的耐压特性影响了器件的耐压特性。根据器件击穿电压等级的不同，结边缘的结构也有多种多样，目前普遍采用的结边缘是采用场限环(Field Limiting Ring，简称FLR)的技术。场限环是在扩散形成PN主结的同时，在其周围做同样掺杂的一个或多个环，使得外加电压分配到主结和环与衬底构成的PN结上，降低主结表面的电场集中，提高器件的击穿电压。

随着器件耐压等级的提高，场限环的尺寸和掺杂的设计要求也愈加严苛。影响结边缘区耐压的因素多种多样，其主要的影响因素包括衬底的掺杂浓度、场限环的结深、场限环的窗口尺寸、环与环之间的间距以及表面电荷…等等。特别是表面存在的强电场使得器件鲁棒性与可靠性严重受限，同时在器件制造的过程中极容易引入表面电荷，这些电荷的存在改变了结边缘的电场分布而导致击穿电压的改变，使得器件的可靠性和一致性降低。

实用新型内容

为了解决上述技术问题，本申请的目的在于，提供一种半导体器件及其结边缘区，以降低表面电荷对击穿电压的影响。

本申请的目的及解决其技术问题是采用以下技术方案来实现的。

依据本申请提出的一种半导体器件的结边缘区，所述结边缘区包括一个以上的环单元，所述环单元包括：第一导电类型的半导体衬底；第一导电类型的外延层，邻接设置在所述半导体衬底的上方；多数个槽，设置于所述外延层的一侧，每一个槽的内部由下至上分别的设置屏蔽多晶硅与栅极多晶硅，所述屏蔽多晶硅与所述栅极多晶硅通过第一绝缘介质相互隔离，并与所述外延层相隔离；第二导电类型的多数个第一浮空区与多数个第二浮空区，所述多数个第一浮空区邻接所述第一绝缘介质而对应设置于所述多数个槽的底部，所述多数个第二浮空区分隔设置于所述半导体衬底与所述外延层之间，所述第二导电类型相异于所述第一导电类型；第二绝缘介质，设置于所述外延层的表面，以覆盖、邻接或邻近所述第一绝缘介质；第一金属层，设置于所述第二绝缘介质上，所述第二绝缘介质在所述多数个槽的槽口处设置有开口，所述第一金属层通过所述开口与所述栅极多晶硅相接触，并通过所述第二绝缘介质而与所述外延层相隔离；第二金属层，设置于所述半导体衬底的底部；半导体区，设置于所述半导体衬底与所述第二金属层之间。

本申请解决其技术问题还可采用以下技术措施进一步实现。

在本申请的一实施例中，还包括第二导电类型的至少一上部区，所述至少一上部区设置于所述多数个槽的部分或全部的槽间隔中。

在本申请的一实施例中，所述至少一上部区通过所述第一绝缘介质而与所述导电材料相隔离。

在本申请的一实施例中，所述至少一上部区设置位置邻近或邻接所述多数个槽的槽口。

在本申请的一实施例中，所述第二绝缘介质上设置有开口，所述第一金属层通过所述开口而与部分或全部的所述至少一上部区相接触。

在本申请的一实施例中，所述多数个第一浮空区与所述多数个第二浮空区的位置以垂直方向相对应设置、交错配置、部分位置为交错配置或是所述多数个第二浮空区配置于所述多数个第一浮空区两侧下方。

在本申请的一实施例中，所述外延层为多层外延层，部分或全部层级皆设置有所述多数个第二浮空区。

在本申请的一实施例中，全部层级的所述多数个第二浮空区以位置相对方式相互连接，或是部分层级的所述多数个第二浮空区以位置相对方式相互连接。

在本申请的一实施例中，还包括第二导电类型的多数个第三浮空区，所述多数个第三浮空区以不与所述多数个槽相邻接的方式而设置于所述多数个槽的两侧。

在本申请的一实施例中，所述多数个第三浮空区与所述多数个第二浮空区的数量为相同或相异；所述多数个第三浮空区与所述多数个第二浮空区为位置相互对应且全部相连接或部分相连接。

在本申请的一实施例中，所述第一绝缘介质包括二氧化硅、苯环丁烯(BCB)或聚酰亚胺(PI)。

在本申请的一实施例中，所述第二绝缘介质包括二氧化硅或其与其它物质的复合层，例如二氧化硅与氮化硅的复合层、二氧化硅与聚酰亚胺(PI)的复合层…等。

在本申请的一实施例中，所述半导体区为第一导电类型或第二导电类型。

在本申请的一实施例中，所述半导体区为复合结构，所述复合结构包括相异导电类型的第一区域与第二区域。

在本申请的一实施例中，所述第一区域与所述第二区域为叠层配置或同层邻接配置。

在本申请的一实施例中，所述第一导电类型为N型，所述第二导电类型为P型；或者，所述第一导电类型为P型，所述第二导电类型为N型

在本申请的一实施例中，所述多数个槽的数量为2、3或4，但不以此为限。

本申请的另一目的的一种半导体器件，包括有源区与结边缘区，其特征在于，所述结边缘区包括一个以上的环单元，所述环单元包括：N型半导体衬底；N型外延层，邻接设置在所述N型半导体衬底的上方；多数个槽，设置于所述N型外延层的一侧，每一个槽的内部由下至上分别的设置屏蔽多晶硅与栅极多晶硅，所述屏蔽多晶硅与所述栅极多晶硅通过第一绝缘介质相互隔离，并与所述N型外延层相隔离；第二导电类型的多数个第一P型浮空区与多数个第二P型浮空区，所述多数个第一P型浮空区邻接所述第一绝缘介质而对应设置于所述多数个槽的底部，所述多数个第二P型浮空区分隔设置于所述N型半导体衬底与所述N型外延层之间；第二绝缘介质，设置于所述N型外延层的表面，以覆盖、邻接或邻近所述第一绝缘介质；第一金属层，设置于所述第二绝缘介质上，所述第二绝缘介质在所述多数个槽的槽口处设置有开口，所述第一金属层通过所述开口与所述栅极多晶硅相接触，并通过所述第二绝缘介质而与所述外延层相隔离；第二金属层，设置于所述半导体衬底的底部；半导体区，设置于所述半导体衬底与所述第二金属层之间。

本申请较能在有源区施加电压而产生部分耗尽时，通过多个沟槽结合其底部的终止区配合此部分耗尽，且承受部分电压。其次，通过将部分的浮空区埋于所述半导体器件中，在半导体器件承受反向压降时，通过深埋的浮空区吸收部分从半导体衬底中带正电荷的电离施主发出的电力线，降低过渡区主结处的电场峰值，以分散外加电压来降低电场集中情形，同时电场峰值位于半导体器件内部，避免器件表面高电场效应，较能避免表面电荷改变了结边缘的电场分布而导致击穿电压的改变，同时也避免热载流子被激发至氧化层而导致器件寿命降低，进而提升器件的可靠性和一致性。再者，通过第一绝缘介质调整屏蔽多晶硅与栅极多晶硅之间的间距，可调整半导体器件的器件电压范围，故得以适用多种不同压值范围的器件，有助于提升器件的应用性。此外，因应本申请器件的各种配适结构，可调整槽内第一绝缘介质形成的厚度，有助于减少器件漏电流的发生情形。

附图说明

图1为范例性半导体器件结构示意图；

图2为本申请实施例的半导体器件结构示意图；

图3A至图3D为本申请实施例的上部区设置示意图；

图4A至图4C为本申请实施例的浮空区配置示意图；

图5A至图5B为本申请实施例的浮空区连接示意图；

图6A至图6B为本申请实施例的多层外延层结构示意图；

图7A至图7B为本申请实施例的浮空区连接示意图；

图8A至图8B为本申请实施例的第三浮空区设置示意图；

图9绘示本申请一实施例的半导体器件结构示意图；

图10A与图10B为本申请实施例复合结构的半导体区结构示意图。

具体实施方式

以下各实施例的说明是参考附加的图式，用以例示本申请可用以实施的特定实施例。本申请所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本申请，而非用以限制本申请。

附图和说明被认为在本质上是示出性的，而不是限制性的。在图中，结构相似的单元是以相同标号表示。另外，为了理解和便于描述，附图中示出的每个组件的尺寸和厚度是任意示出的，但是本申请不限于此。

在附图中，为了清晰、理解和便于描述，夸大设备、系统、组件、电路的配置范围。将理解的是，当组件被称作“在”另一组件“上”时，所述组件可以直接在所述另一组件上，或者也可以存在中间组件。

另外，在说明书中，除非明确地描述为相反的，否则词语“包括”将被理解为意指包括所述组件，但是不排除任何其它组件。此外，在说明书中，“在......上”意指位于目标组件上方或者下方，而不意指必须位于基于重力方向的顶部上。

为更进一步阐述本申请为达成预定创作目的所采取的技术手段及功效，以下结合附图及具体实施例，对依据本申请提出的一种半导体器件及其结边缘区，其具体实施方式、结构、特征及其功效，详细说明如后。

图1为范例性半导体器件结构示意图。半导体器件包括第一导电类型(N型)的半导体衬底001，其底部设置有掺杂区域002，所述掺杂区域002接触第二金属层300，所述第二金属层300作为第一电极。所述半导体器件包括有源区(结构仅简示，但不以此为限，可以是二极管或MOSFET或IGBT或晶闸管)与其外围的结边缘区。所述有源区包括半导体衬底001与第二导电类型(P型)的金属接触区200，金属接触区200与金属层500相接触，所述金属层500作为第二电极，半导体衬底001与金属接触区200用以形成的PN主结(PN-Main-Junction)。所述结边缘区的结构采用场限环(Field Limiting Ring，简称FLR)202的技术。此处虽以第一导电类型为N型，第二导电类型为P型为例，但第一导电类型为P型，第二导电类型为N型亦适用。

如图1所示，场限环202是在扩散形成PN主结的同时，在PN主结周围做同样掺杂的一个或多个场限环202，使得外加电压分配到PN主结和场限环202与半导体衬底001构成的PN结上，降低PN主结表面的电场集中，提高半导体器件针对击穿电压的耐压程度。但在半导体器件制造的过程中极容易引入表面电荷，这些电荷的存在改变了结边缘的电场分布而导致击穿电压的改变，使得半导体器件的可靠性和一致性降低。

虽然，在结边缘区设置金属(或多晶硅)场板(Field Plate)(结构相同或相类似后述的第一金属层501)可以降低表面电荷的影响，但器件在承受耐压时，结边缘区只有场限环202和半导体衬底001形成的PN结承受耐压，电场几乎集中于场限环202的底部，这样会使局部电场过高，导致半导体器件在结边缘区形成击穿。

以下各实施例，请参考图1以利于理解有关范例性的半导体器件结构。同时为方便说明，以下暂以第一导电类型为N型，第二导电类型为P型进行说明。

图2为本申请实施例的半导体器件结构示意图，现有技术请同时参考图1以利于理解。在本申请的一实施例中，半导体器件的结边缘区包括一个以上的环单元100，所述环单元100包括：第一导电类型的半导体衬底001；第一导电类型的外延层010，邻接设置在所述半导体衬底001的上方；多数个槽110设置于所述外延层010的一侧，每一个槽110的内部由下至上分别的设置屏蔽多晶硅111与栅极多晶硅113，所述屏蔽多晶硅111与所述栅极多晶硅113通过第一绝缘介质112相互隔离，并与所述外延层010相隔离；第二导电类型的多数个第一浮空区101与多数个第二浮空区203，所述多数个第一浮空区101邻接所述第一绝缘介质112而对应设置于所述多数个槽110的底部，所述多数个第二浮空区203分隔设置于所述半导体衬底001与所述外延层010之间，所述第二导电类型相异于所述第一导电类型；第二绝缘介质016，设置于所述外延层010的表面，以覆盖、邻接或邻近所述第一绝缘介质112；第一金属层501，设置于所述第二绝缘介质016上，所述第二绝缘介质016在所述多数个槽110的槽口处设置有开口，所述第一金属层501通过所述开口与所述栅极多晶硅113相接触，并通过所述第二绝缘介质016而与所述外延层010相隔离；第二金属层300设置于所述半导体衬底001的底部；半导体区002则设置于所述半导体衬底001与所述第二金属层300之间。

在本申请的一实施例中，第二浮空区203的形成方式包括但不限于：(1)形成半导体衬底001，在半导体衬底001表面通过离子注入扩散形成第二浮空区203，再在在半导体衬底001表面形成外延层010，使得第二浮空区203埋于半导体器件的结边缘内部；(2)形成半导体衬底001，在半导体衬底001表面形成外延层010，在外延层010表面通过离子注入在半导体衬底001与外延层之间形成第二浮空区203，使得第二浮空区203埋于半导体器件的结边缘内部。

在本申请的一实施例中，所述外延层010为材质相同于所述半导体衬底001材质的同质外延层，或者为材质相异于所述半导体衬底001材质的异质外延层。

在本申请的一实施例中，所述半导体区002为第一导电类型或第二导电类型。

在本申请的一实施例中，所述半导体衬底001与所述外延层010的浓度为相同或相异。

在本申请的一实施例中，所述第一绝缘介质112包括二氧化硅、苯环丁烯(BCB)或聚酰亚胺(PI)。

在本申请的一实施例中，所述第二绝缘介质016包括二氧化硅或其与其它物质的复合层，例如二氧化硅与氮化硅的复合层、二氧化硅与聚酰亚胺(PI)的复合层…等。

在本申请的一实施例中，当第一电极(第二金属层300)与第二电极(金属层500)之间加有电压差V_app时，即第一电极处于高电压，第二电极处于低电压或接地，半导体器件承受反向压降时，外延层010开始耗尽。随着V_app的值增加，半导体衬底001开始有部分耗尽，半导体衬底001内的耗尽区将从左往右依次到达第一个环单元、第二个环单元…至最后一个环单元，以此类推。此时，每个槽110底部的第一浮空区101及位于半导体衬底001与外延层010之间第二浮空区203也将部分耗尽，每个环单元100的部分耗尽的第一浮空区101、第二浮空区203与部分耗尽的半导体衬底001将承受部分的V_app值，即分担了PN主结承受的反向压降V_app。

在本申请的实施例中，各个环单元100与半导体衬底001的耐压区(PN结)在远离半导体衬底001上表面的槽110底部，因此避免了半导体衬底001上表面存在强电场，改善了表面电荷对耐压的影响以及器件可靠性与鲁棒性。同时每个环单元100具备多数个浮空区(101、203)，较能提升每个环单元100承受的耐压值。同时，通过所述第一金属层501上重新分布的电荷，可以调节结边缘的电场分布，进一步改善器件的耐压特性。而且依据上部区202的数量与位置，可以调节结边缘的电场分布，以及击穿电压的垂直压及水平压。

在本申请的一实施例中，通过第一绝缘介质调整屏蔽多晶硅与栅极多晶硅之间的间距，可以调节栅极多晶硅电阻与屏蔽多晶硅电阻，且不必增加在金属氧化物半导体场效应晶体管中的输出电容，进而调整半导体器件的器件电压范围，故得以适用多种不同压值范围的器件，如小于30伏特的低等电压器件，如40伏特～250伏特之间的中等电压器件，亦适用于超过300伏特的高等电压器件。

图3A至图3D为本申请实施例的上部区设置示意图。在本申请的一实施例中，还包括第二导电类型的至少一上部区202(等效于前述的场限环202)，所述至少一上部区202设置于所述多数个槽110的部分或全部的槽间隔中。所述至少一上部区202通过所述第一绝缘介质112而与所述导电材料111相隔离。所述至少一上部区202设置位置邻近或邻接所述多数个槽110的槽口。

如图3A所绘示，第一个环单元100a具有两个槽，两个槽的槽间隔中设置有一个上部区202。如图3B所绘示，第二个环单元100b具有三个槽，两个槽间隔中设置有二个上部区202。上部区202数量可依据槽间隔而设置2、3、4…等个数，以此类推，并不以图示及示例为限。

在本申请的一实施例中，所述第二绝缘介质016上设置有开口，所述第一金属层501通过所述开口而与部分或全部的所述至少一上部区202相接触。如图3C所示，第一金属层501接触部分的上部区202。如图3D所示，第一金属层501接触全部的上部区202。

图4A至图4C为本申请实施例的浮空区配置示意图。在本申请的一实施例中，如图4A所示，所述多数个第一浮空区101与所述多数个第二浮空区203的位置以垂直方向相对应设置。如图4B所示，所述多数个第一浮空区101与所述多数个第二浮空区203的位置以垂直方向相对应交错配置。如图4C所示，所述多数个第一浮空区101与所述多数个第二浮空区203的位置以垂直方向的部分位置为交错配置。或如图3A所示，所述多数个第二浮空区203配置于所述多数个第一浮空区101两侧下方。

在本申请的一实施例中，所述多数个第一浮空区101与所述多数个第二浮空区203的数量为相同或相异。

图5A至图5B为本申请实施例的浮空区连接示意图。在本申请的一实施例中，如图5A所示，所述多数个第一浮空区101与所述多数个第二浮空区203为位置相互对应且全部相连接。如图5B所示，所述多数个第一浮空区101与所述多数个第二浮空区203为部分相连接。

图6A至图6B为本申请实施例的多层外延层结构示意图。在本申请的一实施例中，所述外延层010为多层外延层，如图6A所示，全部层级皆设置有所述多数个第二浮空区203。如图6B所示，部分层级设置有所述多数个第二浮空区203。

图7A至图7B为本申请实施例的浮空区连接示意图。在本申请的一实施例中，如图7A所示，全部层级的所述多数个第二浮空区203以位置相对方式相互连接。如图7B所示，部分层级的所述多数个第二浮空区203以位置相对方式相互连接。

图8A至图8B为本申请实施例的第三浮空区设置示意图。在本申请的一实施例中，还包括第二导电类型的多数个第三浮空区204，所述多数个第三浮空区204以不与所述多数个槽相邻接的方式而设置于所述多数个槽110的两侧。所述多数个第三浮空区204与所述多数个第二浮空区203的数量为相同或相异。如图8A所示，所述多数个第三浮空区204与所述多数个第二浮空区203为位置相互对应且全部相连接。如图8B所示，所述多数个第三浮空区204与所述多数个第二浮空区203为部分相连接。

在一些实施例中，半导体器件的结边缘区设置有多数个环单元100。环单元100彼此之间的间距为等距或不等距。

在本申请的一实施例中，第二金属层300设置于所述半导体器件底部，所述半导体衬底001与所述第二金属层300之间设置有半导体区002。

在本申请的一实施例中，所述半导体区002为第一导电类型或第二导电类型。

在本申请的一实施例中，所述半导体区002与所述半导体衬底001同为第一导电类型，但掺杂浓度不同。

如图9绘示本申请一实施例的半导体器件结构示意图，与前述不同在于，所述半导体区002为第二导电类型。相类似的，亦适用于先前所述的半导体区002。

图10A与图10B为本申请实施例复合结构的半导体区结构示意图。所述半导体区为复合结构，所述复合结构包括相异导电类型的第一区域与第二区域。

如图10A所示，在本申请的一实施例中，所述第一区域与所述第二区域为叠层配置，例如第一区域为N型区域004，第二区域为P型区域003。在N型半导体衬底001与P型区域003之间包含一个N型区域004，从而形成场截止型的双极型器件的结边缘结构。

如图10B所示，在本申请的一实施例中，所述第一区域与所述第二区域为同层邻接配置，例如第一区域为N+型区域002，第二区域为P型区域003。N型半导体衬底001的下表面不仅与N+型区域002相接触，还与P型区域003相接触，N+型区域002与P型区域(003)都与第二金属层300相接触。从而形成阳极短路的双极型器件的结边缘结构。

如图2至图10B所示，在本申请的一实施例，一种半导体器件，包括有源区与结边缘区，其特征在于，所述结边缘区包括一个以上的环单元100，所述环单元100包括：N型半导体衬底001；N型外延层010，邻接设置在所述N型半导体衬底001的上方；多数个槽110，设置于所述N型外延层010的一侧，所述多数个槽110的内部设置有多晶硅(导电材料111之一种)，所述多晶硅通过第一绝缘介质112而与所述N型外延层010相隔离；第二导电类型的多数个第一P型浮空区101与多数个第二P型浮空区203，所述多数个第一P型浮空区101邻接所述第一绝缘介质112而对应设置于所述多数个槽110的底部，所述多数个第二P型浮空区203分隔设置于所述N型半导体衬底001与所述N型外延层010之间；至少一P型上部区202，设置于所述多数个槽110的部分或全部的槽间隔中，所述至少一P型上部区202通过所述第一绝缘介质112而与所述导电材料111相隔离，所述至少一P型上部区202设置位置邻近或邻接所述多数个槽110的槽口；第二绝缘介质016，设置于所述N型外延层010的表面，以覆盖、邻接或邻近所述第一绝缘介质112；半导体区002，设置于所述半导体衬底001的底部。

上述的左与右是以图示为例，亦可依据位置或轴向而采用上与下、内与外…此等同义性说明，不以此为限。而且，每一环单元100的槽数量可依据半导体器件的功能与需求而定，不以前述2、3、4个的数量与排列方式为限。

本申请较能在有源区施加电压而产生部分耗尽时，通过多个沟槽结合其底部的终止区配合此部分耗尽，且承受部分电压。其次，通过将部分的浮空区埋于所述半导体器件中，在半导体器件承受反向压降时，通过深埋的浮空区吸收部分从半导体衬底中带正电荷的电离施主发出的电力线，降低过渡区主结处的电场峰值，以分散外加电压来降低电场集中情形，同时电场峰值位于半导体器件内部，避免器件表面高电场效应，较能避免表面电荷改变了结边缘的电场分布而导致击穿电压的改变，同时也避免热载流子被激发至氧化层而导致器件寿命降低，进而提升器件的可靠性和一致性。再者，通过第一绝缘介质调整屏蔽多晶硅与栅极多晶硅之间的间距，可调整半导体器件的器件电压范围，故得以适用多种不同压值范围的器件，有助于提升器件的应用性。此外，因应本申请器件的各种配适结构，可调整槽内第一绝缘介质形成的厚度，有助于减少器件漏电流的发生情形。

如先前所述，第一导电类型与第二导电类型为相异，例如：第一导电类型为P型，第二导电类型为N型；或者，第一导电类型为N型，第二导电类型为P型，即以上描述中的N型和P型可以互换，对应的电子和空穴也可以互换，互换之后仍然适用本申请的原理。

“在本申请的一实施例中”及“在各种实施例中”等用语被重复地使用。此用语通常不是指相同的实施例；但它也可以是指相同的实施例。“包含”、“具有”及“包括”等用词是同义词，除非其前后文意显示出其它意思。

以上所述，仅是本申请的具体实施例而已，并非对本申请作任何形式上的限制，虽然本申请已以具体实施例揭露如上，然而并非用以限定本申请，任何熟悉本专业的技术人员，在不脱离本申请技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本申请技术方案的范围内。

Claims (10)

1.一种半导体器件的结边缘区，其特征在于，所述结边缘区包括一个以上的环单元，所述环单元包括：

第一导电类型的半导体衬底；

第一导电类型的外延层，邻接设置在所述半导体衬底的上方；

多数个槽，设置于所述外延层的一侧，每一个槽的内部由下至上分别的设置屏蔽多晶硅与栅极多晶硅，所述屏蔽多晶硅与所述栅极多晶硅通过第一绝缘介质相互隔离，并与所述外延层相隔离；

第二导电类型的多数个第一浮空区与多数个第二浮空区，所述多数个第一浮空区邻接所述第一绝缘介质而对应设置于所述多数个槽的底部，所述多数个第二浮空区分隔设置于所述半导体衬底与所述外延层之间，所述第二导电类型相异于所述第一导电类型；

第二绝缘介质，设置于所述外延层的表面，以覆盖、邻接或邻近所述第一绝缘介质；

第一金属层，设置于所述第二绝缘介质上，所述第二绝缘介质在所述多数个槽的槽口处设置有开口，所述第一金属层通过所述开口与所述栅极多晶硅相接触，并通过所述第二绝缘介质而与所述外延层相隔离；

第二金属层，设置于所述半导体衬底的底部；以及

半导体区，设置于所述半导体衬底与所述第二金属层之间。

2.如权利要求1所述半导体器件的结边缘区，其特征在于，还包括第二导电类型的至少一上部区，所述至少一上部区设置于所述多数个槽的部分或全部的槽间隔中。

3.如权利要求2所述半导体器件的结边缘区，其特征在于，所述至少一上部区通过所述第一绝缘介质而与所述栅极多晶硅相隔离。

4.如权利要求2所述半导体器件的结边缘区，其特征在于，所述至少一上部区设置位置邻近或邻接所述多数个槽的槽口。

5.如权利要求2所述半导体器件的结边缘区，其特征在于，所述第一金属层通过所述开口而与部分或全部的所述至少一上部区相接触。

6.如权利要求1所述半导体器件的结边缘区，其特征在于，所述多数个第二浮空区配置于所述多数个第一浮空区两侧下方。

7.如权利要求1所述半导体器件的结边缘区，其特征在于，所述外延层为多层外延层，部分或全部层级皆设置有所述多数个第二浮空区。

8.如权利要求7所述半导体器件的结边缘区，其特征在于，全部层级的所述多数个第二浮空区以位置相对方式相互连接，或是部分层级的所述多数个第二浮空区以位置相对方式相互连接。

9.如权利要求1所述半导体器件的结边缘区，其特征在于，还包括第二导电类型的多数个第三浮空区，所述多数个第三浮空区以不与所述多数个槽相邻接的方式而设置于所述多数个槽的两侧。

10.一种半导体器件，包括有源区与结边缘区，其特征在于，所述结边缘区包括一个以上的环单元，所述环单元包括：

N型半导体衬底；

N型外延层，邻接设置在所述N型半导体衬底的上方；

多数个槽，设置于所述N型外延层的一侧，每一个槽的内部由下至上分别的设置屏蔽多晶硅与栅极多晶硅，所述屏蔽多晶硅与所述栅极多晶硅通过第一绝缘介质相互隔离，并与所述N型外延层相隔离；

第二导电类型的多数个第一P型浮空区与多数个第二P型浮空区，所述多数个第一P型浮空区邻接所述第一绝缘介质而对应设置于所述多数个槽的底部，所述多数个第二P型浮空区分隔设置于所述N型半导体衬底与所述N型外延层之间；

第二绝缘介质，设置于所述N型外延层的表面，以覆盖、邻接或邻近所述第一绝缘介质；

第一金属层，设置于所述第二绝缘介质上，所述第二绝缘介质在所述多数个槽的槽口处设置有开口，所述第一金属层通过所述开口与所述栅极多晶硅相接触，并通过所述第二绝缘介质而与所述外延层相隔离；

第二金属层，设置于所述半导体衬底的底部；以及

半导体区，设置于所述半导体衬底与所述第二金属层之间。

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