JP2003124465A - 半導体素子 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 50
- 239000012535 impurity Substances 0.000 claims description 28
- 239000002131 composite material Substances 0.000 claims description 7
- 239000012212 insulator Substances 0.000 claims description 4
- 230000002093 peripheral effect Effects 0.000 abstract description 37
- 239000010410 layer Substances 0.000 description 113
- 230000015556 catabolic process Effects 0.000 description 23
- 238000005192 partition Methods 0.000 description 22
- 230000005684 electric field Effects 0.000 description 12
- 230000003247 decreasing effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 2
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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Abstract
(57)【要約】
【課題】順バイアス時には主電流を流すとともに逆バイ
アス時には空乏化して電圧を支えるｎ型領域と、ｐ型領
域とを交互に配置した並列ｐｎ層を備える半導体素子に
おいて、高耐圧を確保する。 【解決手段】並列ｐｎ層を例えば同心円状等の環状構造
にして、各ｎ領域、或いはｐ領域の端面をなくして、並
列ｐｎ層と周辺構造部との間の境界部分での電界集中を
回避する。
アス時には空乏化して電圧を支えるｎ型領域と、ｐ型領
域とを交互に配置した並列ｐｎ層を備える半導体素子に
おいて、高耐圧を確保する。 【解決手段】並列ｐｎ層を例えば同心円状等の環状構造
にして、各ｎ領域、或いはｐ領域の端面をなくして、並
列ｐｎ層と周辺構造部との間の境界部分での電界集中を
回避する。
Description
【０００１】
【発明の属する技術分野】本発明は、第一導電型領域と
第二導電型領域とを交互に配置した並列ｐｎ層を有する
半導体素子について、高耐圧化を可能にする構造に関す
るものであり、ＭＯＳＦＥＴ（絶縁ゲート型電界効果ト
ランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトラ
ンジスタ）、バイポーラトランジスタ等に適用可能であ
る。
第二導電型領域とを交互に配置した並列ｐｎ層を有する
半導体素子について、高耐圧化を可能にする構造に関す
るものであり、ＭＯＳＦＥＴ（絶縁ゲート型電界効果ト
ランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトラ
ンジスタ）、バイポーラトランジスタ等に適用可能であ
る。
【０００２】
【従来の技術】一般に半導体素子は、片面に電極部をも
つ横型素子と、両面に電極をもつ縦型素子とに大別され
る。縦型半導体素子は、オン時にドリフト電流が流れる
方向と、オフ時の逆バイアス電圧による空乏層が延びる
方向とが同じである。例えば、通常の縦型ＭＯＳＦＥＴ
において、ｎ型ドリフト領域の部分は、オン状態の時は
縦方向にドリフト電流を流す電流経路として働き、オフ
状態の時は空乏化して耐圧を高める。
つ横型素子と、両面に電極をもつ縦型素子とに大別され
る。縦型半導体素子は、オン時にドリフト電流が流れる
方向と、オフ時の逆バイアス電圧による空乏層が延びる
方向とが同じである。例えば、通常の縦型ＭＯＳＦＥＴ
において、ｎ型ドリフト領域の部分は、オン状態の時は
縦方向にドリフト電流を流す電流経路として働き、オフ
状態の時は空乏化して耐圧を高める。
【０００３】そのｎ型ドリフト領域の電流経路を短くす
ることは、ｎ型ドリフト領域の抵抗分が低くなるので、
実質的なオン電圧を下げる効果に繋がる。しかし耐圧を
担うｐｎ接合から空乏層が広がる幅が狭く、シリコンの
臨界電界強度に早く達するため、耐圧が低下してしま
う。逆に耐圧の高い半導体装置では、ｎ型ドリフト領域
が厚くなるため、必然的にオン電圧が大きくなり、損失
が増すことになる。
ることは、ｎ型ドリフト領域の抵抗分が低くなるので、
実質的なオン電圧を下げる効果に繋がる。しかし耐圧を
担うｐｎ接合から空乏層が広がる幅が狭く、シリコンの
臨界電界強度に早く達するため、耐圧が低下してしま
う。逆に耐圧の高い半導体装置では、ｎ型ドリフト領域
が厚くなるため、必然的にオン電圧が大きくなり、損失
が増すことになる。
【０００４】すなわちオン電圧と耐圧との間にトレード
オフ関係がある。このトレードオフ関係は、ＭＯＳＦＥ
Ｔ、ＩＧＢＴ、バイポーラトランジスタ、ｐｎダイオー
ド等の半導体素子においても同様に成立することが知ら
れている。また、この問題は、オン時にドリフト電流が
流れる方向と、オフ時の逆バイアスによる空乏層の延び
る方向が異なる横型半導体素子についても共通である。
オフ関係がある。このトレードオフ関係は、ＭＯＳＦＥ
Ｔ、ＩＧＢＴ、バイポーラトランジスタ、ｐｎダイオー
ド等の半導体素子においても同様に成立することが知ら
れている。また、この問題は、オン時にドリフト電流が
流れる方向と、オフ時の逆バイアスによる空乏層の延び
る方向が異なる横型半導体素子についても共通である。
【０００５】このオン電圧と耐圧とのトレードオフ関係
の問題に対する解決法として、ドリフト領域を、不純物
濃度を高めたｎ型の領域とｐ型の領域を交互に配置した
並列ｐｎ層で構成し、オフ状態の時は空乏化して耐圧を
負担するようにした構造の半導体装置が、ＥＰ００５３
８５４、ＵＳＰ５２１６２７５、ＵＳＰ５４３８２１
５、特開平９−２６６３１１号および特開２０００−４
０８２２号の公報に開示されている。
の問題に対する解決法として、ドリフト領域を、不純物
濃度を高めたｎ型の領域とｐ型の領域を交互に配置した
並列ｐｎ層で構成し、オフ状態の時は空乏化して耐圧を
負担するようにした構造の半導体装置が、ＥＰ００５３
８５４、ＵＳＰ５２１６２７５、ＵＳＰ５４３８２１
５、特開平９−２６６３１１号および特開２０００−４
０８２２号の公報に開示されている。
【０００６】並列ｐｎ層の不純物濃度が高くても、オフ
状態では並列ｐｎ層の縦方向に配向する各ｐｎ接合から
空乏層がその横方向双方に拡張し、ドリフト領域全体を
空乏化するため、高耐圧化を図ることができる。なお本
発明の発明者らは、オン状態では電流を流し、オフ状態
では空乏化するドリフト層からなる並列ｐｎ層を備える
半導体素子を超接合半導体素子と称することとする。
状態では並列ｐｎ層の縦方向に配向する各ｐｎ接合から
空乏層がその横方向双方に拡張し、ドリフト領域全体を
空乏化するため、高耐圧化を図ることができる。なお本
発明の発明者らは、オン状態では電流を流し、オフ状態
では空乏化するドリフト層からなる並列ｐｎ層を備える
半導体素子を超接合半導体素子と称することとする。
【０００７】
【発明が解決しようとする課題】オン状態では電流を流
すとともに、オフ状態では空乏化する並列ｐｎ層のｎ型
の領域とｐ型の領域の形状は、最も単純な形状として通
常薄板状とされることが多い。並列ｐｎ層の二次元的な
広がりは、その素子の大きさに合わせて必然的に制限さ
れる。したがって並列ｐｎ層の各ｎ型領域あるいはｐ型
領域の、薄板状の主面に平行な方向の長さは有限であ
り、各領域の両側で途切れたところが端面となって現れ
る。また、ｎ型領域とｐ型領域とを繰り返した最も外側
ではｎ型領域あるいはｐ型領域がむき出しとなる。
すとともに、オフ状態では空乏化する並列ｐｎ層のｎ型
の領域とｐ型の領域の形状は、最も単純な形状として通
常薄板状とされることが多い。並列ｐｎ層の二次元的な
広がりは、その素子の大きさに合わせて必然的に制限さ
れる。したがって並列ｐｎ層の各ｎ型領域あるいはｐ型
領域の、薄板状の主面に平行な方向の長さは有限であ
り、各領域の両側で途切れたところが端面となって現れ
る。また、ｎ型領域とｐ型領域とを繰り返した最も外側
ではｎ型領域あるいはｐ型領域がむき出しとなる。
【０００８】このような素子において並列ｐｎ層の外周
での電界集中を緩和するためには、例えば高抵抗層を周
辺構造部として用い、その高抵抗層の不純物濃度を調節
する（特開２００１−１５７５２号公報）などの手段が
採られる。図１０はそのような超接合半導体素子の並列
ｐｎ層部分の斜視断面図である。縦形薄板状のｎ型ドリ
フト領域１ａと縦形薄板状のｐ型仕切領域１ｂとを交互
に繰り返して接合した並列ｐｎ層１の周囲に電界集中を
緩和するための高比抵抗領域２０が配置されており、更
にその周囲にチャネルストッパ１４が配置されている。
での電界集中を緩和するためには、例えば高抵抗層を周
辺構造部として用い、その高抵抗層の不純物濃度を調節
する（特開２００１−１５７５２号公報）などの手段が
採られる。図１０はそのような超接合半導体素子の並列
ｐｎ層部分の斜視断面図である。縦形薄板状のｎ型ドリ
フト領域１ａと縦形薄板状のｐ型仕切領域１ｂとを交互
に繰り返して接合した並列ｐｎ層１の周囲に電界集中を
緩和するための高比抵抗領域２０が配置されており、更
にその周囲にチャネルストッパ１４が配置されている。
【０００９】縦型ＭＯＳＦＥＴであれば、並列ｐｎ層１
の上方にベース領域、ソース領域、ゲート電極等が設け
られる。しかしながら、図１０の構造では、並列ｐｎ層
１の各領域の端面と周辺構造部としての高比抵抗領域２
０との境界（図１０のＡ−Ａ’線）、並列ｐｎ層１の最
も外側に配置されたｎ型ドリフト領域１ａあるいはｐ型
仕切領域１ｂと高比抵抗領域２０との境界（図１０のＢ
−Ｂ’線）とで電界分布が異なるため、双方の境界につ
いて最適な接続をすることが困難であり、耐圧を確保し
にくいという問題がある。例えば耐圧が６００V 級のＭ
ＯＳＦＥＴを試作しても、境界の接合構造が適正でない
と、耐圧が３００V しか得られないことがあった。
の上方にベース領域、ソース領域、ゲート電極等が設け
られる。しかしながら、図１０の構造では、並列ｐｎ層
１の各領域の端面と周辺構造部としての高比抵抗領域２
０との境界（図１０のＡ−Ａ’線）、並列ｐｎ層１の最
も外側に配置されたｎ型ドリフト領域１ａあるいはｐ型
仕切領域１ｂと高比抵抗領域２０との境界（図１０のＢ
−Ｂ’線）とで電界分布が異なるため、双方の境界につ
いて最適な接続をすることが困難であり、耐圧を確保し
にくいという問題がある。例えば耐圧が６００V 級のＭ
ＯＳＦＥＴを試作しても、境界の接合構造が適正でない
と、耐圧が３００V しか得られないことがあった。
【００１０】この発明の課題は、並列ｐｎ層と周辺構造
部との境界のうち、並列ｐｎ層の各領域の端面と周辺構
造部との境界を無くすことにより、並列ｐｎ層と周辺構
造部とを接触して配置する際の電界集中を回避すること
を容易にし、高耐圧を確保することにある。
部との境界のうち、並列ｐｎ層の各領域の端面と周辺構
造部との境界を無くすことにより、並列ｐｎ層と周辺構
造部とを接触して配置する際の電界集中を回避すること
を容易にし、高耐圧を確保することにある。
【００１１】
【課題を解決するための手段】上記の課題を解決する手
段として、並列ｐｎ層の各ｎ型領域あるいはｐ型領域の
両側にある端面を互いに接続して環状の並列ｐｎ層を配
置した構造を考案した。すなわち、第一と第二の主面
と、その第一と第二の主面間に、第一導電型ドリフト領
域と第二導電型仕切り領域とを交互に配置した並列ｐｎ
層と低抵抗層とを有し、第一と第二の主面にそれぞれ設
けられた第一、第二の二つの主電極を備える半導体素子
において、並列ｐｎ層の各ｎ型領域あるいはｐ型領域が
平面的に環状であるものとする。
段として、並列ｐｎ層の各ｎ型領域あるいはｐ型領域の
両側にある端面を互いに接続して環状の並列ｐｎ層を配
置した構造を考案した。すなわち、第一と第二の主面
と、その第一と第二の主面間に、第一導電型ドリフト領
域と第二導電型仕切り領域とを交互に配置した並列ｐｎ
層と低抵抗層とを有し、第一と第二の主面にそれぞれ設
けられた第一、第二の二つの主電極を備える半導体素子
において、並列ｐｎ層の各ｎ型領域あるいはｐ型領域が
平面的に環状であるものとする。
【００１２】このような構造では並列ｐｎ層全体に空乏
層が広がって耐圧を維持するとともに、幾何学的に端面
が無くなるため、周辺構造部との境界では並列ｐｎ層の
最も外側に配置されたｎ型領域あるいはｐ型領域との接
続のみとなるので、境界での電界集中を回避することが
容易となり、安定的に高い耐圧を確保できるようにな
る。
層が広がって耐圧を維持するとともに、幾何学的に端面
が無くなるため、周辺構造部との境界では並列ｐｎ層の
最も外側に配置されたｎ型領域あるいはｐ型領域との接
続のみとなるので、境界での電界集中を回避することが
容易となり、安定的に高い耐圧を確保できるようにな
る。
【００１３】前記環状の並列ｐｎ層が、高抵抗領域、真
性半導体領域あるいは絶縁体層の一つ、又はそれらを複
合した領域を中心にして配置されていても良い。例え
ば、絶縁体層を介した高抵抗領域を中心にして配置され
ていてもよい。そのような構造でも、周囲の並列ｐｎ層
は逆電圧印加時に空乏化する。そして前記並列ｐｎ層の
第一導電型領域と第二導電型領域の不純物濃度が外周に
行くにしたがって低くなっているものとする。
性半導体領域あるいは絶縁体層の一つ、又はそれらを複
合した領域を中心にして配置されていても良い。例え
ば、絶縁体層を介した高抵抗領域を中心にして配置され
ていてもよい。そのような構造でも、周囲の並列ｐｎ層
は逆電圧印加時に空乏化する。そして前記並列ｐｎ層の
第一導電型領域と第二導電型領域の不純物濃度が外周に
行くにしたがって低くなっているものとする。
【００１４】並列ｐｎ層の各ｎ型領域あるいはｐ型領域
の環の幅が同じであると、外周に向かうにしたがってそ
の体積が大きくなって行くので、逆にそれぞれの不純物
濃度を外周に向かって低くして行くことにより、不純物
量を等しくして逆電圧印加時の空乏化を容易にすること
ができる。または、素子の中心の第一導電型領域あるい
は第二導電型領域の全幅と、それ以外の第一導電型領域
あるいは第二導電型領域の環の幅とが外周に行くにした
がって小さくなっているものとする。
の環の幅が同じであると、外周に向かうにしたがってそ
の体積が大きくなって行くので、逆にそれぞれの不純物
濃度を外周に向かって低くして行くことにより、不純物
量を等しくして逆電圧印加時の空乏化を容易にすること
ができる。または、素子の中心の第一導電型領域あるい
は第二導電型領域の全幅と、それ以外の第一導電型領域
あるいは第二導電型領域の環の幅とが外周に行くにした
がって小さくなっているものとする。
【００１５】素子の中心に、高抵抗領域、真性半導体領
域或いは絶縁体層の一つ、又はそれらを複合した層があ
るものでは、中心に最も近い第一導電型領域あるいは第
二導電型領域の環の幅の二倍の値と、それ以外の第一導
電型領域あるいは第二導電型領域の環の幅とが外周に行
くにしたがって小さくなっているものとする。先に記し
た不純物濃度を変える方法とは別の手段として、並列ｐ
ｎ層の各ｎ型領域あるいはｐ型領域の幅を変化させるこ
とも可能である。この場合、外周に向かうにしたがって
並列ｐｎ層の各ｎ型領域あるいはｐ型領域の環の周の長
さが長くなるので、それに応じて幅を狭くして行くこと
で実現される。そのようにすれば、逆電圧印加時に周囲
の並列ｐｎ層は効率良く空乏化する。
域或いは絶縁体層の一つ、又はそれらを複合した層があ
るものでは、中心に最も近い第一導電型領域あるいは第
二導電型領域の環の幅の二倍の値と、それ以外の第一導
電型領域あるいは第二導電型領域の環の幅とが外周に行
くにしたがって小さくなっているものとする。先に記し
た不純物濃度を変える方法とは別の手段として、並列ｐ
ｎ層の各ｎ型領域あるいはｐ型領域の幅を変化させるこ
とも可能である。この場合、外周に向かうにしたがって
並列ｐｎ層の各ｎ型領域あるいはｐ型領域の環の周の長
さが長くなるので、それに応じて幅を狭くして行くこと
で実現される。そのようにすれば、逆電圧印加時に周囲
の並列ｐｎ層は効率良く空乏化する。
【００１６】素子の中心または素子の中心に最も近い第
一導電型領域あるいは第二導電型領域を除く他の隣接す
る第一導電型領域と第二導電型領域の環において、内側
の環の幅方向における外側半分と、外側の環の幅方向に
おける内側半分とに含まれる不純物量がほぼ等しいもの
とする。逆電圧印加時に周囲の並列ｐｎ層を空乏化さ
せ、効率的に耐圧を確保するためには各々のｐｎ接合に
おける空乏層の広がり具合が素子全体にわたって均等に
なる必要がある。そのためには、並列ｐｎ層の隣接する
ｎ型領域、ｐ型領域の内側の環の外側半分の総不純物量
と、外側の環の内側半分の総不純物量とが等しくなるよ
うにするのが効果的である。
一導電型領域あるいは第二導電型領域を除く他の隣接す
る第一導電型領域と第二導電型領域の環において、内側
の環の幅方向における外側半分と、外側の環の幅方向に
おける内側半分とに含まれる不純物量がほぼ等しいもの
とする。逆電圧印加時に周囲の並列ｐｎ層を空乏化さ
せ、効率的に耐圧を確保するためには各々のｐｎ接合に
おける空乏層の広がり具合が素子全体にわたって均等に
なる必要がある。そのためには、並列ｐｎ層の隣接する
ｎ型領域、ｐ型領域の内側の環の外側半分の総不純物量
と、外側の環の内側半分の総不純物量とが等しくなるよ
うにするのが効果的である。
【００１７】前記並列ｐｎ層は、同心円状に配置されて
いてもよい。円は、環状の最も簡単な形状の一つであ
る。前記並列ｐｎ層の周囲が第一導電型チャネルストツ
パで囲まれているものとする。素子チップの外周部に第
一導電型チャネルストツパを設けることにより、外周表
面での耐圧不安定を解消できる。
いてもよい。円は、環状の最も簡単な形状の一つであ
る。前記並列ｐｎ層の周囲が第一導電型チャネルストツ
パで囲まれているものとする。素子チップの外周部に第
一導電型チャネルストツパを設けることにより、外周表
面での耐圧不安定を解消できる。
【００１８】環状の並列ｐｎ層をもつ半導体素子を、並
列に複数個備えた複合型の半導体素子とすることもでき
る。その複合型の半導体素子の周囲が第一導電型チャネ
ルストッパで囲まれていても良い。前記並列ｐｎ層の周
囲が第一導電型または第二導電型の高比抵抗領域で囲ま
れているものとすることもできる。
列に複数個備えた複合型の半導体素子とすることもでき
る。その複合型の半導体素子の周囲が第一導電型チャネ
ルストッパで囲まれていても良い。前記並列ｐｎ層の周
囲が第一導電型または第二導電型の高比抵抗領域で囲ま
れているものとすることもできる。
【００１９】高比抵抗領域で囲むことにより、逆電圧印
加時の空乏層の広がりを促進することができる。更にそ
の高比抵抗領域の周囲が高抵抗領域と同じ導電型のチャ
ネルストッパで囲まれているものとする。素子チップの
外周部にチャネルストツパを設けることにより、外周表
面での耐圧不安定を解消できる。
加時の空乏層の広がりを促進することができる。更にそ
の高比抵抗領域の周囲が高抵抗領域と同じ導電型のチャ
ネルストッパで囲まれているものとする。素子チップの
外周部にチャネルストツパを設けることにより、外周表
面での耐圧不安定を解消できる。
【００２０】並列ｐｎ層の周囲が第一導電型または第二
導電型の高比抵抗領域で囲まれている半導体素子を、並
列に複数個備えた複合型の半導体素子とすることもでき
る。更にその周囲が高比抵抗領域と同じ導電型のチャネ
ルストッパで囲まれているものとする。
導電型の高比抵抗領域で囲まれている半導体素子を、並
列に複数個備えた複合型の半導体素子とすることもでき
る。更にその周囲が高比抵抗領域と同じ導電型のチャネ
ルストッパで囲まれているものとする。
【００２１】素子チップの外周部にチャネルストツパを
設けることにより、外周表面での耐圧不安定を解消でき
る。チャネルストッパに接触するチャネルストッパ電極
が設けられていれば、チャネルストッパ領域の電位が確
定される。
設けることにより、外周表面での耐圧不安定を解消でき
る。チャネルストッパに接触するチャネルストッパ電極
が設けられていれば、チャネルストッパ領域の電位が確
定される。
【００２２】
【発明の実施の形態】［実施例１］図２は、本発明第一
の実施例の超接合縦形ＭＯＳＦＥＴの主要部の断面図で
ある。図の左側がチップの中心、図の右側がチップの端
である。通常の縦型ＭＯＳＦＥＴのｎ型ドリフト層の代
わりに、ｎ型ドリフト領域１ａとｐ型仕切り領域１ｂと
からなる並列ｐｎ層１がある。ｐ型仕切り領域１ｂの上
方に内部にｎ型ソース領域５を持つｐ型ベース領域３が
形成されている。ｎ型ソース領域５とｎ型ドリフト領域
１ａとに挟まれたｐ型ベース領域３の表面上にゲート酸
化膜６を介してゲート電極７が設けられている。ｎ型ソ
ース領域５とｐ型ベース領域３との表面に共通に接触し
てソース電極９が設けられている。ソース電極９はこの
ように層間絶縁膜８を介してゲート電極７上に延長して
も良い。並列ｐｎ層１の下方にはｎ+ 型ドレイン層１２
があり、その裏面にドレイン電極１３が設けられてい
る。１１は並列ｐｎ層１と同様にｎ型領域１１ａとｐ型
領域１１ｂとが交互に配置された周辺ｐｎ層である。１
４は漏れ電流を低減させることを目的としたチャネルス
トッパであり、その表面にチャネルストッパ電極１５が
設けられている。１０は周辺領域１１上の厚いフィール
ド酸化膜である。
の実施例の超接合縦形ＭＯＳＦＥＴの主要部の断面図で
ある。図の左側がチップの中心、図の右側がチップの端
である。通常の縦型ＭＯＳＦＥＴのｎ型ドリフト層の代
わりに、ｎ型ドリフト領域１ａとｐ型仕切り領域１ｂと
からなる並列ｐｎ層１がある。ｐ型仕切り領域１ｂの上
方に内部にｎ型ソース領域５を持つｐ型ベース領域３が
形成されている。ｎ型ソース領域５とｎ型ドリフト領域
１ａとに挟まれたｐ型ベース領域３の表面上にゲート酸
化膜６を介してゲート電極７が設けられている。ｎ型ソ
ース領域５とｐ型ベース領域３との表面に共通に接触し
てソース電極９が設けられている。ソース電極９はこの
ように層間絶縁膜８を介してゲート電極７上に延長して
も良い。並列ｐｎ層１の下方にはｎ+ 型ドレイン層１２
があり、その裏面にドレイン電極１３が設けられてい
る。１１は並列ｐｎ層１と同様にｎ型領域１１ａとｐ型
領域１１ｂとが交互に配置された周辺ｐｎ層である。１
４は漏れ電流を低減させることを目的としたチャネルス
トッパであり、その表面にチャネルストッパ電極１５が
設けられている。１０は周辺領域１１上の厚いフィール
ド酸化膜である。
【００２３】図では分かりやすくするため、中心側から
順にｎ型ドリフト領域１ａ、ｐ型仕切り領域１ｂ、周辺
ｐｎ層１１のｎ型領域１１ａおよびｐ型領域１１ｂが、
活性部と周辺構造部とを併せて５回繰り返されている
が、この数は素子により任意に選ぶことができ、通常は
もっと多い。図１は図２のＣ−Ｃ’線位置での素子の断
面図である。
順にｎ型ドリフト領域１ａ、ｐ型仕切り領域１ｂ、周辺
ｐｎ層１１のｎ型領域１１ａおよびｐ型領域１１ｂが、
活性部と周辺構造部とを併せて５回繰り返されている
が、この数は素子により任意に選ぶことができ、通常は
もっと多い。図１は図２のＣ−Ｃ’線位置での素子の断
面図である。
【００２４】並列ｐｎ層１の各ｎ型ドリフト領域１ａお
よびｐ型仕切り領域１ｂが同心円状に配置され、また周
辺ｐｎ層１１として活性部と同様の並列ｐｎ構造を用
い、そのｎ型領域１１ａおよびｐ型領域１１ｂが同心円
状に配置されている。さらにその周りにチャネルストッ
パ１４が見られる。中心のｎ型ドリフト領域１ａの直径
と、それ以外のｎ型ドリフト領域１ａ、ｐ型仕切り領域
１ｂ、周辺構造部１１のｎ型領域１１ａおよびｐ型領域
１１ｂの幅は全て同じである。
よびｐ型仕切り領域１ｂが同心円状に配置され、また周
辺ｐｎ層１１として活性部と同様の並列ｐｎ構造を用
い、そのｎ型領域１１ａおよびｐ型領域１１ｂが同心円
状に配置されている。さらにその周りにチャネルストッ
パ１４が見られる。中心のｎ型ドリフト領域１ａの直径
と、それ以外のｎ型ドリフト領域１ａ、ｐ型仕切り領域
１ｂ、周辺構造部１１のｎ型領域１１ａおよびｐ型領域
１１ｂの幅は全て同じである。
【００２５】但し、終端に相当する最も外側の環がｐ型
領域となっており、それがチャネルストッパ１４と接し
ている。 なお、その繰り返しの始まりの層あるいは終
わりの層はｎ型領域であってもｐ型領域であってもその
構造の性質は同等である。これらの事項は以下の実施例
のすべてにおいて当てはまることであり、それぞれの説
明の中では省略するが、同様に適用される。
領域となっており、それがチャネルストッパ１４と接し
ている。 なお、その繰り返しの始まりの層あるいは終
わりの層はｎ型領域であってもｐ型領域であってもその
構造の性質は同等である。これらの事項は以下の実施例
のすべてにおいて当てはまることであり、それぞれの説
明の中では省略するが、同様に適用される。
【００２６】各領域の不純物濃度は、素子全体で均一に
空乏層が広がるようにそれぞれの不純物濃度を図のよう
にＮn1、Ｎp1、Ｎn2、‥、Ｎn5、Ｎp5とするとき、Ｎn1
＞Ｎ p1＞Ｎn2＞‥＞Ｎn5＞Ｎp5であり、隣接する二つの
環の幅の半分の部分の不純物の総量が互いに等しくなる
ようにする。定量的には、次式が成り立つ、d は環の
幅、i は整数である。
空乏層が広がるようにそれぞれの不純物濃度を図のよう
にＮn1、Ｎp1、Ｎn2、‥、Ｎn5、Ｎp5とするとき、Ｎn1
＞Ｎ p1＞Ｎn2＞‥＞Ｎn5＞Ｎp5であり、隣接する二つの
環の幅の半分の部分の不純物の総量が互いに等しくなる
ようにする。定量的には、次式が成り立つ、d は環の
幅、i は整数である。
【００２７】
【数１】
図１、２の超接合ＭＯＳＦＥＴは、ｎ型仕切り領域１
ａ、ｐ型仕切り領域１ｂおよび周辺構造のｎ型領域１１
ａ、ｐ型領域１１ｂが環状で端が無いため、終端部での
電界集中が回避されて、高耐圧化できる。
ａ、ｐ型仕切り領域１ｂおよび周辺構造のｎ型領域１１
ａ、ｐ型領域１１ｂが環状で端が無いため、終端部での
電界集中が回避されて、高耐圧化できる。
【００２８】この並列ｐｎ層のｎ型領域とｐ型領域は素
子全体にわたって交互に繰り返されていれば良く、その
繰り返しの数は目的とするデバイス特性に合わせて任意
に決められる。それぞれの環の形は本質的にはどのよう
なものであっても良いが、並列ｐｎ層における電界緩和
や並列ｐｎ層と周辺構造部との接続最適化をより容易に
行うためには、なるべく対称性の良い形状で同心状に配
置することが望ましい。
子全体にわたって交互に繰り返されていれば良く、その
繰り返しの数は目的とするデバイス特性に合わせて任意
に決められる。それぞれの環の形は本質的にはどのよう
なものであっても良いが、並列ｐｎ層における電界緩和
や並列ｐｎ層と周辺構造部との接続最適化をより容易に
行うためには、なるべく対称性の良い形状で同心状に配
置することが望ましい。
【００２９】またｐｎ接合における空乏層の広がり具合
は、その接合面の曲率に依存する。そのため環状型の並
列ｐｎ層では、すべてのｐｎ接合で均一に空乏層が広が
るように各ｎ型領域とｐ型領域のピッチ幅あるいは不純
物濃度が、その領域と隣り合う領域との間のｐｎ接合面
の曲率に応じて決められる。なお、本実施例は耐圧が６
００V 級であり、各部の寸法及び不純物濃度等は次のよ
うな値をとる。並列ｐｎ層１の厚さ４０μm 、中央のｎ
型ドリフト領域１ａの直径８μm、不純物濃度２．０×
１０15cm-3、次のｐ型仕切り領域１ｂ以降の幅（ｄ）８
μm、不純物濃度は上式による。ｎ+ ドレイン層４の厚
さ３００μm、不純物濃度２．０×１０18cm-3である。
は、その接合面の曲率に依存する。そのため環状型の並
列ｐｎ層では、すべてのｐｎ接合で均一に空乏層が広が
るように各ｎ型領域とｐ型領域のピッチ幅あるいは不純
物濃度が、その領域と隣り合う領域との間のｐｎ接合面
の曲率に応じて決められる。なお、本実施例は耐圧が６
００V 級であり、各部の寸法及び不純物濃度等は次のよ
うな値をとる。並列ｐｎ層１の厚さ４０μm 、中央のｎ
型ドリフト領域１ａの直径８μm、不純物濃度２．０×
１０15cm-3、次のｐ型仕切り領域１ｂ以降の幅（ｄ）８
μm、不純物濃度は上式による。ｎ+ ドレイン層４の厚
さ３００μm、不純物濃度２．０×１０18cm-3である。
【００３０】実際に試作して６００V の耐圧を確認し
た。 ［実施例２］図４は、本発明第二の実施例の超接合縦形
ＭＯＳＦＥＴの主要部の断面図である。図の左側がチッ
プの中心側、図の右側がチップの端である。図２の実施
例１のＭＯＳＦＥＴとの違いは、並列ｐｎ層１の中心が
高比抵抗の真性半導体領域（以下ｉ領域と記す）１６で
ある点、および中心ｉ領域１６に隣接するｎ型ドリフト
領域１ａの幅が、他の部分の半分とされている点であ
る。
た。 ［実施例２］図４は、本発明第二の実施例の超接合縦形
ＭＯＳＦＥＴの主要部の断面図である。図の左側がチッ
プの中心側、図の右側がチップの端である。図２の実施
例１のＭＯＳＦＥＴとの違いは、並列ｐｎ層１の中心が
高比抵抗の真性半導体領域（以下ｉ領域と記す）１６で
ある点、および中心ｉ領域１６に隣接するｎ型ドリフト
領域１ａの幅が、他の部分の半分とされている点であ
る。
【００３１】これは、隣接するｎ型領域の半分とｐ型領
域の半分とで互いに電子と正孔とが補償しあって空乏化
するが、中心のｎ型領域はその内側にｐ型領域が無いた
め、同じ幅であると非空乏化領域が残ってしまい、耐圧
が出なくなるので、それを防ぐためである。実施例１で
は中心のｎ型領域の直径が、外側のｐ型領域およびｎ型
領域の環の幅と等しくなっていた。但し、実施例１では
中心のｎ型領域の直径を小さくし過ぎると、その上に形
成されるソース電極またはゲート電極の作り込みが困難
になる。これに対して実施例２のように中心をｉ領域と
すると、その周りの環の設計の自由度を向上できる利点
がある。
域の半分とで互いに電子と正孔とが補償しあって空乏化
するが、中心のｎ型領域はその内側にｐ型領域が無いた
め、同じ幅であると非空乏化領域が残ってしまい、耐圧
が出なくなるので、それを防ぐためである。実施例１で
は中心のｎ型領域の直径が、外側のｐ型領域およびｎ型
領域の環の幅と等しくなっていた。但し、実施例１では
中心のｎ型領域の直径を小さくし過ぎると、その上に形
成されるソース電極またはゲート電極の作り込みが困難
になる。これに対して実施例２のように中心をｉ領域と
すると、その周りの環の設計の自由度を向上できる利点
がある。
【００３２】各領域の不純物濃度は、素子全体で均一に
空乏層が広がるようにそれぞれの不純物濃度をＮn1、Ｎ
p1、Ｎn2、‥、Ｎn5、Ｎp5とするとき、Ｎn1＞Ｎp1＞Ｎ
n2＞‥＞Ｎn5＞Ｎp5である。定量的には、実施例１と同
様にして隣接する二つの環の幅の半分の部分の不純物の
総量が互いに等しくなるようにする。図３は図４のＤ−
Ｄ’線に沿った断面図である。
空乏層が広がるようにそれぞれの不純物濃度をＮn1、Ｎ
p1、Ｎn2、‥、Ｎn5、Ｎp5とするとき、Ｎn1＞Ｎp1＞Ｎ
n2＞‥＞Ｎn5＞Ｎp5である。定量的には、実施例１と同
様にして隣接する二つの環の幅の半分の部分の不純物の
総量が互いに等しくなるようにする。図３は図４のＤ−
Ｄ’線に沿った断面図である。
【００３３】並列ｐｎ層１の各ｎ型ドリフト領域１ａお
よびｐ型仕切り領域１ｂが同心円状に配置され、また周
辺構造部１１として活性部と同様に並列ｐｎ層を用い、
そのｎ型領域１１ａおよびｐ型領域１１ｂが同心円状に
配置されている。さらにその周りにチャネルストッパ１
４が見られる。実施例２の超接合ＭＯＳＦＥＴも、ｎ型
仕切り領域１ａ、ｐ型仕切り領域１ｂが環状で端が無い
ため、終端部での電界集中が回避されて、高耐圧化でき
る。
よびｐ型仕切り領域１ｂが同心円状に配置され、また周
辺構造部１１として活性部と同様に並列ｐｎ層を用い、
そのｎ型領域１１ａおよびｐ型領域１１ｂが同心円状に
配置されている。さらにその周りにチャネルストッパ１
４が見られる。実施例２の超接合ＭＯＳＦＥＴも、ｎ型
仕切り領域１ａ、ｐ型仕切り領域１ｂが環状で端が無い
ため、終端部での電界集中が回避されて、高耐圧化でき
る。
【００３４】また、この例では周辺構造部として高比抵
抗領域２０を用いている。このような場合でも、活性部
と周辺構造部との境界では活性部の最外周に配置された
ｐ型領域の環と高比抵抗領域２０の接続だけであるの
で、電界集中の回避が容易である。実施例２で真性半導
体領域とした中心部分は、高抵抗領域や絶縁体層、ある
いはそれらを複合した層であっても良い。例えば絶縁体
層を介して配置される高抵抗領域であっても良い。その
ような場合も周囲の並列ｐｎ層は容易に空乏化される。
抗領域２０を用いている。このような場合でも、活性部
と周辺構造部との境界では活性部の最外周に配置された
ｐ型領域の環と高比抵抗領域２０の接続だけであるの
で、電界集中の回避が容易である。実施例２で真性半導
体領域とした中心部分は、高抵抗領域や絶縁体層、ある
いはそれらを複合した層であっても良い。例えば絶縁体
層を介して配置される高抵抗領域であっても良い。その
ような場合も周囲の並列ｐｎ層は容易に空乏化される。
【００３５】［実施例３］図６は、本発明第三の実施例
の超接合縦形ＭＯＳＦＥＴの主要部の断面図である。図
の左側がチップの中心側、図の右側がチップの端であ
る。図２の実施例１のＭＯＳＦＥＴとの違いは、並列ｐ
ｎ層１のｎ型ドリフト領域１ａ、ｐ型仕切り領域１ｂ、
および周辺ｐｎ層１１のｎ型領域１１ａ、ｐ型領域１１
ｂの不純物濃度を一定とし、その代わりにそれぞれの幅
を次第に狭くしている点である。
の超接合縦形ＭＯＳＦＥＴの主要部の断面図である。図
の左側がチップの中心側、図の右側がチップの端であ
る。図２の実施例１のＭＯＳＦＥＴとの違いは、並列ｐ
ｎ層１のｎ型ドリフト領域１ａ、ｐ型仕切り領域１ｂ、
および周辺ｐｎ層１１のｎ型領域１１ａ、ｐ型領域１１
ｂの不純物濃度を一定とし、その代わりにそれぞれの幅
を次第に狭くしている点である。
【００３６】図では分かりやすくするため、中心側から
順にｎ型ドリフト領域１ａ、ｐ型仕切り領域１ｂ、周辺
ｐｎ層１１のｎ型領域１１ａおよびｐ型領域１１ｂが、
活性部と周辺構造部とを併せて６回繰り返されている
が、この数は素子により任意に選ぶことができ、通常は
もっと多い。図５は図６のＥ−Ｅ’線に沿った水平断面
図である。
順にｎ型ドリフト領域１ａ、ｐ型仕切り領域１ｂ、周辺
ｐｎ層１１のｎ型領域１１ａおよびｐ型領域１１ｂが、
活性部と周辺構造部とを併せて６回繰り返されている
が、この数は素子により任意に選ぶことができ、通常は
もっと多い。図５は図６のＥ−Ｅ’線に沿った水平断面
図である。
【００３７】並列ｐｎ層１の各ｎ型ドリフト領域１ａお
よびｐ型仕切り領域１ｂが同心円状に配置され、また周
辺ｐｎ層１１として活性部と同様に並列ｐｎ層を用い、
そのｎ型領域１１ａおよびｐ型領域１１ｂが同心円状に
配置されている。さらにその周りにチャネルストッパ１
４が見られる。並列ｐｎ層が環状であると、外周に向か
うにしたがって各領域の円周が大きくなっていくので、
外周に向かうにしたがって各領域の幅を狭くしていくこ
とで、空乏層の広がりを均等にしいいる。
よびｐ型仕切り領域１ｂが同心円状に配置され、また周
辺ｐｎ層１１として活性部と同様に並列ｐｎ層を用い、
そのｎ型領域１１ａおよびｐ型領域１１ｂが同心円状に
配置されている。さらにその周りにチャネルストッパ１
４が見られる。並列ｐｎ層が環状であると、外周に向か
うにしたがって各領域の円周が大きくなっていくので、
外周に向かうにしたがって各領域の幅を狭くしていくこ
とで、空乏層の広がりを均等にしいいる。
【００３８】［実施例４］図８は、本発明第四の実施例
の超接合縦形ＭＯＳＦＥＴの主要部の断面図である。図
の左側がチップの中心側、図の右側がチップの端であ
る。図６の実施例３のＭＯＳＦＥＴとの違いは、この例
では並列ｐｎ層の中心に絶縁層１８を介して高抵抗領域
１７を配置している点、および並列ｐｎ層１の外側に周
辺構造部（エッジ部の影響を避けるために素子周辺部の
耐圧を高め、耐圧特性が素子の内部側で決定されるよう
にするための構造）として高比抵抗領域２０を配置して
いる点である。この高比抵抗領域２０は、逆電圧印加時
に、即座に空乏化して耐圧を維持する。そして並列ｐｎ
層１のｎ型ドリフト領域１ａ、ｐ型仕切り領域１ｂの不
純物濃度を一定とし、その代わりにそれぞれの幅を次第
に狭くしている点は実施例３と同じである。
の超接合縦形ＭＯＳＦＥＴの主要部の断面図である。図
の左側がチップの中心側、図の右側がチップの端であ
る。図６の実施例３のＭＯＳＦＥＴとの違いは、この例
では並列ｐｎ層の中心に絶縁層１８を介して高抵抗領域
１７を配置している点、および並列ｐｎ層１の外側に周
辺構造部（エッジ部の影響を避けるために素子周辺部の
耐圧を高め、耐圧特性が素子の内部側で決定されるよう
にするための構造）として高比抵抗領域２０を配置して
いる点である。この高比抵抗領域２０は、逆電圧印加時
に、即座に空乏化して耐圧を維持する。そして並列ｐｎ
層１のｎ型ドリフト領域１ａ、ｐ型仕切り領域１ｂの不
純物濃度を一定とし、その代わりにそれぞれの幅を次第
に狭くしている点は実施例３と同じである。
【００３９】中心の高抵抗領域１７の周囲には絶縁体層
１８を介して不純物濃度が一定の同心円状の並列ｐｎ層
１を配置しており、すなわち、中心のｎ型ドリフト領域
１ａの直径をｄn1、その周囲の各領域の幅をｄp1、
ｄn2、‥、ｄn3、ｄp3とするとき、ｄn1＞ｄp1＞ｄn2＞
‥＞ｄn3＞ｄp3である。定量的には、隣接する二つの環
の幅の半分の部分の不純物の総量が互いに等しくなるよ
うにして、素子全体で均一に空乏層が広がるようにして
いる。ここでは中心の最も近くに配置されているｎ型領
域の幅を２倍に換算している。
１８を介して不純物濃度が一定の同心円状の並列ｐｎ層
１を配置しており、すなわち、中心のｎ型ドリフト領域
１ａの直径をｄn1、その周囲の各領域の幅をｄp1、
ｄn2、‥、ｄn3、ｄp3とするとき、ｄn1＞ｄp1＞ｄn2＞
‥＞ｄn3＞ｄp3である。定量的には、隣接する二つの環
の幅の半分の部分の不純物の総量が互いに等しくなるよ
うにして、素子全体で均一に空乏層が広がるようにして
いる。ここでは中心の最も近くに配置されているｎ型領
域の幅を２倍に換算している。
【００４０】図７は図８のＦ−Ｆ’線に沿った水平断面
図である。並列ｐｎ層１の各ｎ型ドリフト領域１ａおよ
びｐ型仕切り領域１ｂが同心円状に配置され、また周辺
ｐｎ層１１として活性部と同様に並列ｐｎ層を用い、そ
のｎ型領域１１ａおよびｐ型領域１１ｂが同心円状に配
置されている。さらにその周りにチャネルストッパ１４
が見られる。
図である。並列ｐｎ層１の各ｎ型ドリフト領域１ａおよ
びｐ型仕切り領域１ｂが同心円状に配置され、また周辺
ｐｎ層１１として活性部と同様に並列ｐｎ層を用い、そ
のｎ型領域１１ａおよびｐ型領域１１ｂが同心円状に配
置されている。さらにその周りにチャネルストッパ１４
が見られる。
【００４１】実施例４の超接合ＭＯＳＦＥＴも、ｎ型仕
切り領域１ａ、ｐ型仕切り領域１ｂおよび周辺のｎ型領
域１１ａ、ｐ型領域１１ｂが環状で端が無いため、終端
部での電界集中が回避されて、高耐圧化できる。中心の
高抵抗領域１７の代わりに、真性半導体領域や絶縁体
層、あるいはそれらの複合した層であっても良い。
切り領域１ａ、ｐ型仕切り領域１ｂおよび周辺のｎ型領
域１１ａ、ｐ型領域１１ｂが環状で端が無いため、終端
部での電界集中が回避されて、高耐圧化できる。中心の
高抵抗領域１７の代わりに、真性半導体領域や絶縁体
層、あるいはそれらの複合した層であっても良い。
【００４２】［実施例５］図９は、本発明第五の実施例
の超接合縦形ＭＯＳＦＥＴの下部の水平断面図である。
この例では実施例２に示した素子からチャネルストッパ
１４を取り除いたものと同様な構造を持つ複数の素子を
平面的に格子状に配置し、その周囲をチャネルストッパ
１４で囲んでいる。
の超接合縦形ＭＯＳＦＥＴの下部の水平断面図である。
この例では実施例２に示した素子からチャネルストッパ
１４を取り除いたものと同様な構造を持つ複数の素子を
平面的に格子状に配置し、その周囲をチャネルストッパ
１４で囲んでいる。
【００４３】図では全く同じ構造を持つ素子４個を規則
的に配置しているが、個々の素子は必ずしも同じ構造で
ある必要はなく、またその個数や配置の仕方も目的とす
るデバイス特性に合わせて任意に決められる。
的に配置しているが、個々の素子は必ずしも同じ構造で
ある必要はなく、またその個数や配置の仕方も目的とす
るデバイス特性に合わせて任意に決められる。
【００４４】
【発明の効果】以上説明したように本発明によれば、第
一と第二の主面と、その第一と第二の主面間に第一導電
型領域と第二導電型領域とを交互に配置した並列ｐｎ層
と低抵抗層とを有し、第一と第二の主面にそれぞれ設け
られた第一、第二の二つの主電極を備える半導体素子に
おいて、並列ｐｎ層の第一導電型領域と第二導電型領域
とを平面的に環状とすることによって、従来並列ｐｎ層
と周辺構造部との境界で見られた電界集中を回避するこ
とが容易となり、高い耐圧を確保することができる。
一と第二の主面と、その第一と第二の主面間に第一導電
型領域と第二導電型領域とを交互に配置した並列ｐｎ層
と低抵抗層とを有し、第一と第二の主面にそれぞれ設け
られた第一、第二の二つの主電極を備える半導体素子に
おいて、並列ｐｎ層の第一導電型領域と第二導電型領域
とを平面的に環状とすることによって、従来並列ｐｎ層
と周辺構造部との境界で見られた電界集中を回避するこ
とが容易となり、高い耐圧を確保することができる。
【００４５】環状の並列ｐｎ層の第一導電型領域と第二
導電型領域の不純物濃度を外周に行くにしたがって低く
し、或いは環の幅を外周に行くにしたがって小さくす
る。縦型半導体素子の耐圧とオン電圧とのトレードオフ
関係を大幅に改善できる超接合半導体素子において、並
列ｐｎ層の周辺構造部との境界の問題を解決し、安定し
て高耐圧を実現できる本発明は、超接合半導体素子の普
及、発展に画期的な寄与をなすものである。
導電型領域の不純物濃度を外周に行くにしたがって低く
し、或いは環の幅を外周に行くにしたがって小さくす
る。縦型半導体素子の耐圧とオン電圧とのトレードオフ
関係を大幅に改善できる超接合半導体素子において、並
列ｐｎ層の周辺構造部との境界の問題を解決し、安定し
て高耐圧を実現できる本発明は、超接合半導体素子の普
及、発展に画期的な寄与をなすものである。
【図１】本発明実施例１の超接合ＭＯＳＦＥＴの並列ｐ
ｎ層部分（図２Ｃ−Ｃ’線）の水平断面図。
ｎ層部分（図２Ｃ−Ｃ’線）の水平断面図。
【図２】本発明実施例１の超接合ＭＯＳＦＥＴの部分断
面図
面図
【図３】本発明実施例２の超接合ＭＯＳＦＥＴの並列ｐ
ｎ層部分（図４Ｄ−Ｄ’線）の水平断面図。
ｎ層部分（図４Ｄ−Ｄ’線）の水平断面図。
【図４】本発明実施例２の超接合ＭＯＳＦＥＴの部分断
面図
面図
【図５】本発明実施例３の超接合ＭＯＳＦＥＴの並列ｐ
ｎ層部分（図６Ｅ−Ｅ’線）の水平断面図。
ｎ層部分（図６Ｅ−Ｅ’線）の水平断面図。
【図６】本発明実施例３の超接合ＭＯＳＦＥＴの部分断
面図
面図
【図７】本発明実施例４の超接合ＭＯＳＦＥＴの並列ｐ
ｎ層部分（図８Ｆ−Ｆ’線）の水平断面図。
ｎ層部分（図８Ｆ−Ｆ’線）の水平断面図。
【図８】本発明実施例４の超接合ＭＯＳＦＥＴの部分断
面図
面図
【図９】本発明実施例５の超接合ＭＯＳＦＥＴの並列ｐ
ｎ層部分の水平断面図。
ｎ層部分の水平断面図。
【図１０】従来の超接合半導体素子の下部の斜視断面図
1：並列pn層
1a：n型ドリフト領域
1b：P型仕切り領域
3：P型べ−ス領域
4：表面n型ドリフト領域
5：n+ 型ソース領域
6：ゲート絶縁膜
7：ゲート電極
8：層間絶縁膜
9：ソース電極
10：フィールド酸化膜
11：周辺pn層
11a：周辺n型領域
11b：周辺P型領域
12：n+ 型ドレイン領域
13：ドレイン電極、
14：チャネルストッパ
15：チャネルストッパ電極
16：i領域
17：高抵抗領域
18: 絶縁体層
20：高比抵抗領域
Claims (16)
- 【請求項１】第一と第二の主面と、その第一と第二の主
面間に第一導電型領域と第二導電型領域とを交互に配置
した並列ｐｎ層と低抵抗層とを有し、第一と第二の主面
にそれぞれ設けられた第一、第二の二つの主電極を備え
る半導体素子において、並列ｐｎ層の第一導電型領域と
第二導電型領域とが平面的に環状であることを特徴とす
る半導体素子。 - 【請求項２】前記環状の並列ｐｎ層が、高抵抗領域、真
性半導体領域あるいは絶縁体層の一つ、又はそれらを複
合した領域を中心にして配置されていることを特徴とす
る請求項１に記載の半導体素子。 - 【請求項３】前記環状の並列ｐｎ層が、絶縁体層を介し
て高抵抗領域を中心にして配置されていることを特徴と
する請求項１に記載の半導体素子。 - 【請求項４】前記並列ｐｎ層の第一導電型領域と第二導
電型領域の不純物濃度が外周に行くにしたがって低くな
っていることを特徴とする請求項１ないし３のいずれか
に記載の半導体素子。 - 【請求項５】素子の中心の第一導電型領域あるいは第二
導電型領域の全幅と、それ以外の第一導電型領域あるい
は第二導電型領域の環の幅とが、外周に行くにしたがっ
て小さくなっていることを特徴とする請求項１に記載の
半導体素子。 - 【請求項６】素子の中心に最も近い第一導電型領域ある
いは第二導電型領域の環の幅の二倍の値と、それ以外の
第一導電型領域あるいは第二導電型領域の環の幅とが外
周に行くにしたがって小さくなっていることを特徴とす
る請求項２または３に記載の半導体素子。 - 【請求項７】素子の中心または素子の中心に最も近い第
一導電型領域あるいは第二導電型領域を除く他の隣接す
る第一導電型領域と第二導電型領域の環において、内側
の環の幅方向における外側半分と、外側の環の幅方向に
おける内側半分とに含まれる不純物量がほぼ等しいこと
を特徴とする請求項１ないし６のいずれかに記載の半導
体素子。 - 【請求項８】前記並列ｐｎ層が同心円状に配置されてい
ることを特徴とする請求項７に記載の半導体素子。 - 【請求項９】前記並列ｐｎ層の周囲が第一導電型チャネ
ルストツパで囲まれていることを特徴とする請求項１な
いし８のいずれかに記載の半導体素子。 - 【請求項１０】請求項１ないし８のいずれかに記載の半
導体素子を、並列に複数個備えていることを特徴とする
複合型の半導体素子。 - 【請求項１１】素子の周囲が第一導電型チャネルストッ
パで囲まれていることを特徴とする請求項１０に記載の
半導体素子。 - 【請求項１２】前記並列ｐｎ層の周囲が第一導電型また
は第二導電型の高抵抗領域で囲まれていることを特徴と
する請求項１ないし８のいずれかに記載の半導体素子。 - 【請求項１３】高抵抗領域の周囲が高抵抗領域と同じ導
電型のチャネルストッパで囲まれていることを特徴とす
る請求項１２に記載の半導体素子。 - 【請求項１４】請求項１２に記載の半導体素子を、並列
に複数個備えていることを特徴とする複合型の半導体素
子。 - 【請求項１５】素子の周囲が、高抵抗領域と同じ導電型
のチャネルストッパで囲まれていることを特徴とする請
求項１４に記載の半導体素子。 - 【請求項１６】チャネルストッパに接触するチャネルス
トッパ電極が設けられていることを特徴とする請求項
９、１１、１３、１５のいずれかに記載の半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001318796A JP3731523B2 (ja) | 2001-10-17 | 2001-10-17 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2001318796A JP3731523B2 (ja) | 2001-10-17 | 2001-10-17 | 半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003124465A true JP2003124465A (ja) | 2003-04-25 |
| JP3731523B2 JP3731523B2 (ja) | 2006-01-05 |
Family
ID=19136431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001318796A Expired - Fee Related JP3731523B2 (ja) | 2001-10-17 | 2001-10-17 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3731523B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7541643B2 (en) | 2005-04-07 | 2009-06-02 | Kabushiki Kaisha Toshiba | Semiconductor device |
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| WO2023087714A1 (zh) * | 2021-11-17 | 2023-05-25 | 苏州东微半导体股份有限公司 | 半导体超结功率器件 |
-
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- 2001-10-17 JP JP2001318796A patent/JP3731523B2/ja not_active Expired - Fee Related
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| US10411116B2 (en) | 2015-04-30 | 2019-09-10 | Suzhou Oriental Semiconductor Co., Ltd. | Semiconductor super-junction power device and manufacturing method therefor |
| CN107408574B (zh) * | 2015-04-30 | 2021-03-30 | 苏州东微半导体股份有限公司 | 一种半导体超级结功率器件及其制造方法 |
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| Publication number | Publication date |
|---|---|
| JP3731523B2 (ja) | 2006-01-05 |
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