TWI701831B - 半導體裝置及半導體裝置之製造方法 - Google Patents

半導體裝置及半導體裝置之製造方法 Download PDF

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Abstract

在於提供一種半導體裝置及半導體裝置之製造方法，可減低導通電阻，同時抑制耐壓降低。

於元件活性部(10a)，設有將第1n型區域(3)與第1p型區域(4)交替重複接合的第1並列pn層(5)。第1並列pn層(5)的平面佈局係長條狀。於耐壓構造部(10c)，設有將第2n型區域(13)與第2p型區域(14)交替重複接合的第2並列pn層(15)。第2並列pn層(15)的平面佈局，係與第1並列pn層(5)的長條相同朝向的長條狀。在第1、2並列pn層(5、15)間，設有中間區域(6)，該中間區域(6)係具有雜質量比第1並列pn層(5)低的第3並列pn層及第4並列pn層。中間區域(6)，係在成為彼此分離而形成的第1、2並列pn層(5、15)的各雜質注入區域間的不離子注入雜質的區域使該各雜質注入區域作擴散而成。

Description

半導體裝置及半導體裝置之製造方法
此發明，係有關半導體裝置及半導體裝置之製造方法。
歷來，具備超接合(SJ：Super Junction)構造的半導體裝置(以下，稱作超接合半導體裝置)已為周知，該構造係將漂移層作成將提高了雜質濃度的n型區域與p型區域交替配置於平行於晶片主面的方向(橫向)的並列pn層。在超接合半導體裝置中，係在導通狀態時電流流通於並列pn層的n型區域，在關斷狀態時亦有空乏層從並列pn層的n型區域與p型區域之間的pn接合延伸使得n型區域及p型區域空乏化而擔負耐壓。此外，在超接合半導體裝置中，係可提高漂移層的雜質濃度，故可維持高耐壓下減低導通電阻。
在如此之超接合半導體裝置方面，已提出具備將n型區域及p型區域配置成從元件活性部遍及耐壓構 造部以相同的寬度而延伸的長條狀的平面佈局的並列pn層的裝置(例如，下述專利文獻1(第0020段落，第1、2圖)參照)。在下述專利文獻1，係使在耐壓構造部的並列pn層的雜質濃度比在元件活性部的並列pn層的雜質濃度低，從而使耐壓構造部的耐壓比元件活性部的耐壓高。元件活性部，係導通狀態時電流流通的區域。元件周緣部，係包圍元件活性部的周圍。耐壓構造部，係配置於元件周緣部，緩和晶片正面側的電場、保持耐壓的區域。
此外，在其他超接合半導體裝置方面，已提出比元件活性部在耐壓構造部使並列pn層的n型區域及p型區域的重複間距窄化的裝置(例如，下述專利文獻2(第0023段落，第6圖)及下述專利文獻3(第0032段落，第1、2圖)參照)。在下述專利文獻2，係元件活性部及耐壓構造部共同將配置n型區域及p型區域的並列pn層設置成長條狀的平面佈局。在下述專利文獻3，係在元件活性部將配置n型區域及p型區域的並列pn層設置成長條狀的平面佈局，在耐壓構造部設置在n型區域內將p型區域配置成矩陣狀的平面佈局的並列pn層。
此外，在其他超接合半導體裝置方面，已提出如下裝置：將並列pn層的n型區域與p型區域配置成長條狀的平面佈局，使在耐壓構造部的並列pn層的n型區域及p型區域的與長條正交的橫向的寬度(以下，單稱作寬度)局部產生變化(例如，下述專利文獻4參照)。此外，在其他超接合半導體裝置方面，已提出如下裝置： 將並列pn層的n型區域與p型區域配置成長條狀的平面佈局，於與耐壓構造部的邊界附近，使在元件活性部的並列pn層的p型區域的寬度隨著朝向外側而逐漸窄化(例如，下述專利文獻5(第0051段落，第18、19圖)參照)。
在下述專利文獻2~5，係在元件活性部與耐壓構造部，將並列pn層的n型區域及p型區域的重複間距、並列pn層的p型區域的寬度等改變，使得在耐壓構造部的並列pn層的雜質濃度比在元件活性部的並列pn層的雜質濃度低。為此，如同下述專利文獻1，耐壓構造部的耐壓比元件活性部的耐壓高。
在並列pn層的形成方法方面，已提出如下方法：每次藉磊晶成長而積層未摻雜層，將n型雜質於整面作離子注入，利用抗蝕遮罩而將p型雜質選擇性作離子注入後，藉熱處理使雜質擴散(例如，下述專利文獻6(第0025段落，第1~4圖)參照)。在下述專利文獻6，係考量之後的熱擴散程序，而令用於p型雜質的離子注入的抗蝕遮罩的開口程度係剩下寬度的1/4程度，依此使p型雜質的注入量係成為n型雜質的注入量的4倍程度，從而使並列pn層的n型區域及p型區域的總雜質量相等。
在並列pn層的其他形成方法方面，已提出如下方法：每次藉磊晶成長而積層n型高阻層，利用不同抗蝕遮罩而將n型雜質及p型雜質分別選擇性作離子注入後，藉熱處理使雜質擴散(例如，下述專利文獻7(第 0032~0035段落，圖4)參照)。在下述專利文獻7，係將成為並列pn層的n型區域的n型雜質注入區域、及成為p型區域的p型雜質注入區域以在橫向上對向的方式選擇性形成而予以熱擴散。為此，n型區域及p型區域皆可高雜質濃度化，可抑制在橫向上鄰接的區域之間的pn接合附近的雜質濃度的不均。
[先前技術文獻] [專利文獻]
[專利文獻1]日本發明專利公開2008-294214號公報
[專利文獻2]日本發明專利公開2002-280555號公報
[專利文獻3]國際公開第2013/008543號
[專利文獻4]日本發明專利公開2010-056154號公報
[專利文獻5]日本發明專利公開2012-160752號公報
[專利文獻6]日本發明專利公開2011-192824號公報
[專利文獻7]日本發明專利公開2000-040822號公報
然而，發明人反覆銳意研究的結果，新發現以下：如上述專利文獻7將n型雜質及p型雜質分別選擇性離子注入而在元件活性部及耐壓構造部形成並列pn層的情況下，產生以下問題。圖27、28，係針對歷來的超接合半導體裝置的並列pn層的平面佈局進行繪示的平面 圖。在圖27(a)、28(a)，係示出並列pn層的完成時的平面佈局。在圖27(a)、28(a)，係示出歷來的超接合半導體裝置的1/4的部分。在圖27(b)、28(b)，係示出在元件活性部100a與耐壓構造部100c之間的邊界區域100b的並列pn層的形成中途的狀態。元件周緣部100d，係以邊界區域100b及耐壓構造部100c而構成。在圖27、28，係使並列pn層的長條的延伸的橫向為y，使與長條正交的橫向為x。符號101，係為了形成並列pn層而予以磊晶成長的n-型半導體層。
如示於圖27(a)、28(a)，在歷來的超接合半導體裝置，元件活性部100a的並列pn層(以下，稱作第1並列pn層)104及耐壓構造部100c的並列pn層(以下，稱作第2並列pn層)114，係共同延伸於元件活性部100a與耐壓構造部100c之間的邊界區域100b而互接。如示於圖27(b)、28(b)，此第1、2並列pn層104、114的形成時，成為第1並列pn層104的第1n型區域102的n型雜質注入區域121、及成為第1p型區域103的p型雜質注入區域122，係分別形成為延伸至邊界區域100b的內側(元件活性部100a側)的第1區域100e。成為第2並列pn層114的第2n型區域112、115的n型雜質注入區域131、141、及成為第2p型區域113、116的p型雜質注入區域132、142，係分別形成為延伸至邊界區域100b的外側(耐壓構造部100c側)的第2區域100f。此等各雜質注入區域，係分別延伸至第1區 域100e與第2區域100f的邊界(縱虛線)。
如示於圖27，使第1n型區域102及第1p型區域103、第2n型區域112及第2p型區域113為相同重複間距P11、P12的情況(P11=P12)下，於邊界區域100b，第1、2並列pn層104、114的同導電型區域彼此係成為全部相接的狀態。亦即，成為第1、2n型區域102、112的n型雜質注入區域121、131彼此、及成為第1、2p型區域103、113的p型雜質注入區域122、132彼此，係分別配置成從元件活性部100a遍及耐壓構造部100c而連續的長條狀的平面佈局。為此，於邊界區域100b中第1、2並列pn層104、114的電荷平衡雖不會崩壞，惟第1、2並列pn層104、114皆平均雜質濃度相同，故不會在元件活性部100a與耐壓構造部100c產生耐壓差。因此，電場容易局部集中於耐壓構造部100c，存在以耐壓構造部100c的耐壓決定元件整體的耐壓如此的問題。
另一方面，如示於圖28，使第2n型區域115及第2p型區域116的重複間距P12比第1n型區域102及第1p型區域103的重複間距P11窄化的情況下(P11>P12)，第1、2並列pn層104、114的同導電型區域彼此相接的周期，係依彼此的重複間距P11、P12比而定。亦即，於邊界區域100b，成為第1、2n型區域102、115的n型雜質注入區域121、141彼此、及成為第1、2p型區域103、116的p型雜質注入區域122、142彼此，係成為 存在相接之處與不相接之處的狀態。為此，於邊界區域100b中n型雜質濃度及p型雜質濃度局部變高。例如，在p型雜質注入區域122、142彼此相接而連續之處143附近，係至相鄰的n型雜質注入區域121、141為止的距離不同，使得p型雜質濃度變比n型雜質濃度高。因此，難以確保在第1並列pn層104與第2並列pn層114的邊界的電荷平衡，存在邊界區域100b的耐壓局部變低如此之問題。此問題，係可使第1、2並列pn層104、114的平均雜質濃度較低從而抑制耐壓局部降低，惟元件整體的耐壓會降低。
此發明，係目的在於：為了消解依上述之先前技術而產生的問題點，提供一種半導體裝置及半導體裝置之製造方法，可減低導通電阻，同時抑制耐壓降低。
為了解決上述之課題，達成本發明的目的，此發明相關之半導體裝置，係具有以下特徵。在第1主面側設有表面元件構造。在第2主面側設有低阻層。在前述表面元件構造與前述低阻層之間設有第1並列pn層，以包圍前述第1並列pn層的周圍的方式設有第2並列pn層。前述第1並列pn層，係交替配置第1的第1導電型區域及第1的第2導電型區域而成。前述第2並列pn層，係以比前述第1的第1導電型區域及前述第1的第2導電型區域的重複間距窄的間距交替配置第2的第1導電 型區域及第2的第2導電型區域而成。在前述第1並列pn層與前述第2並列pn層之間，以接於前述第1並列pn層及前述第2並列pn層的方式而設有中間區域。在前述中間區域，具有：第3的第2導電型區域、第4的第2導電型區域。前述第3的第2導電型區域，係接於前述第1並列pn層的前述第1的第2導電型區域，且平均雜質濃度比前述第1的第2導電型區域低。前述第4的第2導電型區域，係接於前述第2並列pn層的前述第2的第2導電型區域，且平均雜質濃度比前述第2的第2導電型區域低。
此外，此發明相關之半導體裝置，係於上述之發明，前述中間區域具有：第3的第1導電型區域、第4的第1導電型區域。前述第3的第1導電型區域，係接於前述第1並列pn層的前述第1的第1導電型區域，且平均雜質濃度比前述第1的第1導電型區域低。前述第4的第1導電型區域，係接於前述第2並列pn層的前述第2的第1導電型區域，且平均雜質濃度比前述第2的第1導電型區域低。
此外，此發明相關之半導體裝置，係於上述之發明中，在前述中間區域，配置有交替配置著前述第3的第1導電型區域及前述第3的第2導電型區域的第3並列pn層。
此外，此發明相關之半導體裝置，係於上述之發明中，在前述中間區域，配置有交替配置著前述第4 的第1導電型區域及前述第4的第2導電型區域的第4並列pn層。
此外，此發明相關之半導體裝置，係於上述之發明中，進一步具有以下特徵。前述第1的第1導電型區域及前述第1的第2導電型區域，係配置成條狀的平面佈局。前述第2的第1導電型區域及前述第2的第2導電型區域，係配置成與前述第1的第1導電型區域及前述第1的第2導電型區域相同朝向的條狀的平面佈局。前述第3的第2導電型區域及前述第4的第2導電型區域，係配置成與前述第1的第2導電型區域及前述第2的第2導電型區域相同朝向的條狀的平面佈局。
此外，此發明相關之半導體裝置，係於上述之發明中，對向的前述第3的第2導電型區域與前述第4的第2導電型區域之中至少1者相接。
此外，此發明相關之半導體裝置，係於上述之發明中，進一步具有以下特徵。前述第1的第1導電型區域及前述第1的第2導電型區域，係配置成條狀的平面佈局。前述第2的第1導電型區域及前述第2的第2導電型區域，係配置成與前述第1的第1導電型區域及前述第1的第2導電型區域正交的朝向的條狀的平面佈局。前述第3的第2導電型區域，係配置成與前述第1的第2導電型區域相同朝向的條狀的平面佈局。前述第4的第2導電型區域，係配置成與前述第2的第2導電型區域相同朝向的條狀的平面佈局。
此外，此發明相關之半導體裝置，係於上述之發明中，進一步具有以下特徵。前述表面元件構造及前述第1並列pn層，係配置於在導通狀態時電流流通的元件活性部。前述第2並列pn層，係配置於包圍前述元件活性部的元件周緣部。在前述元件周緣部的相對於前述元件活性部側的相反側，在前述第1主面與前述低阻層之間，設有終端區域。在前述第2並列pn層與前述終端區域之間，設有平均雜質濃度比前述第2的第1導電型區域低的第5的第1導電型區域。導電層，係電氣連接於前述終端區域。
此外，為了解決上述之課題，達成本發明的目的，此發明相關之半導體裝置之製造方法，係具有以下特徵。首先，進行重複進行第1、2程序的形成程序。在前述第1程序，係堆積第1導電型半導體層。在前述第2程序，係在前述第1導電型半導體層的表面層，形成第1的第1導電型雜質注入區域、第1的第2導電型雜質注入區域、第2的第1導電型雜質注入區域及第2的第2導電型雜質注入區域。前述第1的第1導電型雜質注入區域及前述第1的第2導電型雜質注入區域係交替配置。前述第2的第1導電型雜質注入區域及前述第2的第2導電型雜質注入區域，係比前述第1的第1導電型雜質注入區域及前述第1的第2導電型雜質注入區域朝向外側分離既定寬度。前述第2的第1導電型雜質注入區域及前述第2的第2導電型雜質注入區域，係以比前述第1的第1導電型雜 質注入區域及前述第1的第2導電型雜質注入區域的重複間距窄的間距而交替配置。接著，進行熱處理程序。在前述熱處理程序，係使前述第1的第1導電型雜質注入區域及前述第1的第2導電型雜質注入區域擴散而形成交替配置著第1的第1導電型區域及第1的第2導電型區域的第1並列pn層。使前述第2的第1導電型雜質注入區域及前述第2的第2導電型雜質注入區域擴散而形成交替配置著第2的第1導電型區域及第2的第2導電型區域的第2並列pn層。再者，在前述熱處理程序，係在前述第1並列pn層與前述第2並列pn層之間，使前述第1的第1導電型雜質注入區域、前述第1的第2導電型雜質注入區域、前述第2的第1導電型雜質注入區域及前述第2的第2導電型雜質注入區域擴散，而形成具有平均雜質濃度比前述第1的第1導電型區域低的第3的第1導電型區域、雜質濃度比前述第1的第2導電型區域低的第3的第2導電型區域、平均雜質濃度比前述第2的第1導電型區域低的第4的第1導電型區域及平均雜質濃度比前述第2的第2導電型區域低的第4的第2導電型區域的中間區域。
此外，此發明相關之半導體裝置之製造方法，係於上述之發明中，在前述熱處理程序，係形成具有交替配置著前述第3的第1導電型區域及前述第3的第2導電型區域的第3並列pn層、交替配置著前述第4的第1導電型區域及前述第4的第2導電型區域的第4並列pn層的前述中間區域。
此外，此發明相關之半導體裝置之製造方法，係於上述之發明中，在前述第2程序，係將前述第1的第1導電型雜質注入區域及前述第1的第2導電型雜質注入區域形成為條狀的平面佈局，同時將前述第2的第1導電型雜質注入區域及前述第2的第2導電型雜質注入區域形成為與前述第1的第1導電型雜質注入區域及前述第1的第2導電型雜質注入區域相同朝向的條狀的平面佈局。
此外，此發明相關之半導體裝置之製造方法，係於上述之發明中，在前述第2程序，係將前述第1的第1導電型雜質注入區域及前述第1的第2導電型雜質注入區域形成為條狀的平面佈局，同時將前述第2的第1導電型雜質注入區域及前述第2的第2導電型雜質注入區域形成為與前述第1的第1導電型雜質注入區域及前述第1的第2導電型雜質注入區域正交的朝向的條狀的平面佈局。
此外，為了解決上述之課題，達成本發明的目的，此發明相關之半導體裝置之製造方法，係具有以下特徵。首先，進行重複進行第1、2程序的形成程序。在前述第1程序，係堆積第1導電型半導體層。在前述第2程序，係在前述第1導電型半導體層的表面層，以被交替配置的方式形成第1的第2導電型雜質注入區域，同時在比前述第1的第2導電型雜質注入區域朝向外側分離既定寬度的位置，以比前述第1的第2導電型雜質注入區域的 重複間距窄的間距形成第2的第2導電型雜質注入區域。接著，進行以下熱處理程序：藉熱處理，使前述第1的第2導電型雜質注入區域擴散而形成第1的第2導電型區域被與前述第1導電型半導體層交替而配置的第1並列pn層，同時使前述第2的第2導電型雜質注入區域擴散而形成第2的第2導電型區域被與前述第1導電型半導體層交替而配置的第2並列pn層。在前述熱處理程序，係在前述第1並列pn層與前述第2並列pn層之間，使前述第1的第2導電型雜質注入區域及前述第2的第2導電型雜質注入區域擴散，而形成平均雜質濃度比前述第1的第2導電型區域低的第3的第2導電型區域、及具有平均雜質濃度比前述第2的第2導電型區域低的第4的第2導電型區域的中間區域。
此外，此發明相關之半導體裝置之製造方法，係於上述之發明中，在前述第2程序，係將前述第1的第2導電型雜質注入區域形成為條狀的平面佈局，同時將前述第2的第2導電型雜質注入區域形成為與前述第1的第2導電型雜質注入區域相同朝向的條狀的平面佈局。
此外，此發明相關之半導體裝置之製造方法，係於上述之發明中，在前述第2程序，係將前述第1的第2導電型雜質注入區域形成為條狀的平面佈局，同時將前述第2的第2導電型雜質注入區域形成為與前述第1的第2導電型雜質注入區域正交的方向的條狀的平面佈局。
此外，此發明相關之半導體裝置之製造方法，係於上述之發明中，前述既定寬度，係以1次的前述第1程序而堆積的前述第1導電型半導體層的厚度的1/2以下。
此外，此發明相關之半導體裝置之製造方法，係於上述之發明中，在電阻比前述第1導電型半導體層低的低阻層上形成前述第1並列pn層及前述第2並列pn層。前述熱處理程序之後，在前述第1並列pn層的相對於前述低阻層側的相反側形成表面元件構造。
此外，此發明相關之半導體裝置之製造方法，係於上述之發明中，將前述第1並列pn層，形成於在導通狀態時電流流通的元件活性部、將前述第2並列pn層，形成於包圍前述元件活性部的元件周緣部。
依上述之發明時，在成為第1並列pn層的雜質注入區域、及成為第2並列pn層的雜質注入區域之間形成不離子注入雜質的區域，在此區域使各雜質注入區域作熱擴散，使得可在第1、2並列pn層間，形成具備平均雜質濃度比第1並列pn層低的第3並列pn層、平均雜質濃度比第2並列pn層低的第4並列pn層的中間區域。此外，中間區域的雜質量，係比第1並列pn層的雜質量低，故比第1並列pn層容易空乏化而不易電場集中。為此，即使在耐壓構造部(元件周緣部的終端側部分)配置n型區域及p型區域的重複間距比元件活性部窄的第2並列pn層，而使耐壓構造部的耐壓比元件活性部的耐壓 高，於元件活性部與耐壓構造部之間的邊界區域仍不會發生耐壓降低。因此，可分別調整第1、2並列pn層的電荷平衡，故使元件周緣部(耐壓構造部及邊界區域)的耐壓比元件活性部的耐壓高使得元件整體的高耐壓化變容易。此外，即使提高第1並列pn層的平均雜質濃度而謀求低導通電阻化，仍可維持元件周緣部與元件活性部的耐壓差。
依本發明相關之半導體裝置及半導體裝置之製造方法時，發揮如下效果：可減低導通電阻，同時抑制耐壓降低。
1‧‧‧n+型汲極層
2‧‧‧n型緩衝層
3、83‧‧‧第1n型區域
4、84‧‧‧第1p型區域
5、85‧‧‧第1並列pn層
6‧‧‧第1、2並列pn層間的中間區域
7‧‧‧p型基極區域
8‧‧‧源極電極
9‧‧‧汲極電極
10a‧‧‧元件活性部
10b‧‧‧邊界區域
10c‧‧‧耐壓構造部
10d‧‧‧元件周緣部
10e‧‧‧第1區域
10f‧‧‧第2區域
10g‧‧‧第3區域
12‧‧‧n-型區域
13‧‧‧第2n型區域
14‧‧‧第2p型區域
15‧‧‧第2並列pn層
16‧‧‧n型通道阻絕區域
17‧‧‧p型最外周區域
18‧‧‧通道阻絕電極
19‧‧‧層間絕緣膜
21a~21f‧‧‧n-型半導體層
22a~22e、42a‧‧‧p型雜質注入區域
23a~23e、43a‧‧‧n型雜質注入區域
24‧‧‧磊晶層
31、33‧‧‧抗蝕遮罩
32、34‧‧‧離子注入
41‧‧‧第3n型區域
42‧‧‧第3p型區域
43‧‧‧第3並列pn層
44‧‧‧第4n型區域
45‧‧‧第4p型區域
46‧‧‧第4並列pn層
47‧‧‧遷移區域
51、61‧‧‧n+型源極區域
52、62‧‧‧p+型接觸區域
53、64‧‧‧閘極絕緣膜
54、65‧‧‧閘極電極
63‧‧‧溝渠
70‧‧‧n型區域
71a~71f‧‧‧n型半導體層
P1‧‧‧第1並列pn層的重複間距
P2‧‧‧第2並列pn層的重複間距
Y‧‧‧夾在第1p型區域與第2p型區域的中心對向的位置間的區間
a1、b1‧‧‧夾在第1p型區域與第2p型區域的中心對向的位置間的區間的第1並列pn層的區域
a2、b2‧‧‧夾在第1p型區域與第2p型區域的中心對向的位置間的區間的中間區域
a3、b3‧‧‧夾在第1p型區域與第2p型區域的中心對向的位置間的區間的第2並列pn層的區域
a1’，a2’，a3’，b1’，b2’，b3’‧‧‧中點
d1‧‧‧形成於元件活性部的n型雜質注入區域與p型雜質注入區域之間隔
d2‧‧‧形成於耐壓構造部的n型雜質注入區域與p型雜質注入區域之間隔
w1‧‧‧n-型區域的寬度
w2‧‧‧耐壓構造部的寬度
w3‧‧‧第2並列pn層的配置於耐壓構造部的部分的寬度
w4‧‧‧第1、2並列pn層間的中間區域的寬度
t‧‧‧n-型半導體層的厚度
x‧‧‧與並列pn層的長條正交的橫向(第2方向)
y‧‧‧並列pn層的長條的延伸的橫向(第1方向)
z‧‧‧深度方向
[圖1]針對實施形態1相關之半導體裝置的平面佈局作繪示的平面圖。
[圖2]將圖1的X1部放大而示出的平面圖。
[圖3]針對圖1的切斷線A-A’下的剖面構造進行繪示的剖面圖。
[圖4]針對圖1的切斷線B-B’下的剖面構造進行繪示的剖面圖。
[圖5]針對圖1的切斷線C-C’下的剖面構造進行繪示的剖面圖。
[圖6]針對實施形態1相關之半導體裝置的製造中途的狀態進行繪示的剖面圖。
[圖7]針對實施形態1相關之半導體裝置的製造中途的狀態進行繪示的剖面圖。
[圖8]針對實施形態1相關之半導體裝置的製造中途的狀態進行繪示的剖面圖。
[圖9]針對實施形態1相關之半導體裝置的製造中途的狀態進行繪示的剖面圖。
[圖10]針對實施形態1相關之半導體裝置的製造中途的狀態進行繪示的剖面圖。
[圖11]針對實施形態1相關之半導體裝置的製造中途的狀態進行繪示的剖面圖。
[圖12]針對實施形態1相關之半導體裝置的製造中途的狀態進行繪示的平面圖。
[圖13]針對實施形態1相關之半導體裝置的製造中途的狀態進行繪示的平面圖。
[圖14]針對實施形態1相關之半導體裝置的元件活性部的一例進行繪示的剖面圖。
[圖15]針對實施形態1相關之半導體裝置的元件活性部的另外一例進行繪示的剖面圖。
[圖16]將圖1的X1部放大而示出的平面圖。
[圖17]針對圖1的切斷線A-A’下的剖面構造進行繪示的剖面圖。
[圖18]針對圖1的切斷線B-B’下的剖面構造進行繪 示的剖面圖。
[圖19]針對圖1的切斷線C-C’下的剖面構造進行繪示的剖面圖。
[圖20]針對實施形態2相關之半導體裝置的製造中途的狀態進行繪示的剖面圖。
[圖21]針對實施形態2相關之半導體裝置的製造中途的狀態進行繪示的剖面圖。
[圖22]針對實施形態2相關之半導體裝置的製造中途的狀態進行繪示的剖面圖。
[圖23]針對實施形態2相關之半導體裝置的製造中途的狀態進行繪示的剖面圖。
[圖24]針對實施形態2相關之半導體裝置的製造中途的狀態進行繪示的剖面圖。
[圖25]針對實施形態2相關之半導體裝置的製造中途的狀態進行繪示的平面圖。
[圖26]針對實施形態2相關之半導體裝置的製造中途的狀態進行繪示的平面圖。
[圖27]針對歷來的超接合半導體裝置的並列pn層的平面佈局進行繪示的平面圖。
[圖28]針對歷來的超接合半導體裝置的並列pn層的平面佈局進行繪示的平面圖。
[圖29]針對實施形態3相關之半導體裝置的平面佈局作繪示的平面圖。
[圖30]將圖29的X2部放大而示出的平面圖。
[圖31]將圖29的X3部放大而示出的平面圖。
[圖32]針對圖29的切斷線D-D’下的剖面構造作繪示的剖面圖。
[圖33]針對圖29的切斷線E-E’下的剖面構造作繪示的剖面圖。
在以下參照附圖，而詳細說明此發明相關之半導體裝置及半導體裝置之製造方法的適合之實施形態。在本說明書及附圖中，係在冠記了n或p之層、區域等方面，係分別表示電子或電洞為多數載體。此外，附加於n、p等之+及-，係分別表示比未附加的層、區域等更高雜質濃度及低雜質濃度。另外，在以下的實施形態的說明及附圖中，對同樣的構成係附加相同的符號，省略重複之說明。
(實施形態1)
針對實施形態1相關之半導體裝置的構造，以具備超接合構造的n通道型MOSFET(Metal Oxide Semiconductor Field Effect Transistor：絕緣閘極型場效電晶體)為例作說明。圖1，係針對實施形態1相關之半導體裝置的平面佈局作繪示的平面圖。圖2，係將圖1的X1部放大而示出的平面圖。圖3，係針對圖1的切斷線A-A’下的剖面構造進行繪示的剖面圖。圖4，係針對圖1的切 斷線B-B’下的剖面構造進行繪示的剖面圖。圖5，係針對圖1的切斷線C-C’下的剖面構造進行繪示的剖面圖。
於圖1，係示出將元件活性部10a及元件周緣部10d的第1、2並列pn層5、15橫切的平面下的形狀，例如示出元件活性部10a的第1並列pn層5的1/2的深度下的平面下的形狀。元件活性部10a，係導通狀態時電流流通的區域。元件周緣部10d，係包圍元件活性部10a的周圍。此外，在圖1，係為了明確化第1n型區域(第1的第1導電型區域)3及第1p型區域(第1的第2導電型區域)4的重複間距P1、第2n型區域(第2的第1導電型區域)13及第2p型區域(第2的第2導電型區域)14的重複間距P2的差異，而圖示成此等區域的個數比圖3少。
如示於圖1~5，實施形態1相關之半導體裝置，係具備：元件活性部10a、包圍元件活性部10a的周圍的元件周緣部10d。在元件活性部10a的第1主面(晶片正面)側，係作為元件的正面構造，設有圖示省略的MOS閘極(由金屬-氧化膜-半導體所成之絕緣閘極)構造。在元件活性部10a的第2主面側係設有n+型汲極層(低阻層)1，在比n+型汲極層1從第2主面(晶片背面)深的位置設有n型緩衝層2。在元件活性部10a的第2主面，係設有接於n+型汲極層1的汲極電極9。n型緩衝層2、n+型汲極層1及汲極電極9，係從元件活性部10a遍及元件周緣部10d而設。
於元件活性部10a，在MOS閘極構造與n型緩衝層2之間，係設有第1並列pn層5。第1並列pn層5，係第1n型區域3與第1p型區域4在平行於第1主面的方向(橫向)上交替重複作接合而成。第1n型區域3及第1p型區域4的平面佈局，係長條狀。第1並列pn層5的第1n型區域3與第1p型區域4的重複的最外側(晶片端部側)係例如第1n型區域3，此最外側的第1n型區域3係在與第1並列pn層5的長條正交的方向上夾著後述之中間區域6而對向於第2並列pn層15的例如第2p型區域14。第1並列pn層5，係在第1並列pn層5的長條的延伸的方向及與長條正交的方向上，從元件活性部10a遍及元件活性部10a與耐壓構造部10c之間的邊界區域10b而設。
由邊界區域10b及耐壓構造部10c構成元件周緣部10d。元件周緣部10d，係如下區域：比配置於最外側的MOS閘極構造的閘極電極的外側端部靠外側的區域、或在此閘極電極的外側配置有n+型源極區域的情況下係比此n+型源極區域的外側端部靠外側的區域。耐壓構造部10c，係如下區域：夾著邊界區域10b而包圍元件活性部10a的周圍，緩和晶片正面側的電場、保持耐壓。耐壓構造部10c，係如下區域：比配置於最外側的p型基極區域7的外側端部更靠外側的區域。於耐壓構造部10c，係在n型緩衝層2上設有第2並列pn層15。第2並列pn層15，係第2n型區域13與第2p型區域14在橫向上交 替重複作接合而成。
第2n型區域13及第2p型區域14的平面佈局，係長條狀。第2並列pn層15的長條的朝向，係與第1並列pn層5的長條的朝向相同。以下，使第1、2並列pn層5、15的長條的延伸的橫向為第1方向y，使與長條正交的橫向(亦即與第1方向y正交的橫向)為第2方向x。第2n型區域13及第2p型區域14的重複間距P2，係比第1n型區域3及第1p型區域4的重複間距P1窄。藉此，第2n型區域13及第2p型區域14的平均雜質濃度，係分別比第1n型區域3及第1p型區域4的平均雜質濃度低。第2n型區域13及第2p型區域14係分別與第1n型區域3及第1p型區域4同時形成，故窄化間距，使得平均雜質濃度變低，於第2並列pn層15方面空乏層容易在外周方向上延伸，初始耐壓的高耐壓化變容易。第2p型區域14，係至空乏化為止進行與防護環同樣的作用。藉此，第2n型區域13的電場被緩和，故耐壓構造部10c的高耐壓化變容易。
第2並列pn層15，係在第2並列pn層15的長條的延伸方向及與長條正交的方向上，從耐壓構造部10c遍及邊界區域10b而設。此外，第2並列pn層15，係夾著中間區域6而包圍第1並列pn層5的周圍，同時隔著中間區域6而接於第1並列pn層5。亦即，第1並列pn層5及第2並列pn層15係共同接於中間區域6，成為隔著中間區域6而連續的區域。第2並列pn層15的 配置於耐壓構造部10c的部分，係能以從n型緩衝層2不到達第1主面的厚度而設。亦即，在供於形成第2並列pn層15用的後述之離子注入及熱處理中，離子注入於磊晶基體的雜質可不擴散至第1主面。此情況下，於耐壓構造部10c方面第2並列pn層15與第1主面之間，係成為在形成第2並列pn層15時予以磊晶成長的n-型半導體層。
在第1、2並列pn層5、15間的中間區域6，係配置有第3並列pn層43及第4並列pn層46，該第3並列pn層43及第4並列pn層46係在不將藉後述之第1、2離子注入而互相分離而形成的成為第1、2並列pn層5、15的各雜質注入區域間的雜質作離子注入的區域(後述之第3區域)使該各雜質注入區域擴散而成。具體而言，中間區域6的內側(晶片中央側)部分，係具備第3並列pn層43，該第3並列pn層43係具有以與第1n型區域3及第1p型區域4的重複間距P1大致相等的重複間距而交替配置的雜質濃度隨著朝向外側漸低的第3n型區域(第3的第1導電型區域)41及第3p型區域(第3的第2導電型區域)42。中間區域6的外側部分，係具備第4並列pn層46，該第4並列pn層46係具有以與第2n型區域13及第2p型區域14的重複間距P2大致相等的重複間距而交替配置的雜質濃度隨著朝向內側漸低的第4n型區域(第4的第1導電型區域)44及第4p型區域(第4的第2導電型區域)45。亦即，中間區域6，係以平均雜 質濃度比第1n型區域3低的第3n型區域41及平均雜質濃度比第2n型區域13低的第4n型區域44、及平均雜質濃度比第1p型區域4低的第3p型區域42及平均雜質濃度比第2p型區域14低的第4p型區域45而構成。
此外，夾在第1p型區域4及第2p型區域14的中心對向的位置間的區間Y的與中間區域a2同寬度w4的第1並列pn層5的區域a1及第2並列pn層15的區域a3的p型雜質量及n型雜質量，係分別相對於區間Y的中間區域a2，滿足Ca2<(Ca1+Ca3)/2。Ca1~Ca3，分別係區域a1~a3的雜質量。第1p型區域4與第2p型區域14的中心對向，係指第1p型區域4的第2方向x的中心與第2p型區域14的第2方向x的中心在第1方向y上位於相同直線上。為此，中間區域6係成為在關斷狀態時比第1並列pn層5容易空乏化的區域。再者，於第1p型區域4與第2p型區域14的中心對向的位置，區間Y的中間區域a2的中點a2’的雜質濃度，係比第1並列pn層的區域a1的中點a1’的雜質濃度及第2並列pn層的區域a3的中點a3’的雜質濃度低。
配置於中間區域6的第3並列pn層43與第4並列pn層46係對向。在第3並列pn層43與第4並列pn層46之間，係存在將具有不同重複間距的第1、2並列pn層5、15的各雜質注入區域的雜質作擴散的遷移區域47。另外，第3並列pn層43及第4並列pn層46，係可接成作為第1、2並列pn層5、15的各雜質注入區域間 的雜質作擴散而重疊。
於耐壓構造部10c，係在比第2並列pn層15外側，在n型緩衝層2上設有n-型區域(第5的第1導電型區域)12。n-型區域12，係以從n型緩衝層2到達第1主面的厚度而設。n-型區域12，係包圍第2並列pn層15的周圍，具有針對關斷狀態時比第2並列pn層15朝外側擴散的空乏層的延伸作抑制的功能。n-型區域12的平均雜質濃度，係比第2n型區域13的平均雜質濃度低。n-型區域12的寬度w1，係例如，耐壓構造部10c的寬度w2的1/20以上1/3以下程度為優選。其理由，係在於：使第2並列pn層15的配置於耐壓構造部10c的部分的寬度w3為耐壓構造部10c的寬度w2的2/3以上，使得第2並列pn層15的空乏化變較容易，故容易確保既定耐壓。
於耐壓構造部10c的終端區域，係在n型緩衝層2上設有n型通道阻絕區域16。n型通道阻絕區域16，係以從n型緩衝層2到達第1主面的厚度而設。亦可代替n型通道阻絕區域16，而設置p型通道阻絕區域。在n型通道阻絕區域16的第1主面側，係設有p型最外周區域17。通道阻絕電極18，係連接於p型最外周區域17，同時於元件周緣部10d藉覆蓋第1主面的層間絕緣膜19而與MOS閘極構造的源極電極8電氣絕緣。此外，通道阻絕電極18，係延伸於層間絕緣膜19上，比p型最外周區域17朝內側突出。通道阻絕電極18，係亦可未比n 型通道阻絕區域16朝內側突出。
雖不特別限定，惟例如實施形態1的半導體裝置為縱型MOSFET，耐壓為600V等級的情況下，各部分的尺寸及雜質濃度係取以下之值。漂移區域的厚度(第1並列pn層5的厚度)係35μm，第1n型區域3及第1p型區域4的寬度係6.0μm(重複間距P1係12.0μm)。配置在漂移區域(後述之磊晶層24(圖10參照))的相當於1/2的深度的n-型半導體層21c表面的第1n型區域3及第1p型區域4的寬度方向的峰值雜質濃度係4.0×1015/cm3。第2n型區域13及第2p型區域14的寬度係4.0μm(重複間距P2係8.0μm)。配置在漂移區域(後述之磊晶層24)的相當於1/2的深度的n-型半導體層21c表面的第2n型區域13及第2p型區域14的寬度方向的峰值雜質濃度係2.0×1015/cm3。中間區域6的寬度w4係2μm。配置在漂移區域(後述之磊晶層24)的相當於1/2的深度的n-型半導體層21c表面的n-型區域12的寬度方向的峰值雜質濃度係1.0×1015/cm3以下為優選。n-型區域12的寬度w1係8μm。耐壓構造部10c的寬度w2係150μm。在圖3~5(圖17~19、32、33中亦同)係將第2並列pn層15的配置於耐壓構造部10c的部分作簡略化而圖示，而第2並列pn層15的配置於耐壓構造部10c的部分的寬度w3係110μm。此外，耐壓為300V等級的情況下，n-型區域12的寬度方向的峰值雜質濃度係1.0×1016/cm3以下為優選。
另外，於此實施形態1，雖示出以下構成：在元件活性部10a於MOS閘極構造與n型緩衝層2之間設有第1並列pn層5，在耐壓構造部10c於n型緩衝層2上設有第2並列pn層15；惟在MOS閘極構造與n+型汲極層1之間設置第1並列pn層5，在n+型汲極層1上設置第2並列pn層15亦可。
接著，說明關於實施形態1相關之半導體裝置之製造方法。圖6~11，係針對實施形態1相關之半導體裝置的製造中途的狀態進行繪示的剖面圖。圖12、13，係針對實施形態1相關之半導體裝置的製造中途的狀態進行繪示的平面圖。於圖12，係示出第1、2並列pn層5、15的形成中途的狀態。具體而言，於圖12，係示出供於形成第1、2並列pn層5、15用的第1、2離子注入32、34後且熱處理前的雜質注入區域的平面佈局。於圖13，係示出熱處理後的中間區域6的狀態。於圖6~11，係圖示元件活性部10a的第1並列pn層5的製造中途的狀態，雖圖示省略耐壓構造部10c的第2並列pn層15的製造中途的狀態，惟第2並列pn層15係藉與第1並列pn層5同樣的方法而與第1並列pn層5同時形成。亦即，於圖6~11，窄化重複間距P2的狀態為第2並列pn層15的製造中途的狀態。
首先，如示於圖6，在成為n+型汲極層1的n+型起始基板的正面上，藉磊晶成長而形成n型緩衝層2。接著，如示於圖7，在n型緩衝層2上，藉磊晶成長 以既定的厚度t堆積(形成)第1階的n-型半導體層21a。接著，如示於圖8，在n-型半導體層21a上，形成抗蝕遮罩31，該抗蝕遮罩31係在對應於第1並列pn層5的第1p型區域4及第2並列pn層15的第2p型區域14的形成區域的部分具開口。抗蝕遮罩31的開口部的第2方向x的寬度，係於元件活性部10a比第1p型區域4的第2方向x的寬度窄，於耐壓構造部10c比第2p型區域14的第2方向x的寬度窄。此外，抗蝕遮罩31的開口部的第2方向x的寬度，係在耐壓構造部10c比元件活性部10a窄。接著，使抗蝕遮罩31作為遮罩而將p型雜質作第1離子注入32。藉此第1離子注入32，在n-型半導體層21a的表面層，於元件活性部10a選擇性形成p型雜質注入區域22a，於耐壓構造部10c選擇性形成p型雜質注入區域42a(圖12參照)。p型雜質注入區域22a、42a的深度，係比例如n-型半導體層21a的厚度t淺。
接著，如示於圖9，將抗蝕遮罩31除去後，在n-型半導體層21a上，形成抗蝕遮罩33，該抗蝕遮罩33係在對應於第1並列pn層5的第1n型區域3及第2並列pn層15的第2n型區域13的形成區域的部分具開口。抗蝕遮罩33的開口部的第2方向x的寬度，係於元件活性部10a比第1n型區域3的第2方向x的寬度窄，於耐壓構造部10c比第2n型區域13的第2方向x的寬度窄。此外，抗蝕遮罩33的開口部的第2方向x的寬度，係在耐壓構造部10c比元件活性部10a窄。接著，使抗蝕 遮罩33作為遮罩而將n型雜質作第2離子注入34。藉此第2離子注入34，在n-型半導體層21a的表面層，於元件活性部10a選擇性形成n型雜質注入區域23a，於耐壓構造部10c在n-型半導體層21a的表面層選擇性形成n型雜質注入區域43a(圖12參照)。n型雜質注入區域23a、43a的深度，係比例如n-型半導體層21a的厚度t淺。可調換n型雜質注入區域23a、43a的形成程序、及p型雜質注入區域22a、42a的形成程序。
於上述之第1、2離子注入32、34，係如示於圖12，於元件活性部10a將n型雜質注入區域23a與p型雜質注入區域22a以既定之間隔d1分離而配置。於耐壓構造部10c，將n型雜質注入區域43a與p型雜質注入區域42a以既定之間隔d2分離而配置。此外，元件活性部10a及耐壓構造部10c的各雜質注入區域22a、23a、42a、43a，係配置成延伸至元件活性部10a與耐壓構造部10c之間的邊界區域10b。具體而言，於第1方向y，元件活性部10a的n型雜質注入區域23a及p型雜質注入區域22a，係配置成延伸至邊界區域10b的內側(元件活性部10a側)的第1區域10e。耐壓構造部10c的n型雜質注入區域43a及p型雜質注入區域42a，係配置成延伸至邊界區域10b的外側(耐壓構造部10c側)的第2區域10f。再者，將第1區域10e與第2區域10f之間的第3區域10g以抗蝕遮罩31、33覆蓋，不將雜質離子注入於第3區域10g，從而將元件活性部10a的各雜質注入區域 22a、23a與耐壓構造部10c的各雜質注入區域42a、43a於第1方向y分離而配置。第3區域10g，係藉後述之熱處理而成為第1、2並列pn層5、15間的中間區域6的部分。第3區域10g(中間區域6)的第1方向y的寬度w4，係n-型半導體層21a的厚度t的1/2以下為佳(w4≦t/2)。其理由，係在於：因n型區域及p型區域的重複間距的差異使得不易受到在第1、2並列pn層5、15間相互產生的不良影響，不易發生在邊界區域10b的耐壓降低。具體而言，n-型半導體層21a的厚度t為7μm程度的情況下，中間區域6的第1方向y的寬度w4係可為例如2μm程度。
接著，如示於圖10，將抗蝕遮罩33除去後，在n-型半導體層21a上，藉磊晶成長進一步堆積複數個n-型半導體層21b~21f，形成由此等複數個(例如6階)n-型半導體層21a~21f所成之既定厚度的磊晶層24。此情況下，每次堆積n-型半導體層21b~21e，與第1階的n-型半導體層21a同樣地進行第1、2離子注入32、34，於元件活性部10a及耐壓構造部10c分別形成p型雜質注入區域及n型雜質注入區域。於元件活性部10a及耐壓構造部10c分別形成的p型雜質注入區域及n型雜質注入區域的平面佈局，係與形成於第1階的n-型半導體層21a的p型雜質注入區域及n型雜質注入區域的平面佈局相同。於圖10，係示出以下狀態：於元件活性部10a，在n-型半導體層21b~21f分別形成p型雜質注入區域22b~22e，且 分別形成n型雜質注入區域23b~23e。成為磊晶層24的n-型半導體層21a~21f之中，於最上階的n-型半導體層21f係可不進行第1、2離子注入32、34。藉目前為止的程序，使得形成在成為n+型汲極層1的n+型起始基板的正面上依序積層n型緩衝層2及磊晶層24而成的磊晶基體。
接著，如示於圖11，藉熱處理，使n-型半導體層21a~21e內的各n型雜質注入區域及各p型雜質注入區域作擴散。各n型雜質注入區域及各p型雜質注入區域，係分別形成為延伸於第1方向y的直線狀，故分別擴散成以離子注入處為中心軸的大致圓柱狀。藉此，於元件活性部10a，對向於深度方向z的n型雜質注入區域23a~23e彼此以互相重疊的方式重疊形成第1n型區域3，同時對向於深度方向z的p型雜質注入區域22a~22e彼此以互相重疊的方式連結形成第1p型區域4。且第1n型區域3與第1p型區域4以互相重疊的方式連結形成第1並列pn層5。於耐壓構造部10c亦同，對向於深度方向z的n型雜質注入區域(不圖示)彼此以互相重疊的方式重疊形成第2n型區域13，同時對向於深度方向z的p型雜質注入區域(不圖示)彼此以互相重疊的方式重疊形成第2p型區域14。且第2n型區域13與第2p型區域14以互相重疊的方式連結形成第2並列pn層15。此時，於邊界區域10b的第3區域10g，n型雜質及p型雜質分別從元件活性部10a及耐壓構造部10c的n型雜質注入區域及各 p型雜質注入區域擴散，形成中間區域6。
雖不特別限定，惟例如實施形態1相關之半導體裝置為縱型MOSFET，耐壓為600V等級，中間區域6的第1方向y的寬度w4為2μm程度的情況下，第1、2離子注入32、34及供於之後的雜質擴散用的熱處理的條件係如下。第1離子注入32，係使第1p型區域4及第2p型區域14的用量為0.2×1013/cm2以上2.0×1013/cm2以下程度。第2離子注入34，係使第1n型區域3及第2n型區域13的用量為0.2×1013/cm2以上2.0×1013/cm2以下程度。熱處理溫度，係1000℃以上、1200℃以下程度。
將熱處理後的中間區域6的狀態繪示於圖13。在成為藉第1、2離子注入32、34而互相分離而形成的第1、2並列pn層5、15的各雜質注入區域間的不將雜質作離子注入的第3區域10g，係形成中間區域6，該中間區域6係具備被擴散該各雜質注入區域的第3並列pn層43及第4並列pn層46。具體而言，是第3區域10g的中間區域6的內側(晶片中央側)部分，係形成第3並列pn層43，該第3並列pn層43係具有以與第1n型區域3及第1p型區域4的重複間距P1大致相等的重複間距而交替配置的雜質濃度隨著朝向外側漸低的第3n型區域41及第3p型區域42。中間區域6的外側部分，係形成第4並列pn層46，該第4並列pn層46係具有以與第2n型區域13及第2p型區域14的重複間距P2大致相等的重複 間距而交替配置的雜質濃度隨著朝向內側漸低的第4n型區域44及第4p型區域45。亦即，中間區域6，係形成平均雜質濃度比第1n型區域3低的第3n型區域41及平均雜質濃度比第2n型區域13低的第4n型區域44、及平均雜質濃度比第1p型區域4低的第3p型區域42及平均雜質濃度比第2p型區域14低的第4p型區域45，成為關斷狀態時比第1並列pn層5、第2並列pn層15等容易空乏化的區域。
配置於中間區域6的第3並列pn層43與第4並列pn層46係對向。在第3並列pn層43與第4並列pn層46之間，係存在具有不同重複間距的第1、2並列pn層5、15的各雜質注入區域的雜質作擴散的遷移區域47。另外，第3並列pn層43與第4並列pn層46，係可接成作為第1、2並列pn層5、15的各雜質注入區域間的雜質作擴散而重疊。
第2n型區域13及第2p型區域14的平面佈局，係作成長條狀為優選。其理由，係在於：容易將複數個第2n型區域13及複數個第2p型區域14的各自的平均雜質濃度調整成大致相同，容易確保第2並列pn層15的電荷平衡。假設，將第2p型區域14配置成矩陣狀的平面佈局，將第2n型區域13作成包圍第2p型區域14的格子狀的平面佈局。此情況下，相對於第2p型區域14為大致矩形狀的平面形狀，第2n型區域13係成為相對於第2p型區域14具有3倍的表面積的格子狀的平面形狀。為 此，存在以下憂慮：由於難以為了於第2n型區域13整體上均勻使n型雜質擴散而檢討成為第2n型區域13的n型雜質注入區域的平面佈局、在抗蝕遮罩的加工精度方面存在極限等離子注入的不均，致使複數個第2n型區域13的各自的平均雜質濃度不均。此離子注入的不均導致的不良影響，係特別明顯產生於第2n型區域13及第2p型區域14的重複間距P2窄的耐壓構造部10c。相對於此，使第2n型區域13及第2p型區域14的平面佈局為長條狀的情況下，第2n型區域13及第2p型區域14係同時成為表面積大致相等的直線狀的平面形狀。為此，使n型雜質注入區域及p型雜質注入區域的第2方向x的寬度相等，使得可容易將複數個第2n型區域13及複數個第2p型區域14的各自的平均雜質濃度調整成大致相同。
n型通道阻絕區域16，係可與例如第1、2p型區域4、14的形成同時藉第1離子注入32而形成，亦能以與第1離子注入32不同時機而將p型雜質選擇性作離子注入從而形成。n-型區域12，係可在第1、2離子注入32、34時將n-型區域12的形成區域以抗蝕遮罩31、33覆蓋從而形成，亦可進一步追加將n型雜質選擇性作離子注入之程序從而形成。接著，藉一般的方法，依序進行形成MOS閘極構造、p型最外周區域17、層間絕緣膜19、源極電極8、通道阻絕電極18、汲極電極9之程序等剩下的程序。之後，將磊晶基體切割(切斷)成晶片狀，從而完成示於圖1~5的超接合半導體裝置。
另外，於此實施形態1相關之半導體裝置之製造方法，係雖在成為n+型汲極層1的n+型起始基板的正面上形成n型緩衝層2，惟亦可不形成n型緩衝層2，而在成為n+型汲極層1的n+型起始基板的正面上形成磊晶層24。
接著，說明關於實施形態1相關之半導體裝置的元件活性部10a的一例。圖14，係針對實施形態1相關之半導體裝置的元件活性部的一例進行繪示的剖面圖。圖15，係針對實施形態1相關之半導體裝置的元件活性部的其他一例進行繪示的剖面圖。如示於圖14，於元件活性部10a在第1主面側，係設有由p型基極區域7、n+型源極區域51、p+型接觸區域52、閘極絕緣膜53及閘極電極54所成之一般的平面閘極構造的MOS閘極構造。此外，如示於圖15，於元件活性部10a在第1主面側，亦可設置由p型基極區域7、n+型源極區域61、p+型接觸區域62、溝渠63、閘極絕緣膜64及閘極電極65所成之一般的溝渠閘極構造的MOS閘極構造。此等MOS閘極構造，係可將p型基極區域7配置成在深度方向z上接於第1並列pn層5的第1p型區域4。第1並列pn層5中的虛線，係在形成第1並列pn層5時藉磊晶成長而積層複數個的n-型半導體層間的邊界。
(實施形態2)
針對實施形態2相關之半導體裝置的構造，以具備超 接合構造的n通道型MOSFET為例作說明。針對實施形態2相關之半導體裝置的平面佈局作繪示的平面圖，係與針對實施形態1相關之半導體裝置的平面佈局作繪示的平面圖相同。圖16，係將圖1的X1部放大而示出的平面圖。圖17，係針對圖1的切斷線A-A’下的剖面構造進行繪示的剖面圖。圖18，係針對圖1的切斷線B-B’下的剖面構造進行繪示的剖面圖。圖19，係針對圖1的切斷線C-C’下的剖面構造進行繪示的剖面圖。
實施形態2相關之半導體裝置與實施形態1相關之半導體裝置不同之點，係第1n型區域3、第2n型區域13、第3n型區域41、及第4n型區域44為相同平均雜質濃度，未藉n型雜質的離子注入而形成。不進行供於形成第1n型區域3、第2n型區域13用的n型雜質的離子注入，不改變磊晶基體(後述之n型半導體層71a~71f)的n型雜質濃度而作成並列pn層的n型區域的情況下，仍因具備中間區域6而可獲得與實施形態1同樣的效果。
第1、2並列pn層5、15間的中間區域6，係配置有在不將藉第1離子注入而互相分離而形成的成為第1、2並列pn層5、15的各雜質注入區域間的雜質作離子注入的區域(第3區域)使該各雜質注入區域擴散而成的第3並列pn層43及第4並列pn層46。具體而言，中間區域6的內側(晶片中央側)部分，係具備第3並列pn層43，該第3並列pn層43係具有以與第1n型區域3及 第1p型區域4的重複間距P1大致相等的重複間距而交替配置的雜質濃度隨著朝向外側漸低的第3p型區域42。中間區域6的外側部分，係具備第4並列pn層46，該第4並列pn層46係具有以與第2n型區域13及第2p型區域14的重複間距P2大致相等的重複間距而交替配置的雜質濃度隨著朝向內側漸低的第4p型區域45。亦即，中間區域6，係以與第1n型區域3相同平均雜質濃度的第3n型區域41及第4n型區域44、平均雜質濃度比第1p型區域4低的第3p型區域42及平均雜質濃度比第2p型區域14低的第4p型區域45而構成。
此外，夾在第1p型區域4及第2p型區域14的中心對向的位置間的區間Y的與中間區域b2同寬度w4的第1並列pn層5的區域b1及第2並列pn層15的區域b3的p型雜質量，係相對於區間Y的中間區域b2，滿足Cb2<(Cb1+Cb3)/2。Cb1~Cb3，係分別為區域b1~b3的p型雜質量。為此，中間區域6係成為在關斷狀態時比第1並列pn層5容易空乏化的區域。再者，於第1p型區域4與第2p型區域14的中心對向的位置，區間Y的中間區域b2的中點b2’的雜質濃度，係比第1並列pn層5的區域b1的中點b1’的雜質濃度及第2並列pn層15的區域b3的中點b3’的雜質濃度。配置於中間區域6的第3並列pn層43與第4並列pn層46係對向。另外，第3並列pn層43與第4並列pn層46，係可接成作為第1、2並列pn層5、15的各雜質注入區域間的雜質作擴散而重 疊。
雖不特別限定，惟例如實施形態2的半導體裝置為縱型MOSFET，耐壓為600V等級的情況下，係各部分的尺寸及雜質濃度係取以下之值。漂移區域的厚度(第1並列pn層5的厚度)係35μm，第1n型區域3及第1p型區域4的寬度係6.0μm(重複間距P1係12.0μm)。配置在漂移區域(後述之磊晶層24)的相當於1/2的深度的n型半導體層71c表面的第1n型區域3(n型半導體層71a~71f)的寬度方向的峰值雜質濃度係4.0×1015/cm3。配置在漂移區域(後述之磊晶層24)的相當於1/2的深度的n型半導體層71c表面的第1p型區域4的寬度方向的峰值雜質濃度係4.0×1015/cm3。第2n型區域13及第2p型區域14的寬度係4.0μm(重複間距P2係8.0μm)。配置在漂移區域(後述之磊晶層24)的相當於1/2的深度的n型半導體層71c表面的第2p型區域14的寬度方向的峰值雜質濃度係2.0×1015/cm3。中間區域6的寬度w4係2μm。耐壓構造部10c的寬度w2係150μm，第2並列pn層15的配置於耐壓構造部10c的部分的寬度w3係110μm。
於耐壓構造部10c，係在比第2並列pn層15外側，在n型緩衝層2上設有n型區域70。
另外，於此實施形態2，係雖示出以下形態：在元件活性部10a於MOS閘極構造與n型緩衝層2之間設有第1並列pn層5，在耐壓構造部10c於n型緩衝層2 上設有第2並列pn層15；惟亦可在MOS閘極構造與n+型汲極層1之間設置第1並列pn層5，在n+型汲極層1上設置第2並列pn層15。
接著，說明關於實施形態2相關之半導體裝置之製造方法。圖20~24，係針對實施形態2相關之半導體裝置的製造中途的狀態進行繪示的剖面圖。圖25、26，係針對實施形態2相關之半導體裝置的製造中途的狀態進行繪示的平面圖。於圖25，係示出供於形成第1、2並列pn層5、15用的第1離子注入32後且熱處理前的雜質注入區域的平面佈局。於圖26，係示出熱處理後的中間區域6的狀態。實施形態2相關之半導體裝置之製造方法與實施形態1相關之半導體裝置之製造方法不同之點，係不進行將n型雜質作離子注入的第2離子注入34。
具體而言，首先，如示於圖20，在成為n+型汲極層1的n+型起始基板的正面上，藉磊晶成長而形成n型緩衝層2。接著，如示於圖21，在n型緩衝層2上，藉磊晶成長以既定的厚度t堆積(形成)第1階的n型半導體層71a。接著，如示於圖22，在n型半導體層71a上，形成抗蝕遮罩31，該抗蝕遮罩31係在對應於第1並列pn層5的第1p型區域4及第2並列pn層15的第2p型區域14的形成區域的部分具開口。抗蝕遮罩31的開口部的第2方向x的寬度，係於元件活性部10a比第1p型區域4的第2方向x的寬度窄，於耐壓構造部10c比第2p型區域14的第2方向x的寬度窄。此外，抗蝕遮罩31的開口 部的第2方向x的寬度，係在耐壓構造部10c比元件活性部10a窄。接著，使抗蝕遮罩31作為遮罩而將p型雜質作第1離子注入32。藉此第1離子注入32，在n型半導體層71a的表面層，於元件活性部10a選擇性形成p型雜質注入區域22a，於耐壓構造部10c選擇性形成p型雜質注入區域42a(圖25參照)。p型雜質注入區域22a、42a的深度，係比例如n型半導體層71a的厚度t淺。
於上述之第1離子注入32，如示於圖25，元件活性部10a及耐壓構造部10c的p型的雜質注入區域22a、42a，係配置成延伸至元件活性部10a與耐壓構造部10c之間的邊界區域10b。具體而言，於第1方向y，元件活性部10a的p型雜質注入區域22a，係配置成延伸至邊界區域10b的內側(元件活性部10a側)的第1區域10e。耐壓構造部10c的p型雜質注入區域42a，係配置成延伸至邊界區域10b的外側(耐壓構造部10c側)的第2區域10f。再者，將第1區域10e與第2區域10f之間的第3區域10g以抗蝕遮罩31覆蓋，不將雜質離子注入於第3區域10g，從而將元件活性部10a的p型的雜質注入區域22a與耐壓構造部10c的p型的雜質注入區域42a在第1方向y上分離而配置。第3區域10g，係藉後述之熱處理而成為第1、2並列pn層5、15間的中間區域6的部分。第3區域10g(中間區域6)的第1方向y的寬度w4，係n型半導體層71a的厚度t的1/2以下為佳(w4≦t/2)。其理由，係在於：因n型區域及p型區域的重 複間距的差異使得不易受到在第1、2並列pn層5、15間相互產生的不良影響，不易發生在邊界區域10b的耐壓降低。具體而言，n-型半導體層21a的厚度t為7μm程度的情況下，中間區域6的第1方向y的寬度w4係可為例如2μm程度。
接著，如示於圖23，將抗蝕遮罩31除去後，在n型半導體層71a上，藉磊晶成長進一步堆積複數個n型半導體層71b~71f，形成由此等複數個(例如6階)n型半導體層71a~71f所成之既定厚度的磊晶層24。此情況下，每次堆積n型半導體層71b~71e，與第1階的n型半導體層71a同樣地進行第1離子注入32，於元件活性部10a及耐壓構造部10c分別形成p型雜質注入區域。於元件活性部10a及耐壓構造部10c分別形成的p型雜質注入區域的平面佈局，係與形成於第1階的n型半導體層71a的p型雜質注入區域的平面佈局相同。於圖23，係示出以下狀態：於元件活性部10a，在n型半導體層71b~71f分別形成p型雜質注入區域22b~22e。成為磊晶層24的n型半導體層71a~71f之中，於最上階的n型半導體層71f係可不進行第1離子注入32。藉目前為止的程序，使得形成在成為n+型汲極層1的n+型起始基板的正面上依序積層n型緩衝層2及磊晶層24而成的磊晶基體。
接著，如示於圖24，藉熱處理，使n型半導體層71a~71e內的各p型雜質注入區域作擴散。各p型雜質注入區域，係分別形成為延伸於第1方向y的直線 狀，故分別擴散成以離子注入處為中心軸的大致圓柱狀。藉此，於元件活性部10a，對向於深度方向z的p型雜質注入區域22a~22e彼此以互相重疊的方式連結形成第1p型區域4。於耐壓構造部10c亦同，對向於深度方向z的p型雜質注入區域(不圖示)彼此以互相重疊的方式重疊形成第2p型區域14。此時，於邊界區域10b的第3區域10g，p型雜質從元件活性部10a及耐壓構造部10c的各p型雜質注入區域作擴散，形成中間區域6。
雖不特別限定，惟例如實施形態2相關之半導體裝置為縱型MOSFET，耐壓為600V等級，中間區域6的第1方向y的寬度w4為2μm程度的情況下，第1離子注入32及供於之後的雜質擴散用的熱處理的條件係如下。第1離子注入32，係使第1p型區域4及第2p型區域14的用量為0.2×1013/cm2以上2.0×1013/cm2以下程度。熱處理溫度，係1000℃以上、1200℃以下程度。
將熱處理後的中間區域6的狀態分別繪示於圖26。在成為藉第1離子注入324而互相分離而形成的第1、2並列pn層5、15的p型的雜質注入區域間的不將雜質作離子注入的第3區域10g，係形成中間區域6，該中間區域6係具備被擴散該雜質注入區域的第3並列pn層43及第4並列pn層46。具體而言，是第3區域10g的中間區域6的內側(晶片中央側)部分，係形成第3並列pn層43，該第3並列pn層43係具有以與第1n型區域3及第1p型區域4的重複間距P1大致相等的重複間距 而交替配置的雜質濃度隨著朝向外側漸低的第3p型區域42。中間區域6的外側部分，係形成第4並列pn層46，該第4並列pn層46係具有以與第2n型區域13及第2p型區域14的重複間距P2大致相等的重複間距而交替配置的雜質濃度隨著朝向內側漸低的第4p型區域45。亦即，在中間區域6，係形成與第1n型區域3相同平均雜質濃度的第3n型區域41及第4n型區域44、及平均雜質濃度比第1p型區域4低的第3p型區域42及第4p型區域45，成為在關斷狀態時比第1並列pn層5容易空乏化的區域。
配置於中間區域6的第3並列pn層43與第4並列pn層46係對向。另外，第3並列pn層43與第4並列pn層46，係可接成作為第1、2並列pn層5、15的各雜質注入區域間的雜質作擴散而重疊。另外，實施形態2係與實施形態1在不於第1n型區域3與第2n型區域13進行第2離子注入34之點上不同，惟實施形態2相關之半導體裝置的元件活性部10a，係與實施形態1相關之半導體裝置的元件活性部10a相同構成。
(實施形態3)
針對實施形態3相關之半導體裝置的構造，以具備超接合構造的n通道型MOSFET為例作說明。圖29，係針對實施形態3相關之半導體裝置的平面佈局作繪示的平面圖。圖30，係將圖29的X2部放大而示出的平面圖。圖 31，係將圖29的X3部放大而示出的平面圖。圖32，係針對圖29的切斷線D-D’下的剖面構造作繪示的剖面圖。圖33，係針對圖29的切斷線E-E’下的剖面構造作繪示的剖面圖。於圖29，係示出將元件活性部10a及元件周緣部10d的第1、2並列pn層85、15橫切的平面的形狀，例如示出元件活性部10a的第1並列pn層85的1/2的深度下的平面下的形狀。在圖29，係為了明確化第1n型區域83及第1p型區域84的重複間距P1、及第2n型區域13及第2p型區域14的重複間距P2的差異，圖示成此等區域的個數比圖30~34少。
實施形態3相關之半導體裝置與實施形態1相關之半導體裝置不同之點，係將第1並列pn層85配置成延伸於與第2並列pn層15的長條的延伸的方向正交的方向的長條狀的平面佈局(圖29~33)。於實施形態3，係使第1並列pn層85的長條的延伸的橫向為第2方向x，使第2並列pn層15的長條的延伸的橫向為第1方向y。元件活性部10a的第1並列pn層85的平面佈局以外的構成，係如同實施形態1。元件周緣部10d的構成，係如同實施形態1。第2並列pn層15，係如同實施形態1，夾著中間區域6而包圍第1並列pn層85的周圍，同時隔著中間區域6而接於第1並列pn層85。
亦即，在配置成大致矩形框狀的平面佈局的中間區域6的平行於第1方向y的直線部分(以下，稱作第1直線部分)6b、及平行於第2方向x的直線部分(以 下，稱作第2直線部分)6a方面，第3、4並列pn層43、46的配置不同。第3、4並列pn層43、46，係如同實施形態1，分別在成為第1、2並列pn層85、15的各雜質注入區域間的不作雜質離子注入的區域(上述之第3區域)使該各雜質注入區域作擴散而成。第1n型區域83及第1p型區域84的重複間距P1、及第2n型區域13及第2p型區域14的重複間距P2之條件，係如同實施形態1。
具體而言，如示於圖30，第1並列pn層85的第1n型區域83與第1p型區域84的重複的最外側的例如第1n型區域83，係在與第1並列pn層85的長條正交的方向(第1方向y)上夾著中間區域6的第2直線部分6a而對向於第2並列pn層15的第2n型區域13及第2p型區域14的長條端部。亦即，在中間區域6的第2直線部分6a的內側部分係僅配置第3並列pn層43的第3n型區域41，夾著遷移區域47在外側部分係配置使第4n型區域44與第4p型區域45在第2方向x上交替重複而成的第4並列pn層46。
在中間區域6的第2直線部分6a的遷移區域47，係成為第1並列pn層85的例如第1n型區域83、第2並列pn層15的第2n型區域13及第2p型區域14的各雜質注入區域的雜質作擴散的區域。與中間區域6的第2直線部分6a同寬度w4的第1並列pn層85的區域a11及第2並列pn層15的區域a13的n型雜質量，係相對於中 間區域6的第2直線部分6a，滿足Ca12<(Ca11+Ca13)/2。Ca11~Ca13，分別係區域a11、第2直線部分6a及區域a13的n形雜質量。中間區域6的第2直線部分6a的p型雜質量，係從外側隨著朝向內側而減少。
另一方面，如示於圖31，第2並列pn層15的第2n型區域13與第2p型區域14的重複的最內側的例如第2n型區域13，係在與第2並列pn層85的長條正交的方向(第2方向x)上夾著中間區域6的第1直線部分6b而對向於第1並列pn層85的第1n型區域83及第1p型區域84的長條端部。亦即，在中間區域6的第1直線部分6b的內側部分係配置使第3n型區域41與第3p型區域42在第1方向y上交替重複而成的第3並列pn層43，夾著遷移區域47在外側部分係僅配置第4並列pn層46的第4n型區域44。
在中間區域6的第1直線部分6b的遷移區域47，係成為第1並列pn層85的第1n型區域83及第1p型區域84、第2並列pn層15的例如第2n型區域13的各雜質注入區域的雜質作擴散的區域。與中間區域6的第1直線部分6b同寬度w4的第1並列pn層85的區域a21及第2並列pn層15的區域a23的n型雜質量，係相對於中間區域6的第1直線部分6b，滿足Ca22<(Ca21+Ca23)/2。Ca21~Ca23，分別係區域a21、第2直線部分6b及區域a23的n型雜質量。中間區域6的第1直線部分6b的p型雜質量，係從內側隨著朝向外側而減少。
實施形態3相關之半導體裝置之製造方法，係於實施形態1相關之半導體裝置之製造方法，變更使用於供於形成第1、2並列pn層85、15用的第1、2離子注入32、34的抗蝕遮罩31、33(圖8~10參照)的平面佈局即可。具體而言，使用於第1離子注入32的抗蝕遮罩31，係以對應於第1並列pn層85的第1p型區域84的形成區域的部分、及對應於第2並列pn層15的第2p型區域14的形成區域的部分正交的平面佈局的方式具有開口。使用於第2離子注入34的抗蝕遮罩33，係以對應於第1並列pn層85的第1n型區域83的形成區域的部分、及對應於第2並列pn層15的第2n型區域13的形成區域的部分正交的平面佈局的方式具有開口。
於實施形態3，耐壓為600V等級的情況下，中間區域6(第1、2直線部分6b、6a)的雜質濃度，係例如1.0×1014/cm3以下程度為優選。此外，耐壓為300V等級的情況下，中間區域6的雜質濃度，係例如1.0×1015/cm3以下程度為優選。
亦可將實施形態3應用於實施形態2相關之半導體裝置。
以上，如所說明，依上述之各實施形態時，在成為第1並列pn層的雜質注入區域、及成為第2並列pn層的雜質注入區域之間形成不離子注入雜質的第3區域，在此第3區域使各雜質注入區域作熱擴散，使得在第1、2並列pn層間，可形成具有平均雜質濃度比第1並列 pn層低的第3並列pn層、及平均雜質濃度比第2並列pn層低的第4並列pn層的中間區域。此外，中間區域的雜質量，係比第1並列pn層的雜質量低，故比第1並列pn層容易空乏化而不易電場集中。為此，即使在耐壓構造部配置n型區域及p型區域的重複間距比元件活性部窄的第2並列pn層，而使耐壓構造部的耐壓比元件活性部的耐壓高，在元件活性部與耐壓構造部之間的邊界區域的電荷平衡變化仍不會相互不良影響。為此，於元件活性部與耐壓構造部之間的邊界區域不會發生耐壓降低。因此，可分別調整第1、2並列pn層的電荷平衡，故使元件周緣部(耐壓構造部及邊界區域)的耐壓比元件活性部的耐壓高使得元件整體的高耐壓化變容易。為此，可使可靠性提升。此外，即使提高第1並列pn層的平均雜質濃度而謀求低導通電阻化，仍可維持元件周緣部與元件活性部的耐壓差。因此，可減低導通電阻，同時抑制耐壓降低。此外，使元件周緣部的耐壓比元件活性部的耐壓高，使得可比元件周緣部快使元件活性部崩潰(降伏)，故可使抗雪崩量、抗反向恢復量等提升。
此外，在如歷來(例如上述專利文獻1的圖8)在元件周緣部設置防護環的構成方面，係將複數個防護環互相分離而配置成包圍元件活性部的周圍的同心圓狀，故元件周緣部的寬度會變長。另一方面，依上述之各實施形態時，設於元件周緣部的第2並列pn層的第2p型區域發揮類似防護環的功能。為此，在元件周緣部設置第 2並列pn層，使得容易在關斷時將元件周緣部空乏化，且不需要在元件周緣部設置防護環，可防止耐壓構造部的寬度變長。此外，依上述之各實施形態時，在比第2並列pn層靠外側設置n-型區域，使得關斷狀態時，可將至第2並列pn層為止急速空乏化，抑制在比第2並列pn層靠外側擴散的空乏層的延伸。藉此，空乏層不易達至n型通道阻絕區域，於n型通道阻絕區域附近不易發生局部的電場集中，故可抑制耐壓降低。此外，配置於比第2並列pn層靠外側的n-型區域、及藉n型區域抑制空乏層的延伸，使得可縮短耐壓構造部的寬度。此外，依實施形態3時，作成第1並列pn層的長條的延伸的方向、及第2並列pn層的長條的延伸的方向正交的平面佈局的情況下，亦可分別調整第1、2並列pn層的電荷平衡。為此，設計的自由度高。
於以上本發明，係不限於上述之各實施形態，在不脫離本發明的趣旨的範圍下可作各種變更。例如，記載於上述之各實施形態中的尺寸、雜質濃度等係一例，本發明非限定於該等值者。此外，在上述之各實施形態係使第1導電型為n型，使第2導電型為p型，惟本發明係使第1導電型為p型，使第2導電型為n型仍同樣成立。此外，本發明，係不限於MOSFET，亦可應用於IGBT(Insulated Gate Bipolar Transistor：絕緣閘型雙極電晶體)、雙極性電晶體、FWD(Free Wheeling Diode：回流二極體)或肖特基二極體等。
[產業上之可利用性]
如以上，本發明相關之半導體裝置及半導體裝置之製造方法，係有用於在包圍元件活性部的周圍的元件周緣部具備耐壓構造部的大電力用半導體裝置，尤其有用於使漂移層為並列pn層的MOSFET、IGBT、雙極性電晶體、FWD或肖特基二極體等的高耐壓的半導體裝置。
3‧‧‧第1n型區域
4‧‧‧第1p型區域
5‧‧‧第1並列pn層
6‧‧‧第1、2並列pn層間的中間區域
10a‧‧‧元件活性部
10b‧‧‧邊界區域
10c‧‧‧耐壓構造部
10d‧‧‧元件周緣部
12‧‧‧n-型區域
13‧‧‧第2n型區域
14‧‧‧第2p型區域
15‧‧‧第2並列pn層
16‧‧‧n型通道阻絕區域
P1‧‧‧第1並列pn層的重複間距
P2‧‧‧第2並列pn層的重複間距

Claims (18)

  1. 一種半導體裝置，特徵在於：具備：設於第1主面側的表面元件構造；設於第2主面側的低阻層；設於前述表面元件構造與前述低阻層之間的交替配置著第1的第1導電型區域及第1的第2導電型區域的第1並列pn層；以包圍前述第1並列pn層的周圍的方式而設之以比前述第1的第1導電型區域及前述第1的第2導電型區域的重複間距窄的間距交替配置著第2的第1導電型區域及第2的第2導電型區域的第2並列pn層；以及在前述第1並列pn層與前述第2並列pn層之間，以接於前述第1並列pn層及前述第2並列pn層的方式而設的中間區域；在前述中間區域，具有：接於前述第1並列pn層的前述第1的第2導電型區域，且平均雜質濃度比前述第1的第2導電型區域低的第3的第2導電型區域；以及接於前述第2並列pn層的前述第2的第2導電型區域，且平均雜質濃度比前述第2的第2導電型區域低的第4的第2導電型區域；前述第1並列pn層與前述第2並列pn層之間的距離為2μm以下。
  2. 一種半導體裝置，特徵在於：具備：設於第1主面側的表面元件構造；設於第2主面側的低阻層；設於前述表面元件構造與前述低阻層之間的交替配置著第1的第1導電型區域及第1的第2導電型區域的第1並列pn層；以包圍前述第1並列pn層的周圍的方式而設之以比前述第1的第1導電型區域及前述第1的第2導電型區域的重複間距窄的間距交替配置著第2的第1導電型區域及第2的第2導電型區域的第2並列pn層；以及在前述第1並列pn層與前述第2並列pn層之間，以接於前述第1並列pn層及前述第2並列pn層且包圍前述第1並列pn層的周圍的方式而設的中間區域；在前述中間區域，具有：接於前述第1並列pn層的前述第1的第2導電型區域，且平均雜質濃度比前述第1的第2導電型區域低的第3的第2導電型區域；以及接於前述第2並列pn層的前述第2的第2導電型區域，且平均雜質濃度比前述第2的第2導電型區域低的第4的第2導電型區域。
  3. 如申請專利範圍第1或2項之半導體裝置，其中，在前述中間區域，具有：接於前述第1並列pn層的前述第1的第1導電型區 域，且平均雜質濃度比前述第1的第1導電型區域低的第3的第1導電型區域；以及接於前述第2並列pn層的前述第2的第1導電型區域，且平均雜質濃度比前述第2的第1導電型區域低的第4的第1導電型區域。
  4. 如申請專利範圍第3項之半導體裝置，其中，在前述中間區域，配置有交替配置著前述第3的第1導電型區域及前述第3的第2導電型區域的第3並列pn層。
  5. 如申請專利範圍第4項之半導體裝置，其中，在前述中間區域，配置有交替配置著前述第4的第1導電型區域及前述第4的第2導電型區域的第4並列pn層。
  6. 如申請專利範圍第1或2項的半導體裝置，其中，前述第1的第1導電型區域及前述第1的第2導電型區域，係配置成條狀的平面佈局，前述第2的第1導電型區域及前述第2的第2導電型區域，係配置成與前述第1的第1導電型區域及前述第1的第2導電型區域相同朝向的條狀的平面佈局，前述第3的第2導電型區域及前述第4的第2導電型區域，係配置成與前述第1的第2導電型區域及前述第2的第2導電型區域相同朝向的條狀的平面佈局。
  7. 如申請專利範圍第2項的半導體裝置，其中，對向的前述第3的第2導電型區域與前述第4的第2導電型區域之中至少1者相接。
  8. 如申請專利範圍第1或2項的半導體裝置，其中，前述第1的第1導電型區域及前述第1的第2導電型區域，係配置成條狀的平面佈局，前述第2的第1導電型區域及前述第2的第2導電型區域，係配置成與前述第1的第1導電型區域及前述第1的第2導電型區域正交的朝向的條狀的平面佈局，前述第3的第2導電型區域，係配置成與前述第1的第2導電型區域相同朝向的條狀的平面佈局，前述第4的第2導電型區域，係配置成與前述第2的第2導電型區域相同朝向的條狀的平面佈局。
  9. 如申請專利範圍第1或2項的半導體裝置，其進一步具備：配置有前述表面元件構造及前述第1並列pn層，導通狀態時電流流通的元件活性部；配置有前述第2並列pn層的包圍前述元件活性部的元件周緣部；在前述元件周緣部的相對於前述元件活性部側的相反側，設於前述第1主面與前述低阻層之間的終端區域；設於前述第2並列pn層與前述終端區域之間的平均雜質濃度比前述第2的第1導電型區域低的第5的第1導電型區域；以及電氣連接於前述終端區域的導電層。
  10. 一種半導體裝置之製造方法， 包含：形成程序及熱處理程序，該形成程序，係重複進行：堆積第1導電型半導體層的第1程序；以及在前述第1導電型半導體層的表面層，以被交替配置的方式形成第1的第1導電型雜質注入區域及第1的第2導電型雜質注入區域，同時在比前述第1的第1導電型雜質注入區域及前述第1的第2導電型雜質注入區域朝向外側分離既定寬度的位置，以被比前述第1的第1導電型雜質注入區域及前述第1的第2導電型雜質注入區域的重複間距窄的間距而交替配置的方式形成第2的第1導電型雜質注入區域及第2的第2導電型雜質注入區域的第2程序；該熱處理程序，係藉熱處理，使前述第1的第1導電型雜質注入區域及前述第1的第2導電型雜質注入區域擴散而形成交替配置著第1的第1導電型區域及第1的第2導電型區域的第1並列pn層，同時使前述第2的第1導電型雜質注入區域及前述第2的第2導電型雜質注入區域擴散而形成交替配置著第2的第1導電型區域及第2的第2導電型區域的第2並列pn層，在前述熱處理程序，係在前述第1並列pn層與前述第2並列pn層之間，使前述第1的第1導電型雜質注入區域、前述第1的第2導電型雜質注入區域、前述第2的第1導電型雜質注入區域及前述第2的第2導電型雜質注入區域擴散，而形成具有平均雜質濃度比前述第1的第1 導電型區域低的第3的第1導電型區域、平均雜質濃度比前述第1的第2導電型區域低的第3的第2導電型區域、平均雜質濃度比前述第2的第1導電型區域低的第4的第1導電型區域及平均雜質濃度比前述第2的第2導電型區域低的第4的第2導電型區域的中間區域，前述既定寬度為以1次的前述第1程序而堆積的前述第1導電型半導體層的厚度的1/2以下。
  11. 如申請專利範圍第10項之半導體裝置之製造方法，其中，在前述熱處理程序，係形成具有交替配置著前述第3的第1導電型區域及前述第3的第2導電型區域的第3並列pn層、交替配置著前述第4的第1導電型區域及前述第4的第2導電型區域的第4並列pn層的前述中間區域。
  12. 如申請專利範圍第10或11項之半導體裝置之製造方法，其中，在前述第2程序，係將前述第1的第1導電型雜質注入區域及前述第1的第2導電型雜質注入區域形成為條狀的平面佈局，同時將前述第2的第1導電型雜質注入區域及前述第2的第2導電型雜質注入區域形成為與前述第1的第1導電型雜質注入區域及前述第1的第2導電型雜質注入區域相同朝向的條狀的平面佈局。
  13. 如申請專利範圍第10或11項之半導體裝置之製造方法，其中，在前述第2程序，係將前述第1的第1導電型雜質注入區域及前述第1的第2導電型雜質注入區域形成為條狀的平面佈局，同時將前述第2的第1導電型雜 質注入區域及前述第2的第2導電型雜質注入區域形成為與前述第1的第1導電型雜質注入區域及前述第1的第2導電型雜質注入區域正交的朝向的條狀的平面佈局。
  14. 一種半導體裝置之製造方法，包含：形成程序及熱處理程序，該形成程序係重複進行：堆積第1導電型半導體層的第1程序；以及在前述第1導電型半導體層的表面層，以被交替配置的方式形成第1的第2導電型雜質注入區域，同時在比前述第1的第2導電型雜質注入區域朝向外側分離既定寬度的位置，以比前述第1的第2導電型雜質注入區域的重複間距窄的間距形成第2的第2導電型雜質注入區域的第2程序；該熱處理程序係藉熱處理，使前述第1的第2導電型雜質注入區域擴散而形成第1的第2導電型區域被與前述第1導電型半導體層交替而配置的第1並列pn層，同時使前述第2的第2導電型雜質注入區域擴散而形成第2的第2導電型區域被與前述第1導電型半導體層交替而配置的第2並列pn層，在前述熱處理程序，係在前述第1並列pn層與前述第2並列pn層之間，使前述第1的第2導電型雜質注入區域及前述第2的第2導電型雜質注入區域擴散，而形成具有平均雜質濃度比前述第1的第2導電型區域低的第3的第2導電型區域、及平均雜質濃度比前述第2的第2導 電型區域低的第4的第2導電型區域的中間區域，前述既定寬度為以1次的前述第1程序而堆積的前述第1導電型半導體層的厚度的1/2以下。
  15. 如申請專利範圍第13項之半導體裝置之製造方法，其中，在前述第2程序，係將前述第1的第2導電型雜質注入區域形成為條狀的平面佈局，同時將前述第2的第2導電型雜質注入區域形成為與前述第1的第2導電型雜質注入區域相同朝向的條狀的平面佈局。
  16. 如申請專利範圍第14項之半導體裝置之製造方法，其中，在前述第2程序，係將前述第1的第2導電型雜質注入區域形成為條狀的平面佈局，同時將前述第2的第2導電型雜質注入區域形成為與前述第1的第2導電型雜質注入區域正交的方向的條狀的平面佈局。
  17. 如申請專利範圍第10、11及14~16項中任一項的半導體裝置之製造方法，其中，在電阻比前述第1導電型半導體層低的低阻層上形成前述第1並列pn層及前述第2並列pn層，前述熱處理程序之後，在前述第1並列pn層的相對於前述低阻層側的相反側形成表面元件構造。
  18. 如申請專利範圍第10、11及14~16項中任一項的半導體裝置之製造方法，其中，將前述第1並列pn層，形成於在導通狀態時電流流通的元件活性部，將前述第2並列pn層，形成於包圍前述元件活性部 的元件周緣部。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111384155A (zh) * 2020-05-29 2020-07-07 电子科技大学 一种超级结器件
CN112768447A (zh) * 2021-01-11 2021-05-07 杭州士兰集昕微电子有限公司 逆导型绝缘栅双极型晶体管及其制造方法
TWI806414B (zh) 2022-02-09 2023-06-21 鴻海精密工業股份有限公司 功率半導體元件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001298190A (ja) * 2000-02-09 2001-10-26 Fuji Electric Co Ltd 半導体装置及びその製造方法
JP2008294214A (ja) * 2007-05-24 2008-12-04 Toshiba Corp 半導体装置
CN103794640A (zh) * 2012-10-31 2014-05-14 英飞凌科技奥地利有限公司 包括单元区域和边缘区域的超结半导体器件

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007311669A (ja) * 2006-05-22 2007-11-29 Toshiba Corp 半導体装置及びその製造方法
CN103560148B (zh) * 2013-10-18 2016-03-23 西安龙腾新能源科技发展有限公司 一种超结器件的结终端结构及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001298190A (ja) * 2000-02-09 2001-10-26 Fuji Electric Co Ltd 半導体装置及びその製造方法
JP2008294214A (ja) * 2007-05-24 2008-12-04 Toshiba Corp 半導体装置
CN103794640A (zh) * 2012-10-31 2014-05-14 英飞凌科技奥地利有限公司 包括单元区域和边缘区域的超结半导体器件

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