JP2016197705A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】オン抵抗を低減するとともに、耐圧低下を抑制することができる半導体装置および半導体装置の製造方法を提供すること。【解決手段】素子活性部１０ａに、第１ｎ型領域３と第１ｐ型領域４とを交互に繰り返し接合した第１並列ｐｎ層５が設けられる。第１並列ｐｎ層５の平面レイアウトはストライプ状である。耐圧構造部１０ｃに、第２ｎ型領域１３と第２ｐ型領域１４とを交互に繰り返し接合した第２並列ｐｎ層１５が設けられる。第２並列ｐｎ層１５の平面レイアウトは、第１並列ｐｎ層５のストライプと同じ向きのストライプ状である。第１，２並列ｐｎ層５，１５間に、第１並列ｐｎ層５よりも不純物量の低い第３並列ｐｎ層および第４並列ｐｎ層を有する中間領域６が設けられる。中間領域６は、互いに離して形成される第１，２並列ｐｎ層５，１５となる各不純物注入領域間の不純物をイオン注入しない領域に当該各不純物注入領域を拡散させてなる。【選択図】図１

Description

この発明は、半導体装置および半導体装置の製造方法に関する。
従来、ドリフト層を、不純物濃度を高めたｎ型領域とｐ型領域とをチップ主面に平行な方向（横方向）に交互に配置した並列ｐｎ層とした超接合（ＳＪ：Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）構造を備えた半導体装置（以下、超接合半導体装置とする）が公知である。超接合半導体装置では、オン状態のときに並列ｐｎ層のｎ型領域に電流が流れ、オフ状態のときに並列ｐｎ層のｎ型領域とｐ型領域との間のｐｎ接合からも空乏層が伸びてｎ型領域およびｐ型領域が空乏化し耐圧を負担する。また、超接合半導体装置では、ドリフト層の不純物濃度を高くすることができるため、高耐圧を維持したままオン抵抗を低減することが可能である。
このような超接合半導体装置として、素子活性部から耐圧構造部にわたって同一の幅で延びるストライプ状の平面レイアウトにｎ型領域およびｐ型領域を配置した並列ｐｎ層を備えた装置が提案されている（例えば、下記特許文献１（第００２０段落、第１，２図）参照。）。下記特許文献１では、耐圧構造部における並列ｐｎ層の不純物濃度を素子活性部における並列ｐｎ層の不純物濃度よりも低くすることで、耐圧構造部の耐圧を素子活性部の耐圧よりも高くしている。素子活性部は、オン状態のときに電流が流れる領域である。素子周縁部は、素子活性部の周囲を囲む。耐圧構造部は、素子周縁部に配置され、チップおもて面側の電界を緩和し耐圧を保持する領域である。
また、別の超接合半導体装置として、素子活性部よりも耐圧構造部で並列ｐｎ層のｎ型領域およびｐ型領域の繰り返しピッチを狭くした装置が提案されている（例えば、下記特許文献２（第００２３段落、第６図）および下記特許文献３（第００３２段落、第１，２図）参照。）。下記特許文献２では、素子活性部および耐圧構造部ともに、ストライプ状の平面レイアウトにｎ型領域およびｐ型領域を配置した並列ｐｎ層を設けている。下記特許文献３では、素子活性部にストライプ状の平面レイアウトにｎ型領域およびｐ型領域を配置した並列ｐｎ層を設け、耐圧構造部にｎ型領域内にｐ型領域をマトリクス状の平面レイアウトに配置した並列ｐｎ層を設けている。
また、別の超接合半導体装置として、並列ｐｎ層のｎ型領域とｐ型領域とをストライプ状の平面レイアウトに配置し、耐圧構造部における並列ｐｎ層のｎ型領域およびｐ型領域の、ストライプと直交する横方向の幅（以下、単に幅とする）を部分的に変化させた装置が提案されている（例えば、下記特許文献４参照。）。また、別の超接合半導体装置として、並列ｐｎ層のｎ型領域とｐ型領域とをストライプ状の平面レイアウトに配置し、耐圧構造部との境界付近において、素子活性部における並列ｐｎ層のｐ型領域の幅を外側に向って徐々に狭くした装置が提案されている（例えば、下記特許文献５（第００５１段落、第１８，１９図）参照。）。
下記特許文献２〜５では、素子活性部と耐圧構造部とで、並列ｐｎ層のｎ型領域およびｐ型領域の繰り返しピッチや並列ｐｎ層のｐ型領域の幅を変えることで、耐圧構造部における並列ｐｎ層の不純物濃度が素子活性部における並列ｐｎ層の不純物濃度よりも低くなっている。このため、下記特許文献１と同様に、耐圧構造部の耐圧が素子活性部の耐圧よりも高くなっている。
並列ｐｎ層の形成方法として、エピタキシャル成長によりノンドープ層を積層するごとに、ｎ型不純物を全面にイオン注入し、レジストマスクを用いてｐ型不純物を選択的にイオン注入した後、熱処理により不純物を拡散する方法が提案されている（例えば、下記特許文献６（第００２５段落、第１〜４図）参照。）。下記特許文献６では、後の熱拡散工程を考慮して、ｐ型不純物のイオン注入に用いるレジストマスクの開口幅は残し幅の１／４程度とし、それに応じてｐ型不純物の注入量はｎ型不純物の注入量の４倍程度とすることにより、並列ｐｎ層のｎ型領域およびｐ型領域の総不純物量を等しくしている。
並列ｐｎ層の別の形成方法として、エピタキシャル成長によりｎ型高抵抗層を積層するごとに、異なるレジストマスクを用いてｎ型不純物およびｐ型不純物をそれぞれ選択的にイオン注入した後、熱処理により不純物を拡散させる方法が提案されている（例えば、下記特許文献７（第００３２〜００３５段落、第４図）参照。）。下記特許文献７では、並列ｐｎ層のｎ型領域となるｎ型不純物注入領域と、ｐ型領域となるｐ型不純物注入領域とを横方向に対向するように選択的に形成して熱拡散させる。このため、ｎ型領域およびｐ型領域ともに高不純物濃度化が可能となり、横方向に隣接する領域との間のｐｎ接合付近での不純物濃度のばらつきを抑制可能である。
特開２００８−２９４２１４号公報 特開２００２−２８０５５５号公報 国際公開第２０１３／００８５４３号 特開２０１０−０５６１５４号公報 特開２０１２−１６０７５２号公報 特開２０１１−１９２８２４号公報 特開２０００−０４０８２２号公報
しかしながら、発明者らが鋭意研究を重ねた結果、上記特許文献７のようにｎ型不純物およびｐ型不純物をそれぞれ選択的にイオン注入して素子活性部および耐圧構造部に並列ｐｎ層を形成した場合、次の問題が生じることが新たに判明した。図２７，２８は、従来の超接合半導体装置の並列ｐｎ層の平面レイアウトを示す平面図である。図２７（ａ），２８（ａ）には、並列ｐｎ層の完成時の平面レイアウトを示す。図２７（ａ），２８（ａ）には、従来の超接合半導体装置の１／４の部分が示されている。図２７（ｂ），２８（ｂ）には、素子活性部１００ａと耐圧構造部１００ｃとの間の境界領域１００ｂにおける並列ｐｎ層の形成途中の状態を示す。素子周縁部１００ｄは、境界領域１００ｂおよび耐圧構造部１００ｃで構成される。図２７，２８では、並列ｐｎ層のストライプの延びる横方向をｙとし、ストライプと直交する横方向をｘとする。符号１０１は、並列ｐｎ層を形成するためにエピタキシャル成長させるｎ-型半導体層である。
図２７（ａ），２８（ａ）に示すように、従来の超接合半導体装置では、素子活性部１００ａの並列ｐｎ層（以下、第１並列ｐｎ層とする）１０４および耐圧構造部１００ｃの並列ｐｎ層（以下、第２並列ｐｎ層とする）１１４は、ともに素子活性部１００ａと耐圧構造部１００ｃとの間の境界領域１００ｂに延在して互いに接している。図２７（ｂ），２８（ｂ）に示すように、この第１，２並列ｐｎ層１０４，１１４の形成時、第１並列ｐｎ層１０４の第１ｎ型領域１０２となるｎ型不純物注入領域１２１、および第１ｐ型領域１０３となるｐ型不純物注入領域１２２は、それぞれ境界領域１００ｂの内側（素子活性部１００ａ側）の第１領域１００ｅに延在するように形成される。第２並列ｐｎ層１１４の第２ｎ型領域１１２，１１５となるｎ型不純物注入領域１３１，１４１、および第２ｐ型領域１１３，１１６となるｐ型不純物注入領域１３２，１４２は、それぞれ境界領域１００ｂの外側（耐圧構造部１００ｃ側）の第２領域１００ｆに延在するように形成される。これら各不純物注入領域は、それぞれ第１領域１００ｅと第２領域１００ｆとの境界（縦点線）まで延在している。
図２７に示すように、第１ｎ型領域１０２および第１ｐ型領域１０３と、第２ｎ型領域１１２および第２ｐ型領域１１３とを同じ繰り返しピッチＰ１１，Ｐ１２にする場合（Ｐ１１＝Ｐ１２）、境界領域１００ｂにおいて、第１，２並列ｐｎ層１０４，１１４の同導電型領域同士はすべて接した状態となる。すなわち、第１，２ｎ型領域１０２，１１２となるｎ型不純物注入領域１２１，１３１同士、および第１，２ｐ型領域１０３，１１３となるｐ型不純物注入領域１２２，１３２同士は、それぞれ素子活性部１００ａから耐圧構造部１００ｃにわたって連続したストライプ状の平面レイアウトに配置される。このため、境界領域１００ｂにおいて第１，２並列ｐｎ層１０４，１１４のチャージバランスが崩れることはないが、第１，２並列ｐｎ層１０４，１１４ともに平均不純物濃度が同じであるため、素子活性部１００ａと耐圧構造部１００ｃとに耐圧差が生じない。したがって、耐圧構造部１００ｃに局所的に電界が集中しやすく、耐圧構造部１００ｃの耐圧で素子全体の耐圧が決定されるという問題がある。
一方、図２８に示すように、第１ｎ型領域１０２および第１ｐ型領域１０３の繰り返しピッチＰ１１よりも第２ｎ型領域１１５および第２ｐ型領域１１６の繰り返しピッチＰ１２を狭くする場合（Ｐ１１＞Ｐ１２）、第１，２並列ｐｎ層１０４，１１４の同導電型領域同士が接する周期は、互いの繰り返しピッチＰ１１，Ｐ１２比に基づいて決まる。すなわち、境界領域１００ｂにおいて、第１，２ｎ型領域１０２，１１５となるｎ型不純物注入領域１２１，１４１同士、および第１，２ｐ型領域１０３，１１６となるｐ型不純物注入領域１２２，１４２同士は、接する箇所と接しない箇所が存在した状態となる。このため、境界領域１００ｂにおいてｎ型不純物濃度およびｐ型不純物濃度が部分的に高くなる。例えば、ｐ型不純物注入領域１２２，１４２同士が接し連続した箇所１４３付近では、隣り合うｎ型不純物注入領域１２１，１４１までの距離が異なることで、ｎ型不純物濃度よりもｐ型不純物濃度が高くなる。したがって、第１並列ｐｎ層１０４と第２並列ｐｎ層１１４との境界でのチャージバランスを確保することが難しく、境界領域１００ｂの耐圧が部分的に低くなるという問題がある。この問題は、第１，２並列ｐｎ層１０４，１１４の平均不純物濃度を相対的に低くすることで耐圧が部分的に低くなることを抑制することができるが、素子全体の耐圧が低下してしまう。
この発明は、上述した従来技術による問題点を解消するため、オン抵抗を低減するとともに、耐圧低下を抑制することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１主面側に表面素子構造が設けられている。第２主面側に低抵抗層が設けられている。前記表面素子構造と前記低抵抗層との間に第１並列ｐｎ層が設けられ、前記第１並列ｐｎ層の周囲を囲むように第２並列ｐｎ層が設けられている。前記第１並列ｐｎ層は、第１の第１導電型領域および第１の第２導電型領域が交互に配置されてなる。前記第２並列ｐｎ層は、前記第１の第１導電型領域および前記第１の第２導電型領域の繰り返しピッチよりも狭いピッチで第２の第１導電型領域および第２の第２導電型領域が交互に配置されてなる。前記第１並列ｐｎ層と前記第２並列ｐｎ層との間に、前記第１並列ｐｎ層および前記第２並列ｐｎ層に接するように中間領域が設けられている。前記中間領域に、第３の第２導電型領域と、第４の第２導電型領域と、を有する。前記第３の第２導電型領域は、前記第１並列ｐｎ層の前記第１の第２導電型領域に接し、かつ前記第１の第２導電型領域よりも平均不純物濃度が低い。前記第４の第２導電型領域は、前記第２並列ｐｎ層の前記第２の第２導電型領域に接し、かつ前記第２の第２導電型領域よりも平均不純物濃度が低い。
また、この発明にかかる半導体装置は、上述した発明において、前記中間領域が、第３の第１導電型領域と、第４の第１導電型領域と、を有する。前記第３の第１導電型領域は、前記第１並列ｐｎ層の前記第１の第１導電型領域に接し、かつ前記第１の第１導電型領域よりも平均不純物濃度が低い。前記第４の第１導電型領域は、前記第２並列ｐｎ層の前記第２の第１導電型領域に接し、かつ前記第２の第１導電型領域よりも平均不純物濃度が低いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記中間領域に、前記第３の第１導電型領域および前記第３の第２導電型領域が交互に配置された第３並列ｐｎ層が配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記中間領域に、前記第４の第１導電型領域および前記第４の第２導電型領域が交互に配置された第４並列ｐｎ層が配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。前記第１の第１導電型領域および前記第１の第２導電型領域は、ストライプ状の平面レイアウトに配置されている。前記第２の第１導電型領域および前記第２の第２導電型領域は、前記第１の第１導電型領域および前記第１の第２導電型領域と同じ向きのストライプ状の平面レイアウトに配置されている。前記第３の第２導電型領域および前記第４の第２導電型領域は、前記第１の第２導電型領域および前記第２の第２導電型領域と同じ向きのストライプ状の平面レイアウトに配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、対向する前記第３の第２導電型領域と前記第４の第２導電型領域のうち少なくとも１つが接していることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。前記第１の第１導電型領域および前記第１の第２導電型領域は、ストライプ状の平面レイアウトに配置されている。前記第２の第１導電型領域および前記第２の第２導電型領域は、前記第１の第１導電型領域および前記第１の第２導電型領域と直交する向きのストライプ状の平面レイアウトに配置されている。前記第３の第２導電型領域は、前記第１の第２導電型領域と同じ向きのストライプ状の平面レイアウトに配置されている。前記第４の第２導電型領域は、前記第２の第２導電型領域と同じ向きのストライプ状の平面レイアウトに配置されている。
また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。前記表面素子構造および前記第１並列ｐｎ層は、オン状態の時に電流が流れる素子活性部に配置されている。前記第２並列ｐｎ層は、前記素子活性部を囲む素子周縁部に配置されている。前記素子周縁部の前記素子活性部側に対して反対側において、前記第１主面と前記低抵抗層との間に、終端領域が設けられている。前記第２並列ｐｎ層と前記終端領域との間に、前記第２の第１導電型領域よりも平均不純物濃度の低い第５の第１導電型領域が設けられている。導電層は、前記終端領域に電気的に接続する。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１，２工程を繰り返し行う形成工程を行う。前記第１工程では、第１導電型半導体層を堆積する。前記第２工程では、前記第１導電型半導体層の表面層に、第１の第１導電型不純物注入領域、第１の第２導電型不純物注入領域、第２の第１導電型不純物注入領域および第２の第２導電型不純物注入領域を形成する。前記第１の第１導電型不純物注入領域および前記第１の第２導電型不純物注入領域は交互に配置する。前記第２の第１導電型不純物注入領域および前記第２の第２導電型不純物注入領域は、前記第１の第１導電型不純物注入領域および前記第１の第２導電型不純物注入領域よりも外側に所定幅離す。前記第２の第１導電型不純物注入領域および前記第２の第２導電型不純物注入領域は、前記第１の第１導電型不純物注入領域および前記第１の第２導電型不純物注入領域の繰り返しピッチよりも狭いピッチで交互に配置する。次に、熱処理工程を行う。前記熱処理工程では、前記第１の第１導電型不純物注入領域および前記第１の第２導電型不純物注入領域を拡散させて第１の第１導電型領域および第１の第２導電型領域が交互に配置された第１並列ｐｎ層を形成する。前記第２の第１導電型不純物注入領域および前記第２の第２導電型不純物注入領域を拡散させて第２の第１導電型領域および第２の第２導電型領域が交互に配置された第２並列ｐｎ層を形成する。さらに、前記熱処理工程では、前記第１並列ｐｎ層と前記第２並列ｐｎ層との間に、前記第１の第１導電型不純物注入領域、前記第１の第２導電型不純物注入領域、前記第２の第１導電型不純物注入領域および前記第２の第２導電型不純物注入領域を拡散させて、前記第１の第１導電型領域よりも平均不純物濃度の低い第３の第１導電型領域、前記第１の第２導電型領域よりも不純物濃度の低い第３の第２導電型領域、前記第２の第１導電型領域よりも平均不純物濃度の低い第４の第１導電型領域および前記第２の第２導電型領域よりも平均不純物濃度の低い第４の第２導電型領域を有する中間領域を形成する。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記熱処理工程では、前記第３の第１導電型領域および前記第３の第２導電型領域を交互に配置した第３並列ｐｎ層と、前記第４の第１導電型領域および前記第４の第２導電型領域を交互に配置した第４並列ｐｎ層と、を有する前記中間領域を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程では、ストライプ状の平面レイアウトに前記第１の第１導電型不純物注入領域および前記第１の第２導電型不純物注入領域を形成するとともに、前記第１の第１導電型不純物注入領域および前記第１の第２導電型不純物注入領域と同じ向きのストライプ状の平面レイアウトに前記第２の第１導電型不純物注入領域および前記第２の第２導電型不純物注入領域を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程では、ストライプ状の平面レイアウトに前記第１の第１導電型不純物注入領域および前記第１の第２導電型不純物注入領域を形成するとともに、前記第１の第１導電型不純物注入領域および前記第１の第２導電型不純物注入領域と直交する向きのストライプ状の平面レイアウトに前記第２の第１導電型不純物注入領域および前記第２の第２導電型不純物注入領域を形成することを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１，２工程を繰り返し行う形成工程を行う。前記第１工程では、第１導電型半導体層を堆積する。前記第２工程では、前記第１導電型半導体層の表面層に、交互に配置されるように第１の第２導電型不純物注入領域を形成するとともに、前記第１の第２導電型不純物注入領域よりも外側に所定幅離した位置に、前記第１の第２導電型不純物注入領域の繰り返しピッチよりも狭いピッチで第２の第２導電型不純物注入領域を形成する。次に、熱処理により、前記第１の第２導電型不純物注入領域を拡散させて第１の第２導電型領域が前記第１導電型半導体層と交互に配置された第１並列ｐｎ層を形成するとともに、前記第２の第２導電型不純物注入領域を拡散させて第２の第２導電型領域が前記第１導電型半導体層と交互に配置された第２並列ｐｎ層を形成する熱処理工程を行う。前記熱処理工程では、前記第１並列ｐｎ層と前記第２並列ｐｎ層との間に、前記第１の第２導電型不純物注入領域および前記第２の第２導電型不純物注入領域を拡散させて、前記第１の第２導電型領域よりも平均不純物濃度の低い第３の第２導電型領域、および前記第２の第２導電型領域よりも平均不純物濃度の低い第４の第２導電型領域を有する中間領域を形成する。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程では、ストライプ状の平面レイアウトに前記第１の第２導電型不純物注入領域を形成するとともに、前記第１の第２導電型不純物注入領域と同じ向きのストライプ状の平面レイアウトに前記第２の第２導電型不純物注入領域を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程では、ストライプ状の平面レイアウトに前記第１の第２導電型不純物注入領域を形成するとともに、前記第１の第２導電型不純物注入領域と直交する向きのストライプ状の平面レイアウトに前記第２の第２導電型不純物注入領域を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記所定幅は、１回の前記第１工程で堆積する前記第１導電型半導体層の厚さの１／２以下であることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１導電型半導体層よりも抵抗の低い低抵抗層上に前記第１並列ｐｎ層および前記第２並列ｐｎ層を形成する。前記熱処理工程の後、前記第１並列ｐｎ層の前記低抵抗層側に対して反対側に表面素子構造を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１並列ｐｎ層を、オン状態の時に電流が流れる素子活性部に形成し、前記第２並列ｐｎ層を、前記素子活性部を囲む素子周縁部に形成することを特徴とする。
上述した発明によれば、第１並列ｐｎ層となる不純物注入領域と、第２並列ｐｎ層となる不純物注入領域との間に不純物をイオン注入しない領域を形成し、この領域に各不純物注入領域を熱拡散させることにより、第１，２並列ｐｎ層間に、第１並列ｐｎ層よりも平均不純物濃度が低い第３並列ｐｎ層と、第２並列ｐｎ層よりも平均不純物濃度が低い第４並列ｐｎ層とを備えた中間領域を形成することができる。また、中間領域の不純物量は、第１並列ｐｎ層の不純物量よりも低いため、第１並列ｐｎ層よりも空乏化しやすく電界集中しにくい。このため、耐圧構造部（素子周縁部の終端側部分）に素子活性部よりもｎ型領域およびｐ型領域の繰り返しピッチが狭い第２並列ｐｎ層を配置して、耐圧構造部の耐圧を素子活性部の耐圧よりも高くしたとしても、素子活性部と耐圧構造部との間の境界領域において耐圧低下が生じない。したがって、第１，２並列ｐｎ層のチャージバランスをそれぞれ調整することができるため、素子周縁部（耐圧構造部および境界領域）の耐圧を素子活性部の耐圧よりも高くして素子全体の高耐圧化が容易となる。また、第１並列ｐｎ層の平均不純物濃度を高くして低オン抵抗化を図ったとしても、素子周縁部と素子活性部との耐圧差を維持することができる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、オン抵抗を低減するとともに、耐圧低下を抑制することができるという効果を奏する。
実施の形態１にかかる半導体装置の平面レイアウトを示す平面図である。 図１のＸ１部を拡大して示す平面図である。 図１の切断線Ａ−Ａ’における断面構造を示す断面図である。 図１の切断線Ｂ−Ｂ’における断面構造を示す断面図である。 図１の切断線Ｃ−Ｃ’における断面構造を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す平面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す平面図である。 実施の形態１にかかる半導体装置の素子活性部の一例を示す断面図である。 実施の形態１にかかる半導体装置の素子活性部の別の一例を示す断面図である。 図１のＸ１部を拡大して示す平面図である。 図１の切断線Ａ−Ａ’における断面構造を示す断面図である。 図１の切断線Ｂ−Ｂ’における断面構造を示す断面図である。 図１の切断線Ｃ−Ｃ’における断面構造を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す平面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す平面図である。 従来の超接合半導体装置の並列ｐｎ層の平面レイアウトを示す平面図である。 従来の超接合半導体装置の並列ｐｎ層の平面レイアウトを示す平面図である。 実施の形態３にかかる半導体装置の平面レイアウトを示す平面図である。 図２９のＸ２部を拡大して示す平面図である。 図２９のＸ３部を拡大して示す平面図である。 図２９の切断線Ｄ−Ｄ’における断面構造を示す断面図である。 図２９の切断線Ｅ−Ｅ’における断面構造を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置の構造について、超接合構造を備えたｎチャネル型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）を例に説明する。図１は、実施の形態１にかかる半導体装置の平面レイアウトを示す平面図である。図２は、図１のＸ１部を拡大して示す平面図である。図３は、図１の切断線Ａ−Ａ’における断面構造を示す断面図である。図４は、図１の切断線Ｂ−Ｂ’における断面構造を示す断面図である。図５は、図１の切断線Ｃ−Ｃ’における断面構造を示す断面図である。
図１には、素子活性部１０ａおよび素子周縁部１０ｄの第１，２並列ｐｎ層５，１５を横切る平面、例えば素子活性部１０ａの第１並列ｐｎ層５の１／２の深さでの平面における形状が示されている。素子活性部１０ａは、オン状態のときに電流が流れる領域である。素子周縁部１０ｄは、素子活性部１０ａの周囲を囲む。また、図１では、第１ｎ型領域（第１の第１導電型領域）３および第１ｐ型領域（第１の第２導電型領域）４の繰り返しピッチＰ１と、第２ｎ型領域（第２の第１導電型領域）１３および第２ｐ型領域（第２の第２導電型領域）１４の繰り返しピッチＰ２との違いを明確にするために、これらの領域の個数を図３よりも少なく図示している。
図１〜５に示すように、実施の形態１にかかる半導体装置は、素子活性部１０ａと、素子活性部１０ａの周囲を囲む素子周縁部１０ｄと、を備える。素子活性部１０ａの第１主面（チップおもて面）側には、素子のおもて面構造として、図示省略するＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造が設けられている。素子活性部１０ａの第２主面側にはｎ+型ドレイン層（低抵抗層）１が設けられ、ｎ+型ドレイン層１よりも第２主面（チップ裏面）から深い位置にｎ型バッファ層２が設けられている。素子活性部１０ａの第２主面には、ｎ+型ドレイン層１に接するドレイン電極９が設けられている。ｎ型バッファ層２、ｎ+型ドレイン層１およびドレイン電極９は、素子活性部１０ａから素子周縁部１０ｄにわたって設けられている。
素子活性部１０ａにおいて、ＭＯＳゲート構造とｎ型バッファ層２との間には、第１並列ｐｎ層５が設けられている。第１並列ｐｎ層５は、第１ｎ型領域３と第１ｐ型領域４とが第１主面に平行な方向（横方向）に交互に繰り返し接合されてなる。第１ｎ型領域３および第１ｐ型領域４の平面レイアウトは、ストライプ状である。第１並列ｐｎ層５の第１ｎ型領域３と第１ｐ型領域４との繰り返しの最も外側（チップ端部側）は例えば第１ｎ型領域３であり、この最も外側の第１ｎ型領域３は第１並列ｐｎ層５のストライプと直交する方向に後述する中間領域６を挟んで第２並列ｐｎ層１５の例えば第２ｐ型領域１４に対向する。第１並列ｐｎ層５は、第１並列ｐｎ層５のストライプの延びる方向およびストライプと直交する方向に、素子活性部１０ａから素子活性部１０ａと耐圧構造部１０ｃとの間の境界領域１０ｂにわたって設けられている。
境界領域１０ｂおよび耐圧構造部１０ｃにより素子周縁部１０ｄが構成されている。素子周縁部１０ｄは、例えば、最も外側に配置されたＭＯＳゲート構造のゲート電極の外側端部よりも外側の領域、またはこのゲート電極の外側にｎ+型ソース領域が配置されている場合はこのｎ+型ソース領域の外側端部よりも外側の領域である。耐圧構造部１０ｃは、境界領域１０ｂを挟んで素子活性部１０ａの周囲を囲み、チップおもて面側の電界を緩和し耐圧を保持する領域である。耐圧構造部１０ｃは、例えば、最も外側に配置されたｐ型ベース領域７の外側端部よりも外側の領域である。耐圧構造部１０ｃには、ｎ型バッファ層２上に第２並列ｐｎ層１５が設けられている。第２並列ｐｎ層１５は、第２ｎ型領域１３と第２ｐ型領域１４とが横方向に交互に繰り返し接合されてなる。
第２ｎ型領域１３および第２ｐ型領域１４の平面レイアウトは、ストライプ状である。第２並列ｐｎ層１５のストライプの向きは、第１並列ｐｎ層５のストライプの向きと同じである。以降、第１，２並列ｐｎ層５，１５のストライプの延びる横方向を第１方向ｙとし、ストライプと直交する横方向（すなわち第１方向ｙと直交する横方向）を第２方向ｘとする。第２ｎ型領域１３および第２ｐ型領域１４の繰り返しピッチＰ２は、第１ｎ型領域３および第１ｐ型領域４の繰り返しピッチＰ１よりも狭い。これによって、第２ｎ型領域１３および第２ｐ型領域１４の平均不純物濃度は、それぞれ第１ｎ型領域３および第１ｐ型領域４の平均不純物濃度よりも低くなっている。第２ｎ型領域１３および第２ｐ型領域１４はそれぞれ第１ｎ型領域３および第１ｐ型領域４と同時に形成するため、ピッチを狭くすることで、平均不純物濃度が低くなり、第２並列ｐｎ層１５において空乏層が外周方向に伸びやすくなり、初期耐圧の高耐圧化が容易となる。第２ｐ型領域１４は、空乏化するまではガードリングと同様の作用をする。それによって、第２ｎ型領域１３の電界が緩和されるため、耐圧構造部１０ｃの高耐圧化が容易となる。
第２並列ｐｎ層１５は、第２並列ｐｎ層１５のストライプの延びる方向におよびストライプと直交する方向に、耐圧構造部１０ｃから境界領域１０ｂにわたって設けられている。また、第２並列ｐｎ層１５は、中間領域６を挟んで第１並列ｐｎ層５の周囲を囲むとともに、中間領域６を介して第１並列ｐｎ層５に接する。すなわち、第１並列ｐｎ層５および第２並列ｐｎ層１５はともに中間領域６に接しており、中間領域６を介して連続した領域となっている。第２並列ｐｎ層１５の、耐圧構造部１０ｃに配置された部分は、ｎ型バッファ層２から第１主面に達しない厚さで設けられていてもよい。すなわち、第２並列ｐｎ層１５を形成するための後述するイオン注入および熱処理において、エピタキシャル基体にイオン注入された不純物が第１主面まで拡散されなくてもよい。この場合、耐圧構造部１０ｃにおいて第２並列ｐｎ層１５と第１主面との間は、第２並列ｐｎ層１５を形成する際にエピタキシャル成長させたｎ-型半導体層となる。
第１，２並列ｐｎ層５，１５間の中間領域６には、後述する第１，２イオン注入により互いに離して形成される第１，２並列ｐｎ層５，１５となる各不純物注入領域間の不純物をイオン注入しない領域（後述する第３領域）に当該各不純物注入領域を拡散させてなる第３並列ｐｎ層４３および第４並列ｐｎ層４６が配置される。具体的には、中間領域６の内側（チップ中央側）部分は、第１ｎ型領域３および第１ｐ型領域４の繰り返しピッチＰ１にほぼ等しい繰り返しピッチで交互に配置された、外側に向うにしたがって不純物濃度が低くなる第３ｎ型領域（第３の第１導電型領域）４１および第３ｐ型領域（第３の第２導電型領域）４２を有する第３並列ｐｎ層４３を備える。中間領域６の外側部分は、第２ｎ型領域１３および第２ｐ型領域１４の繰り返しピッチＰ２にほぼ等しい繰り返しピッチで交互に配置された、内側に向うにしたがって不純物濃度が低くなる第４ｎ型領域（第４の第１導電型領域）４４および第４ｐ型領域（第４の第２導電型領域）４５を有する第４並列ｐｎ層４６を備える。すなわち、中間領域６は、第１ｎ型領域３よりも平均不純物濃度の低い第３ｎ型領域４１および第２ｎ型領域１３よりも平均不純物濃度の低い第４ｎ型領域４４と、第１ｐ型領域４よりも平均不純物濃度の低い第３ｐ型領域４２および第２ｐ型領域１４よりも平均不純物濃度の低い第４ｐ型領域４５とで構成される。
また、第１ｐ型領域４と第２ｐ型領域１４との中心が対向する位置間に挟まれた区間Ｙの中間領域ａ２と同じ幅ｗ４の第１並列ｐｎ層５の領域ａ１および第２並列ｐｎ層１５の領域ａ３のｐ型不純物量およびｎ型不純物量は、それぞれ、区間Ｙの中間領域ａ２に対して、Ｃａ２＜（Ｃａ１＋Ｃａ３）／２を満たす。Ｃａ１〜Ｃａ３は、それぞれ領域ａ１〜ａ３の不純物量である。第１ｐ型領域４と第２ｐ型領域１４との中心が対向するとは、第１ｐ型領域４の第２方向ｘの中心と第２ｐ型領域１４の第２方向ｘの中心とが第１方向ｙに同一直線上に位置することである。そのため、中間領域６はオフ状態のときに第１並列ｐｎ層５よりも空乏化されやすい領域となっている。さらに、第１ｐ型領域４と第２ｐ型領域１４との中心が対向する位置において、区間Ｙの中間領域ａ２の中点ａ２’の不純物濃度は、第１並列ｐｎ層の領域ａ１の中点ａ１’の不純物濃度および第２並列ｐｎ層の領域ａ３の中点ａ３’の不純物濃度より低い。
中間領域６に配置される第３並列ｐｎ層４３と第４並列ｐｎ層４６は対向している。第３並列ｐｎ層４３と第４並列ｐｎ層４６との間には、異なる繰り返しピッチを有する第１，２並列ｐｎ層５，１５の各不純物注入領域の不純物を拡散した遷移領域４７がある。なお、第３並列ｐｎ層４３および第４並列ｐｎ層４６は、第１，２並列ｐｎ層５，１５となる各不純物注入領域間の不純物が拡散して重なりあうように接していてもよい。
耐圧構造部１０ｃにおいては、第２並列ｐｎ層１５よりも外側には、ｎ型バッファ層２上にｎ-型領域（第５の第１導電型領域）１２が設けられている。ｎ-型領域１２は、ｎ型バッファ層２から第１主面に達する厚さで設けられている。ｎ-型領域１２は、第２並列ｐｎ層１５の周囲を囲み、オフ状態のときに第２並列ｐｎ層１５よりも外側に広がる空乏層の伸びを抑制する機能を有する。ｎ-型領域１２の平均不純物濃度は、第２ｎ型領域１３の平均不純物濃度よりも低い。ｎ-型領域１２の幅ｗ１は、例えば、耐圧構造部１０ｃの幅ｗ２の１／２０以上１／３以下程度であることが好ましい。その理由は、第２並列ｐｎ層１５の、耐圧構造部１０ｃに配置された部分の幅ｗ３を耐圧構造部１０ｃの幅ｗ２の２／３以上とすることで、第２並列ｐｎ層１５の空乏化が比較的容易となるため、所定耐圧を確保しやすいからである。
耐圧構造部１０ｃの終端領域には、ｎ型バッファ層２上にｎ型チャネルストッパー領域１６が設けられている。ｎ型チャネルストッパー領域１６は、ｎ型バッファ層２から第１主面に達する厚さで設けられている。ｎ型チャネルストッパー領域１６に代えて、ｐ型チャネルストッパー領域を設けてもよい。ｎ型チャネルストッパー領域１６の第１の主面側には、ｐ型最外周領域１７が設けられている。チャネルストッパー電極１８は、ｐ型最外周領域１７に接続されるとともに、素子周縁部１０ｄにおいて第１主面を覆う層間絶縁膜１９によってＭＯＳゲート構造のソース電極８と電気的に絶縁されている。また、チャネルストッパー電極１８は、層間絶縁膜１９上に延在し、ｐ型最外周領域１７よりも内側に突出している。チャネルストッパー電極１８は、ｎ型チャネルストッパー領域１６よりも内側に突出していなくてもよい。
特に限定しないが、例えば実施の形態１の半導体装置が縦型ＭＯＳＦＥＴであり、耐圧が６００Ｖクラスである場合には、各部の寸法および不純物濃度は次の値をとる。ドリフト領域の厚さ（第１並列ｐｎ層５の厚さ）は３５μｍ、第１ｎ型領域３および第１ｐ型領域４の幅は６．０μｍ（繰り返しピッチＰ１は１２．０μｍ）である。ドリフト領域（後述するエピタキシャル層２４（図１０参照））の１／２の深さに相当するｎ-型半導体層２１ｃ表面に配置される第１ｎ型領域３および第１ｐ型領域４の幅方向のピーク不純物濃度は４．０×１０15／ｃｍ3である。第２ｎ型領域１３および第２ｐ型領域１４の幅は４．０μｍ（繰り返しピッチＰ２は８．０μｍ）である。ドリフト領域（後述するエピタキシャル層２４）の１／２の深さに相当するｎ-型半導体層２１ｃ表面に配置される第２ｎ型領域１３および第２ｐ型領域１４の幅方向のピーク不純物濃度は２．０×１０15／ｃｍ3である。中間領域６の幅ｗ４は２μｍである。ドリフト領域（後述するエピタキシャル層２４）の１／２の深さに相当するｎ-型半導体層２１ｃ表面に配置されるｎ-型領域１２の幅方向のピーク不純物濃度は１．０×１０15／ｃｍ3以下であることが好ましい。ｎ-型領域１２の幅ｗ１は８μｍである。耐圧構造部１０ｃの幅ｗ２は１５０μｍである。図３〜５（図１７〜１９，３２，３３においても同様）では第２並列ｐｎ層１５の、耐圧構造部１０ｃに配置された部分を簡略化して図示しているが、第２並列ｐｎ層１５の、耐圧構造部１０ｃに配置された部分の幅ｗ３は１１０μｍである。また、耐圧が３００Ｖクラスである場合、ｎ-型領域１２の幅方向のピーク不純物濃度は１．０×１０16／ｃｍ3以下であることが好ましい。
なお、この実施の形態１においては、素子活性部１０ａにはＭＯＳゲート構造とｎ型バッファ層２との間に第１並列ｐｎ層５が設けられ、耐圧構造部１０ｃにはｎ型バッファ層２上に第２並列ｐｎ層１５が設けられている構成を示したが、ＭＯＳゲート構造とｎ+型ドレイン層１の間に第１並列ｐｎ層５を設け、ｎ+型ドレイン層１上に第２並列ｐｎ層１５を設けてもよい。
次に、実施の形態１にかかる半導体装置の製造方法について説明する。図６〜１１は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図１２，１３は、実施の形態１にかかる半導体装置の製造途中の状態を示す平面図である。図１２には、第１，２並列ｐｎ層５，１５の形成途中の状態を示す。具体的には、図１２には、第１，２並列ｐｎ層５，１５を形成するための第１，２イオン注入３２，３４後かつ熱処理前における不純物注入領域の平面レイアウトを示す。図１３には、熱処理後の中間領域６の状態を示す。図６〜１１には、素子活性部１０ａの第１並列ｐｎ層５の製造途中の状態を図示し、耐圧構造部１０ｃの第２並列ｐｎ層１５の製造途中の状態を図示省略するが、第２並列ｐｎ層１５は、第１並列ｐｎ層５と同様の方法によって第１並列ｐｎ層５と同時に形成される。すなわち、図６〜１１において、繰り返しピッチＰ２を狭くした状態が第２並列ｐｎ層１５の製造途中の状態である。
まず、図６に示すように、ｎ+型ドレイン層１となるｎ+型出発基板のおもて面上に、エピタキシャル成長によりｎ型バッファ層２を形成する。次に、図７に示すように、ｎ型バッファ層２上に、エピタキシャル成長により１段目のｎ-型半導体層２１ａを所定の厚さｔで堆積（形成）する。次に、図８に示すように、ｎ-型半導体層２１ａ上に、第１並列ｐｎ層５の第１ｐ型領域４および第２並列ｐｎ層１５の第２ｐ型領域１４の形成領域に対応する部分が開口したレジストマスク３１を形成する。レジストマスク３１の開口部の第２方向ｘの幅は、素子活性部１０ａにおいて第１ｐ型領域４の第２方向ｘの幅よりも狭く、耐圧構造部１０ｃにおいて第２ｐ型領域１４の第２方向ｘの幅よりも狭くなっている。また、レジストマスク３１の開口部の第２方向ｘの幅は、素子活性部１０ａよりも耐圧構造部１０ｃで狭くなっている。次に、レジストマスク３１をマスクとしてｐ型不純物を第１イオン注入３２する。この第１イオン注入３２により、ｎ-型半導体層２１ａの表面層に、素子活性部１０ａにおいてｐ型不純物注入領域２２ａを選択的に形成し、耐圧構造部１０ｃにおいてｐ型不純物注入領域４２ａを選択的に形成する（図１２参照）。ｐ型不純物注入領域２２ａ，４２ａの深さは、例えばｎ-型半導体層２１ａの厚さｔよりも浅い。
次に、図９に示すように、レジストマスク３１を除去した後、ｎ-型半導体層２１ａ上に、第１並列ｐｎ層５の第１ｎ型領域３および第２並列ｐｎ層１５の第２ｎ型領域１３の形成領域に対応する部分が開口したレジストマスク３３を形成する。レジストマスク３３の開口部の第２方向ｘの幅は、素子活性部１０ａにおいて第１ｎ型領域３の第２方向ｘの幅よりも狭く、耐圧構造部１０ｃにおいて第２ｎ型領域１３の第２方向ｘの幅よりも狭くなっている。また、レジストマスク３３の開口部の第２方向ｘの幅は、素子活性部１０ａよりも耐圧構造部１０ｃで狭くなっている。次に、レジストマスク３３をマスクとしてｎ型不純物を第２イオン注入３４する。この第２イオン注入３４により、ｎ-型半導体層２１ａの表面層に、素子活性部１０ａにおいてｎ型不純物注入領域２３ａを選択的に形成し、耐圧構造部１０ｃにおいてｎ-型半導体層２１ａの表面層にｎ型不純物注入領域４３ａを選択的に形成する（図１２参照）。ｎ型不純物注入領域２３ａ，４３ａの深さは、例えばｎ-型半導体層２１ａの厚さｔよりも浅い。ｎ型不純物注入領域２３ａ，４３ａの形成工程と、ｐ型不純物注入領域２２ａ，４２ａの形成工程とを入れ替えてもよい。
上述した第１，２イオン注入３２，３４においては、図１２に示すように、素子活性部１０ａにおいてｎ型不純物注入領域２３ａとｐ型不純物注入領域２２ａとを所定の間隔ｄ１で離して配置する。耐圧構造部１０ｃにおいて、ｎ型不純物注入領域４３ａとｐ型不純物注入領域４２ａとを所定の間隔ｄ２で離して配置する。また、素子活性部１０ａおよび耐圧構造部１０ｃの各不純物注入領域２２ａ，２３ａ，４２ａ，４３ａは、素子活性部１０ａと耐圧構造部１０ｃとの間の境界領域１０ｂにまで延在するように配置する。具体的には、第１方向ｙにおいて、素子活性部１０ａのｎ型不純物注入領域２３ａおよびｐ型不純物注入領域２２ａは、境界領域１０ｂの内側（素子活性部１０ａ側）の第１領域１０ｅに延在するように配置する。耐圧構造部１０ｃのｎ型不純物注入領域４３ａおよびｐ型不純物注入領域４２ａは、境界領域１０ｂの外側（耐圧構造部１０ｃ側）の第２領域１０ｆに延在するように配置する。さらに、第１領域１０ｅと第２領域１０ｆとの間の第３領域１０ｇをレジストマスク３１，３３で覆い、第３領域１０ｇに不純物をイオン注入しないことで、素子活性部１０ａの各不純物注入領域２２ａ，２３ａと耐圧構造部１０ｃの各不純物注入領域４２ａ，４３ａとを第１方向ｙに離して配置する。第３領域１０ｇは、後述する熱処理により第１，２並列ｐｎ層５，１５間の中間領域６となる部分である。第３領域１０ｇ（中間領域６）の第１方向ｙの幅ｗ４は、ｎ-型半導体層２１ａの厚さｔの１／２以下であるのがよい（ｗ４≦ｔ／２）。その理由は、ｎ型領域およびｐ型領域の繰り返しピッチの違いによって第１，２並列ｐｎ層５，１５間に相互に生じる悪影響を受けにくく、境界領域１０ｂでの耐圧低下が生じにくいからである。具体的には、ｎ-型半導体層２１ａの厚さｔが７μｍ程度である場合、中間領域６の第１方向ｙの幅ｗ４は例えば２μｍ程度であってもよい。
次に、図１０に示すように、レジストマスク３３を除去した後、ｎ-型半導体層２１ａ上に、エピタキシャル成長によりさらに複数のｎ-型半導体層２１ｂ〜２１ｆを堆積し、これら複数（例えば６段）のｎ-型半導体層２１ａ〜２１ｆからなる所定厚さのエピタキシャル層２４を形成する。その際、ｎ-型半導体層２１ｂ〜２１ｅを堆積するごとに、１段目のｎ-型半導体層２１ａと同様に第１，２イオン注入３２，３４を行い、素子活性部１０ａおよび耐圧構造部１０ｃにそれぞれｐ型不純物注入領域およびｎ型不純物注入領域を形成する。素子活性部１０ａおよび耐圧構造部１０ｃにそれぞれ形成するｐ型不純物注入領域およびｎ型不純物注入領域の平面レイアウトは、１段目のｎ-型半導体層２１ａに形成したｐ型不純物注入領域およびｎ型不純物注入領域の平面レイアウトと同様である。図１０には、素子活性部１０ａにおいて、ｎ-型半導体層２１ｂ〜２１ｆにそれぞれｐ型不純物注入領域２２ｂ〜２２ｅを形成し、かつそれぞれｎ型不純物注入領域２３ｂ〜２３ｅを形成した状態を示す。エピタキシャル層２４となるｎ-型半導体層２１ａ〜２１ｆのうち、最上段のｎ-型半導体層２１ｆには第１，２イオン注入３２，３４を行わなくてもよい。ここまでの工程によって、ｎ+型ドレイン層１となるｎ+型出発基板のおもて面上にｎ型バッファ層２およびエピタキシャル層２４を順に積層されてなるエピタキシャル基体が形成される。
次に、図１１に示すように、熱処理により、ｎ-型半導体層２１ａ〜２１ｅ内の各ｎ型不純物注入領域および各ｐ型不純物注入領域を拡散させる。各ｎ型不純物注入領域および各ｐ型不純物注入領域は、それぞれ第１方向ｙに延びる直線状に形成されているため、それぞれイオン注入箇所を中心軸とする略円柱状に拡がる。これにより、素子活性部１０ａにおいて、深さ方向ｚに対向するｎ型不純物注入領域２３ａ〜２３ｅ同士が互いに重なるように連結され第１ｎ型領域３が形成されるとともに、深さ方向ｚに対向するｐ型不純物注入領域２２ａ〜２２ｅ同士が互いに重なるように連結され第１ｐ型領域４が形成される。かつ第１ｎ型領域３と第１ｐ型領域４とが互いに重なるように連結され第１並列ｐｎ層５が形成される。耐圧構造部１０ｃにおいても同様に、深さ方向ｚに対向するｎ型不純物注入領域（不図示）同士が互いに重なるように連結され第２ｎ型領域１３が形成されるとともに、深さ方向ｚに対向するｐ型不純物注入領域（不図示）同士が互いに重なるように連結され第２ｐ型領域１４が形成される。かつ第２ｎ型領域１３と第２ｐ型領域１４とが互いに重なるように連結され第２並列ｐｎ層１５が形成される。このとき、境界領域１０ｂの第３領域１０ｇに、素子活性部１０ａおよび耐圧構造部１０ｃのｎ型不純物注入領域および各ｐ型不純物注入領域からそれぞれｎ型不純物およびｐ型不純物が拡散し、中間領域６が形成される。
特に限定しないが、例えば実施の形態１にかかる半導体装置が縦型ＭＯＳＦＥＴであり、耐圧が６００Ｖクラスであり、中間領域６の第１方向ｙの幅ｗ４が２μｍ程度である場合、第１，２イオン注入３２，３４およびその後の不純物拡散のための熱処理の条件は次の通りである。第１イオン注入３２は、第１ｐ型領域４および第２ｐ型領域１４のドーズ量を０．２×１０13／ｃｍ2以上２．０×１０13／ｃｍ2以下程度とする。第２イオン注入３４は、第１ｎ型領域３および第２ｎ型領域１３のドーズ量を０．２×１０13／ｃｍ2以上２．０×１０13／ｃｍ2以下程度とする。熱処理温度は、１０００℃以上１２００℃以下程度である。
熱処理後の中間領域６の状態を図１３に示す。第１，２イオン注入３２，３４により互いに離して形成される第１，２並列ｐｎ層５，１５となる各不純物注入領域間の不純物をイオン注入しない第３領域１０ｇには、当該各不純物注入領域を拡散された第３並列ｐｎ層４３および第４並列ｐｎ層４６を備えた中間領域６が形成される。具体的には、第３領域１０ｇである中間領域６の内側（チップ中央側）部分は、第１ｎ型領域３および第１ｐ型領域４の繰り返しピッチＰ１にほぼ等しい繰り返しピッチで交互に配置された、外側に向うにしたがって不純物濃度が低くなる第３ｎ型領域４１および第３ｐ型領域４２を有する第３並列ｐｎ層４３が形成される。中間領域６の外側部分は、第２ｎ型領域１３および第２ｐ型領域１４の繰り返しピッチＰ２にほぼ等しい繰り返しピッチで交互に配置された、内側に向うにしたがって不純物濃度が低くなる第４ｎ型領域４４および第４ｐ型領域４５を有する第４並列ｐｎ層４６が形成される。すなわち、中間領域６は、第１ｎ型領域３よりも平均不純物濃度の低い第３ｎ型領域４１および第２ｎ型領域１３よりも平均不純物濃度の低い第４ｎ型領域４４と、第１ｐ型領域４よりも平均不純物濃度の低い第３ｐ型領域４２および第２ｐ型領域１４よりも平均不純物濃度の低い第４ｐ型領域４５が形成され、オフ状態のときに第１並列ｐｎ層５や第２並列ｐｎ層１５よりも空乏化されやすい領域となっている。
中間領域６に配置される第３並列ｐｎ層４３と第４並列ｐｎ層４６は対向している。第３並列ｐｎ層４３と第４並列ｐｎ層４６との間には、異なる繰り返しピッチを有する第１，２並列ｐｎ層５，１５の各不純物注入領域の不純物が拡散した遷移領域４７がある。なお、第３並列ｐｎ層４３と第４並列ｐｎ層４６は、第１，２並列ｐｎ層５，１５となる各不純物注入領域間の不純物が拡散して重なりあうように接していてもよい。
第２ｎ型領域１３および第２ｐ型領域１４の平面レイアウトは、ストライプ状とすることが好ましい。その理由は、複数の第２ｎ型領域１３および複数の第２ｐ型領域１４のそれぞれの平均不純物濃度をほぼ同じに調整しやすく、第２並列ｐｎ層１５のチャージバランスを確保しやすいからである。仮に、第２ｐ型領域１４をマトリクス状の平面レイアウトに配置し、第２ｎ型領域１３を第２ｐ型領域１４を囲む格子状の平面レイアウトにしたとする。この場合、第２ｐ型領域１４が略矩形状の平面形状であるのに対し、第２ｎ型領域１３は第２ｐ型領域１４に対して３倍の表面積をもつ格子状の平面形状となる。このため、第２ｎ型領域１３全体に均一にｎ型不純物を拡散させるために、第２ｎ型領域１３となるｎ型不純物注入領域の平面レイアウトを検討することが困難であることや、レジストマスクの加工精度に限界があることなど、イオン注入のばらつきにより複数の第２ｎ型領域１３のそれぞれの平均不純物濃度がばらつく虞がある。このイオン注入のばらつきによる悪影響は、第２ｎ型領域１３および第２ｐ型領域１４の繰り返しピッチＰ２の狭い耐圧構造部１０ｃにおいて特に顕著に生じる。それに対して、第２ｎ型領域１３および第２ｐ型領域１４の平面レイアウトをストライプ状とした場合、第２ｎ型領域１３および第２ｐ型領域１４はともに、表面積のほぼ等しい直線状の平面形状となる。このため、ｎ型不純物注入領域およびｐ型不純物注入領域の第２方向ｘの幅を等しくすることで、複数の第２ｎ型領域１３および複数の第２ｐ型領域１４のそれぞれの平均不純物濃度を容易にほぼ同じに調整することができる。
ｎ型チャネルストッパー領域１６は、例えば第１，２ｐ型領域４，１４の形成と同時に第１イオン注入３２によって形成してもよいし、第１イオン注入３２と異なるタイミングでｐ型不純物を選択的にイオン注入することによって形成してもよい。ｎ-型領域１２は、第１，２イオン注入３２，３４時にｎ-型領域１２の形成領域をレジストマスク３１，３３で覆うことで形成してもよいし、さらにｎ型不純物を選択的にイオン注入する工程を追加することによって形成してもよい。次に、一般的な方法により、ＭＯＳゲート構造やｐ型最外周領域１７、層間絶縁膜１９、ソース電極８、チャネルストッパー電極１８、ドレイン電極９を形成する工程など残りの工程を順に行う。その後、エピタキシャル基体をチップ状にダイシング（切断）することで、図１〜５に示す超接合半導体装置が完成する。
なお、この実施の形態１にかかる半導体装置の製造方法においては、ｎ+型ドレイン層１となるｎ+型出発基板のおもて面上にｎ型バッファ層２を形成しているが、ｎ型バッファ層２を形成せずに、ｎ+型ドレイン層１となるｎ+型出発基板のおもて面上にエピタキシャル層２４を形成してもよい。
次に、実施の形態１にかかる半導体装置の素子活性部１０ａの一例について説明する。図１４は、実施の形態１にかかる半導体装置の素子活性部の一例を示す断面図である。図１５は、実施の形態１にかかる半導体装置の素子活性部の別の一例を示す断面図である。図１４に示すように、素子活性部１０ａにおいて第１主面側には、ｐ型ベース領域７、ｎ+型ソース領域５１、ｐ+型コンタクト領域５２、ゲート絶縁膜５３およびゲート電極５４からなる一般的なプレーナゲート構造のＭＯＳゲート構造が設けられている。また、図１５に示すように、素子活性部１０ａにおいて第１主面側に、ｐ型ベース領域７、ｎ+型ソース領域６１、ｐ+型コンタクト領域６２、トレンチ６３、ゲート絶縁膜６４およびゲート電極６５からなる一般的なトレンチゲート構造のＭＯＳゲート構造を設けてもよい。これらＭＯＳゲート構造は、第１並列ｐｎ層５の第１ｐ型領域４に深さ方向ｚに接するようにｐ型ベース領域７を配置すればよい。第１並列ｐｎ層５中の点線は、第１並列ｐｎ層５を形成する際にエピタキシャル成長により複数積層したｎ-型半導体層間の境界である。
（実施の形態２）
実施の形態２にかかる半導体装置の構造について、超接合構造を備えたｎチャネル型ＭＯＳＦＥＴを例に説明する。実施の形態２にかかる半導体装置の平面レイアウトを示す平面図は、実施の形態１にかかる半導体装置の平面レイアウトを示す平面図と同じである。図１６は、図１のＸ１部を拡大して示す平面図である。図１７は、図１の切断線Ａ−Ａ’における断面構造を示す断面図である。図１８は、図１の切断線Ｂ−Ｂ’における断面構造を示す断面図である。図１９は、図１の切断線Ｃ−Ｃ’における断面構造を示す断面図である。
実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、第１ｎ型領域３、第２ｎ型領域１３、第３ｎ型領域４１、および第４ｎ型領域４４が同じ平均不純物濃度であり、ｎ型不純物のイオン注入によって形成されていない点である。第１ｎ型領域３、第２ｎ型領域１３を形成するためのｎ型不純物のイオン注入を行わず、エピタキシャル基体（後述するｎ型半導体層７１ａ〜７１ｆ）のｎ型不純物濃度を変えずに並列ｐｎ層のｎ型領域とする場合でも、中間領域６を備えることで実施の形態１と同様の効果を得ることができる。
第１，２並列ｐｎ層５，１５間の中間領域６は、第１イオン注入により互いに離して形成される第１，２並列ｐｎ層５，１５となる各不純物注入領域間の不純物をイオン注入しない領域（第３領域）に当該各不純物注入領域を拡散させてなる第３並列ｐｎ層４３および第４並列ｐｎ層４６が配置される。具体的には、中間領域６の内側（チップ中央側）部分は、第１ｎ型領域３および第１ｐ型領域４の繰り返しピッチＰ１にほぼ等しい繰り返しピッチで交互に配置された、外側に向うにしたがって不純物濃度が低くなる第３ｐ型領域４２を有する第３並列ｐｎ層４３を備える。中間領域６の外側部分は、第２ｎ型領域１３および第２ｐ型領域１４の繰り返しピッチＰ２にほぼ等しい繰り返しピッチで交互に配置された、内側に向うにしたがって不純物濃度が低くなる第４ｐ型領域４５を有する第４並列ｐｎ層４６を備える。すなわち、中間領域６は、第１ｎ型領域３と同じ平均不純物濃度の第３ｎ型領域４１および第４ｎ型領域４４と、第１ｐ型領域４よりも平均不純物濃度の低い第３ｐ型領域４２および第２ｐ型領域１４よりも平均不純物濃度の低い第４ｐ型領域４５とで構成される。
また、第１ｐ型領域４と第２ｐ型領域１４との中心が対向する位置間に挟まれた区間Ｙの中間領域ｂ２と同じ幅ｗ４の第１並列ｐｎ層５の領域ｂ１および第２並列ｐｎ層１５の領域ｂ３のｐ型不純物量は、区間Ｙの中間領域ｂ２に対して、Ｃｂ２＜（Ｃｂ１＋Ｃｂ３）／２を満たす。Ｃｂ１〜Ｃｂ３は、それぞれ領域ｂ１〜ｂ３のｐ型不純物量である。そのため、中間領域６はオフ状態のときに第１並列ｐｎ層５よりも空乏化されやすい領域となっている。さらに、第１ｐ型領域４と第２ｐ型領域１４との中心が対向する位置において、区間Ｙの中間領域ｂ２の中点ｂ２’の不純物濃度は、第１並列ｐｎ層５の領域ｂ１の中点ｂ１’の不純物濃度および第２並列ｐｎ層１５の領域ｂ３の中点ｂ３’の不純物濃度より低い。中間領域６に配置される第３並列ｐｎ層４３と第４並列ｐｎ層４６は対向している。なお、第３並列ｐｎ層４３と第４並列ｐｎ層４６は、第１，２並列ｐｎ層５，１５となる各不純物注入領域間の不純物が拡散して重なりあうように接していてもよい。
特に限定しないが、例えば実施の形態２の半導体装置が縦型ＭＯＳＦＥＴであり、耐圧が６００Ｖクラスである場合には、各部の寸法および不純物濃度は次の値をとる。ドリフト領域の厚さ（第１並列ｐｎ層５の厚さ）は３５μｍ、第１ｎ型領域３および第１ｐ型領域４の幅は６．０μｍ（繰り返しピッチＰ１は１２．０μｍ）である。ドリフト領域（後述するエピタキシャル層２４）の１／２の深さに相当するｎ型半導体層７１ｃ表面に配置される第１ｎ型領域３（ｎ型半導体層７１ａ〜７１ｆ）の幅方向のピーク不純物濃度は４．０×１０15／ｃｍ3である。ドリフト領域（後述するエピタキシャル層２４）の１／２の深さに相当するｎ型半導体層７１ｃ表面に配置される第１ｐ型領域４の幅方向のピーク不純物濃度は４．０×１０15／ｃｍ3である。第２ｎ型領域１３および第２ｐ型領域１４の幅は４．０μｍ（繰り返しピッチＰ２は８．０μｍ）である。ドリフト領域（後述するエピタキシャル層２４）の１／２の深さに相当するｎ型半導体層７１ｃ表面に配置される第２ｐ型領域１４の幅方向のピーク不純物濃度は２．０×１０15／ｃｍ3である。中間領域６の幅ｗ４は２μｍである。耐圧構造部１０ｃの幅ｗ２は１５０μｍであり、第２並列ｐｎ層１５の、耐圧構造部１０ｃに配置された部分の幅ｗ３は１１０μｍである。
耐圧構造部１０ｃにおいては、第２並列ｐｎ層１５よりも外側には、ｎ型バッファ層２上にｎ型領域７０が設けられている。
なお、この実施の形態２においては、素子活性部１０ａにはＭＯＳゲート構造とｎ型バッファ層２との間に第１並列ｐｎ層５が設けられ、耐圧構造部１０ｃにはｎ型バッファ層２上に第２並列ｐｎ層１５が設けられている形態を示したが、ＭＯＳゲート構造とｎ+型ドレイン層１の間に第１並列ｐｎ層５を設け、ｎ+型ドレイン層１上に第２並列ｐｎ層１５を設けてもよい。
次に、実施の形態２にかかる半導体装置の製造方法について説明する。図２０〜２４は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。図２５，２６は、実施の形態２にかかる半導体装置の製造途中の状態を示す平面図である。図２５には、第１，２並列ｐｎ層５，１５を形成するための第１イオン注入３２後かつ熱処理前における不純物注入領域の平面レイアウトを示す。図２６には、熱処理後の中間領域６の状態を示す。実施の形態２にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法と異なる点は、ｎ型不純物をイオン注入する第２イオン注入３４を行わない点である。
具体的には、まず、図２０に示すように、ｎ+型ドレイン層１となるｎ+型出発基板のおもて面上に、エピタキシャル成長によりｎ型バッファ層２を形成する。次に、図２１に示すように、ｎ型バッファ層２上に、エピタキシャル成長により１段目のｎ型半導体層７１ａを所定の厚さｔで堆積（形成）する。次に、図２２に示すように、ｎ型半導体層７１ａ上に、第１並列ｐｎ層５の第１ｐ型領域４および第２並列ｐｎ層１５の第２ｐ型領域１４の形成領域に対応する部分が開口したレジストマスク３１を形成する。レジストマスク３１の開口部の第２方向ｘの幅は、素子活性部１０ａにおいて第１ｐ型領域４の第２方向ｘの幅よりも狭く、耐圧構造部１０ｃにおいて第２ｐ型領域１４の第２方向ｘの幅よりも狭くなっている。また、レジストマスク３１の開口部の第２方向ｘの幅は、素子活性部１０ａよりも耐圧構造部１０ｃで狭くなっている。次に、レジストマスク３１をマスクとしてｐ型不純物を第１イオン注入３２する。この第１イオン注入３２により、ｎ型半導体層７１ａの表面層に、素子活性部１０ａにおいてｐ型不純物注入領域２２ａを選択的に形成し、耐圧構造部１０ｃにおいてｐ型不純物注入領域４２ａを選択的に形成する（図２５参照）。ｐ型不純物注入領域２２ａ，４２ａの深さは、例えばｎ型半導体層７１ａの厚さｔよりも浅い。
上述した第１イオン注入３２においては、図２５に示すように、素子活性部１０ａおよび耐圧構造部１０ｃのｐ型の不純物注入領域２２ａ，４２ａは、素子活性部１０ａと耐圧構造部１０ｃとの間の境界領域１０ｂにまで延在するように配置する。具体的には、第１方向ｙにおいて、素子活性部１０ａのｐ型不純物注入領域２２ａは、境界領域１０ｂの内側（素子活性部１０ａ側）の第１領域１０ｅに延在するように配置する。耐圧構造部１０ｃのｐ型不純物注入領域４２ａは、境界領域１０ｂの外側（耐圧構造部１０ｃ側）の第２領域１０ｆに延在するように配置する。さらに、第１領域１０ｅと第２領域１０ｆとの間の第３領域１０ｇをレジストマスク３１で覆い、第３領域１０ｇに不純物をイオン注入しないことで、素子活性部１０ａのｐ型の不純物注入領域２２ａと耐圧構造部１０ｃのｐ型の不純物注入領域４２ａとを第１方向ｙに離して配置する。第３領域１０ｇは、後述する熱処理により第１，２並列ｐｎ層５，１５間の中間領域６となる部分である。第３領域１０ｇ（中間領域６）の第１方向ｙの幅ｗ４は、ｎ型半導体層７１ａの厚さｔの１／２以下であるのがよい（ｗ４≦ｔ／２）。その理由は、ｎ型領域およびｐ型領域の繰り返しピッチの違いによって第１，２並列ｐｎ層５，１５間に相互に生じる悪影響を受けにくく、境界領域１０ｂでの耐圧低下が生じにくいからである。具体的には、ｎ-型半導体層２１ａの厚さｔが７μｍ程度である場合、中間領域６の第１方向ｙの幅ｗ４は例えば２μｍ程度であってもよい。
次に、図２３に示すように、レジストマスク３１を除去した後、ｎ型半導体層７１ａ上に、エピタキシャル成長によりさらに複数のｎ型半導体層７１ｂ〜７１ｆを堆積し、これら複数（例えば６段）のｎ型半導体層７１ａ〜７１ｆからなる所定厚さのエピタキシャル層２４を形成する。その際、ｎ型半導体層７１ｂ〜７１ｅを堆積するごとに、１段目のｎ型半導体層７１ａと同様に第１イオン注入３２を行い、素子活性部１０ａおよび耐圧構造部１０ｃにそれぞれｐ型不純物注入領域を形成する。素子活性部１０ａおよび耐圧構造部１０ｃにそれぞれ形成するｐ型不純物注入領域の平面レイアウトは、１段目のｎ型半導体層７１ａに形成したｐ型不純物注入領域の平面レイアウトと同様である。図２３には、素子活性部１０ａにおいて、ｎ型半導体層７１ｂ〜７１ｆにそれぞれｐ型不純物注入領域２２ｂ〜２２ｅを形成した状態を示す。エピタキシャル層２４となるｎ型半導体層７１ａ〜７１ｆのうち、最上段のｎ型半導体層７１ｆには第１イオン注入３２を行わなくてもよい。ここまでの工程によって、ｎ+型ドレイン層１となるｎ+型出発基板のおもて面上にｎ型バッファ層２およびエピタキシャル層２４を順に積層されてなるエピタキシャル基体が形成される。
次に、図２４に示すように、熱処理により、ｎ型半導体層７１ａ〜７１ｅ内の各ｐ型不純物注入領域を拡散させる。各ｐ型不純物注入領域は、それぞれ第１方向ｙに延びる直線状に形成されているため、それぞれイオン注入箇所を中心軸とする略円柱状に拡がる。これにより、素子活性部１０ａにおいて、深さ方向ｚに対向するｐ型不純物注入領域２２ａ〜２２ｅ同士が互いに重なるように連結され第１ｐ型領域４が形成される。耐圧構造部１０ｃにおいても同様に、深さ方向ｚに対向するｐ型不純物注入領域（不図示）同士が互いに重なるように連結され第２ｐ型領域１４が形成される。このとき、境界領域１０ｂの第３領域１０ｇに、素子活性部１０ａおよび耐圧構造部１０ｃの各ｐ型不純物注入領域からｐ型不純物が拡散し、中間領域６が形成される。
特に限定しないが、例えば実施の形態２にかかる半導体装置が縦型ＭＯＳＦＥＴであり、耐圧が６００Ｖクラスであり、中間領域６の第１方向ｙの幅ｗ４が２μｍ程度である場合、第１イオン注入３２およびその後の不純物拡散のための熱処理の条件は次の通りである。第１イオン注入３２は、第１ｐ型領域４および第２ｐ型領域１４のドーズ量を０．２×１０13／ｃｍ2以上２．０×１０13／ｃｍ2以下程度とする。熱処理温度は、１０００℃以上１２００℃以下程度である。
熱処理後の中間領域６の状態それぞれを図２６に示す。第１イオン注入３２により互いに離して形成される第１，２並列ｐｎ層５，１５となるｐ型の不純物注入領域間の不純物をイオン注入しない第３領域１０ｇには、当該不純物注入領域を拡散された第３並列ｐｎ層４３および第４並列ｐｎ層４６を備えた中間領域６が形成される。具体的には、第３領域１０ｇである中間領域６の内側（チップ中央側）部分は、第１ｎ型領域３および第１ｐ型領域４の繰り返しピッチＰ１にほぼ等しい繰り返しピッチで交互に配置された、外側に向うにしたがって不純物濃度が低くなる第３ｐ型領域４２を有する第３並列ｐｎ層４３が形成される。中間領域６の外側部分は、第２ｎ型領域１３および第２ｐ型領域１４の繰り返しピッチＰ２にほぼ等しい繰り返しピッチで交互に配置された、内側に向うにしたがって不純物濃度が低くなる第４ｐ型領域４５を有する第４並列ｐｎ層４６が形成される。すなわち、中間領域６には、第１ｎ型領域３と同じ平均不純物濃度の第３ｎ型領域４１および第４ｎ型領域４４と、第１ｐ型領域４よりも平均不純物濃度の低い第３ｐ型領域４２および第４ｐ型領域４５が形成され、オフ状態のときに第１並列ｐｎ層５よりも空乏化されやすい領域となっている。
中間領域６に配置される第３並列ｐｎ層４３と第４並列ｐｎ層４６は対向している。なお、第３並列ｐｎ層４３と第４並列ｐｎ層４６は、第１，２並列ｐｎ層５，１５となる各不純物注入領域間の不純物が拡散して重なりあうように接していてもよい。なお、実施の形態２は実施の形態１と第１ｎ型領域３と第２ｎ型領域１３に第２イオン注入３４を行わない点が異なるが、実施の形態２にかかる半導体装置の素子活性部１０ａは、実施の形態１にかかる半導体装置の素子活性部１０ａと同じ構成である。
（実施の形態３）
実施の形態３にかかる半導体装置の構造について、超接合構造を備えたｎチャネル型ＭＯＳＦＥＴを例に説明する。図２９は、実施の形態３にかかる半導体装置の平面レイアウトを示す平面図である。図３０は、図２９のＸ２部を拡大して示す平面図である。図３１は、図２９のＸ３部を拡大して示す平面図である。図３２は、図２９の切断線Ｄ−Ｄ’における断面構造を示す断面図である。図３３は、図２９の切断線Ｅ−Ｅ’における断面構造を示す断面図である。図２９には、素子活性部１０ａおよび素子周縁部１０ｄの第１，２並列ｐｎ層８５，１５を横切る平面、例えば素子活性部１０ａの第１並列ｐｎ層８５の１／２の深さでの平面における形状が示されている。図２９では、第１ｎ型領域８３および第１ｐ型領域８４の繰り返しピッチＰ１と、第２ｎ型領域１３および第２ｐ型領域１４の繰り返しピッチＰ２との違いを明確にするために、これらの領域の個数を図３０〜３４よりも少なく図示している。
実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、第２並列ｐｎ層１５のストライプの延びる方向と直交する方向に延びるストライプ状の平面レイアウトに第１並列ｐｎ層８５を配置した点である（図２９〜３３）。実施の形態３においては、第１並列ｐｎ層８５のストライプの延びる横方向を第２方向ｘとし、第２並列ｐｎ層１５のストライプの延びる横方向を第１方向ｙとする。素子活性部１０ａの、第１並列ｐｎ層８５の平面レイアウト以外の構成は、実施の形態１と同様である。素子周縁部１０ｄの構成は、実施の形態１と同様である。第２並列ｐｎ層１５は、実施の形態１と同様に、中間領域６を挟んで第１並列ｐｎ層８５の周囲を囲むとともに、中間領域６を介して第１並列ｐｎ層８５に接する。
すなわち、略矩形枠状の平面レイアウトに配置された中間領域６の第１方向ｙに平行な直線部分（以下、第１直線部分とする）６ｂと、第２方向ｘに平行な直線部分（以下、第２直線部分とする）６ａとで、第３，４並列ｐｎ層４３，４６の配置が異なる。第３，４並列ｐｎ層４３，４６は、実施の形態１と同様に、それぞれ第１，２並列ｐｎ層８５，１５となる各不純物注入領域間の不純物をイオン注入しない領域（上述した第３領域）に当該各不純物注入領域を拡散させてなる。第１ｎ型領域８３および第１ｐ型領域８４の繰り返しピッチＰ１、および、第２ｎ型領域１３および第２ｐ型領域１４の繰り返しピッチＰ２の条件は、実施の形態１と同様である。
具体的には、図３０に示すように、第１並列ｐｎ層８５の第１ｎ型領域８３と第１ｐ型領域８４との繰り返しの最も外側の例えば第１ｎ型領域８３は、第１並列ｐｎ層８５のストライプと直交する方向（第１方向ｙ）に中間領域６の第２直線部分６ａを挟んで第２並列ｐｎ層１５の第２ｎ型領域１３および第２ｐ型領域１４のストライプ端部に対向する。すなわち、中間領域６の第２直線部分６ａの内側部分には第３並列ｐｎ層４３の第３ｎ型領域４１のみが配置され、遷移領域４７を挟んで外側部分には第４ｎ型領域４４と第４ｐ型領域４５とを第２方向ｘに交互に繰り返してなる第４並列ｐｎ層４６が配置される。
中間領域６の第２直線部分６ａにおける遷移領域４７は、第１並列ｐｎ層８５の例えば第１ｎ型領域８３と、第２並列ｐｎ層１５の第２ｎ型領域１３および第２ｐ型領域１４となる各不純物注入領域の不純物が拡散した領域である。中間領域６の第２直線部分６ａと同じ幅ｗ４の第１並列ｐｎ層８５の領域ａ１１および第２並列ｐｎ層１５の領域ａ１３のｎ型不純物量は、中間領域６の第２直線部分６ａに対して、Ｃａ１２＜（Ｃａ１１＋Ｃａ１３）／２を満たす。Ｃａ１１〜Ｃａ１３は、それぞれ領域ａ１１、第２直線部分６ａおよび領域ａ１３のｎ形不純物量である。中間領域６の第２直線部分６ａのｐ型不純物量は、外側から内側に向うにしたがって減少している。
一方、図３１に示すように、第２並列ｐｎ層１５の第２ｎ型領域１３と第２ｐ型領域１４との繰り返しの最も内側の例えば第２ｎ型領域１３は、第２並列ｐｎ層１５のストライプと直交する方向（第２方向ｘ）に中間領域６の第１直線部分６ｂを挟んで第１並列ｐｎ層８５の第１ｎ型領域８３および第１ｐ型領域８４のストライプ端部に対向する。すなわち、中間領域６の第１直線部分６ｂの内側部分には第３ｎ型領域４１と第３ｐ型領域４２とを第１方向ｙに交互に繰り返してなる第３並列ｐｎ層４３が配置され、遷移領域４７を挟んで外側部分には第４並列ｐｎ層４６の第４ｎ型領域４４のみが配置される。
中間領域６の第１直線部分６ｂにおける遷移領域４７は、第１並列ｐｎ層８５の第１ｎ型領域８３および第１ｐ型領域８４と、第２並列ｐｎ層１５の例えば第２ｎ型領域１３となる各不純物注入領域の不純物が拡散した領域である。中間領域６の第１直線部分６ｂと同じ幅ｗ４の第１並列ｐｎ層８５の領域ａ２１および第２並列ｐｎ層１５の領域ａ２３のｎ型不純物量は、中間領域６の第１直線部分６ｂに対して、Ｃａ２２＜（Ｃａ２１＋Ｃａ２３）／２を満たす。Ｃａ２１〜Ｃａ２３は、それぞれ領域ａ２１、第２直線部分６ｂおよび領域ａ２３のｎ型不純物量である。中間領域６の第１直線部分６ｂのｐ型不純物量は、内側から外側に向うにしたがって減少している。
実施の形態３にかかる半導体装置の製造方法は、実施の形態１にかかる半導体装置の製造方法において、第１，２並列ｐｎ層８５，１５を形成するための第１，２イオン注入３２，３４に用いるレジストマスク３１，３３（図８〜１０参照）の平面レイアウトを変更すればよい。具体的には、第１イオン注入３２に用いるレジストマスク３１は、第１並列ｐｎ層８５の第１ｐ型領域８４の形成領域に対応する部分と、第２並列ｐｎ層１５の第２ｐ型領域１４の形成領域に対応する部分とが直交する平面レイアウトに開口する。第２イオン注入３４に用いるレジストマスク３３は、第１並列ｐｎ層８５の第１ｎ型領域８３の形成領域に対応する部分と、第２並列ｐｎ層１５の第２ｎ型領域１３の形成領域に対応する部分とが直交する平面レイアウトに開口する。
実施の形態３においては、耐圧が６００Ｖクラスである場合、中間領域６（第１，２直線部分６ｂ，６ａ）の不純物濃度は、例えば１．０×１０14／ｃｍ3以下程度であることが好ましい。また、耐圧が３００Ｖクラスである場合、中間領域６の不純物濃度は、例えば１．０×１０15／ｃｍ3以下程度であることが好ましい。
実施の形態３を実施の形態２にかかる半導体装置に適用してもよい。
以上、説明したように、上述した各実施の形態によれば、第１並列ｐｎ層となる不純物注入領域と、第２並列ｐｎ層となる不純物注入領域との間に不純物をイオン注入しない第３領域を形成し、この第３領域に各不純物注入領域を熱拡散させることにより、第１，２並列ｐｎ層間に、第１並列ｐｎ層よりも平均不純物濃度の低い第３並列ｐｎ層と、第２並列ｐｎ層よりも平均不純物濃度が低い第４並列ｐｎ層とを有する中間領域を形成することができる。また、中間領域の不純物量は、第１並列ｐｎ層の不純物量よりも低いため、第１並列ｐｎ層よりも空乏化しやすく電界集中しにくい。このため、耐圧構造部に素子活性部よりもｎ型領域およびｐ型領域の繰り返しピッチが狭い第２並列ｐｎ層を配置して、耐圧構造部の耐圧を素子活性部の耐圧よりも高くしたとしても、素子活性部と耐圧構造部との間の境界領域でチャージバランス変化が相互に悪影響しない。このため、素子活性部と耐圧構造部との間の境界領域において耐圧低下が生じない。したがって、第１，２並列ｐｎ層のチャージバランスをそれぞれ調整することができるため、素子周縁部（耐圧構造部および境界領域）の耐圧を素子活性部の耐圧よりも高くして素子全体の高耐圧化が容易となる。このため、信頼性を向上させることができる。また、第１並列ｐｎ層の平均不純物濃度を高くして低オン抵抗化を図ったとしても、素子周縁部と素子活性部との耐圧差を維持することができる。したがって、オン抵抗を低減するとともに、耐圧低下を抑制することができる。また、素子周縁部の耐圧を素子活性部の耐圧よりも高くすることで、素子周縁部よりも早く素子活性部でブレイクダウン（降伏）させることができるため、アバランシェ耐量や逆回復耐量を向上させることができる。
また、従来（例えば上記特許文献１の図８）のように素子周縁部にガードリングを設けた構成では、素子活性部の周囲を囲む同心円状に互いに離して複数のガードリングを配置するため、素子周縁部の幅が長くなってしまう。一方、上述した各実施の形態によれば、素子周縁部に設けた第２並列ｐｎ層の第２ｐ型領域がガードリングに似た機能を果たす。このため、素子周縁部に第２並列ｐｎ層を設けることで、素子周縁部をオフ時に空乏化しやすくすることができ、かつ素子周縁部にガードリングを設ける必要がなくなり、耐圧構造部の幅が長くなることを防止することができる。また、上述した各実施の形態によれば、第２並列ｐｎ層よりも外側にｎ-型領域を設けることで、オフ状態のときに、第２並列ｐｎ層までを急速に空乏化し、第２並列ｐｎ層よりも外側に広がる空乏層の伸びを抑制することができる。これにより、ｎ型チャネルストッパー領域まで空乏層が達しにくく、ｎ型チャネルストッパー領域付近において局所的な電界集中が生じにくいため、耐圧低下を抑制することができる。また、第２並列ｐｎ層よりも外側に配置されたｎ-型領域、およびｎ型領域により空乏層の伸びを抑制することで、耐圧構造部の幅を短縮することができる。また、実施の形態３によれば、第１並列ｐｎ層のストライプの延びる方向と、第２並列ｐｎ層のストライプの延びる方向と、が直交する平面レイアウトとする場合においても、第１，２並列ｐｎ層のチャージバランスをそれぞれ調整することができる。このため、設計の自由度が高い。
以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態中に記載した寸法や不純物濃度などは一例であり、本発明はそれらの値に限定されるものではない。また、上述した各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。また、本発明は、ＭＯＳＦＥＴに限らず、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、バイポーラトランジスタ、ＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ：還流ダイオード）またはショットキーダイオード等にも適用可能である。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、素子活性部の周囲を囲む素子周縁部に耐圧構造部を備えた大電力用半導体装置に有用であり、特に、ドリフト層を並列ｐｎ層としたＭＯＳＦＥＴ、ＩＧＢＴ、バイポーラトランジスタ、ＦＷＤまたはショットキーダイオード等の高耐圧な半導体装置に有用である。
１ ｎ+型ドレイン層
２ ｎ型バッファ層
３，８３ 第１ｎ型領域
４，８４ 第１ｐ型領域
５，８５ 第１並列ｐｎ層
６ 第１，２並列ｐｎ層間の中間領域
７ ｐ型ベース領域
８ ソース電極
９ ドレイン電極
１０ａ 素子活性部
１０ｂ 境界領域
１０ｃ 耐圧構造部
１０ｄ 素子周縁部
１０ｅ 第１領域
１０ｆ 第２領域
１０ｇ 第３領域
１２ ｎ-型領域
１３ 第２ｎ型領域
１４ 第２ｐ型領域
１５ 第２並列ｐｎ層
１６ ｎ型チャネルストッパー領域
１７ ｐ型最外周領域
１８ チャネルストッパー電極
１９ 層間絶縁膜
２１ａ〜２１ｆ ｎ-型半導体層
２２ａ〜２２ｅ，４２ａ ｐ型不純物注入領域
２３ａ〜２３ｅ，４３ａ ｎ型不純物注入領域
２４ エピタキシャル層
３１，３３ レジストマスク
３２，３４ イオン注入
４１ 第３ｎ型領域
４２ 第３ｐ型領域
４３ 第３並列ｐｎ層
４４ 第４ｎ型領域
４５ 第４ｐ型領域
４６ 第４並列ｐｎ層
４７ 遷移領域
５１，６１ ｎ+型ソース領域
５２，６２ ｐ+型コンタクト領域
５３，６４ ゲート絶縁膜
５４，６５ ゲート電極
６３ トレンチ
７０ ｎ型領域
７１ａ〜７１ｆ ｎ型半導体層
Ｐ１ 第１並列ｐｎ層の繰り返しピッチ
Ｐ２ 第２並列ｐｎ層の繰り返しピッチ
Ｙ 第１ｐ型領域と第２ｐ型領域との中心が対向する位置間に挟まれた区間
ａ１，ｂ１ 第１ｐ型領域と第２ｐ型領域との中心が対向する位置間に挟まれた区間の
第１並列ｐｎ層の領域
ａ２，ｂ２ 第１ｐ型領域と第２ｐ型領域との中心が対向する位置間に挟まれた区間の
中間領域
ａ３，ｂ３ 第１ｐ型領域と第２ｐ型領域との中心が対向する位置間に挟まれた区間の
第２並列ｐｎ層の領域
ａ１’，ａ２’，ａ３’，ｂ１’，ｂ２’，ｂ３’ 中点
ｄ１ 素子活性部に形成するｎ型不純物注入領域とｐ型不純物注入領域との間隔
ｄ２ 耐圧構造部に形成するｎ型不純物注入領域とｐ型不純物注入領域との間隔
ｗ１ ｎ-型領域の幅
ｗ２ 耐圧構造部の幅
ｗ３ 第２並列ｐｎ層の、耐圧構造部に配置された部分の幅
ｗ４ 第１，２並列ｐｎ層間の中間領域の幅
ｔ ｎ-型半導体層の厚さ
ｘ 並列ｐｎ層のストライプと直交する横方向（第２方向）
ｙ 並列ｐｎ層のストライプの延びる横方向（第１方向）
ｚ 深さ方向

Claims (18)

  1. 第１主面側に設けられた表面素子構造と、
    第２主面側に設けられた低抵抗層と、
    前記表面素子構造と前記低抵抗層との間に設けられた、第１の第１導電型領域および第１の第２導電型領域が交互に配置された第１並列ｐｎ層と、
    前記第１並列ｐｎ層の周囲を囲むように設けられた、前記第１の第１導電型領域および前記第１の第２導電型領域の繰り返しピッチよりも狭いピッチで第２の第１導電型領域および第２の第２導電型領域が交互に配置された第２並列ｐｎ層と、
    前記第１並列ｐｎ層と前記第２並列ｐｎ層との間に、前記第１並列ｐｎ層および前記第２並列ｐｎ層に接するように設けられた中間領域と、を備え、
    前記中間領域に、
    前記第１並列ｐｎ層の前記第１の第２導電型領域に接し、かつ前記第１の第２導電型領域よりも平均不純物濃度の低い第３の第２導電型領域と、
    前記第２並列ｐｎ層の前記第２の第２導電型領域に接し、かつ前記第２の第２導電型領域よりも平均不純物濃度の低い第４の第２導電型領域と、
    を有することを特徴とする半導体装置。
  2. 前記中間領域に、
    前記第１並列ｐｎ層の前記第１の第１導電型領域に接し、かつ前記第１の第１導電型領域よりも平均不純物濃度の低い第３の第１導電型領域と、
    前記第２並列ｐｎ層の前記第２の第１導電型領域に接し、かつ前記第２の第１導電型領域よりも平均不純物濃度の低い第４の第１導電型領域と、
    を有することを特徴とする請求項１に記載の半導体装置。
  3. 前記中間領域に、前記第３の第１導電型領域および前記第３の第２導電型領域が交互に配置された第３並列ｐｎ層が配置されていることを特徴とする請求項２に記載の半導体装置。
  4. 前記中間領域に、前記第４の第１導電型領域および前記第４の第２導電型領域が交互に配置された第４並列ｐｎ層が配置されていることを特徴とする請求項２または３に記載の半導体装置。
  5. 前記第１の第１導電型領域および前記第１の第２導電型領域は、ストライプ状の平面レイアウトに配置され、
    前記第２の第１導電型領域および前記第２の第２導電型領域は、前記第１の第１導電型領域および前記第１の第２導電型領域と同じ向きのストライプ状の平面レイアウトに配置され、
    前記第３の第２導電型領域および前記第４の第２導電型領域は、前記第１の第２導電型領域および前記第２の第２導電型領域と同じ向きのストライプ状の平面レイアウトに配置されていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  6. 対向する前記第３の第２導電型領域と前記第４の第２導電型領域のうち少なくとも１つが接していることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
  7. 前記第１の第１導電型領域および前記第１の第２導電型領域は、ストライプ状の平面レイアウトに配置され、
    前記第２の第１導電型領域および前記第２の第２導電型領域は、前記第１の第１導電型領域および前記第１の第２導電型領域と直交する向きのストライプ状の平面レイアウトに配置され、
    前記第３の第２導電型領域は、前記第１の第２導電型領域と同じ向きのストライプ状の平面レイアウトに配置され、
    前記第４の第２導電型領域は、前記第２の第２導電型領域と同じ向きのストライプ状の平面レイアウトに配置されていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  8. 前記表面素子構造および前記第１並列ｐｎ層が配置され、オン状態の時に電流が流れる素子活性部と、
    前記第２並列ｐｎ層が配置された、前記素子活性部を囲む素子周縁部と、
    前記素子周縁部の前記素子活性部側に対して反対側において、前記第１主面と前記低抵抗層との間に設けられた終端領域と、
    前記第２並列ｐｎ層と前記終端領域との間に設けられた、前記第２の第１導電型領域よりも平均不純物濃度の低い第５の第１導電型領域と、
    前記終端領域に電気的に接続する導電層と、
    をさらに備えることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
  9. 第１導電型半導体層を堆積する第１工程と、
    前記第１導電型半導体層の表面層に、交互に配置されるように第１の第１導電型不純物注入領域および第１の第２導電型不純物注入領域を形成するとともに、前記第１の第１導電型不純物注入領域および前記第１の第２導電型不純物注入領域よりも外側に所定幅離した位置に、前記第１の第１導電型不純物注入領域および前記第１の第２導電型不純物注入領域の繰り返しピッチよりも狭いピッチで交互に配置されるように第２の第１導電型不純物注入領域および第２の第２導電型不純物注入領域を形成する第２工程と、
    を繰り返し行う形成工程と、
    熱処理により、前記第１の第１導電型不純物注入領域および前記第１の第２導電型不純物注入領域を拡散させて第１の第１導電型領域および第１の第２導電型領域が交互に配置された第１並列ｐｎ層を形成するとともに、前記第２の第１導電型不純物注入領域および前記第２の第２導電型不純物注入領域を拡散させて第２の第１導電型領域および第２の第２導電型領域が交互に配置された第２並列ｐｎ層を形成する熱処理工程と、
    を含み、
    前記熱処理工程では、前記第１並列ｐｎ層と前記第２並列ｐｎ層との間に、前記第１の第１導電型不純物注入領域、前記第１の第２導電型不純物注入領域、前記第２の第１導電型不純物注入領域および前記第２の第２導電型不純物注入領域を拡散させて、前記第１の第１導電型領域よりも平均不純物濃度の低い第３の第１導電型領域、前記第１の第２導電型領域よりも平均不純物濃度の低い第３の第２導電型領域、前記第２の第１導電型領域よりも平均不純物濃度の低い第４の第１導電型領域および前記第２の第２導電型領域よりも平均不純物濃度の低い第４の第２導電型領域を有する中間領域を形成することを特徴とする半導体装置の製造方法。
  10. 前記熱処理工程では、前記第３の第１導電型領域および前記第３の第２導電型領域を交互に配置した第３並列ｐｎ層と、前記第４の第１導電型領域および前記第４の第２導電型領域を交互に配置した第４並列ｐｎ層と、を有する前記中間領域を形成することを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記第２工程では、ストライプ状の平面レイアウトに前記第１の第１導電型不純物注入領域および前記第１の第２導電型不純物注入領域を形成するとともに、前記第１の第１導電型不純物注入領域および前記第１の第２導電型不純物注入領域と同じ向きのストライプ状の平面レイアウトに前記第２の第１導電型不純物注入領域および前記第２の第２導電型不純物注入領域を形成することを特徴とする請求項９または１０に記載の半導体装置の製造方法。
  12. 前記第２工程では、ストライプ状の平面レイアウトに前記第１の第１導電型不純物注入領域および前記第１の第２導電型不純物注入領域を形成するとともに、前記第１の第１導電型不純物注入領域および前記第１の第２導電型不純物注入領域と直交する向きのストライプ状の平面レイアウトに前記第２の第１導電型不純物注入領域および前記第２の第２導電型不純物注入領域を形成することを特徴とする請求項９または１０に記載の半導体装置の製造方法。
  13. 第１導電型半導体層を堆積する第１工程と、
    前記第１導電型半導体層の表面層に、交互に配置されるように第１の第２導電型不純物注入領域を形成するとともに、前記第１の第２導電型不純物注入領域よりも外側に所定幅離した位置に、前記第１の第２導電型不純物注入領域の繰り返しピッチよりも狭いピッチで第２の第２導電型不純物注入領域を形成する第２工程と、
    を繰り返し行う形成工程と、
    熱処理により、前記第１の第２導電型不純物注入領域を拡散させて第１の第２導電型領域が前記第１導電型半導体層と交互に配置された第１並列ｐｎ層を形成するとともに、前記第２の第２導電型不純物注入領域を拡散させて第２の第２導電型領域が前記第１導電型半導体層と交互に配置された第２並列ｐｎ層を形成する熱処理工程と、
    を含み、
    前記熱処理工程では、前記第１並列ｐｎ層と前記第２並列ｐｎ層との間に、前記第１の第２導電型不純物注入領域および前記第２の第２導電型不純物注入領域を拡散させて、前記第１の第２導電型領域よりも平均不純物濃度の低い第３の第２導電型領域、および前記第２の第２導電型領域よりも平均不純物濃度の低い第４の第２導電型領域を有する中間領域を形成することを特徴とする半導体装置の製造方法。
  14. 前記第２工程では、ストライプ状の平面レイアウトに前記第１の第２導電型不純物注入領域を形成するとともに、前記第１の第２導電型不純物注入領域と同じ向きのストライプ状の平面レイアウトに前記第２の第２導電型不純物注入領域を形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 前記第２工程では、ストライプ状の平面レイアウトに前記第１の第２導電型不純物注入領域を形成するとともに、前記第１の第２導電型不純物注入領域と直交する向きのストライプ状の平面レイアウトに前記第２の第２導電型不純物注入領域を形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
  16. 前記所定幅は、１回の前記第１工程で堆積する前記第１導電型半導体層の厚さの１／２以下であることを特徴とする請求項９〜１５のいずれか一つに記載の半導体装置の製造方法。
  17. 前記第１導電型半導体層よりも抵抗の低い低抵抗層上に前記第１並列ｐｎ層および前記第２並列ｐｎ層を形成し、
    前記熱処理工程の後、前記第１並列ｐｎ層の前記低抵抗層側に対して反対側に表面素子構造を形成することを特徴とする請求項９〜１６のいずれか一つに記載の半導体装置の製造方法。
  18. 前記第１並列ｐｎ層を、オン状態の時に電流が流れる素子活性部に形成し、
    前記第２並列ｐｎ層を、前記素子活性部を囲む素子周縁部に形成することを特徴とする請求項９〜１７のいずれか一つに記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
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CN112768447A (zh) * 2021-01-11 2021-05-07 杭州士兰集昕微电子有限公司 逆导型绝缘栅双极型晶体管及其制造方法
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001298190A (ja) * 2000-02-09 2001-10-26 Fuji Electric Co Ltd 半導体装置及びその製造方法
JP2008294214A (ja) * 2007-05-24 2008-12-04 Toshiba Corp 半導体装置
US20140117437A1 (en) * 2012-10-31 2014-05-01 Infineon Technologies Austria Ag Super Junction Semiconductor Device Comprising a Cell Area and an Edge Area

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007311669A (ja) * 2006-05-22 2007-11-29 Toshiba Corp 半導体装置及びその製造方法
CN103560148B (zh) * 2013-10-18 2016-03-23 西安龙腾新能源科技发展有限公司 一种超结器件的结终端结构及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001298190A (ja) * 2000-02-09 2001-10-26 Fuji Electric Co Ltd 半導体装置及びその製造方法
JP2008294214A (ja) * 2007-05-24 2008-12-04 Toshiba Corp 半導体装置
US20140117437A1 (en) * 2012-10-31 2014-05-01 Infineon Technologies Austria Ag Super Junction Semiconductor Device Comprising a Cell Area and an Edge Area

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