JP2006253223A - 超接合半導体装置 - Google Patents

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Abstract

【課題】ピッチ幅を狭くしても、もはやそれ以上の前記効果は期待できないというピッチ幅縮小の限界を解消して、前記ピッチ幅を前記限界以下に狭くしても、さらに前記両特性を改良できる超接合半導体装置の提供。
【解決手段】ドリフト領域内に形成され、キャリアのドリフト方向に平行な層状のｎ型領域とｐ型領域を有し、オン状態で電流を流し、オフ状態で、空乏化する超接合構造を備える超接合半導体装置において、前記超接合構造が、ｎ型領域とｐ型領域との層間に、第一の真性半導体領域の層が設けられた構成を繰り返し構造ユニットとして備え、前記ｎ型領域における電子移動度または前記ｐ型領域におけるホール移動度が、前記第一の真性半導体領域における電子移動度またはホール移動度に対応するそれぞれの値の半分以下である超接合半導体装置。
【選択図】 図１−１

Description

本発明は、ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、バイポーラトランジスタ、ダイオード等に適用可能な高耐圧と低オン抵抗というトレードオフ関係にある両特性の改良を可能にする超接合半導体装置に関する。
高耐圧半導体素子では高い降伏電圧を得るためには、ドリフト領域を高い降伏電圧に対応するように高比抵抗化すると共に主電流経路方向の幅を大きく設定する必要があるので、高耐圧のものほど前記ドリフト領域部分での電圧降下が大きくなってオン電圧が高くなる（オン抵抗が大きくなる）問題がある。この問題は言い換えると、前述のように高耐圧化と低オン抵抗化とはトレードオフの関係にあることを意味する。従って、前記両特性を共に改良することは一般的に容易とは言えないとされている。
この問題に対する解決法の一つとして、前記超接合半導体装置が知られている。その超接合半導体装置にかかる発明を記載した公知文献について、以下、簡単に述べる。たとえば、（その１）ドリフト領域中に、キャリアのドリフト方向（電流経路方向）に平行で、ドリフト領域より不純物濃度を高めた同導電型の細い電流経路域と反対導電型領域を交互に積層または隣接させた並列ｐｎ層を設けると、オン電圧は、電流が高不純物濃度に設定された電流経路域を流れることにより、低減化され、オフ状態では、それらの並列ｐｎ層がすべて空乏化する構造にされることにより、高耐圧が得られることを趣旨とするいわゆる超接合構造を有する超接合半導体装置の開示がある（特許文献１）。
また、（その２）ＭＯＳＦＥＴまたはＩＧＢＴなどにおいて、ドリフト領域（内部帯域）に、互いにドーピング量がほぼ等しいp帯域（空乏帯域）とｎ帯域（相補性空乏帯域）を備える超接合構造を有する電界効果型半導体デバイスとすることにより、前記特許文献１と同様の課題を解決する発明が知られている（特許文献２−請求項１）。
さらに、（その３）前記並列ｐｎ層と同様の機能を有する並列ｐｎ層を同心円状に形成すると共に、各ｐ領域、ｎ領域の端面を無くした超接合構造とすることにより、並列ｐｎ領域と周辺構造部との間の境界部分での電界集中を回避して耐圧とオン電圧のトレードオフを大幅に改善する超接合半導体素子の発明にかかる開示がある（特許文献３−発明の効果）。
またさらに、（その４）ドリフト領域に、ミクロンオーダーの微細な幅のｐｎ繰り返し構造からなる超接合構造を充分実現可能な方法で形成することにより、優れたオン電圧と降伏電圧とを有する高耐圧半導体装置とすることに関する発明が開示されている（特許文献４−要約）。
またさらに、（その５）トレンチ側壁に形成されたｎ型ピラー層とｐ型ピラー層の幅を従来よりも大幅に縮小した超接合構造とし、同時にチャネル密度を上げ得る構造とすることにより、低オン抵抗と高耐圧を両立させると共に、素子のオン抵抗をさらに低減するように改良するパワーＭＯＳＦＥＴが知られている（特許文献５）。
さらにまた、（その６）超接合構造を備える半導体装置の耐圧とオン抵抗について、理論的な分析を試みた技術論文が発行されている。
特開平９−２６６３１１号公報 特表２０００−５０４８７９号公報 特開２００３−１２４４６５号公報 特開平１０−２２３８９６号公報 特開２００４−３４２６６０号公報 藤平龍彦，超接合半導体装置（"Ｔｈｅｏｒｙ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｓｕｐｅｒｊｕｎｃｔｉｏｎ Ｄｅｖｉｃｅｓ"），日本応用物理学会誌（Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ），３６巻（１９９７），６２５４頁−６２６２頁
しかしながら、前述した超接合構造は、いずれも並列ｐｎ領域の各条状領域幅（ドリフト方向に直角な方向の幅）を狭くしてドリフト領域中の超接合構造における各ｐｎ領域の配置密度を上げると共に、前記ｐｎ領域の不純物濃度を高くして、低オン電圧と高耐圧とを両立させるという考え方を基本としているが、そのような考え方の延長による前記特性のさらなる改良には以下に述べる限界があることが分かった。すなわち、前記従来の超接合構造は、要するに並列するｐ型領域とｎ型領域のピッチ幅をより狭くすることにより、不純物ドーピング濃度の上限を上げることを可能とし、その結果、高耐圧と低オン抵抗という効果を得ることができるという内容であるが、実際にはピッチ幅を狭くすることにより不純物濃度を上げてオン抵抗を下げようとしていくと、次第にオン抵抗の低減の仕方に飽和現象が現れ、さらにそれ以上ピッチ幅を狭くすると逆に上昇するという限界のピッチ幅（不純物濃度値）のあることが分かった。
その理由として、ある限界値以上の不純物濃度領域ではキャリアの移動度低下の影響が大きくなるため、前述のようにオン抵抗の低下が止まり、さらには逆に上昇すると考えられる。たとえば、シリコン半導体の場合、不純物濃度が上がると、伝導キャリアが電子であっても正孔であっても、濃度が５×１０１６ｃｍ−３を超えると移動度が大幅に落ちはじめ、濃度が１×１０１８ｃｍ−３に達すると、真性半導体に比べて約１桁、移動度が落ちてしまう（たとえば、先行文献：Ｓ．Ｍ．ジー、「半導体デバイス」（産業図書社）、第２章１．１節、図３の記載を参照）ということが知られている。この公知事実をベースにすると、前記移動度が落ちる原因は、ドープした不純物によるイオン化不純物散乱および不純物の高濃度化にともなう結晶欠陥に起因する散乱にあると考えられる。要するに図１１の従来の超接合構造を示す断面図のように、耐圧とオン抵抗とを共に改良しようとして並列ｐｎ領域（１、２）のピッチ幅（ｐ領域のピッチ幅をｄｐ、ｎ領域のピッチ幅をｄｎ）を同図（ａ）から（ｂ）のように狭め、不純物濃度を上げると、イオン化した不純物による散乱およびそれに起因する結晶欠陥等が増えてキャリア移動度が落ちることによる影響が次第に大きくなり、その結果、前述のようにオン抵抗の下げ止まりに至ると考えられる。
またさらに、通常ｐｎ接合では、バイアス電圧をかけなくても、隣り合うｐ型領域１とｎ型領域２との接合には常に両不純物濃度に由来するビルトイン電圧が存在し、小さい所定の幅の空乏層（図１１で接合の両側に拡がる空乏層の幅を両矢印４で示す）が形成されている。それ故、超接合構造の両ｐｎ領域（１、２）の各ピッチ幅（ｄｐ、ｄｎ）を前述のオン抵抗の下げ止まりレベルよりさらに極小化すると、この空乏層の占める幅４が無視できない状態にまでになる。この場合、空乏層は抵抗が大きいので、ｐ型領域１およびｎ型領域２における有効なオン電流の経路域を狭め、キャリア走行領域を狭窄し、その結果、オン抵抗が上がり出すのである。さらにピッチ幅（ｄｐ、ｄｎ）を狭くすると、バイアス電圧がなくてもバルク全体が常に空乏化したままになり、真性半導体と同じくらい電流が流れなくなってしまいオン抵抗の急激な上昇に至るのである。
本発明は、以上説明した点に鑑みてなされたものであって、本発明の目的は、超接合構造内の並列ｐｎ領域のピッチ幅を狭くして不純物濃度を高めていくことにより、高耐圧と低オン抵抗化というトレードオフ関係にある両特性を同時に改良する効果を有する従来の超接合半導体装置において、ピッチ幅を狭くしても、もはやそれ以上の前記効果は期待できないというピッチ幅縮小の限界を解消して、前記ピッチ幅を前記限界以下に狭くしても、さらに前記両特性を改良できる超接合半導体装置を提供することである。
特許請求の範囲の請求項１記載の発明によれば、前記本発明の目的は、ドリフト領域内に形成され、キャリアのドリフト方向に平行な層状のｎ型領域とｐ型領域を有し、オン状態で電流を流し、オフ状態で、空乏化する超接合構造を備える超接合半導体装置において、前記超接合構造が、ｎ型領域とｐ型領域との層間に、第一の真性半導体領域の層が設けられた構成を繰り返し構造ユニットとして備え、前記ｎ型領域における電子移動度または前記ｐ型領域におけるホール移動度が、前記第一の真性半導体領域における電子移動度またはホール移動度に対応するそれぞれの値の半分以下である超接合半導体装置とすることにより、達成される。
特許請求の範囲の請求項２記載の発明によれば、ドリフト領域内に形成され、キャリアのドリフト方向に平行な層状のｎ型領域とｐ型領域を有し、オン状態で電流を流し、オフ状態で、空乏化する超接合構造を備える超接合半導体装置において、前記超接合構造が、少なくともｎ型領域またはｐ型領域のそれぞれの層により両側から挟まれる第二の真性半導体領域の層と、前記ｐ型領域とｎ型領域とに挟まれる第一の真性半導体領域を備える構成を繰り返し構造ユニットとして備え、前記ｎ型領域における電子移動度または前記ｐ型領域におけるホール移動度が、前記第一または第二の真性半導体領域における電子移動度またはホール移動度に対応するそれぞれの値の半分以下である超接合半導体装置とすることにより達成できる。
特許請求の範囲の請求項３記載の発明によれば、ｎ型領域の不純物濃度をｎ２、ｎ型領域のキャリアのドリフト方向に直角な方向の幅をｄｎ、ｐ型領域の不純物濃度をｐ１、ｐ型領域のキャリアのドリフト方向に直角な方向の幅をｄｐ、第一の真性半導体領域の幅をｄｉ、ｄ’＝（ｄｎ＋ｄｐ＋２×ｄｉ）／２として、
(数１)
Ｎｄ＝１．４１×１０１２・α７/６・ｄ−７/６（ｃｍ−３）
Ｎｄは超接合構造におけるドナー不純物濃度、αは係数（０＜α＜１）、ｄは超接合構造における電流経路（ｎ型領域）の幅（ドリフト方向に直角な方向の幅）をそれぞれあらわす、
としたとき、ｎ型領域の不純物濃度はｎ２≦ｄ’×Ｎｄ／ｄｎを満たし、ｐ型領域の不純物濃度はｐ１≦ｄ’×Ｎｄ／ｄｐを満たし、かつｎ２×ｄｎ＝ｐ１×ｄｐを満たす特許請求の範囲の請求項１記載の超接合半導体装置とすることが好ましい。
特許請求の範囲の請求項４記載の発明によれば、前記繰り返し構造ユニットの各層の層厚の合計が０．５μｍ以下である特許請求の範囲の請求項１または３記載の超接合半導体装置とすることが好ましい。
特許請求の範囲の請求項５記載の発明によれば、前記繰り返し構造ユニットの各層の層厚の合計が０．５μｍ以下である特許請求の範囲の請求項２記載の超接合半導体装置とすることが好ましい。
特許請求の範囲の請求項６記載の発明によれば、前記繰り返し構造ユニットにおける前記第二の真性半導体領域の層厚が同領域を走行するキャリアのドブロイ波長λのλ／２乃至３×λの範囲の大きさであり、前記キャリアが一次元電子ガスまたは一次元ホールガスを形成している特許請求の範囲の請求項２または５記載の超接合半導体装置とすることが好ましい。
特許請求の範囲の請求項７記載の発明によれば、前記超接合構造が、半導体材料としてシリコン単結晶基板を用い、前記ｎ型領域と前記ｐ型領域の少なくとも一方の不純物濃度が１×１０１７ｃｍ−３以上であり、第一真性半導体領域または第二真性半導体領域の少なくとも一方は１×１０１６ｃｍ−３以下の不純物濃度を有するｎ−型領域またはｐ−型領域である特許請求の範囲の請求項１乃至６のいずれか一項に記載の超接合半導体装置とすることが好ましい。
特許請求の範囲の請求項８記載の発明によれば、前記超接合構造が、オン状態で、前記真性半導体領域を流れる電子電流密度Ｊｎ３とｎ型領域を流れる電子電流密度Ｊｎ２との大小関係が、Ｊｎ３≧Ｊｎ２であるか、およびまたは真性半導体領域を流れるホール電流密度Ｊｐ３とｐ型領域を流れるホール電流密度Ｊｐ１との大小関係が、Ｊｐ３≧Ｊｐ１を満たす特許請求の範囲の請求項１乃至７のいずれか一項に記載の超接合半導体装置とすることが好ましい。
特許請求の範囲の請求項９記載の発明によれば、前記超接合構造の前記真性半導体領域が、理論的な真性半導体領域の移動度に比較して９０％以上の移動度を有している特許請求の範囲の請求項１乃至８のいずれか一項に記載の超接合半導体装置とすることが望ましい。
特許請求の範囲の請求項１０記載の発明によれば、表面にＭＯＳＦＥＴ構造を備え、該ＭＯＳＦＥＴ構造のｐ型またはｎ型ソース領域からキャリアがチャネル領域を通過して流れ出す位置に、微細化された層状のｐ型またはｎ型領域および前記真性半導体領域からなる超接合構造が対向する構成を有している特許請求の範囲の請求項１乃至９のいずれか一項に記載の超接合半導体装置とすることが好ましい。
特許請求の範囲の請求項１１記載の発明によれば、半導体基板の主面に平行な面による断面パターンが矩形の並列構造であって、前記主面に垂直方向に並ぶ層構造を有する超接合構造を備える特許請求の範囲の請求項１乃至１０のいずれか一項に記載の超接合半導体装置とすることが望ましい。
特許請求の範囲の請求項１２記載の発明によれば、半導体基板の主面に平行な面による断面パターンが同心円状の環状である円柱構造を備える超接合構造を有し、前記円柱構造の中心部には円形または略円形の真性半導体領域を備え、前記中心部から外周に向けて順に、ｎまたはｐ型領域、真性半導体領域、ｐまたはｎ型領域、真性半導体領域を配置し、前記環状構造の最外周にｐまたはｎ型領域を設け、前記環状構造の外側にチャネルストッパ領域を配置する超接合半導体装置とすることが望ましい。
特許請求の範囲の請求項１３記載の発明によれば、前記超接合構造を形成する層状の前記ｎ型領域の不純物がアンチモンまたはヒ素である特許請求の範囲の請求項１乃至１２のいずれか一項に記載の超接合半導体装置とすることが好適である。
ここで、前記特許文献２に記載の発明と本発明との違いを説明する。本発明にかかる超接合構造におけるｎ−型領域をも含む真性半導体領域と似ているように思われる前記特許文献２のＦＩＧ１（図２０として添付）に記載のｎ−型領域２は、浮遊電位であるｐ型領域１０、２０、３０、４０およびｎ型領域１１、２１、３１、４１の電位を素早く確定させるという機能を有している。つまり、デバイスがオン状態からオフ状態に切り替わるターンオフの際、ｐ型領域１０、２０、３０、４０、およびｎ型領域１１、２１、３１、４１は接地されたりあるいは電位が確定した電極に接続されているわけではなく、この意味で浮遊電位であり、電位が不確定であって電位が暴れてノイズの原因になる場合も考えられる。そこで、ｎ−領域２が設けられていると、空乏層がデバイス表面側から発生して、裏面側へ向けて延びていく。その過程で、順に空乏層に飲み込まれたｐ型領域１０、２０、３０、４０、およびｎ型領域１１、２１、３１、４１は、空乏層のもつ電位によって浮遊電位ではなく、確定電位となる。このように、前記ｎ−領域は低オン抵抗化に寄与するという機能を直接持つものではないので、低オン抵抗に寄与する機能を有する本発明にかかる真性半導体領域とは明らかに異なる。前記特許文献２に記載のＦＩＧ７ｄ（図２１として添付）も同じ設計思想によっている。そのため、デバイスがオン状態のときは、主たる電流経路は、ｎ型伝導デバイスにおいては図２１に示すｎ型領域９５であり、ｐ型伝導デバイスにおいてはｐ型領域９６である。そして、前記特許文献２の記載によれば、縁部範囲で符号９５’で表されるｎ−領域と同じく縁部範囲で符号９６’で表されるｐ−領域９６’のみが弱くドープされていると有利である、と示されているが、この弱くドープとは他の主たる電流経路である符号９５または符号９６で示される領域よりは弱くドープという意味である。さらにｎ−領域９２は従来のドリフト領域に相当する層であり、ターンオフの際、ｎ型領域９５とｐ型領域９６との電位を表面側から裏面側へ向けて順に確定させる機能を有するものであり、前述と同様に、本発明のようには低オン抵抗化に直接寄与する機能を有していないので、本発明にかかる真性半導体領域とは異なる。従って、特許文献２に記載の符号９５’、９６’、９２で示されるｎ−領域は、いずれも本発明のｎ−領域またはｐ−領域を含む真性半導体領域とはその作用効果が異なる。
前記特許文献５においては、同文献５記載の図１に示されるセルＣ１〜Ｃ４の間にｎ−型領域１４が設けられているが、これは同文献５記載の図６から図２８に記載の製造工程において、製造工程を成立させるに必要という観点から設けられているだけである。特許文献５に記載の発明の構成においては、最もオン抵抗を低くするためには、前記セルＣ１〜Ｃ４のユニットが隙間なく並ぶこと、すなわち、同文献５記載の図１に示されるｎ−領域１４の幅が０であることが望ましいのである。従って、ｎ−領域は低オン抵抗化という本発明の効果を奏するものではないので、本発明にかかる真性半導体領域とは異なる。
特許請求の範囲の請求項１記載の本発明では、図１−１に示すように、前記図１１に示す超接合構造の断面図と同じ微細化ピッチ幅（ｄｐ、ｄｎ）のまま、全不純物量を一定に保ちつつ、不純物ドーピング領域をさらに細い領域に押し込み、残った領域を真性半導体領域（ｉ領域）とする。ここで図１−１と図１１のピッチ幅が同じということの意味は、図１１における（ｄｐ＋ｄｎ）の幅が、図１−１における（ｄｐ＋ｄｎ＋２ｄｉ）の幅と等しいことを意味する。前記図１−１において、全不純物量を図１１と同じに保ったままドーピング領域を細い領域に押し込むということは、図１１に示すよりも不純物濃度が上がり、その結果、ドーピング領域における空乏層の広がりが押さえ込まれると同時に、キャリア移動度がさらに落ちる。この状態において、デバイスをオンすることを考える。たとえば、ｎ型伝導のユニポーラデバイスを想定する。主たる伝導をになうキャリアである電子は、図１−１のｎ型領域２から供給される。説明の便宜のため、図１のｎ領域２を中心に、その両側の真性半導体領域３とさらにその外側に接するｐ領域１の部分を拡大した図２に示す。図２におけるｎ型領域２は、前述のように高不純物濃度にされているので、電子密度は高いがキャリア移動度が低い。このため、電子は電子密度は低いがキャリア移動度の高い第一の真性半導体領域３にもバイパスして流れ易くなり、オン抵抗の低減に好ましい影響を及ぼす。さらに、第一の真性半導体領域３が主たる電流経路を担うようになると、オン抵抗を著しく下げることができるようになる。図２において、電子密度そのものは、ｎ型ドーピング領域２が最も高いが、矢印６の長さで模式的に示した移動度（ドリフト速度と解釈してもよい）は第一の真性半導体領域３の方がｎ型ドーピング領域１より１桁程度大きい。従って、電流密度はキャリア密度とドリフト速度の積であるから、上記のバイパス効果が生まれる。つまり、キャリア供給領域と、キャリア走行領域とを分離することで、オン抵抗の低下を可能にするのである。
前記図１１の断面図に示すような従来の超接合構造の延長線上で、上記並列ｐｎ領域（１、２）間のピッチ幅（ｄｐ、ｄｎ）を同図（ａ）から（ｂ）のように狭くし、不純物濃度を高くしていくと、図１２に示すように、シリコン結晶を用いた場合では、オン抵抗の低下はピッチ幅をｄｐ＝ｄｎ＝０．５μｍ程度より小さくすると、次第に飽和し、ピッチ幅が約０．０５μｍとなったところで、オン抵抗が逆に上昇する現象が現れることが分かった。
図１２は６００Ｖ耐圧を想定したストライプ型シリコン縦型超接合構造（特許請求の範囲の請求項１０記載の、断面矩形の並列構造からなる超接合構造の場合に相当する従来構造）のオン抵抗ＲｏｎＡ（ｍΩｃｍ２）を、並列ｐｎ層（１、２）のピッチ幅（ｄｐ、ｄｎ）を変えて、ピッチ幅ごとにデバイスシミュレーションでｎ型伝導のユニポーラ動作をさせてプロットした関係図である。図１２では両対数目盛りで横軸をピッチ幅（μｍ）、縦軸をオン抵抗ＲｏｎＡ（ｍΩｃｍ２）とした。図１２において、ｍΩｃｍ２とあるのは、すべてｍΩｃｍ２の意味である（後述の図３、図４についても同様である）。並列ｐｎ層の不純物濃度は、前記非特許文献１により与えられた式（４．１）（下記数２）に従って決めた。以下の説明でも特に断りのない限り、不純物濃度は同様に決めるものとする（非特許文献１に記載の式（４．１）を下記数２に示す）。
(数２)
Ｎｄ＝１．４１×１０１２・α７/６・ｄ−７/６（ｃｍ−３）
Ｎｄは超接合構造におけるドナー不純物濃度、αは係数（０＜α＜１）、ｄは超接合構造における電流経路（ｎ型領域）の幅（ドリフト方向に直角な方向の幅）をそれぞれ表す。
図１２は、前述のように、ピッチ幅（ｄｐ、ｄｎ）が、おおよそｄｐ＝ｄｎ＝０．５μｍでオン抵抗が飽和しはじめ、ｄｐ＝ｄｎ＝０．０５μｍ以下で、オン抵抗ＲｏｎＡ（ｍΩｃｍ２）が急激に上昇していることを示している。図１２において、楕円で囲んだプロットは電流密度１００Ａ／ｃｍ２におけるピッチ幅とオン抵抗との関係を示し、他のプロットはそれぞれ電流密度５０Ａ／ｃｍ２と電流密度５５Ａ／ｃｍ２での０．０５μｍのピッチ幅におけるオン抵抗値をプロットしたものである。
このようにキャリア供給領域と、キャリア走行領域とを分離するという本発明にかかる考え方は、電力用半導体ではまだ一般的でないが、低容量ＦＥＴであるＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）と類似する点がある。ただし、本発明とＨＥＭＴとの相違点は、ＨＥＭＴが化合物半導体のヘテロ構造を使って、バンドプロファイルを急峻に変化させることでキャリア供給領域とキャリア走行領域を分離しているのに対し、本発明は電力用半導体向けの用途を想定し、前記ヘテロ構造は使わず、キャリア移動度の差異によって、キャリア供給領域とキャリア走行領域を分離する構成としたことである。
以上の説明では、電流をキャリア移動度の小さい高不純物濃度領域からキャリア移動度の高い真性半導体領域にバイパスさせることで、オン抵抗をさらに下げることを実現しているが、なお、以下に述べる課題が残る。
すなわち、図１４に、図１−１と同じ断面図である図１−２に示したＡ’切断線上での、半導体のバンド構造を示す。図１４のＥｃは伝導帯（コンダクションバンド）のエネルギーの下端、Ｅｖは価電子帯（バレンスバンド）のエネルギーの上端を示す。Ｅｆはフェルミ準位を示す。第一の真性半導体領域３にバイパスする伝導電子５や伝導ホール８は、イオン化した不純物の静電引力９に引き付けられ、（あるいは、静電引力に起因するポテンシャルエネルギーの傾きにより、より低エネルギーの位置に落ち込むと解釈してもよい）、常にｎ領域２またはｐ領域１に引き戻され、イオン化不純物散乱を受けやすい状態が残り易いのである（前述したキャリア供給領域と、キャリア走行領域とを分離することはそんなに簡単ではないということ）。言い換えると、ｎ型伝導のユニポーラデバイスの場合、前記図２と同じ図１５−１を用いて説明すると、第一の真性半導体領域３を流れる電子電流は、ｎ型領域２を流れる電子電流よりキャリア移動度が高いため、優勢ではあるものの、伝導電子５はときどき領域３から領域２に引き戻され、そこでイオン化不純物散乱を受けるため、第一の真性半導体領域３における高移動度の恩恵を十分に生かすことはできていなかったということである
これに対し、特許請求の範囲の請求項２記載の発明では、図１３に示すように、バイパス経路となる第二の真性半導体領域７を、ｎ型領域２の中央部またはｐ型領域１の中央部、またはその両方に設ける構造とした。図１３のＢ−Ｂ’切断線上での、半導体のバンド構造を図１９に示す。各種記号の意味は前記図１４と同様である。図１９において、バイパス経路（第二の真性半導体領域）７を流れる伝導電子５または伝導ホール８は、左右から等しい大きさの静電引力を受けるため、両者が相殺されて、（当然の結果としてポテンシャルエネルギーも傾きを持たず）、前記バイパス経路７を直進することができる。その結果、前記図１５−１に示したように、伝導キャリアが蛇行して、バイパス領域（第一の真性半導体領域）３からｎ型領域２に入り込んだり、ｐ型領域１に入り込んだりして、そこでイオン化不純物散乱を受けるという問題が特許請求の範囲の請求項２記載の発明によれば、解消されるのである。
前記請求項２記載の本発明の場合の、前記図１５−１に対応する電子電流の模式図を図１５−２に示す。第二の真性半導体領域７を通る電子は高移動度で、かつ左右からの静電引力が相殺されるため直進性が良いので、いっそうオン抵抗を下げることに寄与することができる。第二の真性半導体領域７は図１９に示すポテンシャルエネルギーの底に当たるため、電子が最もエネルギーの低い位置に落ちてくる結果、電子密度も高くなる。電流密度は電子密度とドリフト速度との積で決まるので、両者とも大きいことは望ましい。同時に、第一の真性半導体領域３を通る電子も、電子密度とドリフト速度の両面で、第二の真性半導体領域７には劣るものの、前述した程度のオン抵抗低減への寄与はする。従って、第二の真性半導体領域７と第一の真性半導体領域３とを流れる電流の合計によってオン抵抗が決まる。
なお、本発明は超接合構造をもつウエハのバルク部分（ドリフト領域）に関するものであるから、ウエハの表面、裏面に作りこむデバイス構造はいかなるものでもよい。たとえば、ダイオード、ＢＪＴ（バイポーラジュンクショントランジスタ）、サイリスタ、絶縁ゲート型サイリスタ、ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などが考えられる。絶縁ゲート型サイリスタやＭＯＳＦＥＴやＩＧＢＴにおいては、ゲート構造がプレーナー型、トレンチゲート型のいずれであってもよいし、特にＩＧＢＴにおいては裏面の構造が薄型ウエハのＮＰＴ（ノンパンチスルー）構造またはＦＳ（フィールドストップ）構造であっても構わない。また、以下の説明において、ｐ型／ｎ型の各伝導型を入れ換えてもよい。以下、説明する実施例は、半導体材料としてシリコンを使うことを前提に説明するが、他の半導体材料に適用することは容易である。
本発明によれば、超接合構造内の並列ｐｎ領域のピッチ幅を狭くして不純物濃度を高めていくことにより、高耐圧と低オン抵抗化というトレードオフ関係にある両特性を同時に改良する効果を有する従来の超接合半導体装置において、ピッチ幅を狭くしても、もはやそれ以上の前記効果は期待できないというピッチ幅縮小の限界を解消して、前記ピッチ幅を前記限界以下に狭くしても、さらに前記両特性を改良できる超接合半導体装置を提供できる。
以下、本発明の超接合半導体装置に関し、具体的にはトレンチゲート型ＭＯＳＦＥＴを例に挙げて、その製造方法について、図を用いて詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１−１の断面図に示す半導体超接合構造は、隣接して層状に形成されるｎ型領域２とｐ型領域１との間に、第一の真性半導体領域３が設けられ、前記各層（１、２、３）の厚みをそれぞれｄｎ、ｄｐ、ｄｉとしたとき、繰り返し構造ユニットの各層の層厚の合計はｄ’＝（ｄｎ＋ｄｐ＋２ｄｉ）／２で表わされる。このｄ’を前記非特許文献１に記載の式（３．５）（下記数３に示す）のｄに代入し、その結果得られる不純物濃度Ｎｄに対して、ｎ型領域２の不純物濃度ｎ２≦ｄ’×Ｎｄ／ｄｎ、ｐ型領域１の不純物濃度ｐ１≦ｄ’×Ｎｄ／ｄｐ、かつｎ２×ｄｎ＝ｐ１×ｄｐであり、望ましくは上記の両不等号において許される最大値をとる構成を備えている。
(数３)
ｑ・Ｎｄ・ｄ＝２・εs・｜Ｅｚ｜max＝２・α・εs・Ｅｃ
ここで、ｑは単位電荷量（１．６×１０−１９（Ｃ））であり、Ｎｄは超接合構造におけるｎ型電流経路のドナー不純物濃度（ｃｍ−３）、αは係数（０＜α＜１）、ｄは超接合構造におけるｎ型電流経路の幅（ドリフト方向に直角な方向の幅）（ｃｍ）、Ｅｃは半導体（シリコン）の臨界の最大電界強度（Ｖ／ｃｍ）、εsは半導体（シリコン）の比誘電率、｜Ｅｚ｜maxはｚ方向の最大電界強度（Ｖ／ｃｍ）とする。
なお、本発明は超接合構造をもつ半導体基板のバルク部分（ドリフト領域）に関するものであるから、縦型デバイスにも横型デバイスにも適用できる。縦型デバイスにおいては、ウエハの表面、裏面に作りこむデバイス構造はいかなるものでもよい。たとえば、ダイオード、ＢＪＴ（バイポーラ接合トランジスタ）、サイリスタ、絶縁ゲート型サイリスタ、ＭＯＳＦＥＴ（ＭＯＳゲート型電界効果トランジスタ、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などが考えられる。絶縁ゲート型サイリスタやＭＯＳＦＥＴやＩＧＢＴにおいては、ゲート構造がプレーナー型、トレンチゲート型のいずれであってもよいし、特にＩＧＢＴにおいては裏面の構造が薄型ウエハのＮＰＴ（Ｎｏｎ Ｐｕｎｃｈｔｈｒｏｕｇｈ Ｔｒａｎｓｙｓｔｏｒ）構造またはＦＳ（Ｆｉｅｌｄ Ｓｔｏｐ）構造であっても構わない。また、横型デバイスの場合でも、構造の両端に作り込む構造は特に制限されない。またさらに、以下の説明において、ｐ型／ｎ型で示される各伝導型を入れ換えてもよい。
本発明の実施例１に係わる半導体基板の主面に平行な断面がストライプ状のパターンを備える縦型素子の６００Ｖ耐圧を想定した超接合構造（特許請求の範囲の請求項１１記載の、断面矩形の並列構造からなる超接合構造）の要部断面図を、図１−１に示す。（ｄｐ＋ｄｎ＋２×ｄｉ）＝０．１μｍとし、ｄｐ＝ｄｎ＝０．０２μｍ、第一の真性半導体領域の幅ｄｉ＝０．０３μｍとする。
本発明との比較のため、実施例１に対応する従来型の図１１の構造では、ｄ’＝ｄｐ＝ｄｎ＝０．０５μｍとすると、前記非特許文献１に与えられた式（４．１）（前記数２式）から導かれる不純物濃度Ｎｄは１×１０１８ｃｍ−３である。このとき、図１１に示す従来型構造でｎ型伝導のユニポーラデバイスを仮定してデバイスシミュレーションを行うと、両対数図である図１２（横軸に超接合構造のピッチ幅、縦軸にオン抵抗）に示すようにＲｏｎＡが１０ｍΩｃｍ２以上（電流密度５０Ａ／ｃｍ２または５５Ａ／ｃｍ２において）まで上がって、性能が悪くなる結果を招いている。
しかし、前記実施例１の場合は、図３のピッチ幅とオン抵抗との関係図に示すように、デバイスシミュレーションにより、ｄｐ＝ｄｎ＝０・０２μｍのとき、オン抵抗値ＲｏｎＡは０．８６ｍΩｃｍ２（電流密度１００Ａ／ｃｍ２を流した時）となり、前記従来の超接合構造におけるオン抵抗ＲｏｎＡが１０ｍΩｃｍ２以上に比べて極めて低い値の得られることが分かった。この際、ｎ型領域２の不純物濃度ｎ２はｎ２＝ｄ’・Ｎｄ／ｄｎ＝２．５×１０１８ｃｍ−３であり、前記従来の不純物濃度Ｎｄ＝１×１０１８ｃｍ−３より２．５倍の高不純物濃度となっている。
このとき、ｎ型領域２と第一の真性半導体領域３との境界付近において、計算によると電流密度はｎ型領域２においてＪ２≒９０Ａ／ｃｍ２、第一の真性半導体領域３においてＪ３≒４０Ａ／ｃｍ２である。このレベルの超接合構造のピッチ幅では、まだ、ｎ型領域２の方が第一の真性半導体領域３よりも電流密度が高いが、第一の真性半導体領域３においてＪ３≒４０Ａ／ｃｍ２の電流密度を確保するだけでも、その分、オン抵抗を低下させる効果を確実に奏していることがわかる。
一方、実施例１におけるｎ型領域２と第一の真性半導体領域３との境界付近における電子移動度は、ｎ型領域２の不純物濃度ｎ２＝２．５×１０１８ｃｍ−３のとき、電子移動度は１８７ｃｍ２／Ｖｓであり、第一の真性半導体領域３での電子移動度は１５００ｃｍ２／Ｖｓであり、ｎ型領域２の電子移動度は第一の真性半導体領域３の移動度の半分以下であることが分かる。
実施例２において、（ｄｐ＋ｄｎ＋２ｄｉ）＝０．１μｍを保ったまま、ｄｐ＝ｄｎ＝０．０１μｍ、ｄｉ＝０．０４μｍとする。これに対応する従来型の図１１の構造としては実施例１で比較のため用いた従来例と同様にｄ’＝ｄｐ＝ｄｎ＝０．０５μｍとする。
実施例２の場合、デバイスシミュレーションにより、ｄｐ＝ｄｎ＝０・０１μｍのとき、オン抵抗値ＲｏｎＡは０．６６ｍΩｃｍ２（電流密度１００Ａ／ｃｍ２を流した時）となり、前記実施例１のオン抵抗値に比べても極めて低い値の得られることが分かった。このとき、ｎ型領域２の不純物濃度ｎ２は、ｎ２＝ｄ’・Ｎｄ／ｄｎ＝５×１０１８ｃｍ−３である。
このとき、ｎ型領域２と第一の真性半導体領域３との境界付近において、電流密度はｎ型領域２においてＪ２≒１２０Ａ／ｃｍ２、第一の真性半導体領域３においてＪ３≒１４０Ａ／ｃｍ２である。この場合の電流密度はｎ型領域２よりも第一の真性半導体領域３の方が高いことがわかる。この結果、前述のようにオン抵抗ＲｏｎＡが低下するという本発明の効果がいっそう強く見られるのである。
一方、実施例２におけるｎ型領域２と第一の真性半導体領域３との境界付近における電子移動度は、ｎ型領域２の不純物濃度ｎ２＝５×１０１８ｃｍ−３のとき、電子移動度は１４０ｃｍ２／Ｖｓであり、第一の真性半導体領域３での電子移動度は１５００ｃｍ２／Ｖｓであり、ｎ型領域２の電子移動度は第一の真性半導体領域３の移動度の半分以下であることが分かる。
実施例１において、（ｄｐ＋ｄｎ＋２ｄｉ）＝０．１μｍを保ったまま、ｄｐ＝ｄｎ＝０．００５μｍ、ｄｉ＝０．０４５μｍとする。このとき、ｐ型、ｎ型それぞれの不純物濃度はｎ２＝ｐ１＝１×１０１９ｃｍ−３に達する。電子移動度について考えると、１×１０１９ｃｍ−３のドーピング濃度では移動度は１００ｃｍ２／Ｖｓを下回り、ノンドープシリコンの電子移動度１５００ｃｍ２／Ｖｓに対して１桁以上落ちる。これに対応する従来型の図１１の構造は、前記実施例１、２と同じくｄ’＝ｄｐ＝ｄｎ＝０．０５μｍとしたものである。
本実施例３によれば、デバイスシミュレーションにより、ｄｐ＝ｄｎ＝０・００５μｍのとき、オン抵抗値ＲｏｎＡは０．３５ｍΩｃｍ２（電流密度１００Ａ／ｃｍ２を流した時）となり、実施例２のオン抵抗値ＲｏｎＡに比べてもさらに低い値の得られることが分かった。
このとき、ｎ型領域２と第一の真性半導体領域３との境界付近において、電流密度はｎ型領域２においてＪ２≒７００Ａ／ｃｍ２、第一の真性半導体領域３においてＪ３≒１４００Ａ／ｃｍ２である。この場合の電流密度はｎ型領域２よりも第一の真性半導体領域３の方が高いことがわかる。この結果、前述のようにオン抵抗ＲｏｎＡが低下するという本発明の効果がよりいっそう強く見られるのである。また、特許請求の範囲の請求項８の記載を満たす。
一方、実施例３におけるｎ型領域２と第一の真性半導体領域３との境界付近における電子移動度は、ｎ型領域２の不純物濃度ｎ２＝１×１０１９ｃｍ−３のとき、電子移動度は９５ｃｍ２／Ｖｓであり、第一の真性半導体領域３での電子移動度は１５００ｃｍ２／Ｖｓであり、ｎ型領域２の電子移動度は第一の真性半導体領域３の移動度の半分以下であることが分かる。また、前記第一の真性半導体領域３での電子移動度は、不純物ドープのない理論的な真性半導体領域だけでなく、実際にはリン、砒素、アンチモンなどのｎ型ドーパントの軽くドーピングされた領域を含む点を考慮して、理論的な真性半導体領域におけるキャリア移動度１５００ｃｍ２／Ｖｓに対して９０％以上であるキャリア移動度が１３５０ｃｍ２／Ｖｓの領域、言い換えるとｎ型の不純物濃度が１×１０１６ｃｍ−３までを含むものとしたのである。
以上、実施例１〜３で得られたオン抵抗値ＲｏｎＡを図３にまとめた。従来の超接合構造にかかるオン抵抗値ＲｏｎＡを示す図１２と比較すると分かるように、図１２ではピッチ幅を狭くしても、オン抵抗値ＲｏｎＡが１ｍΩｃｍ２の壁を超えることができず、ｄｐ＝ｄｎ＝０．０５μｍに至ると、反ってオン抵抗値ＲｏｎＡが上昇したが、本発明にかかる図３では、ピッチ幅を０．０５μｍ以下にしても、なお、オン抵抗値ＲｏｎＡは低下し、ピッチ幅が０．００５μｍでは前記実施例３に詳細を記載したように、０．３５ｍΩｃｍ２（電流密度１００Ａ／ｃｍ２を流した時）にまで、低下していることが分かる。
実施例１〜３は、（ｄｐ＋ｄｎ＋２ｄｉ）＝０．１μｍと固定し、ｄｎ＝ｄｐとし、ｄｎ＝ｄｐの数値を小さくすることで、超接合構造の性能が上がることを示した。
実施例４として、たとえば、（ｄｐ＋ｄｎ＋２ｄｉ）＝０．２μｍとする。このとき、前記ｄ’は、ｄ’＝０．１μｍであり、前記非特許文献１に与えられた式（４．１）から導かれる不純物濃度Ｎｄは４．３×１０１７ｃｍ−３である。ここで、ｄｐはｄ’をそのまま採用し、ｄｐ＝０．１μｍとする。次に、ｄｎのみ細くし、ｄｎ＝０．００４３μｍ、不純物濃度をｎ２＝ｄ’・Ｎｄ／ｄｎ＝１×１０１９ｃｍ−３とする。（ｄｐ＋ｄｎ＋２ｄｉ）＝０．２μｍであることから、ｄｉは自動的に０．０４７８５μｍと決まる。このとき、ｎ型領域２の不純物濃度および、第一の真性半導体領域３が該ｎ型領域２の両脇に存在するという環境は、実施例３と同じである。従って、少なくともｎ型伝導デバイスに関する限り、ｎ型領域２を流れる電子電流および第一の真性半導体領域３をバイパスして流れる電子電流の様子は、実施例３と同じである。ただし、実施例４においては、（ｄｐ＋ｄｎ＋２ｄｉ）が大きくなった分だけ、単位面積当たりのストライプ密度が減るので、オン抵抗ＲｏｎＡが上がることになる。具体的には、ストライプ密度は実施例３に比べて半分に減るから、オン抵抗ＲｏｎＡは逆に２倍となり、０．７０ｍΩｃｍ（電流密度５０Ａ／ｃｍ２を流した時）となる。しかし、電流密度１００Ａ／ｃｍ２を流した時で評価すると、オン抵抗ＲｏｎＡはやや上がるが、１．０ｍΩｃｍを超えることはない。従って、図１２に示した従来型構造におけるｄｎ＝ｄｐ＝０．１μｍでのオン抵抗値ＲｏｎＡ１．３３ｍΩｃｍ２（電流密度１００Ａ／ｃｍ２を流した時）に比較して、実施例４の方がやや性能が上回る。
ただし、実施例４において（ｄｐ＋ｄｎ＋２ｄｉ）＝０．２μｍおよびｄ’＝ｄｐ＝０．１μｍの数字を固定し、ｄｎ＝０．００８６μｍ、不純物濃度をｎ２＝ｄ’・Ｎｄ／ｄｎ＝５×１０１８ｃｍ−３とすると、実施例２に準じることになる。その結果、ストライプ密度の減少分を加味するとオン抵抗値ＲｏｎＡは１．３２ｍΩｃｍ２（電流密度５０Ａ／ｃｍ２を流した時）となり、図１２に示した従来型構造におけるｄｎ＝ｄｐ＝０．１μｍでのオン抵抗値ＲｏｎＡ１．３３ｍΩｃｍ２（電流密度１００Ａ／ｃｍ２を流した時）に比較して性能は変わらず、逆に１００Ａ／ｃｍ２で比較すると、従来型構造よりも性能が劣化してしまう。
従って、超接合構造の周期である（ｄｐ＋ｄｎ＋２ｄｉ）を広くとり、ストライプ密度が減少すると、本発明の効果を生かすためにはｎ型領域２の幅ｄｎをより細くすることにより、前記ｎ型領域２の不純物濃度ｎ２を高くとり、１ストライプ当たりの性能をより上げる必要がある。
実施例４では、さらに周期を広げ、（ｄｐ＋ｄｎ＋２ｄｉ）＝０．５μｍおよびｄ’＝ｄｐ＝０．２５μｍをとると、Ｎｄ＝１．５×１０１７ｃｍ−３となる。一方、ｎ型領域２の不純物濃度をｎ２＝ｄ’・Ｎｄ／ｄｎ＝１×１０１９ｃｍ−３とすることをめざすと、ｄｎ＝０．００３７５μｍとなる。このとき、ストライプ密度の減少分を加味するとオン抵抗値ＲｏｎＡは１．７５ｍΩｃｍ２（電流密度２０Ａ／ｃｍ２を流した時）となり、電流密度１００Ａ／ｃｍ２で評価しても２ｍΩｃｍ２よりもオン抵抗値ＲｏｎＡが大きくなることはなく、従来構造の性能である約２ｍΩｃｍ２をわずかながら上回る。
実施例４においては、超接合としてチャージバランスがとれていれば、ｄｎとｄｐが等しい必要はない。本実施例４のように、ｎ型伝導のユニポーラデバイスに使用する場合は、図５の超接合構造の断面図に示すようにｄｎだけを細くして不純物濃度を高くしてやれば、本発明にかかる低オン抵抗化の効果は得られる。
縦型超接合構造において、本発明はストライプ形状だけに限るものではない。ｎ型領域とｐ型領域とのチャージバランスさえとれていれば、たとえば、図６または図７、図８に示すような環状の断面パターンを有する円柱状構造をとっても構わない。
図７は、先行文献の前記特許文献３に示された断面が同心円状の環状の円柱構造をもつ超接合構造を、特許請求の範囲の請求項２記載の本発明の効果が出るように変形したものである。各ｎ型領域２とｐ型領域１との間に必ず第一の真性半導体領域３をはさみ、ここを伝導キャリアのバイパス経路とする。
先行文献の特許文献５は、要部断面構造を図９のように変更することによって、前記実施例４に極めて近い構成で、本発明の効果を得られる。以下、図９の断面図に示すＭＯＳＦＥＴに特許請求の範囲の請求項１記載の発明を適用した例について説明する。図９は、パワーＭＯＳＦＥＴ型の半導体装置であり、ｎ＋型半導体基板１１２の上に、ｎ＋型ピラー層１１１とｐ型ピラー層１１８との間に申請半導体領域１１３が挟まれた状態で、半導体基板の主面の垂直な方向に形成された構造を有する。前記ピラー層は、ｎ−型中間層１１４によりセル毎に分離されている。ｐ型ピラー層１１８の上には、ｐ＋型ベース領域１２０が形成され、その表面に、ｎ＋型ソース領域１２２が形成されている。基板主面上には図示しない絶縁層により絶縁されたゲート電極が形成される。ゲート電極は、ソース領域１２２からｎ＋型ピラー層１１１にまたがるように形成される。また、ソース領域１２２とｐ＋型ベース領域１２０に跨ってソース電極が接続される。一方、図９に表したように、ｎ＋型半導体基板１１２の裏面側には、ドレイン電極１３０が形成されている。図示しないゲート電極に所定のゲート電圧を印加すると、その直下のｐ＋型ベース領域１２０の表面付近にチャネルが形成され、ｎ＋型ソース領域１２２とｎ型ピラー層１１１とが導通する。そして、ソース電極とドレイン電極３０間がオン状態になる。つまり、各ｎ＋型ピラー層１１１およびそのバイパス領域としての真性半導体領域１１３において、それぞれのＭＯＳＦＥＴの電流経路が形成される。ｎ＋型ピラー層１１１の不純物濃度を高くすることにより、オン抵抗（ＲｏｎＡ）を下げることができる。
図９に示す実施例７においては、ＭＯＳＦＥＴを構成するために４つのセルＣ１〜Ｃ４が隣接して形成されている。これら４つのセルＣ１〜Ｃ４からなる複数の集団はｎ−型中間層１１４により互いに分離されている。このように、４つのセルＣ１〜Ｃ４を隣接して形成すると共に真性半導体領域１１３を形成することにより、セルの形成密度を限界を超えて大幅に上げた場合にも、オン抵抗ＲｏｎＡを低下させることができる。本発明は、真性半導体領域１１３を設けることにより、ｎ＋型ピラー層１１１の幅を、従来よりも大幅に縮小することが可能となるのである。具体的には、従来、イオン注入とエピタキシャル成長とを繰り返し行うことによってピラー構造を少しずつ積み上げ、最後に高温で長時間の活性化処理を施すことにより、ピラー構造を形成していたので、ピラーの幅を１０μｍ以下に縮小することは困難であったが、本実施例では、ピラー層１１１、１１３、１１８をエピタキシャル成長により形成することができる。その結果として、ｎ＋型ピラー層１１１の幅を１０μｍ以下に縮小することは極めて容易となる。さらに、これらの幅を１μｍあるいはそれ以下に縮小することも可能である。つまり、電流経路となるｎ＋型ピラー層１１１を従来よりも大幅に高密度に形成することが可能となる。その結果として、チャネル密度を上げてオン抵抗ＲｏｎＡを大きく下げることが可能となる。また、素子の端部にｎ−型中間層１１４を設けて終端させることにより、セルの部分の不純物濃度に関係なく、中間層１１４の濃度を下げて、素子の耐圧を上げるようにしてもよい。
実施例７に示したように、超接合構造のストライプと、表面領域のＭＯＳＦＥＴ構造のストライプとが平行である場合、超接合構造のストライプの周期が、ＭＯＳＦＥＴ構造のストライプの周期によって規定されてしまう。この場合でも、請求項に記載の発明を満たしていれば、本発明の効果は得られるが、本発明は、もともと、超接合構造のストライプの周期が極めて微細化されたときに、より効果を発揮するものである。
従って、超接合構造のストライプの周期が、ＭＯＳＦＥＴ構造のストライプの周期によって規定されないよう、超接合構造のストライプと、表面領域のＭＯＳＦＥＴ構造のストライプとは直交または略直交である構造の方が望ましい。その典型的なＭＯＳＦＥＴ構造を図１０−１、図１０−２に示す。
図１０−１と図１０−２は本発明をそれぞれ縦型ＭＯＳＦＥＴに適用した場合の要部の構成を示す断面斜視図である。図１０−１はトレンチゲート型、図１０−２はフラットゲートで通常のＭＯＳＦＥＴの要部断面斜視図である。以下の説明では図１０−１を用いて説明するが、図１０−２と同符号は同様に機能を有する部分を表すものとする。シリコンよりなる高不純物濃度のｎ型半導体基板１２上に、図１０−１に示すように超接合構造にかかるｎ型領域２、ｐ型領域１、真性半導体領域３を、基板１２の主面に垂直な繰り返し構造ユニットとして複数形成する。高不純物濃度のｎ型半導体基板１２の裏面にはドレイン電極３０が被覆される。超接合構造の表面側にはトレンチ１０とこのトレンチ１０の内面に沿って、ゲート絶縁膜３１が形成され、さらにその内側部分にはゲート電極３３が埋め込まれている。ゲート電極３３としては、たとえばリンドープされたポリシリコンなどが用いられる。前記トレンチ１０の条状の表面パターンは超接合構造を形成するｐ領域１、ｎ領域２、真性半導体領域の条状パターンとは直角に交差させるパターンとすることが好ましい。
トレンチゲートに挟まれる前記超接合ウエハの表面には、高濃度のｐ型ウェル２０と、このｐ型ウェル中に形成される高濃度のｎ+型ソース領域２２と高濃度ｐ＋領域３２とを備える。これらｎ+型ソース領域２２およびｐ型ウェル３２に接触し、かつゲート電極３３に接触しないように、図１０−２に示すソース電極３５（図１０−２）が設けられる。ゲート電極３３とソース電極３５との間は層間絶縁膜３４（図１０−２）により絶縁され接触しないようにされている。図１０−２に示す縦型ＭＯＳＦＥＴについても、トレンチゲートの代わりにフラットゲートに変えただけで、前記図１０−１と同様の構成を有する。
以上の説明により、実施例８に記載のＭＯＳＦＥＴは特許請求の範囲の請求項１０の記載を満たす。
本発明にかかる超接合構造は、縦型デバイスだけに限るものではない。たとえば、前記非特許文献１のＦｉｇ．１（ａ）（図１６として添付）に示された積層構造をとってもよい。この場合、製造方法は積層超格子と同じであるから、ＨＥＭＴや半導体レーザーやＳｉＧｅ系の積層デバイスなどを製造する従来技術をそのまま使うことができる。
実施例１〜９について、半導体材料としてシリコンを使う場合は、ｎ型不純物はアンチモンまたはヒ素を使うのが望ましい。リンを使うと、固体内での拡散定数が大きいため、不純物を細い領域に高濃度で閉じ込めておくことが難しくなる。ｐ型不純物については、ホウ素以外に使えるものがないので、ホウ素を使うしか仕方ない。
実施例１１に係わる縦型ストライプ状の６００Ｖ耐圧を想定した超接合構造の要部断面図を、図１３に示す。（ｄｐ＋２×ｄｉ＋ｄｎ＋２×ｄｗ）＝０．１μｍとし、ｐ＝ｄｎ＝０．０２μｍ、第一の真性半導体領域の幅ｄｉ＝０．０２４μｍ、第二の真性半導体領域の幅ｄｗ＝０．００６μｍ＝６ｎｍとする。シリコン中の電子のドブロイ波長は室温で約７ｎｍであるから、実施例１１の第二真性半導体領域の電子は特許請求の範囲の請求項６の記載を満たす。
これに対応する図１−２の構造では、第二の真性半導体領域７が存在しないからｄｗ＝０、ｄｉ＝０．０３μｍであり、デバイスシミュレーションによるＲｏｎＡの計算値は０．８６ｍΩｃｍ２（電流密度１００Ａ／ｃｍ２を流した時）だった。しかし、本実施例１１の場合は、第二の真性半導体領域７をわずかｄｗ＝６ｎｍ挿入するだけで、シミュレーションによるＲｏｎＡ計算値は０．４０ｍΩｃｍ２（電流密度１００Ａ／ｃｍ２を流した時）まで改善した。
図１３において、（ｄｐ＋２×ｄｉ＋ｄｎ＋２×ｄｗ）＝０．１μｍを保ったまま、ｄｐ＝ｄｎ＝０．０１μｍ、ｄｉ＝０．０３４μｍ、ｄｗ＝０．００６μｍ＝６ｎｍとする。
これに対応する図１−２の構造では、第二の真性半導体領域７が存在しないからｄｗ＝０、ｄｉ＝０．０４μｍであり、デバイスシミュレーションによるＲｏｎＡの計算値は実施例２で説明したように、０．６６ｍΩｃｍ２（電流密度１００Ａ／ｃｍ２を流した時）だった。しかし、本施例１２の場合は、実施例１１と同じく第二の真性半導体領域７をわずかｄｗ＝６ｎｍ挿入するだけで、シミュレーションによるＲｏｎＡ計算値は０．４０ｍΩｃｍ２（電流密度１００Ａ／ｃｍ２を流した時）まで改善した。
図１３において、（ｄｐ＋２×ｄｉ＋ｄｎ＋２×ｄｗ）＝０．１μｍを保ったまま、ｄｐ＝ｄｎ＝０．００５μｍ＝５ｎｍ、ｄｉ＝０．０３９μｍ、ｄｗ＝０．００６μｍ＝６ｎｍとする。このとき、ｐ型領域１の不純物濃度ｐ１はｐ１＝ｄ’・Ｎｄ／ｄｎ＝１×１０１９ｃｍ−３、ｎ型領域２の不純物濃度ｎ２はｎ２＝ｄ’・Ｎｄ／ｄｎ＝１×１０１９ｃｍ−３にそれぞれ特許請求の範囲の請求項３記載の不純物濃度の最大値を共に満たす。電子移動度について考えると、１×１０１９ｃｍ−３のドーピング濃度では１００ｃｍ２／Ｖｓを下回り、ノンドープシリコンの１５００ｃｍ２／Ｖｓに対して１桁以上落ちる。
これに対応する図１−２の構造では、第二の真性半導体領域７が存在しないからｄｗ＝０、ｄｉ＝０．０４５μｍであり、デバイスシミュレーションによるＲｏｎＡの計算値は実施例３で説明したように、０．３５ｍΩｃｍ２（電流密度１００Ａ／ｃｍ２を流した時）だった。しかし、実施例１３によれば、実施例１１と同じく第二の真性半導体領域７をわずかｄｗ＝６ｎｍ挿入するだけで、シミュレーションによるＲｏｎＡ計算値は０．１８ｍΩｃｍ２（電流密度１００Ａ／ｃｍ２を流した時）まで改善した。
一方、実施例１３におけるｎ型領域とこの領域に挟まれる第二の真性半導体領域と、ｐ型領域とこの領域に挟まれる第二の真性半導体領域における移動度は、ｎ型領域の電子移動度は１５００ｃｍ２／Ｖｓであり、ｎ型の第二の真性半導体領域の電子移動度は９５ｃｍ２／Ｖｓであり、ｐ型領域のホール移動度は７０ｃｍ２／Ｖｓであり、ｐ型の第二の真性半導体領域のホール移動度は４７０ｃｍ２／Ｖｓであることから、前記ｐとｎ領域の各移動度は第二の真性半導体領域の半分以下であることが分かる。
以上、第二真性半導体領域を設けた実施例１１〜１３によるＲｏｎＡの計算値を図４（比較の便宜のため図３のＲｏｎＡも同時にプロット）に示す。第二真性半導体領域のない前記図３に示す実施例１〜３の場合のＲｏｎＡの計算値と比較すると、図３において、ｄｎ＝ｄｐ＝０．００５μｍ＝５ｎｍとしてやっと到達できたＲｏｎＡが、第二真性半導体領域を設けた実施例１１〜１３にかかる発明では、ｄｎ＝ｄｐ＝０．０２μｍの段階でほぼ近いところのＲｏｎＡまで達成され、さらに微細化（ｄｎ＝ｄｐ＝０．０１および０．００５μｍ）すると、０．２ｍΩｃｍ２（電流密度１００Ａ／ｃｍ２を流した時）を下回ることができる。第二真性半導体領域を設けることによる発明の効果を現している。
以上の議論は、古典電子伝導論に基づくもので、伝導電子を小さな粒子とみなし、電気伝導は前記粒子が電界によって加速されつつ、イオン化不純物や格子振動や結晶欠陥によって散乱される結果、平衡速度が存在し、この平衡速度がドリフト速度であり、ドリフト速度を電界強度で割り算したものがキャリア移動度であり、ドリフト速度と電界強度とは、キャリアの移動速度が飽和ドリフト速度に達するまでは、キャリア移動度を比例定数とする比例関係にあるという考え方である。
このような考え方は、原子１個や電子１個レベルで見ると乱暴な近似であるが、それにもかかわらず、半導体や金属の電気伝導を扱う上で、極めてよく当てはまり、問題なく使える理論である。しかし、本発明のように、超接合半導体構造のドリフト方向に直角な方向のサイズがｎｍサイズまで小さくなってくると、伝導電子や伝導ホールの量子力学的な波の性質が現われることが予想される。実際にこのような量子論的現象が発現することは、古くはシリコンのＭＯＳ界面における表面量子化現象の研究や、その後のＨＥＭＴにおける２次元電子ガスの形成などによって確認されている。
本発明では、たとえば図１７のバンド構造を見ると、伝導電子や伝導ホールが落ち込んでいる谷間の領域は、ビルトイン電圧７００ｍｅＶによって閉じ込められた擬似的な量子井戸と考えることもできる。
たとえば、乱暴な見積もりとして、実施例３について、ｄｗ＋ｄｎ≒１０ｎｍと見て、井戸幅Ｌ＝１０ｎｍで閉じ込めポテンシャルが無限大の量子井戸を考えると、伝導電子の量子化エネルギーは以下の式で与えられる。
(数４)
Ｅｎ＝ｈｂ ２×（ｎ×π／Ｌ）２／（２×ｍ＊）
ここで、ｈｂはプランク定数（を２×πで割った定数）である。Ｌは量子井戸幅、ｎは量子数で１から順に整数値をとり、ｍ＊は伝導電子の有効質量。
シリコンにおいては、伝導帯の底が逆格子空間のＸ点付近にあり（それ故、間接遷移型の半導体であるため発光デバイスに向かない）、かつ等エネルギー面が回転楕円体であり強い異方性をもつため、真空中の電子質量ｍ０に対して、ｍ＊は０．２５倍〜０．９８倍の幅を持つ。ここでは最も厳しい見積もりとして、０．９８倍を採用する。上記のようにＬ＝１０ｎｍを代入すると、ｎ＝１に対して約４ｍｅＶ、ｎ＝２に対して約１６ｍｅＶ、ｎ＝３に対して約３６ｍｅＶ、ｎ＝４に対して約６４ｍｅＶの量子化エネルギーを持つ。室温３００Ｋのエネルギーが約２６ｍｅＶであること、および４００Ｋ程度の高温での動作を考えると、ｎ＝１の基底準位からｎ＝３の準位まではフォノン散乱が比較的容易に起こることが予想され、ＨＥＭＴに相当するようなｎ＝１の基底準位のみで構成される二次元電子ガスほどの強い量子閉じ込までは達成されにくいと考えられる。このようになる原因は、シリコンにおける有効質量の重さにあり、より強い量子効果を得るためには、異方性を生かして有効質量を軽くするか、もっと微細な構造にする必要がある。
しかし、上記のシリコンという材料の限界はあるものの、本発明の実施例１３程度に微細化した構造では、量子数ｎ＝１〜３までの量子化状態は得られると考えられる。図１７に横方向に量子化された電子の波動関数を模式的に示す。波動関数は電子の存在確率の大きさを示すものである。このうち、ｎ＝１およびｎ＝３の波動関数は、第二の真性半導体領域７に大きな存在確率を持つ。第二の真性半導体領域７は不純物がなく、イオン化不純物散乱を受けにくいので、古典電気伝導論から予想される移動度よりもさらに高い移動度が得られることが期待できる。また、２次元的に閉じ込められているので、図１−２において上下および奥行き方向への散乱は受けるが、左右方向への散乱は抑制される。これはＨＥＭＴの２次元電子ガスで得られる効果と同じものである。逆に、ｎ＝２の波動関数は、ｎ型領域２に大きな存在確率を持つため、該領域１におけるイオン化不純物散乱を受けやすく、古典電気伝導論に準じるｎ型領域２での移動度しか得られず、第二の真性半導体領域７が持つ高移動度の恩恵は得られないと予想される。ただし、ｎ＝２の場合でも２次元閉じ込め効果によって左右方向への散乱が抑制される効果は残る。全電流密度は、これらｎ＝１〜３の量子状態を持つ電子の伝導の和となるが、最もエネルギーの低いｎ＝１に最も電子が落ち込みやすく、ｎ＝１の電子がになう伝導が最も優勢になると考えられ、古典論から予想される電流密度を上回る可能性がある。
実施例１から実施例１３までは、ｄｎ＝ｄｐとしたが、超接合としてチャージバランスがとれていれば、ｄｎとｄｐが等しい必要はない。たとえば、ｎ型伝導のユニポーラデバイスに使用する場合は、図１８に示すようにｄｎだけを細く、不純物濃度を濃くし、その中央に第二の真性半導体領域７を挿入してやれば、本発明の効果は得られる。
縦型超接合構造において、本発明はストライプ形状だけに限るものではない。ｎ型領域とｐ型領域とのチャージバランスさえとれていれば、たとえば、図７に示すような平面パターンをとっても構わない。このとき、第二の真性半導体領域７は実施例１１〜実施例１４の実施例において擬似的に量子井戸だったのに対し、実施例１５においては擬似的に量子細線構造を持つ。量子細線においては、量子井戸よりもさらに電子移動度が上がることが予想されている。
（先行文献：Ｈ．Ｓａｋａｋｉ，“Ｓｃａｔｔｅｒｉｎｇ Ｓｕｐｐｒｅｓｓｉｏｎ ａｎｄ Ｈｉｇｈ−Ｍｏｂｉｌｉｔｙ Ｅｆｆｅｃｔ ｏｆ Ｓｉｚｅ−Ｑｕａｎｔｉｚｅｄ Ｅｌｅｃｔｒｏｎｓ ｉｎ Ｕｌｔｒａｆｉｎｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｗｉｒｅ Ｓｔｒｕｃｔｕｒｅｓ”，Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，Ｖｏｌ．１９，Ｄｅｃｅｍｂｅｒ，１９８０，ｐｐ．Ｌ７３５−７３８）
ただし、量子細線における１次元電子ガスの形成と、それにともなう移動度の上昇は理論的に予想されているだけで、まだ実験的に実証されていない。この点は２次元電子ガスが実験的によく調べられているのと対照的である。
なお、極めて短距離の１次元細線の伝導の研究としては、量子ポイントコンタクトが実験的にも理論的にもよく研究されている。しかし、量子ポイントコンタクトは一般に、電子の平均自由行程よりも短い１次元細線に電子を流し、電流−電圧特性を見る場合が多く、伝導電子は１度も散乱を受けることなく、電極間を移動する。従って、１次元細線によって散乱が抑制されるという上記先行文献の予言を裏付けることにはなっていない。キャリアの平均自由行程よりも十分に長い１次元細線において、本当にキャリア散乱が抑制され、キャリア移動度が上昇するのかどうかを、実験的に確かめることは、今後も半導体ナノテクノロジー分野の重要な課題のひとつであると考えられる。
本発明は、縦型デバイスだけに限るものではない。たとえば、前記藤平の先行文献（非特許文献１）に示された横型の積層構造をとってもよい。この場合、製造方法は積層超格子と同じであるから、ＨＥＭＴや半導体レーザーやＳｉＧｅ系の積層デバイスなどを製造する従来技術をそのまま使うことができる。
実施例１から実施例１６について、半導体材料としてシリコンを使う場合は、ｎ型不純物はアンチモンまたはヒ素を使うのが望ましい。リンを使うと、固体内での拡散定数が大きいため、不純物を細い領域に高濃度で閉じ込めておくことが難しくなる。ｐ型不純物については、ホウ素以外に使えるものがないので、ホウ素を使うしか仕方ない。
本発明にかかる超接合構造の要部断面図、 本発明にかかる超接合構造の要部断面図、 本発明にかかる超接合構造の要部拡大断面図、 本発明にかかる超接合構造のピッチ幅とオン抵抗の関係図、 本発明にかかる超接合構造のピッチ幅とオン抵抗の関係図、 本発明にかかる、異なる超接合構造の要部断面図、 本発明にかかる超接合構造の斜視図、 本発明にかかる、異なる超接合構造の斜視図、 本発明にかかる超接合構造の断面パターン図、 本発明にかかる超接合構造を備える縦型ＭＯＳＦＥＴの断面図、 本発明にかかる超接合構造を備えたトレンチゲート型縦型ＭＯＳＦＥＴの斜視図、 本発明にかかる超接合構造を備えた縦型ＭＯＳＦＥＴの斜視図、 従来の超接合構造の要部断面図、 従来の超接合構造のピッチ幅とオン抵抗の関係図 本発明にかかる、異なる超接合構造の要部断面図、 本発明にかかる図１３に示す超接合構造のエネルギーバンドモデル図、 本発明にかかる超接合構造の要部拡大断面図、 本発明にかかる、異なる超接合構造の要部拡大断面図、 非特許文献１のＦｉｇ．１（ａ）に示される図、 本発明にかかる図１３に示す超接合構造のエネルギーバンドモデル図、 本発明にかかる、異なる超接合構造の要部断面図 本発明にかかる図１３に示す超接合構造のエネルギーバンドモデル図、 特許文献２に記載のＦＩＧ１に示される図、 特許文献２に記載のＦＩＧ７ｄに示される図、
符号の説明
１… ｐ型領域
２… ｎ型領域
３… 第一の真性半導体領域または低濃度ドーピング領域
４… 空乏層の広がり幅
５… 伝導電子
６… キャリア移動度またはドリフト速度の大きさのイメージ矢印
７… 第二の真性半導体領域または低濃度ドーピング領域
８… 伝導ホール
９… 静電引力
１２… ｎ＋型シリコン基板
２０… ｐ＋型ウェル領域
２２… ｎ＋型ソース領域
３０… ドレイン電極金属
３１… ゲート絶縁膜
３２… ｐ＋領域
３３… ゲート電極
３４… 層間絶縁膜
３５… ソース電極金属
１１１…ｎ型領域
１１２…ｎ型シリコン基板
１１３…真性半導体領域または不純物濃度が極めて低い半導体領域
１１４…空乏層が広がった領域
１１８…ｐ型領域
１２０…ｐウェル
１２２…ｎ＋ソース領域
１３０…ドレイン電極。

Claims (13)

  1. ドリフト領域内に形成され、キャリアのドリフト方向に平行な層状のｎ型領域とｐ型領域を有し、オン状態で電流を流し、オフ状態で、空乏化する超接合構造を備える超接合半導体装置において、前記超接合構造が、ｎ型領域とｐ型領域との層間に、第一の真性半導体領域の層が設けられた構成を繰り返し構造ユニットとして備え、前記ｎ型領域における電子移動度または前記ｐ型領域におけるホール移動度が、前記第一の真性半導体領域における電子移動度またはホール移動度に対応するそれぞれの値の半分以下であることを特徴とする超接合半導体装置。
  2. ドリフト領域内に形成され、キャリアのドリフト方向に平行な層状のｎ型領域とｐ型領域を有し、オン状態で電流を流し、オフ状態で、空乏化する超接合構造を備える超接合半導体装置において、前記超接合構造が、少なくともｎ型領域またはｐ型領域のそれぞれの層により両側から挟まれる第二の真性半導体領域の層と、前記ｐ型領域とｎ型領域とに挟まれる第一の真性半導体領域を備える構成を繰り返し構造ユニットとして備え、前記ｎ型領域における電子移動度または前記ｐ型領域におけるホール移動度が、前記第一または第二の真性半導体領域における電子移動度またはホール移動度に対応するそれぞれの値の半分以下であることを特徴とする超接合半導体装置。
  3. ｎ型領域の不純物濃度をｎ２、ｎ型領域のキャリアのドリフト方向に直角な方向の幅をｄｎ、ｐ型領域の不純物濃度をｐ１、ｐ型領域のキャリアのドリフト方向に直角な方向の幅をｄｐ、第一の真性半導体領域の幅をｄｉ、ｄ’＝（ｄｎ＋ｄｐ＋２×ｄｉ）／２として、
    (数１)
    Ｎｄ＝１．４１×１０１２・α７/６・ｄ−７/６（ｃｍ−３）
    Ｎｄは超接合構造におけるドナー不純物濃度、αは係数（０＜α＜１）、ｄは超接合構造における電流経路（ｎ型領域）の幅（ドリフト方向に直角な方向の幅）をそれぞれあらわす、
    としたとき、ｎ型領域の不純物濃度はｎ２≦ｄ’×Ｎｄ／ｄｎを満たし、ｐ型領域の不純物濃度はｐ１≦ｄ’×Ｎｄ／ｄｐを満たし、かつｎ２×ｄｎ＝ｐ１×ｄｐを満たすことを特徴とする請求項１記載の超接合半導体装置。
  4. 前記繰り返し構造ユニットの各層の層厚の合計が０．５μｍ以下であることを特徴とする請求項１または３記載の超接合半導体装置。
  5. 前記繰り返し構造ユニットの各層の層厚の合計が０．５μｍ以下であることを特徴とする請求項２記載の超接合半導体装置。
  6. 前記繰り返し構造ユニットにおける前記第二の真性半導体領域の層厚が同領域をドリフトするキャリアのドブロイ波長λのλ／２乃至３×λの範囲の大きさであり、前記キャリアが一次元電子ガスまたは一次元ホールガスを形成していることを特徴とする特許請求の範囲の請求項２または５記載の超接合半導体装置。
  7. 前記超接合構造が、半導体材料としてシリコン単結晶基板を用い、前記ｎ型領域と前記ｐ型領域の少なくとも一方の不純物濃度が１×１０１７ｃｍ−３以上であり、第一真性半導体領域または第二真性半導体領域は１×１０１６ｃｍ−３以下の不純物濃度を有するｎ−型領域またはｐ−型領域であることを特徴とする請求項１乃至６のいずれか一項に記載の超接合半導体装置。
  8. 前記超接合構造が、オン状態で、前記真性半導体領域を流れる電子電流密度Ｊｎ３とｎ型領域を流れる電子電流密度Ｊｎ２との大小関係が、Ｊｎ３≧Ｊｎ２であるか、およびまたは真性半導体領域を流れるホール電流密度Ｊｐ３とｐ型領域を流れるホール電流密度Ｊｐ１との大小関係が、Ｊｐ３≧Ｊｐ１を満たすことを特徴とする請求項１乃至７のいずれか一項に記載の超接合半導体装置
  9. 前記超接合構造の前記真性半導体領域が、理論的な真性半導体領域の移動度に比較して９０％以上の移動度を有していることを特徴とする請求項１乃至８のいずれか一項に記載の超接合半導体装置。
  10. 表面にＭＯＳＦＥＴ構造を備え、該ＭＯＳＦＥＴ構造のｐ型またはｎ型ソース領域からキャリアがチャネル領域を通過して流れ出す位置に、微細化された層状のｐ型またはｎ型領域および前記真性半導体領域からなる超接合構造が対向する構成を有していることを特徴とする請求項１乃至９のいずれか一項に記載の超接合半導体装置。
  11. 半導体基板の主面に平行な面による断面パターンが矩形の並列構造であって、前記主面に垂直方向に並ぶ層構造を有する超接合構造を備えることを特徴とする請求項１乃至１０のいずれか一項に記載の超接合半導体装置。
  12. 半導体基板の主面に平行な面による断面パターンが同心円状の環状である円柱構造を備える超接合構造を有し、前記円柱構造の中心部には円形または略円形の第二の真性半導体領域を備え、前記中心部から外周に向けて順に、ｎまたはｐ型領域、第一の真性半導体領域、ｐまたはｎ型領域、真性半導体領域を配置し、前記環状構造の最外周にｐまたはｎ型領域を設け、前記環状構造の外側にチャネルストッパ領域を配置することを特徴とする超接合半導体装置。
  13. 前記超接合構造を形成する前記ｎ型領域の不純物がアンチモンまたはヒ素であることを特徴とする請求項１乃至１２のいずれか一項に記載の超接合半導体装置。
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