JP6578724B2 - 半導体装置 - Google Patents
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Description
実施の形態1にかかる半導体装置の構造について、超接合MOSFETを例に説明する。図1は、実施の形態1にかかる半導体装置の構造を示す鳥瞰図である。図2Aは、図1の切断線A−A’における断面構造を示す断面図である。図2Bは、図1の切断線B−B’における断面構造を示す断面図である。図1では、並列pn層5の平面レイアウトを明確にするために、MOSゲート構造側の主面(チップおもて面)上に配置される、第1ゲート絶縁膜11および第1ゲート電極12以外の構成を図示省略する。切断線A−A’は、ストライプ状の平面レイアウトに配置された並列pn層5のp型仕切領域4を長手方向(後述する第2方向y)に平行に切断する切断線である。切断線B−B’は、並列pn層5のn型ドリフト領域3を通り、かつトレンチ20を通らない第2方向yに平行な切断線である。並列pn層5のn型ドリフト領域3およびトレンチ20を通り、かつ第2方向yに平行な切断線における断面構造は鳥瞰図(図1)の前面に示す。
次に、実施の形態2にかかる半導体装置の構造について説明する。図7は、実施の形態2にかかる半導体装置の構造を示す鳥瞰図である。図8は、図7の切断線E−E’における断面構造を示す断面図である。図7の切断線C−C’における断面構造は、実施の形態1の切断線A−A’における断面構造(図2A)と同様である。切断線C−C’は、並列pn層5のp型仕切領域4を通り、かつトレンチ50を通らない第2方向yに平行な切断線である。切断線E−E’は、並列pn層5のp型仕切領域4およびトレンチ50を通り、かつ第2方向yに平行な切断線である。並列pn層5のn型ドリフト領域3およびトレンチ50を通り、かつ第2方向yに平行な切断線における断面構造は鳥瞰図(図7)の前面に示す。
2 BOX層
3,3a n型ドリフト領域
3b プレーナゲート構造による電子蓄積層
3c 活性部ドリフト領域
4,4a p型仕切領域
5 並列pn層
6 p型ベース領域
7 n+型ソース領域
8 p+型コンタクト領域
9 n型バッファー領域
10 n+型ドレイン領域
11 第1ゲート絶縁膜
12 第1ゲート電極
20,50 トレンチ
21,51 第2ゲート絶縁膜
22,52 第2ゲート電極
d1 n型ドリフト領域およびp型仕切領域の第1方向の幅
d2 トレンチの第1方向の幅
D n型ドリフト領域およびp型仕切領域の繰り返しピッチ
TSJ 並列pn層の厚さ
WSJ 活性部ドリフト領域の第2方向の幅
x 第1方向(横方向)
y 第2方向(第1方向と直交する横方向)
z 深さ方向(縦方向)
Claims (8)
- 半導体基板の第1主面に設けられた第1電極と、
前記第1主面に前記第1電極と離して設けられた、第2電極と、
前記第1電極と前記第2電極との間に設けられ、第1導電型領域および第2導電型領域を前記第1主面に平行で、かつオン状態のときに前記第2電極から前記第1電極に向って前記半導体基板を流れる電流の経路と直交する第1方向に交互に配置されて前記半導体基板を構成する並列pn層と、を備えた横型の半導体装置であって、
前記並列pn層の前記第1主面側に選択的に設けられた第2導電型の第1半導体領域と、
前記第1半導体領域の内部に選択的に設けられた第1導電型の第2半導体領域と、
前記並列pn層の前記第1主面側に、前記第1半導体領域と離して選択的に設けられた第1導電型の第3半導体領域と、
前記第1半導体領域および前記第2半導体領域に接する前記第1電極と、
前記第3半導体領域に接する前記第2電極と、
前記第1半導体領域の、前記並列pn層と前記第2半導体領域とに挟まれた部分の表面上に第1絶縁膜を介して設けられた第3電極と、
前記第1半導体領域および前記第2半導体領域を深さ方向に貫通して前記第1導電型領域に達するトレンチと、
前記トレンチの内部に、第2絶縁膜を介して設けられ、前記第3電極と電気的に接続された第4電極と、
を備え、
前記トレンチの前記第1方向の幅は、前記第1導電型領域および前記第2導電型領域の繰り返しピッチよりも狭く、
前記トレンチの前記第1方向の幅は、前記第1導電型領域の前記第1方向の幅以上であることを特徴とする半導体装置。 - 半導体基板の第1主面に設けられた第1電極と、
前記第1主面に前記第1電極と離して設けられた、第2電極と、
前記第1電極と前記第2電極との間に設けられ、第1導電型領域および第2導電型領域を前記第1主面に平行で、かつオン状態のときに前記第2電極から前記第1電極に向って前記半導体基板を流れる電流の経路と直交する第1方向に交互に配置されて前記半導体基板を構成する並列pn層と、を備えた横型の半導体装置であって、
前記並列pn層の前記第1主面側に選択的に設けられた第2導電型の第1半導体領域と、
前記第1半導体領域の内部に選択的に設けられた第1導電型の第2半導体領域と、
前記並列pn層の前記第1主面側に、前記第1半導体領域と離して選択的に設けられた第1導電型の第3半導体領域と、
前記第1半導体領域および前記第2半導体領域に接する前記第1電極と、
前記第3半導体領域に接する前記第2電極と、
前記第1半導体領域の、前記並列pn層と前記第2半導体領域とに挟まれた部分の表面上に第1絶縁膜を介して設けられた第3電極と、
前記第1半導体領域および前記第2半導体領域を深さ方向に貫通して前記第1導電型領域に達するトレンチと、
前記トレンチの内部に、第2絶縁膜を介して設けられ、前記第3電極と電気的に接続された第4電極と、
を備え、
前記トレンチの深さは、前記第1導電型領域の厚さより浅いことを特徴とする半導体装置。 - 前記トレンチの前記第1方向の幅は、前記第1導電型領域および前記第2導電型領域の繰り返しピッチよりも狭いことを特徴とする請求項2に記載の半導体装置。
- 前記トレンチの前記第1方向の幅は、前記第1導電型領域の前記第1方向の幅よりも狭いことを特徴とする請求項3に記載の半導体装置。
- 前記トレンチの前記第1方向の幅は、前記第1導電型領域の前記第1方向の幅以上であることを特徴とする請求項3に記載の半導体装置。
- 前記並列pn層は、オフ状態のときに空乏化することを特徴とする請求項1〜5のいずれか一つに記載の半導体装置。
- 前記第1導電型領域および前記第2導電型領域は、前記電流の経路に平行な第2方向に延びるストライプ状の平面レイアウトに配置され、
前記第2半導体領域および前記第3半導体領域は、それぞれ前記第1方向に延びる直線状の平面レイアウトに配置されていることを特徴とする請求項1〜6のいずれか一つに記載の半導体装置。 - 前記半導体基板は、支持基板上に絶縁層を介して前記並列pn層を設けたSOI基板であることを特徴とする請求項1〜7のいずれか一つに記載の半導体装置。
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