JP6578724B2 - 半導体装置 - Google Patents

Description

この発明は、半導体装置に関する。

従来、両主面に設けた電極間にドリフト電流が流れる縦型半導体装置において、両電極間に挟まれた高抵抗層の厚さを厚くすることで高耐圧化を図ることが公知である。一方、両電極間に挟まれた高抵抗層の厚さを厚くした場合、必然的に両電極間のオン抵抗が大きくなり、損失が増すことになることは避けられない。すなわち、オン抵抗と耐圧とは、トレードオフの関係にある。このオン抵抗と耐圧とのトレードオフ関係は、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属-酸化膜-半導体電界効果トランジスタ）ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、バイポーラトランジスタ、ダイオード等の半導体装置において同様に成立することが知られている。

オン抵抗と耐圧とのトレードオフ関係を改善させる装置として、ドリフト層を、不純物濃度を高めたｎ型領域とｐ型領域とを基板主面に直交する方向（縦方向）または平行な方向（横方向）に交互に繰り返し配置した並列ｐｎ層とした装置が提案されている（例えば、下記特許文献１〜４および下記非特許文献１参照。）。ドリフト層を並列ｐｎ層とした半導体装置では、オフ状態のときに並列ｐｎ層を空乏化させて耐圧を負担させている。以降、オン状態ではドリフト電流を流し、オフ状態では空乏化する並列ｐｎ層としたドリフト層を備えた半導体装置を超接合（ＳＪ：Ｓｕｐｅｒｊｕｎｃｔｉｏｎ）半導体装置と称する。また、オン抵抗（電流容量）と耐圧とのトレードオフ関係は、一方の主面上に設けた２つの電極間にドリフト電流が流れる横型半導体装置にも共通する問題である。横型半導体装置においてもドリフト層を並列ｐｎ層とした超接合半導体装置とすることで、オン抵抗と耐圧とのトレードオフ関係が改善される。

次に、一般的な横型超接合半導体装置の構造について、横型超接合ＭＯＳＦＥＴを例に説明する。図９は、一般的な横型超接合ＭＯＳＦＥＴの構造を示す鳥瞰図である。図１０は、図９の切断線ＡＡ−ＡＡ’における断面構造を示す断面図である。図９では、並列ｐｎ層１０５の平面レイアウトを明確にするために、ドリフト層の上面にゲート絶縁膜１１１を設け、さらにその上面にゲート電極１１２が設けられたＭＯＳゲート構造側の主面（チップおもて面）上に配置される、ゲート絶縁膜１１１およびゲート電極１１２以外の構成を図示省略する。図９に示す一般的な横型超接合ＭＯＳＦＥＴは、埋め込み酸化膜（ＢＯＸ：Ｂｕｒｉｅｄ Ｏｘｉｄｅ）層１０２上に設けられた並列ｐｎ層１０５の、ＢＯＸ層１０２側に対して反対側にｐ型ベース領域１０６およびｎ⁺型ソース領域１０７を二重拡散で形成した横型二重拡散ＭＯＳＦＥＴである。並列ｐｎ層１０５は、ＢＯＸ層１０２を挟んでｐ^-型半導体基板１０１上に配置されている。

ドレイン部は、低抵抗のｎ⁺型ドレイン領域１１０と、ドレイン電極（不図示）と、からなる。ｎ型バッファー領域１０９は、ドリフト層の、ＢＯＸ層１０２側に対して反対側の表面層に選択的に設けられている。ｎ⁺型ドレイン領域１１０は、ｎ型バッファー領域１０９の内部に設けられている。ドレイン電極は、ｎ⁺型ドレイン領域１１０の表面に設けられている。ソース部は、ｐ型ベース領域１０６と、低抵抗のｎ⁺型ソース領域１０７と、ソース電極（不図示）と、からなる。ｐ型ベース領域１０６は、ドリフト層の、ＢＯＸ層１０２側に対して反対側の表面層に、ｎ⁺型ドレイン領域１１０と離して選択的に設けられている。ｐ型ベース領域１０６の内部には、ｎ⁺型ソース領域１０７およびｐ⁺型コンタクト領域１０８がそれぞれ選択的に設けられている。

ソース電極は、ｎ⁺型ソース領域１０７およびｐ⁺型コンタクト領域１０８の表面に設けられている。ｎ⁺型ドレイン領域１１０、ｐ型ベース領域１０６およびｎ⁺型ソース領域１０７は、同じ横方向（以下、第１方向とする）ｘに延びる直線状の平面レイアウトで配置されている。ｐ型ベース領域１０６の、ドリフト層とｎ⁺型ソース領域１０７とに挟まれた部分の表面上には、ゲート絶縁膜１１１を介してゲート電極１１２が設けられている。ドリフト層の、ドレイン部とソース部とに挟まれた部分は、並列ｐｎ層１０５となっている。並列ｐｎ層１０５は、ｎ型領域（以下、ｎ型ドリフト領域とする）１０３とｐ型領域（以下、ｐ型仕切領域とする）１０４とを、第１方向ｘと直交する横方向（以下、第２方向とする）ｙに延びるストライプ状の平面レイアウトに、かつ第１方向ｘに交互に繰り返し配置した超接合構造となっている。

ドリフト層の、ｎ型バッファー領域１０９とＢＯＸ層１０２とに挟まれた部分には、ｎ型ドリフト領域１０３ａが配置されている。ドリフト層の、ｐ⁺型コンタクト領域１０８とＢＯＸ層１０２とに挟まれた部分には、ｐ⁺型コンタクト領域１０８との間にｐ型ベース領域１０６を挟むようにｐ型仕切領域１０４ａが配置されている。並列ｐｎ層１０５のうちドリフト電流が流れるのは、ｎ型ドリフト領域１０３の、ｎ型バッファー領域１０９とｐ型ベース領域１０６とに挟まれた領域である。なお、プレーナゲート構造による電子蓄積層１０３ｂとは、オン状態のときに、ｎ型ドリフト領域１０３の、深さ方向ｚにゲート絶縁膜１１１を介してゲート電極１１２に対向する部分に蓄積される電子による蓄積層である。ｎ型ドリフト領域１０３の、ｎ型バッファー領域１０９と電子蓄積層１０３ｂとに挟まれた領域（以下、活性部ドリフト領域とする）１０３ｃの第２方向ｙの幅（長さ）Ｗ_SJは、耐圧８０ＶクラスのＭＯＳＦＥＴで３．５μｍ程度である。

このような横型超接合ＭＯＳＦＥＴでは、ドレイン電極とソ−ス電極との間に電圧が印加され、ゲート電極１１２にしきい値電圧以上の電圧が印加されているときには、ｐ型ベース領域１０６の、ゲート電極１１２直下の部分（ゲート絶縁膜１１１を挟んで深さ方向ｚにゲート電極１１２に対向する部分）にｎ型の反転層（チャネル）が形成される。このｐ型ベース領域１０６の反転層を介してｎ⁺型ソース領域１０７から、第２方向ｙに延びるストライプ状の平面レイアウトに配置された複数のｎ型ドリフト領域１０３に電子が流れ込む。そして、ドレイン電極−ソース電極間の電界により、ｎ⁺型ドレイン領域１１０、ｎ型バッファー層１０９、ｎ型ドリフト領域１０３、ｐ型ベース領域１０６の反転層およびｎ⁺型ソース領域１０７の経路でドリフト電流が流れる（オン状態）。

一方、ゲート電極１１２にしきい値電圧以下の電圧が印加されることで、ｐ型ベース領域１０６の反転層が消滅する。そして、ドレイン電極−ソース電極間の電圧により、ｎ型ドリフト領域１０３とｐ型ベース領域１０６との間のｐｎ接合、および、ｎ型ドリフト領域１０３とｐ型仕切領域１０４との間のｐｎ接合がそれぞれ逆バイアスされた状態となり、各ｐｎ接合から空乏層が広がる。この空乏層によってｎ型ドリフト領域１０３およびｎ型バッファー層１０９が空乏化されるため、電流は流れない（オフ状態）。ｎ型ドリフト領域１０３とｐ型仕切領域１０４との間のｐｎ接合から広がる空乏層はｎ型ドリフト領域１０３の第１方向ｘに広がるとともに、ｐ型仕切領域１０４にも広がりｐ型仕切領域１０４を空乏化する。これにより、高耐圧化が可能となり、ｎ型ドリフト領域１０３の不純物濃度を高めることができるため、低オン抵抗化が可能となる。

理想的なドリフト層（並列ｐｎ層１０５）の単位面積あたりのオン抵抗と耐圧との関係は下記（１）式で与えられる。下記（１）式は、例えば下記特許文献４に開示される原理から示唆される。下記（１）式において、Ｒ_D・Ａはドリフト層（活性部ドリフト領域１０３ｃ）の単位面積換算のオン抵抗である。Ｖ_Bは耐圧である。Ｔ_SJは並列ｐｎ層１０５の厚さである。ｄはｎ型ドリフト領域１０３およびｐ型仕切領域１０４の第１方向ｘの幅である。下記（１）式から、ｎ型ドリフト領域１０３およびｐ型仕切領域１０４の第１方向ｘの幅ｄを狭くし、並列ｐｎ層１０５の厚さＴ_SJを厚くすることで、オン抵抗を劇的に低減できることがわかる。

また、別の横型ＭＯＳＦＥＴとして、ソース領域，ベース領域およびドリフト領域を貫通してシリコン基板に達するトレンチの内部にゲート絶縁膜を介してゲート電極を設けたトレンチゲート構造を有する横型ＭＯＳＦＥＴが提案されている（例えば、下記特許文献５（第００２０段落、図１）参照。）。下記特許文献５では、シリコン基板の内部に達するようにトレンチを形成することで、トレンチの底面コーナー部（トレンチの底面と側面との境界）に電界集中が発生することを防止している。

欧州特許第００５３８５４号明細書 米国特許第５２１６２７５号明細書 米国特許第５４３８２１５号明細書 特開平０９−２６６３１１号公報 特開平１１−２７４４９３号公報

ワイ・オオニシ（Ｙ． Ｏｎｉｓｈｉ）、外５名、ＳＪ−ＦＩＮＦＥＴ：ア ニュー ロー ボルテージ ラテラル スーパージャンクション ＭＯＳＦＥＴ（ＳＪ−ＦＩＮＦＥＴ：Ａ Ｎｅｗ Ｌｏｗ Ｖｏｌｔａｇｅ Ｌａｔｅｒａｌ Ｓｕｐｅｒｊｕｎｃｔｉｏｎ ＭＯＳＦＥＴ）、プロシーディングス オブ ザ ２０ｔｈ インターナショナル シンポジウム オン パワー セミコンダクター デバイシズ アンド ＩＣ’ｓ（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ２０ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎｄ ＩＣ’ｓ）、（米国）、アイ・トリプル・イー（ＩＥＥＥ）、２００８年５月、ｐ．１１１−１１４

しかしながら、ｎ型ドリフト領域１０３およびｐ型仕切領域１０４の第１方向ｘの幅ｄは、プロセスのデザインルール（設計基準）により物理的に制約されてしまうため、狭くすることに限界がある。このため、オン抵抗を低減するためには並列ｐｎ層１０５の厚さＴ_SJを厚くすることが有効となるが、図９，１０に示す従来の横型超接合ＭＯＳＦＥＴでは、例えば上記非特許文献１の中で報告されるように、並列ｐｎ層１０５の厚さＴ_SJを厚くしたとしても、オン抵抗（ドリフト抵抗）はほとんど低減されない。この理由は、ｐ型ベース領域１０６の反転層からｎ⁺型ドレイン領域１１０まで流れる電子電流の経路が、並列ｐｎ層１０５の、チップおもて面側の短い幅Ｗ_SJの活性部ドリフト領域１０３ｃに集中して流れるからである。

この発明は、上述した従来技術による問題点を解消するため、オン抵抗を低減させることができる半導体装置を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、半導体基板の第１主面に互いに離して設けられた第１電極および第２電極と、前記第１電極と前記第２電極との間に設けられた並列ｐｎ層と、を備えた横型の半導体装置であって、次の特徴を有する。前記並列ｐｎ層は、第１導電型領域および第２導電型領域を前記第１主面に平行で、かつオン状態のときに前記第２電極から前記第１電極に向って前記半導体基板を流れる電流の経路と直交する第１方向に交互に配置されて前記半導体基板を構成する。前記並列ｐｎ層の前記第１主面側に、第２導電型の第１半導体領域が選択的に設けられている。前記第１半導体領域の内部に、第１導電型の第２半導体領域が選択的に設けられている。前記並列ｐｎ層の前記第１主面側に、前記第１半導体領域と離して、第１導電型の第３半導体領域が選択的に設けられている。前記第１電極は、前記第１半導体領域および前記第２半導体領域に接する。前記第２電極は、前記第３半導体領域に接し、前記第１電極よりも高電位が印加される。前記第１半導体領域の、前記並列ｐｎ層と前記第２半導体領域とに挟まれた部分の表面上に、第１絶縁膜を介して第３電極が設けられている。トレンチは、前記第１半導体領域および前記第２半導体領域を深さ方向に貫通して前記第１導電型領域に達する。前記トレンチの内部に、第２絶縁膜を介して第４電極が設けられている。前記第４電極は、前記第３電極と電気的に接続されている。

また、この発明にかかる半導体装置は、上述した発明において、前記トレンチの前記第１方向の幅は、前記第１導電型領域および前記第２導電型領域の繰り返しピッチよりも狭いことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記トレンチの前記第１方向の幅は、前記第１導電型領域の前記第１方向の幅よりも狭いことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記トレンチの前記第１方向の幅は、前記第１導電型領域の前記第１方向の幅以上であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記トレンチの深さは、前記第１導電型領域の厚さより浅いことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記並列ｐｎ層は、オフ状態のときに空乏化することを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型領域および前記第２導電型領域は、前記電流の経路に平行な第２方向に延びるストライプ状の平面レイアウトに配置されている。前記第２半導体領域および前記第３半導体領域は、それぞれ前記第１方向に延びる直線状の平面レイアウトに配置されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板は、支持基板上に絶縁層を介して前記並列ｐｎ層を設けたＳＯＩ基板であることを特徴とする。

本発明にかかる半導体装置によれば、オン状態のときに、第１導電型領域の、第２絶縁膜を挟んで第２ゲート電極に対向する部分にも電子蓄積層を形成することができ、第１導電型領域の深さ方向に電子電流を広げることができるため、オン抵抗を低減させるという効果を奏する。

実施の形態１にかかる半導体装置の構造を示す鳥瞰図である。 図１の切断線Ａ−Ａ’における断面構造を示す断面図である。 図１の切断線Ｂ−Ｂ’における断面構造を示す断面図である。 実施の形態１にかかる半導体装置のオン抵抗成分分布を示す特性図である。 従来の半導体装置のオン抵抗成分分布を示す特性図である。 実施の形態１にかかる半導体装置のオン状態の電子電流密度分布を示す特性図である。 従来の半導体装置のオン状態の電子電流密度分布を示す特性図である。 実施の形態２にかかる半導体装置の構造を示す鳥瞰図である。 図７の切断線Ｅ−Ｅ’における断面構造を示す断面図である。 一般的な横型超接合ＭＯＳＦＥＴの構造を示す鳥瞰図である。 図９の切断線ＡＡ−ＡＡ’における断面構造を示す断面図である。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
実施の形態１にかかる半導体装置の構造について、超接合ＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる半導体装置の構造を示す鳥瞰図である。図２Ａは、図１の切断線Ａ−Ａ’における断面構造を示す断面図である。図２Ｂは、図１の切断線Ｂ−Ｂ’における断面構造を示す断面図である。図１では、並列ｐｎ層５の平面レイアウトを明確にするために、ＭＯＳゲート構造側の主面（チップおもて面）上に配置される、第１ゲート絶縁膜１１および第１ゲート電極１２以外の構成を図示省略する。切断線Ａ−Ａ’は、ストライプ状の平面レイアウトに配置された並列ｐｎ層５のｐ型仕切領域４を長手方向（後述する第２方向ｙ）に平行に切断する切断線である。切断線Ｂ−Ｂ’は、並列ｐｎ層５のｎ型ドリフト領域３を通り、かつトレンチ２０を通らない第２方向ｙに平行な切断線である。並列ｐｎ層５のｎ型ドリフト領域３およびトレンチ２０を通り、かつ第２方向ｙに平行な切断線における断面構造は鳥瞰図（図１）の前面に示す。

図１に示す実施の形態１にかかる半導体装置は、埋め込み酸化膜（ＢＯＸ）層２上に設けた並列ｐｎ層５の、ＢＯＸ層２側に対して反対側にｐ型ベース領域６およびｎ⁺型ソース領域７を二重拡散で形成した横型二重拡散ＭＯＳＦＥＴである。並列ｐｎ層５は、ＢＯＸ層（絶縁層）２を挟んでｐ^-型半導体基板（支持基板）１上に配置され、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板（半導体チップ）を構成している。符号Ｓｕｂは基準電位である。並列ｐｎ層５の、ＢＯＸ層２側に対して反対側には、横型二重拡散ＭＯＳＦＥＴのドレイン部およびソース部が設けられている。ドレイン部は、低抵抗のｎ⁺型ドレイン領域（第３半導体領域）１０と、ドレイン電極（（第２電極）不図示）と、からなる。ｎ型バッファー領域９は、ドリフト層の、ＢＯＸ層２側に対して反対側の表面層に選択的に設けられている。ｎ⁺型ドレイン領域１０は、ｎ型バッファー領域９の内部に選択的に設けられている。ドレイン電極は、ｎ⁺型ドレイン領域１０の表面に設けられている。

ソース部は、ｐ型ベース領域（第１半導体領域）６と、低抵抗のｎ⁺型ソース領域（第２半導体領域）７と、ソース電極（（第１電極）不図示）と、からなる。ｐ型ベース領域６は、ドリフト層の、ＢＯＸ層２側に対して反対側の表面層に、ｎ⁺型ドレイン領域１０と離して選択的に設けられている。ｐ型ベース領域６の内部には、ｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８がそれぞれ選択的に設けられている。ｐ⁺型コンタクト領域８は、ｎ⁺型ソース領域７の、ｎ⁺型ドレイン領域１０側に対して反対側に、ｎ⁺型ソース領域７に接するように設けられている。ソース電極は、ｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８の表面に設けられている。ｎ⁺型ドレイン領域１０、ｐ型ベース領域６、ｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８は、同じ横方向（第１方向）ｘに延びる直線状の平面レイアウトに配置されている。

ｐ型ベース領域６の、ドリフト層（並列ｐｎ層５）とｎ⁺型ソース領域７とに挟まれた部分の表面上には、第１ゲート絶縁膜（第１絶縁膜）１１を介して第１ゲート電極（第３電極）１２が設けられている。第１ゲート電極１２は、第１方向ｘに延びる直線状の平面レイアウトで配置されている。ドリフト層の、ドレイン部とソース部とに挟まれた部分は、並列ｐｎ層５となっている。並列ｐｎ層５は、ｎ型領域（ｎ型ドリフト領域（第１導電型領域））３とｐ型領域（ｐ型仕切領域（第２導電型領域））４とを第１方向ｘに所定の繰り返しピッチＤ_SJで交互に繰り返し配置してなる。また、並列ｐｎ層５のｎ型ドリフト領域３およびｐ型仕切領域４は、第１方向ｘと直交する横方向（第２方向）ｙに延びるストライプ状の平面レイアウトに配置されている。すなわち、並列ｐｎ層５のｎ型ドリフト領域３およびｐ型仕切領域４がストライプ状に延びる方向は、オン状態のときに並列ｐｎ層５を流れるドリフト電流の経路に略平行な方向である。

並列ｐｎ層５のうちドリフト電流が流れるのは、ｎ型ドリフト領域３である。具体的には、ドリフト電流は、ｎ⁺型ドレイン領域１０からｎ型ドリフト領域３を経由してｎ⁺型ソース領域７へ向って流れる。ｎ型ドリフト領域３のうち耐圧を決めるは、活性部ドリフト領域３ｃである。活性部ドリフト領域３ｃとは、並列ｐｎ層５のｎ型ドリフト領域３の、ｎ型バッファー領域９とプレーナゲート構造による電子蓄積層３ｂとに挟まれた第２方向ｙの幅Ｗ_SJの狭い領域である。プレーナゲート構造による電子蓄積層３ｂとは、オン状態のときに、並列ｐｎ層５のｎ型ドリフト領域３の、深さ方向ｚに第１ゲート絶縁膜１１を介して第１ゲート電極１２に対向する部分に蓄積される電子による蓄積層である。一方、オフ状態のときに、並列ｐｎ層５のｎ型ドリフト領域３およびｐ型仕切領域４は空乏化し、耐圧を負担する機能を有する。並列ｐｎ層５の１組のｎ型ドリフト領域３およびｐ型仕切領域４の総幅（すなわち並列ｐｎ層５の繰り返しピッチ）Ｄ_SJ（＝２×ｄ１）は、例えば、０．４μｍ以上２μｍ以下程度であることがよく、好ましくは０．２μｍ以上１．０μｍ以下程度であることがよい。その理由は、次の通りである。並列ｐｎ層５の繰り返しピッチＤ_SJを狭くするほど、ｎ型ドリフト領域３の不純物濃度を高めることができるからである。一方、並列ｐｎ層５の繰り返しピッチＤ_SJを狭くしすぎた場合、微細なトレンチ２０を形成することが困難となり、隣り合うトレンチ２０間にｐ⁺型コンタクト領域８を残すことが困難となるため、狭くし過ぎないことが望ましい。

ドリフト層の、ｎ型バッファー領域９とＢＯＸ層２とに挟まれた部分には、ｎ型ドリフト領域３ａが配置されている。ｎ型バッファー領域９の下側（チップ裏面側）に配置されたｎ型ドリフト領域３ａによって、第２方向ｙに延びるストライプ状の平面レイアウトに配置された各ｎ型ドリフト領域３が電気的に接続される。ドリフト層の、ｐ⁺型コンタクト領域８とＢＯＸ層２とに挟まれた部分には、ｐ⁺型コンタクト領域８との間にｐ型ベース領域６を挟むようにｐ型仕切領域４ａが配置されている。ｐ⁺型コンタクト領域８の下側に配置されたｐ型仕切領域４ａによって、第２方向ｙに延びるストライプ状の平面レイアウトに配置された各ｐ型仕切領域４が電気的に接続される。すなわち、ｎ型バッファー領域９の下側のｎ型ドリフト領域３ａと、ｐ⁺型コンタクト領域８の下側のｐ型仕切領域４ａとの間に並列ｐｎ層５が配置されている。

さらに、ソース部には、並列ｐｎ層５の各ｎ型ドリフト領域３に、トレンチ２０と、第２ゲート絶縁膜（第２絶縁膜）２１と、第２ゲート電極（第４電極）２２とからなるトレンチゲート構造が設けられている。トレンチ２０は、ｎ⁺型ソース領域７およびｐ型ベース領域６を深さ方向ｚに貫通して、並列ｐｎ層５のｎ型ドリフト領域３に達する。また、トレンチ２０は、ｐ⁺型コンタクト領域８を挟んで第２方向ｙに対向するｎ⁺型ソース領域７間にわたって延在している。すなわち、トレンチ２０は、さらに、ｎ⁺型ソース領域７に隣接するｐ⁺型コンタクト領域８およびその下側のｐ型ベース領域６を深さ方向ｚに貫通し、並列ｐｎ層５のｐ型仕切領域４ａに達する。ｐ⁺型コンタクト領域８を挟んで第２方向ｙに対向するｎ⁺型ソース領域７のうち、一方のｎ⁺型ソース領域７は図示省略する。

トレンチ２０は、例えば、第１ゲート電極１２の直下の半導体部（第１ゲート絶縁膜１１を挟んで深さ方向ｚに第１ゲート電極１２に対向する部分）にまで延在していない。また、トレンチ２０は、並列ｐｎ層５のｎ型ドリフト領域３、およびｐ⁺型コンタクト領域８の下側のｐ型仕切領域４ａを貫通してＢＯＸ層２に達していてもよい。図１〜２Ｂには、トレンチ２０が並列ｐｎ層５のｎ型ドリフト領域３を貫通してＢＯＸ層２に達している場合を示す。トレンチ２０の第１方向ｘの幅ｄ２は、並列ｐｎ層５のｎ型ドリフト領域３の第１方向ｘの幅ｄ１よりも狭い（ｄ１＞ｄ２）。すなわち、トレンチ２０は、第１方向ｘに並列ｐｎ層５のｐ型仕切領域４まで延在していない。トレンチ２０の第１方向ｘの幅ｄ２を、並列ｐｎ層５のｎ型ドリフト領域３の第１方向ｘの幅ｄ１よりも狭くすることで、チャネル幅を増やすことができるので、チャネル抵抗を低減させることができる。

トレンチ２０の内部には、トレンチ２０の内壁に沿って第２ゲート絶縁膜２１が設けられ、第２ゲート絶縁膜２１の内側に第２ゲート電極２２が設けられている。トレンチ２０がＢＯＸ層２に達している、すなわちトレンチ２０の深さが並列ｐｎ層５の厚さＴ_SJと同じ場合、トレンチ２０の底面に第２ゲート絶縁膜２１を設けなくてもよい。この場合、第２ゲート電極２２の深さは並列ｐｎ層５の厚さＴ_SJと同じであり、第２ゲート電極２２はトレンチ２０の底面においてＢＯＸ層２に接する。また、第２ゲート電極２２は、図示省略する部分で第１ゲート電極１２に電気的に接続されている。第２ゲート電極２２は、例えば、第１ゲート絶縁膜１１を挟んで深さ方向ｚに第１ゲート電極１２に対向しない。

特に限定しないが、例えば実施の形態１にかかる超接合ＭＯＳＦＥＴが耐圧８０Ｖクラスである場合には、各部の寸法および不純物濃度は次の値をとる。ｐ^-型半導体基板１の不純物濃度は２．０×１０¹⁴／ｃｍ³である。ＢＯＸ層２の厚さは１μｍである。並列ｐｎ層５の厚さＴ_SJは４．０μｍである。活性部ドリフト領域３ｃの第２方向ｙの幅（長さ）Ｗ_SJは３．５μｍである。並列ｐｎ層５のｎ型ドリフト領域３およびｐ型仕切領域４の第１方向ｘの幅ｄ１は０．５μｍ（繰り返しピッチＤ_SJは１．０μｍ）である。ｎ型ドリフト領域３およびｐ型仕切領域４（ｎ型ドリフト領域３ａおよびｐ型仕切領域４ａも含む）の不純物濃度は６．０×１０¹⁶／ｃｍ³である。ｎ型バッファー領域９の不純物濃度は２．０×１０¹⁷／ｃｍ³である。ｐ型ベース領域６の拡散深さおよび不純物濃度は、それぞれ０．８μｍおよび２．０×１０¹⁷／ｃｍ³である。ｎ⁺型ソース領域７の拡散深さおよび不純物濃度は、それぞれ０．３μｍおよび３．０×１０²⁰／ｃｍ³である。ｐ⁺型コンタクト領域８の拡散深さおよび不純物濃度は、それぞれ０．３μｍおよび１．０×１０¹⁹／ｃｍ³である。ｎ⁺型ドレイン領域１０の拡散深さおよび不純物濃度は、それぞれ０．３μｍおよび３．０×１０²⁰／ｃｍ³である。第１ゲート絶縁膜１１の厚さは３０ｎｍである。トレンチ２０の深さは、並列ｐｎ層５の厚さＴ_SJ、すなわちｎ型ドリフト領域３の厚さと同じである。トレンチ２０の第１方向ｘの幅ｄ２は０．３μｍである。なお、ゲート絶縁膜１１は酸化膜であってもよく、第１ゲート電極１２および第２ゲート電極２２はポリシリコンとしてもよい。

次に、実施の形態１にかかる半導体装置のオン抵抗について検証した。まず、上述した実施の形態１にかかる半導体装置の構造にしたがい、並列ｐｎ層５（ｎ型ドリフト領域３）の厚さＴ_SJの異なる複数の超接合ＭＯＳＦＥＴ（以下、実施例とする）のオン抵抗成分分布をシミュレーションした。並列ｐｎ層５の厚さＴ_SJを２μｍ〜４μｍの範囲で種々変更した。並列ｐｎ層５の厚さＴ_SJ以外の条件は、例示した上記諸条件と同様である。比較として、図９，１０の従来の半導体装置の構造にしたがい、並列ｐｎ層１０５の厚さＴ_SJの異なる複数の超接合ＭＯＳＦＥＴ（以下、従来例とする）のオン抵抗成分分布をシミュレーションした。従来例の条件は、トレンチゲート構造を備えていない以外は実施例と同様である。これら実施例および従来例のシミュレーション結果をそれぞれ図３，４に示す。

図３は、実施の形態１にかかる半導体装置のオン抵抗成分分布を示す特性図である。図４は、従来の半導体装置のオン抵抗成分分布を示す特性図である。図３には、並列ｐｎ層５のｎ型ドリフト領域３の第２方向ｙに平行な中心線に沿ったソース−ドレイン間におけるオン抵抗成分分布を示す。図３の横軸はｎ⁺型ソース領域７側から第２方向ｙへの距離であり、縦軸はオン抵抗Ｒ_ON・Ａである。図３において、測定点３１よりも原点側がｐ⁺型コンタクト領域８およびｎ⁺型ソース領域７である。測定点３１，３２間は、ｐ型ベース領域６の、第１ゲート電極１２直下の部分に形成されるｎ型の反転層（チャネル）である。測定点３２，３３間はプレーナゲート構造による電子蓄積層３ｂである。測定点３３，３４間は活性部ドリフト領域３ｃである。測定点３４よりも原点から離れた区間がｎ型バッファー領域９およびｎ⁺型ドレイン領域１０である。

図４に示す従来例の測定箇所は実施例と同様である。すなわち、図４には、並列ｐｎ層１０５のｎ型ドリフト領域１０３の第２方向ｙに平行な中心線に沿ったソース−ドレイン間におけるオン抵抗成分分布を示す。図４の横軸はｎ⁺型ソース領域１０７側から第２方向ｙへの距離であり、縦軸はオン抵抗Ｒ_ON・Ａである。測定点１３１よりも原点側がｐ⁺型コンタクト領域１０８およびｎ⁺型ソース領域１０７である。測定点１３１，１３２間は、ｐ型ベース領域１０６の反転層である。測定点１３２，１３３間はプレーナゲート構造による電子蓄積層１０３ｂである。測定点１３３，１３４間は活性部ドリフト領域１０３ｃである。測定点１３４よりも原点から離れた区間がｎ型バッファー領域１０９およびｎ⁺型ドレイン領域１１０である。

図３，４に示す結果より、実施例のようにソース部にトレンチゲート構造を備えることで、トレンチゲート構造を備えない従来例よりもオン抵抗Ｒ_ON・Ａを低減させることができることが確認された。また、実施例においては、並列ｐｎ層５の厚さＴ_SJを厚くしたことで得られるオン抵抗Ｒ_ON・Ａの減少量３５ａ，３５ｂを、従来例の同条件で得られるオン抵抗Ｒ_ON・Ａの減少量１３５ａ，１３５ｂよりも大きくすることができることが確認された。したがって、実施例のようにソース部にトレンチゲート構造を設けることにより、並列ｐｎ層５の厚さＴ_SJを厚くするほど低オン抵抗化を図ることができることが確認された。

次に、実施の形態１にかかる半導体装置の電子電流密度分布について検証した。図５は、実施の形態１にかかる半導体装置のオン状態の電子電流密度分布を示す特性図である。図６は、従来の半導体装置のオン状態の電子電流密度分布を示す特性図である。上述した実施例および従来例においてそれぞれ並列ｐｎ層５，１０５の厚さＴ_SJを４μｍとしたときのオン状態の電子電流密度分布をシミュレーションした結果を図５，６に示す。実施例および従来例ともに、ソース−ドレイン間の電流密度を２００［Ａ／ｃｍ²］／ｄｉｖとした。

図６に示す結果より、従来例では、プレーナゲート構造付近のチップおもて面側に電子電流が集中し、電子電流密度が増大していることが確認された。具体的には、第１ゲート電極１１２直下の半導体部１４１と、活性部ドリフト領域１０３ｃの第１ゲート電極１１２側の部分１４２とに電子電流が集中することが確認された。一方、図５に示す結果より、実施例においては、トレンチゲート構造付近においてトレンチ２０の内壁４２に沿って深さ方向ｚに電子電流集中が分散され、プレーナゲート構造付近のチップおもて面側への電子電流集中が緩和されていることが確認された。符号４１は第１ゲート電極１２直下の半導体部である。

実施例においてプレーナゲート構造付近のチップおもて面側への電子電流集中が緩和された理由は、次の通りである。オン状態のとき、プレーナゲート構造による電子蓄積層３ｂが形成されるとともに、並列ｐｎ層５のｎ型ドリフト領域３を深さ方向ｚに延びるトレンチゲート構造に沿った部分にも電子蓄積層が形成される。このトレンチゲート構造に沿った部分に形成される電子蓄積層を介して、並列ｐｎ層５のｎ型ドリフト領域３に電子電流を広げることができるからである。並列ｐｎ層５のｎ型ドリフト領域３に電子電流を広げることで、電子電流の通過断面を拡大することになるため、オン抵抗を低減していることになる。したがって、図５に示す結果は、実施例において、並列ｐｎ層５の厚さＴ_SJに基づいてトレンチ２０の深さを深くするほど、オン抵抗を低減できることが検証されたことを示している。

以上、説明したように、実施の形態１によれば、プレーナゲート構造の横型超接合半導体装置のソース部にトレンチゲート構造を設けることで、オン状態のときに、並列ｐｎ層のｎ型ドリフト領域の、第２ゲート絶縁膜を挟んで第２ゲート電極に対向する部分にも電子蓄積層を形成することができる。これにより、並列ｐｎ層のｎ型ドリフト領域の深さ方向に電子電流を広げることができるため、並列ｐｎ層の厚さを厚くしてトレンチの深さを深くすることでオン抵抗を低減させることができる。したがって、並列ｐｎ層のｎ型ドリフト領域およびｐ型仕切領域の第１方向の幅がプロセスのデザインルールにより物理的に制約される場合であっても、低オン抵抗化が可能である。それ故、オン抵抗と耐圧とのトレードオフ関係を改善可能な横型超接合半導体装置において、さらにオン抵抗を低減させることができる。

また、実施の形態１によれば、トレンチの深さを調整することで、第２ゲート電極に沿って深さ方向に流れる電子電流を制御することができるため、オン抵抗を容易に調整することができる。また、実施の形態１によれば、並列ｐｎ層のｎ型ドリフト領域内にトレンチゲート構造を設けることで、深さ方向に延びるトレンチゲート構造に沿ってチャネル幅を増やすことができるため、チャネル抵抗を低減させることができる。また、実施の形態１にかかる半導体装置は、一般的なプレーナゲート構造の横型超接合ＭＯＳＦＥＴの製造プロセスに一般的なトレンチゲート構造を形成するためのプロセスを追加することで製造可能である。このため、オン抵抗を低減させるために、並列ｐｎ層を形成するためのイオン注入のドーズ量や熱処理条件を要求される仕様等に応じて検討する必要がなく、製造が容易である。

（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図７は、実施の形態２にかかる半導体装置の構造を示す鳥瞰図である。図８は、図７の切断線Ｅ−Ｅ’における断面構造を示す断面図である。図７の切断線Ｃ−Ｃ’における断面構造は、実施の形態１の切断線Ａ−Ａ’における断面構造（図２Ａ）と同様である。切断線Ｃ−Ｃ’は、並列ｐｎ層５のｐ型仕切領域４を通り、かつトレンチ５０を通らない第２方向ｙに平行な切断線である。切断線Ｅ−Ｅ’は、並列ｐｎ層５のｐ型仕切領域４およびトレンチ５０を通り、かつ第２方向ｙに平行な切断線である。並列ｐｎ層５のｎ型ドリフト領域３およびトレンチ５０を通り、かつ第２方向ｙに平行な切断線における断面構造は鳥瞰図（図７）の前面に示す。

実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ソース部に設けたトレンチゲート構造を構成するトレンチ５０の第１方向ｘの幅ｄ２を、並列ｐｎ層５のｎ型ドリフト領域３の第１方向ｘの幅ｄ１以上とした点である（ｄ１≦ｄ２）。すなわち、トレンチ５０は、第１方向ｘに並列ｐｎ層５のｐ型仕切領域４にまで延在しており、実施の形態１の切断線Ｂ−Ｂ’における断面構造（図２Ｂ）は有していない。図７には、トレンチ５０の第１方向ｘの幅ｄ２を、並列ｐｎ層５のｎ型ドリフト領域３の第１方向ｘの幅ｄ１よりも広くした場合を示す。

図７に示すように、トレンチ５０の内部には、実施の形態１と同様に第２ゲート絶縁膜５１を介して第２ゲート電極５２が設けられている。トレンチ５０の第１方向ｘの幅ｄ２は、アバランシェ降伏で発生するホールを引き抜くための、並列ｐｎ層５のｐ型仕切領域４からｐ⁺型コンタクト領域８への電流経路が確保されていればよく、並列ｐｎ層５の繰り返しピッチＤ_SJより狭ければよい（ｄ２＜Ｄ_SJ）。アバランシェ降伏で発生するホールを引き抜くためのｐ⁺型コンタクト領域８への電流経路を確保することで、高破壊耐量が容易となる。トレンチ５０の第１方向ｘの位置は、種々変更可能である。例えば、トレンチ５０は、並列ｐｎ層５のｎ型ドリフト領域３を挟んで第１方向ｚの両側に隣り合うｐ型仕切領域４にそれぞれ延在していてもよいし、並列ｐｎ層５のｎ型ドリフト領域３の第１方向ｘに隣り合う一方のｐ型仕切領域４にのみ延在していてもよい。

トレンチ５０の第１方向ｘの幅ｄ２を並列ｐｎ層５のｎ型ドリフト領域３の第１方向ｘの幅ｄ１以上とすることで、並列ｐｎ層５のｎ型ドリフト領域３の第２方向ｙの幅（長さ）が短くなるため、ｎ型ドリフト領域３が微細化される。これによって、破壊耐量を維持しながら、オン抵抗の低減が可能となる。また、トレンチ５０の深さを調整することにより、並列ｐｎ層５のｎ型ドリフト領域３に流入する電子電流の広がる範囲を制御することができるため、オン抵抗の調整が容易となる。図７には、トレンチ５０の深さが並列ｐｎ層５の厚さＴ_SJよりも浅い場合を示す。図７に示す実施の形態２にかかる半導体装置のトレンチ５０の深さおよび第１方向ｘの幅ｄ２以外の構成は実施の形態１と同様である。

以上、説明したように、実施の形態２によれば、トレンチの第１方向の幅を並列ｐｎ層のｎ型ドリフト領域の第１方向の幅よりも広くした場合においても、実施の形態１と同様に、トレンチゲート構造に沿って並列ｐｎ層５のｎ型ドリフト領域３に電子電流を広げることができる。このため、実施の形態１と同様の効果を得ることができる。

以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、本発明をＩＧＢＴ、ショットキーダイオード等に適用した場合においても同様の効果を奏する。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置は、ドリフト層を並列ｐｎ層とした超接合構造の横型半導体装置に有用である。

１ ｐ^-型半導体基板
２ ＢＯＸ層
３，３ａ ｎ型ドリフト領域
３ｂ プレーナゲート構造による電子蓄積層
３ｃ 活性部ドリフト領域
４，４ａ ｐ型仕切領域
５ 並列ｐｎ層
６ ｐ型ベース領域
７ ｎ⁺型ソース領域
８ ｐ⁺型コンタクト領域
９ ｎ型バッファー領域
１０ ｎ⁺型ドレイン領域
１１ 第１ゲート絶縁膜
１２ 第１ゲート電極
２０，５０ トレンチ
２１，５１ 第２ゲート絶縁膜
２２，５２ 第２ゲート電極
ｄ１ ｎ型ドリフト領域およびｐ型仕切領域の第１方向の幅
ｄ２ トレンチの第１方向の幅
Ｄ ｎ型ドリフト領域およびｐ型仕切領域の繰り返しピッチ
Ｔ_SJ 並列ｐｎ層の厚さ
Ｗ_SJ 活性部ドリフト領域の第２方向の幅
ｘ 第１方向（横方向）
ｙ 第２方向（第１方向と直交する横方向）
ｚ 深さ方向（縦方向）

Claims (8)

1. 半導体基板の第１主面に設けられた第１電極と、
   前記第１主面に前記第１電極と離して設けられた、第２電極と、
   前記第１電極と前記第２電極との間に設けられ、第１導電型領域および第２導電型領域を前記第１主面に平行で、かつオン状態のときに前記第２電極から前記第１電極に向って前記半導体基板を流れる電流の経路と直交する第１方向に交互に配置されて前記半導体基板を構成する並列ｐｎ層と、を備えた横型の半導体装置であって、
   前記並列ｐｎ層の前記第１主面側に選択的に設けられた第２導電型の第１半導体領域と、
   前記第１半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、
   前記並列ｐｎ層の前記第１主面側に、前記第１半導体領域と離して選択的に設けられた第１導電型の第３半導体領域と、
   前記第１半導体領域および前記第２半導体領域に接する前記第１電極と、
   前記第３半導体領域に接する前記第２電極と、
   前記第１半導体領域の、前記並列ｐｎ層と前記第２半導体領域とに挟まれた部分の表面上に第１絶縁膜を介して設けられた第３電極と、
   前記第１半導体領域および前記第２半導体領域を深さ方向に貫通して前記第１導電型領域に達するトレンチと、
   前記トレンチの内部に、第２絶縁膜を介して設けられ、前記第３電極と電気的に接続された第４電極と、
   を備え、
   前記トレンチの前記第１方向の幅は、前記第１導電型領域および前記第２導電型領域の繰り返しピッチよりも狭く、
   前記トレンチの前記第１方向の幅は、前記第１導電型領域の前記第１方向の幅以上であることを特徴とする半導体装置。
2. 半導体基板の第１主面に設けられた第１電極と、
   前記第１主面に前記第１電極と離して設けられた、第２電極と、
   前記第１電極と前記第２電極との間に設けられ、第１導電型領域および第２導電型領域を前記第１主面に平行で、かつオン状態のときに前記第２電極から前記第１電極に向って前記半導体基板を流れる電流の経路と直交する第１方向に交互に配置されて前記半導体基板を構成する並列ｐｎ層と、を備えた横型の半導体装置であって、
   前記並列ｐｎ層の前記第１主面側に選択的に設けられた第２導電型の第１半導体領域と、
   前記第１半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、
   前記並列ｐｎ層の前記第１主面側に、前記第１半導体領域と離して選択的に設けられた第１導電型の第３半導体領域と、
   前記第１半導体領域および前記第２半導体領域に接する前記第１電極と、
   前記第３半導体領域に接する前記第２電極と、
   前記第１半導体領域の、前記並列ｐｎ層と前記第２半導体領域とに挟まれた部分の表面上に第１絶縁膜を介して設けられた第３電極と、
   前記第１半導体領域および前記第２半導体領域を深さ方向に貫通して前記第１導電型領域に達するトレンチと、
   前記トレンチの内部に、第２絶縁膜を介して設けられ、前記第３電極と電気的に接続された第４電極と、
   を備え、
   前記トレンチの深さは、前記第１導電型領域の厚さより浅いことを特徴とする半導体装置。
3. 前記トレンチの前記第１方向の幅は、前記第１導電型領域および前記第２導電型領域の繰り返しピッチよりも狭いことを特徴とする請求項２に記載の半導体装置。
4. 前記トレンチの前記第１方向の幅は、前記第１導電型領域の前記第１方向の幅よりも狭いことを特徴とする請求項３に記載の半導体装置。
5. 前記トレンチの前記第１方向の幅は、前記第１導電型領域の前記第１方向の幅以上であることを特徴とする請求項３に記載の半導体装置。
6. 前記並列ｐｎ層は、オフ状態のときに空乏化することを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
7. 前記第１導電型領域および前記第２導電型領域は、前記電流の経路に平行な第２方向に延びるストライプ状の平面レイアウトに配置され、
   前記第２半導体領域および前記第３半導体領域は、それぞれ前記第１方向に延びる直線状の平面レイアウトに配置されていることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
8. 前記半導体基板は、支持基板上に絶縁層を介して前記並列ｐｎ層を設けたＳＯＩ基板であることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。

Images