CN204946898U - 半导体装置 - Google Patents

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Abstract

本公开涉及半导体装置。根据一个实施例，提供了一种半导体装置，包括：MOS晶体管，形成为半导体衬底上的多个晶体管单元；所述多个晶体管单元的第一单元的体区，形成为具有宽度和长度的第一掺杂区，所述第一掺杂区具有第一导电类型；所述第一单元的源极区，形成为所述第一掺杂区内的第二掺杂区，所述第二掺杂区具有第二导电类型；栅极结构，与所述源极区以及所述体区的一部分相邻地形成，所述栅极结构具有内栅极导体，所述内栅极导体连接到外栅极导体，所述外栅极导体在所述半导体衬底上并且在所述栅极结构的外部；以及所述第一掺杂区的掺杂浓度被形成为沿着所述第一掺杂区的长度随着距所述外栅极导体的距离的增加而增加。根据本公开的多种实施例，可以提供包括MOS晶体管的半导体装置，所述MOS晶体管对栅电极上的瞬态电压具有降低的敏感度(例如在MOS晶体管停用期间)，或者其可以使来自施加到MOS晶体管的电流的损坏最小化。

Description

半导体装置
技术领域
本实用新型一般涉及电子技术，并且更具体地，涉及半导体及其结构。
背景技术
在过去，电子产业利用各种方法和结构以形成半导体装置，包括在电路中与氮化镓(GaN)晶体管连接的硅金属氧化物半导体(MOS)场效应晶体管(FET)。在公开于2013年4月11日的发明人为Lal等人的美国专利公开号2013/0088280中描述了包括GaN和MOSFET的电路的一个示例。
在一些利用包括硅MOSFET和GaN晶体管的装置的应用中，瞬态电压可能发生，其可能导致损坏装置。例如，当施加信号以停用或关断MOS晶体管时，晶体管的漏极上的电压可能改变，其可能造成MOS晶体管的栅电极上的瞬态电压。在一些情况下，这些瞬态电压可以被称为栅极电压回跳(bounce)。在一些条件下，瞬态电压可能在MOS晶体管应该被停用时导致非有意的MOS晶体管的启用。该非有意的启用可能导致直通(shoot-through)电流，其可以造成功耗增加，或者损坏MOS晶体管或GaN晶体管之一或二者。
另外，在一些配置中，GaN晶体管可以具有大的泄漏电流。当GaN晶体管和MOSFET两者被停用时，来自GaN晶体管的泄漏电流可以导致大的跨MOS晶体管形成的漏极到源极电压(Vds)。在一些情况下，该大的Vds电压可以达到MOS晶体管的雪崩击穿电压，其可以最终使MOS晶体管变弱和/或造成长期的可靠性问题，或者甚至导致损坏MOS晶体管。
因此，希望具有包括MOS晶体管的半导体装置，所述MOS晶体管对栅电极上的瞬态电压具有降低的敏感度(例如在MOS晶体管停用期间)，或者其可以使来自施加到MOS晶体管的电流的损坏最小化。
实用新型内容
本公开的一个实施例的一个目的是提供包括MOS晶体管的半导体装置，所述MOS晶体管对栅电极上的瞬态电压具有降低的敏感度(例如在MOS晶体管停用期间)，或者其可以使来自施加到MOS晶体管的电流的损坏最小化。
根据一个实施例，提供了一种半导体装置，包括：MOS晶体管，形成为半导体衬底上的多个晶体管单元；所述多个晶体管单元的第一单元的体区，形成为具有宽度和长度的第一掺杂区，所述第一掺杂区具有第一导电类型；所述第一单元的源极区，形成为所述第一掺杂区内的第二掺杂区，所述第二掺杂区具有第二导电类型；栅极结构，与所述源极区以及所述体区的一部分相邻地形成，所述栅极结构具有内栅极导体，所述内栅极导体连接到外栅极导体，所述外栅极导体在所述半导体衬底上并且在所述栅极结构的外部；以及所述第一掺杂区的掺杂浓度被形成为沿着所述第一掺杂区的长度随着距所述外栅极导体的距离的增加而增加。
根据一个实施例，所述掺杂浓度随着距所述内栅极导体和所述外栅极导体的相交处的距离增加而增加。
根据一个实施例，所述MOS晶体管包括下列的一个：平面MOS晶体管，其栅极结构的一部分与所述第一掺杂区的一部分邻近并且在所述第一掺杂区的所述一部分上；或者垂直MOS晶体管，其中所述半导体衬底的一部分形成所述MOS晶体管的漏极区的一部分，所述垂直MOS晶体管包括包含栅极导体的沟槽栅极结构，其中所述栅极结构延伸到所述第一掺杂区中一段距离，并且其中所述栅极结构的第一部分与所述第一掺杂区相邻并且所述栅极结构的第二部分与所述第二掺杂区相邻。
根据一个实施例，所述多个晶体管单元中的每个晶体管单元包括体区，所述体区具有沿着所述第一掺杂区的长度随着距所述外栅极导体的距离增加而增加的掺杂浓度。
根据一个实施例，所述多个晶体管单元中的每个晶体管单元包括在所述第一掺杂区上或者延伸到所述第一掺杂区中的栅极结构。
根据另一个实施例，提供了一种半导体装置，包括：MOS晶体管，形成在半导体衬底上；体区；栅极结构，沿着所述体区的长度与所述体区相邻；以及其中所述半导体装置的阈值电压具有在所述半导体装置的内部部分处的第一值和在远离所述内部部分的所述半导体装置的另一部分处的第二值，其中所述第二值小于所述第一值。
根据一个实施例，所述第一值在所述栅极结构与所述体区的内部部分相邻的内部部分处形成，而所述第二值在所述栅极结构与所述体区的末端部分相邻的其它部分处形成。
根据一个实施例，所述阈值电压随着沿着所述体区的所述长度的距离而变化。
根据一个实施例，所述半导体装置是硅MOS晶体管，而所述硅MOS晶体管的体区在所述硅MOS晶体管的所述内部部分处具有第一掺杂浓度，和在所述硅MOS晶体管的所述另一部分处具有第二掺杂浓度，其中所述第一掺杂浓度大于所述第二掺杂浓度。
根据一个实施例，所述第一掺杂浓度随着距所述硅MOS晶体管的所述另一部分的距离增加而从所述第二掺杂浓度增加。
根据另一个实施例，提供了一种半导体装置，包括：MOS晶体管，形成为半导体衬底上的多个晶体管单元，所述MOS晶体管具有MOS栅极、源极和漏极；第一晶体管，由III系或者IV系半导体材料形成，所述第一晶体管具有第一栅极、第一源极和第一漏极；所述MOS晶体管与所述第一晶体管按照共源共栅配置耦接，所述MOS晶体管具有MOS栅极和MOS源极；以及电阻器或背对背二极管的一方，按照串联配置耦接到所述MOS栅极和所述MOS源极之间。
根据本公开的多种实施例，可以提供包括MOS晶体管的半导体装置，所述MOS晶体管对栅电极上的瞬态电压具有降低的敏感度(例如在MOS晶体管停用期间)，或者其可以使来自施加到MOS晶体管的电流的损坏最小化。
附图说明
图1示意性地示出了根据本实用新型的半导体装置的一部分的实施例的示例；
图2示出了是根据本实用新型的作为装置10的晶体管的替代实施例的硅MOS晶体管的一部分的实施例的示例的放大了的平面图；
图3示出了根据本实用新型的图2的晶体管的部分的放大了的等距图；
图4是具有示出了根据本实用新型的图2和图3的晶体管的体区的相对掺杂浓度的一个示例实施例的曲线的图；
图5示意性地示出了根据本实用新型的可以用于评估图2和图3的晶体管的一些参数的分布式元件电路模型的一部分的实施例的示例；
图6示出了根据本实用新型的图2和图3的晶体管的另一部分的实施例的示例的放大了的截面；
图7示出了是根据本实用新型的作为图1到图3的晶体管的替代实施例的另一硅MOS晶体管的一部分的实施例的示例的放大了的截面；
图8示出了是根据本实用新型的作为图1到图3以及图7的晶体管的替代实施例的另一硅MOS晶体管的一部分的实施例的示例的放大了的截面；
图9示意性地示出了是根据本实用新型的作为图1的半导体装置的替代实施例的半导体装置的一部分的实施例的示例；
图10示意性地示出了根据本实用新型的作为图1和图9的半导体装置的替代实施例的另一半导体装置的一部分的实施例的示例；以及
图11示出了根据本实用新型的晶体管的一部分的实施例的示例的放大了的平面图，其示出了适合与图1到图4以及图6到图7的晶体管一起使用的可选元件的示例。
为了图示(一个或多个)的简明和清楚，图中的元件不是必须按比例的，一些元件为了图示的目的可以被夸大，并且不同图中的相同的附图标记指代相同的项，除非另有说明。另外，为了说明的简明，可以省略众所周知的步骤和元件的细节和说明。如此处所使用的，电流承载元件或者电流承载电极意指承载通过装置的电流的所述装置的元件(诸如MOS晶体管的源极或漏极、或者双极型晶体管的发射极或集电极、或者二极管的阴极或阳极)；而控制元件或者控制电极意指控制通过装置的电流的所述装置的元件(诸如MOS晶体管的栅极或者双极型晶体管的基极)。另外，一个电流承载元件可以承载沿一个方向通过装置的电流(诸如承载进入装置的电流)，而第二电流承载元件可以承载沿相反的方向通过装置的电流(诸如承载离开装置的电流)。尽管所述装置此处可以被解释为某些N沟道装置或P沟道装置或者某些N型掺杂区或P型掺杂区，但本领域一般技术人员将理解，根据本实用新型互补装置也是可以的。本领域一般技术人员理解，导电类型指的是导电发生的机理(诸如通过空穴或电子传导)，因此，导电类型不是指掺杂浓度而是指掺杂类型(诸如P型或N型)。本领域技术人员将理解，如此处使用的“期间”“同时”以及“当……时”这些与电路操作相关的词不是意指在起始动作时动作立刻发生的准确的术语，而是可以在由起始动作引起的反应之间存在一些小的但合理的延迟(诸如各种传播延迟)。另外，术语“同时”意指某个动作至少发生在起始动作的持续期间的一些部分内。词“大约”或“基本上”的使用意指项的值具有预期接近于阐明的值或位置的参数。然而，如本领域众所周知的，总存在阻碍所述值或位置与所阐明的完全相同的小的偏差。本领域已经确立，上至至少百分之十(10％)的偏差(对半导体掺杂浓度，上至百分之二十(20％))是距离严格如所述的理想目标的合理的偏差。当结合信号的状态使用时，术语“(被)断言(asserted)”意指信号的有效状态，而术语“(被)取反(negated)”意指信号的无效状态。信号实际的电压值或逻辑状态(诸如“1”或“0”)取决于使用的是正逻辑还是负逻辑。因此，取决于使用的是正逻辑还是负逻辑，断言可以是高电压或高逻辑或者是低电压或低逻辑，以及取决于使用的是正逻辑还是负逻辑，取反可以是低电压或低状态或者是高电压或高逻辑。此处，正逻辑惯例被使用，但本领域技术人员理解，负逻辑惯例也可以被使用。权利要求书中和/或具体实施方式中的术语第一、第二和第三等等(如用在元件的名字的一部分中)，用于区分相似的元件，而不是必然用于描述以排序或以任何其它方式的时间或空间的顺序。应理解，这样使用的术语在适当的条件下可以互相替换，而此处描述的实施例能以此处描述的或示出的以外的其它顺序操作。对“一个实施例”或“实施例”的引述意指与所述实施例相关描述的特定特征、结构或特性包括在本实用新型的至少一个实施例中。因此，“在一个实施例中”或“在实施例中”这样的词组在贯穿本说明书的各种地方的出现不是必然全部指的是相同的实施例，但是在一些情况下其可以指的是相同的实施例。另外，如本领域技术人员将清楚的，在一个或多个实施例中，特定特征、结构或特性可以按照任何适合的方式组合。为了附图的清楚，装置结构的掺杂区被示出为具有基本直线的边缘和角度精确的拐角。然而，本领域技术人员理解，由于掺杂物的扩散和激活，掺杂区的边缘一般可能不是直线并且拐角可能不是精确的角。
另外，说明书示出了多单元(cellular)设计(其中体区是多个单元区域)而不是单体设计(其中体区是由以拉长的样式(典型地以弯曲的样式)形成的单区域构成)。然而，意图在于，说明可应用于多单元实现方式和单基体实现方式两者。
具体实施方式
图1示意性地示出了包括MOS晶体管12和异质结晶体管11的半导体装置10的一部分的实施例的示例。晶体管11可以由材料的多种不同组合形成，所述材料包括在元素周期表中的族II系或族III系中的材料。在一个示例实施例中，晶体管11包括GaN晶体管，其包括GaN材料。装置10起到晶体管的作用并且操作作为晶体管，其具有栅电极或栅极端子16、源电极或源极端子15以及漏电极或漏极端子13。在一个实施例中，晶体管11和晶体管12按照共源共栅电路配置连接。在该实施例中，晶体管11具有连接到装置10的端子13的漏极、连接到端子15和晶体管12的源极的栅极以及连接到共同节点14的源极。晶体管12包括连接到装置10的端子15的源极、连接到装置10的端子16的栅极以及共同连接到节点14和晶体管11的源极的漏极。在一些实施例中，晶体管11可以具有比晶体管12更高的击穿电压，这可以允许装置10被用在比单独使用晶体管12的情况更高电压的应用中。在该实施例中，晶体管12可以提供比由晶体管11单独能够提供的更简单的装置10的开关和控制。响应于施加在晶体管12的栅极和源极之间的电压大于晶体管12的栅极-源极阈值电压(Vth)(或称作阈值电压(Vth))，装置10被启用以将电流从晶体管11的漏极传导到晶体管12的源极。通常，响应于施加在晶体管12的栅极和漏极之间的具有小于晶体管12的阈值电压Vth的值的电压，装置10被禁用。阈值电压(Vth)是在晶体管开始传导电流的栅极-源极电压。
如将在下文中进一步看到的，在一个实施例中，晶体管12可以被形成为使得对晶体管12的栅极上可能引起的瞬态电压(例如，作为禁用装置10或晶体管12的结果)的敏感性最小化(例如，减少响应于瞬态电压的晶体管12或装置10的错误启用)禁用。一个实施例可以包括形成具有这样的阈值电压Vth的晶体管12，所述阈值电压Vth随着沿着晶体管12的长度的距离而变化，或者替代地，沿着晶体管12的晶体管单元的长度的距离而变化。在一个实施例中，晶体管12的晶体管单元的体区的掺杂浓度可以被形成为：从晶体管单元的末端附近的第一值朝向晶体管单元的体区的内部部分变化到第二值。另一个实施例可以包括晶体管12被形成为使得最小化对接收自晶体管11的泄漏电流的敏感性。一个实施例可以包括形成晶体管12以最小化晶体管11的泄漏电流导致的损坏。在一些实施例中，晶体管11可以是耗尽型MOS晶体管，而晶体管12可以是增强型异质结晶体管。
一个实施例可以包括在如由包围晶体管11和晶体管12的虚线所示出的半导体封装200中形成装置10。在一个实施例中，装置10可以被形成为混合电路，晶体管11和晶体管12形成为两个分开的管芯(die)，其可以被一起封装在共同的半导体封装200中。然而，在一些实施例中，晶体管11和晶体管12可以在一个衬底上一起形成并且形成为一个管芯。
图2示出了作为晶体管12的替代实施例的硅MOS晶体管17的一部分的实施例的示例的放大的平面图。在一个实施例中，晶体管17可以被形成为具有这样的栅极-源极阈值电压(Vth)，其降低晶体管17可能被在晶体管17的栅极上引起的瞬态栅极-源极电压启用的可能性。在一个实施例中，晶体管17可以被形成为多个晶体管单元，所述多个晶体管单元互连在一起以起到与晶体管12(图1)类似的单个晶体管的功能。晶体管单元48到晶体管单元50示出晶体管单元的示例，并且由箭头大体标识。在一个实施例中，晶体管单元(例如单元48到单元50)的每一个形成为跨半导体衬底延伸的条带。然而，本领域技术人员将理解，晶体管单元在其它实施例中可以具有其它几何配置，例如形成为弯曲形状。每个晶体管单元包括源极区和栅极结构。栅极结构的一个实施例包括被形成为栅极结构的一部分的内栅极导体。在一个实施例中，晶体管17具有在衬底42的表面上的漏极导体45，所述表面与面向源极导体28的表面相反。
晶体管17也可以包括外栅极导体(例如，外栅极导体18和外栅极导体19)，被利用以形成与内栅极导体的低电阻电连接。例如，导体18或导体19可以与晶体管单元中的一个或全部的内栅极导体的一部分电接触且物理接触。在一些实施例中，外栅极导体18和外栅极导体19也可以被用于提供内栅极导体和栅极垫(pad)20之间的电连接。栅极垫20典型地方便将栅极导体连接到封装的栅极端子，诸如连接到栅极端子16(图1)，例如通过接合线或连接夹或其它众所周知用于将半导体装置的一部分连接到半导体封装的端子的装置。
图3示出了沿着图2的截面线3-3的晶体管17的一部分的放大等距图。该说明参照对图2和图3。在一个实施例中，晶体管17形成在半导体衬底42上。衬底42典型地包括体半导体衬底40。在一些实施例中，一个或多个外延层可以形成于衬底40上或者覆在衬底40上面。衬底42的掺杂区41的至少一部分形成晶体管17的体区。晶体管单元48到晶体管单元50(作为晶体管17的其它晶体管单元的代表)也可以包括体区，所述体区是晶体管17的体区的一部分。在一个实施例中，区域41可以形成为衬底40上的硅外延层。在其它实施例中，区域41可以形成为衬底40的掺杂区或者另一外延层(未在图3中示出)的掺杂区。单元48到单元50中的一个或更多单元的体区具有末端35(位于朝向区域41的朝向导体19的一端或位于该端附近)以及末端36(位于朝向区域41的朝向导体18的一端或位于该端附近)。体区的内部部分被定位为沿着长度34远离端35和端36。在一个实施例中，体区的内部部分被示出为方位或位置37。端35在图3中由虚线一般性示出。本领域技术人员将理解，体区41典型地终止在单元的有源源极区的端部附近，并且在一些实施例中，可以延伸超过有源源极区的所述端部一段距离。掺杂区44可以是区域41的在单元(诸如单元48到单元50的一个)的体区外或者在晶体管17的体区外的部分。在一些实施例中，区域44可以是所述体区的中止区。在多数实施例中，区域44不延伸到管芯的边缘。在一些实施例中，区域44可以被省略。一个实施例可以包括：栅极结构21到栅极结构23与体区相邻地形成，例如与区域41的至少一部分相邻。
晶体管单元48到晶体管单元50(作为晶体管17的其它晶体管单元的代表)包括各自的栅极结构21到栅极结构23。掺杂区26和掺杂区27形成单元48到单元50的每个单元的源极区。在一个实施例中，栅极结构21到栅极结构23可以从区域41的表面延伸通过区域41并且进入下层(例如，衬底40)。在一个实施例中，栅极结构21到栅极结构23可以形成为沟槽型栅极，其延伸到体区中(诸如到区域41中)，或者在一些实施例中延伸通过区域41。结构21到结构23典型地包括栅极绝缘体32，其沿着内栅极导体31的底部和侧面设置以提供导体31和任何相邻的半导体材料(诸如区域41或者区域26和27的相邻部分)之间的隔离。结构21到结构23也可以包括覆在导体31的顶部上面的帽绝缘体33，以将导体31与其它电元件(例如，晶体管17的源极导体28(由虚线一般性地示出))绝缘开。
可以在栅极结构48到栅极结构50中的每一个的相反侧上形成掺杂区26和掺杂区27，使得栅极结构21到栅极结构23每一个与源极区相邻地形成。本领域技术人员将理解，区域26和区域27可以被形成为一个掺杂区，其在栅极结构21到栅极结构23的形成期间被分离。在一个实施例中，单元48到单元50的每个也包括体接触区29的至少一部分。接触区29是形成在区域41中的掺杂区，以提供到区域41(因而到体区)的低电阻电连接并。区域29典型地形成在相邻的单元的源极区之间，以最小化电阻。例如，区域29可以形成在单元48和单元49的中间，使得区域29的一部分可以落入每个相邻的单元内。在其它实施例中，每个单元可以终止于区域29的边缘而下一个单元可以开始于区域29的该边缘。在其它实施例中，可以使用较少的体接触区，因而，每个晶体管单元可以不包括体接触区29或者体接触区29的一部分。
在一个实施例中，衬底40可以具有N型导电性。在一个实施例中，区域41可以具有P型导电性。一个实施例可以包括：区域26和区域27可以形成为具有N型导电性。一个实施例可以包括：区域29可以形成为具有P型导电性。本领域技术人员将理解，电流从源极(诸如从区域26和区域27)流过体区(诸如通过区域41)。
对于其中单元48到单元50形成为条带的示例实施例，单元48到单元50的一个实施例典型地具有如下的宽度：例如，跨外部的区域26和区域27的边缘之间的栅极结构的宽度(由箭头38示出)。在其它实施例中，所述宽度可以是接触区29的中心之间的距离。单元48到单元50还具有随着单元从导体19附近朝向导体18(图2)延伸，而跨衬底40横向延伸的长度。在一些实施例中，单元长度可以是从外导体到单元的内部部分的距离的一部分。例如，单元可以被细分为区段，每个区段具有单元长度。每个单元的体区也具有与每个单元的长度平行地延伸的长度34。在一些实施例中，长度34可以小于相邻的区域26或区域27的长度，或者在其它实施例中，可以等于或大于相邻的区域26或区域27的长度。长度34可以不一路延伸到外栅极导体18和外栅极导体19。
图4是具有示出了晶体管17的体区的相对掺杂浓度的一个示例实施例的曲线100的图。在一个实施例中，曲线100示出了沿着体区的点处的相对峰值掺杂浓度。横坐标表示距离而纵坐标表示相对掺杂浓度的增加值。晶体管17的一个实施例被形成为具有在沿着体区(例如体区41)的长度34的不同位置之间变化的阈值电压。在一个实施例中，区域41的掺杂浓度形成为从体区的一个末端(例如末端35或末端36)附近的第一值变化到朝向体区的内部部分(例如区域41的内部位置37附近)定位的第二值。在另一实施例中，晶体管12的体区的掺杂浓度可以沿着长度34随着其延伸远离末端35或末端36之一或二者而变化。一个实施例可以包括：掺杂浓度随着沿着长度34从末端35和末端36的每个朝向晶体管单元的内部部分(诸如，朝向体区或区域41的内部部分)的距离的增加而增加。例如，掺杂浓度可以沿着长度34相对于末端35附近的掺杂浓度以各种倍数而变化。在一个示例实施例中，区域37附近的掺杂浓度可以是端35附近的掺杂浓度的两倍或更多倍。在其它实施例中，所述倍数可以从端35到位置37线性地或非线性地变化。由曲线100示出的掺杂浓度仅仅是一个示例，并且掺杂浓度可以按照其它方式变化。例如，掺杂浓度可以非线性地变化而不是曲线100中示出的线性变化。在一个实施例中，非线性变化可以包括以如由虚线曲线101所示出的一个或多个离散的增量来变化。步阶的增量可以相等或可以不相等。本领域技术人员将理解，区域44是区域41的超过了长度34且在由端35和端36界定的区域外的部分。在一个实施例中，区域44的掺杂浓度基本上沿着区域44的长度恒定，然而如本领域已知的，其可以根据深度而变化。在一些实施例中，区域44的掺杂浓度可以大于或者小于区域41的掺杂浓度，或者可以与区域41的掺杂浓度不同地变化。在其它实施例中，区域44可以具有随着远离端35和端36的距离而变化的掺杂浓度。
改变阈值电压(诸如，通过通过沿着长度34改变栅极绝缘体厚度或者改变体41的掺杂浓度)沿着34产生不同的局部阈值电压(Vth)值。在一个实施例中，例如，在端35和端36附近，Vth可以具有对于装置作为整体所期望的最小值，并且在远离端35和端36朝向位置37的点处，Vth可以具有可以较高的值，其可以防止非有意的启用。在一些实施例中，这些局部Vth值可以比由应用提供的导通状态(on-state)栅极驱动电压低，而在一些实施例中，基本上比其低。
图5示意性地示出了分布式元件电路模型或者分布式元件电路105的一部分的实施例的示例，其可以用于评估晶体管单元(例如晶体管17的单元，诸如单元48到单元50中的一个)的一些参数。本领域技术人员将理解，因为晶体管单元具有长度，所以晶体管单元可以被使用电路105建模为分布式元件晶体管。电路105示出一个示例电路模型，其可以被用于沿着从端35到内部位置37的距离的单元48到单元50中的每一个。其它模型也是可应用的。如从电路105可见的，晶体管单元可以被建模为多个分布式电路元件或者分布元件，例如那些被示出为元件106到元件110的元件。在一个实施例中，每个分布的元件106到元件110代表沿着晶体管单元的长度34的位置。分布的元件106到元件110中的每个包括：电阻器R(代表在沿着长度34的该特定位置处的分布的元件的栅极输入电阻)，漏极-栅极电容(Cgd，代表在所述位置处的分布式元件的栅极和漏极之间的电容)，和栅极-源极电容(Cgs，代表在所述位置处的分布式元件的栅极和源极之间的电容)，以及共同连接到分布式元件的R、Cgd和Cgs的一个端子的共同节点。节点111到节点113代表用于各分布式元件106到元件108的共同节点。
在一个实施例中，例如，如可以从电路105看出的，信号可以被施加到晶体管单元的栅极(G)以禁用晶体管或晶体管单元。在一些实施例中，漏极(D)上的电压可以迅速增加，因而增加Vds。漏极上的正的dV/dt可以引起瞬态的栅极-源极电压，例如栅极电压回跳。
已发现，在晶体管单元内，栅极-源极电压可以在不同位置(例如沿着长度34)处具有不同的局部值。电路105示出：根据每个分布式元件的R、Cgd和Cgs元件的每个的值，局部引起的栅极-源极电压可以从节点111到节点112、到节点113等等增加。最高的局部栅极-源极电压通常是在距离末端35最远的节点处，例如在内部点37附近。在某个点处，局部栅极-源极电压可以变得足够大以启用晶体管单元和整个晶体管。还已发现，将晶体管单元形成为具有沿着晶体管单元的长度变化的Vth阈值电压，可以保持局部Vth比在该局部位置处局部引起的栅极-源极电压高，并还发现增加Vth可以减少非有意的晶体管的启用。也已发现，沿着晶体管单元的长度改变区域41的掺杂浓度可以导致改变晶体管单元的分布式元件的Vth改变，例如改变沿着长度34的掺杂浓度。改变每个分布式元件的阈值电压Vth(例如，局部Vth)导致启用不同的分布式元件需要不同的电压。例如，为增加进入每个晶体管单元的内部的距离而增加掺杂浓度(进而增加Vth)要求更大的电压以启用在具有增加的掺杂浓度的位置处的分布式元件。结果是，晶体管17被形成为具有减小的对形成在晶体管17的栅极处的瞬态电压的敏感度。在一个实施例中，掺杂浓度可以形成为沿着长度34以与所引起的栅极-源极电压沿着长度34变化的方式类似的方式来变化。在一个实施例中，掺杂浓度可以形成为如下所述地变化(例如，增加)：沿着长度34，从端35和端36之一或二者向位置37，按照与所引起的栅极-源极电压沿着长度34增加的方式类似的方式来变化(例如，增加)。另外，在一个实施例中，可以通过改变栅极绝缘体的厚度而改变Vth。例如，栅极绝缘体(例如绝缘体32，图3)的厚度可以沿着单元的长度增加。在一个实施例中，晶体管17可以形成为具有如下的栅极绝缘体厚度：其从端35和端36之一或二者附近的第一值变化到位置37附近的第二值。一个实施例可以包括：栅极绝缘体厚度沿着距离34在端35和端36之一或二者至位置37之间增加。另一实施例可以包括沿着长度34改变栅极绝缘体厚度和掺杂浓度之一或二者。
图6示出了晶体管17的一部分的实施例的示例的放大截面图，其示出了外栅极导体19形成了至内栅极导体31的电连接。掺杂区27被以幻影虚线示出，因为掺杂区27在导体31后面而在图6的视图中不能直接看到。
图7示出了作为晶体管12或晶体管17的替代实施例的硅MOS晶体管55的一部分的实施例的示例的放大截面图。晶体管55被形成为形成在半导体衬底39上的平面垂直MOS晶体管。衬底39包括体半导体衬底40。衬底39还包括掺杂半导体区43，其可以具有与衬底40相同的导电类型。区域43可以形成为在衬底40上的或覆在衬底40上面的外延层，或者可以形成为衬底40内或者覆在衬底40上面的半导体层内的掺杂区。
晶体管55包括形成为具有与单元48到单元50(图1)相似的长度的条带的多个晶体管单元51，除了单元51不包括沟槽型栅极结构。单元51每个包括栅极结构58和形成为掺杂区67的体区。栅极结构58典型地包括栅极绝缘体63、覆在绝缘体63上的内栅极导体64、和包围导体64的顶部和侧面并可选地包围绝缘体63的侧面的栅极结构绝缘体65。一个实施例可以包括：栅极结构58与体区相邻(例如，与区域67的至少一部分相邻)地形成。在一个实施例中，区域67典型地具有与区域26和区域27的导电类型以及与区域43的导电类型相反的导电类型。在一个实施例中，晶体管55包括多个区域67，每个晶体管单元共享两个相邻的区域67的一部分。与源极区26和27相邻的并在栅极结构58下面的区域67的部分形成晶体管55的沟道区，而区域43形成用于晶体管55的漂移区。如上文所解释的，区域67的掺杂浓度或掺杂廓图(profile)按照与区域41(图3)的掺杂浓度的变化相同的方式来变化。
图8示出了作为晶体管12或17或55的替代实施例的硅MOS晶体管70的一部分的实施例的示例的放大截面图。晶体管70被形成为形成在衬底42上的横向MOS晶体管。晶体管70包括被形成为与单元48到单元50(图1)类似的条带的多个晶体管单元71。单元71的每一个包括：被形成为掺杂区41的至少一部分的体区，源极区78，漏极区79，和体接触区81。区域81起到与区域29(图3)类似的作用。栅极结构74与栅极结构58类似地形成，并且包括栅极绝缘体76、内栅极导体75和导体75上面的栅极结构绝缘体。一个实施例可以包括：栅极结构74与体区相邻(例如与区域41的至少一部分相邻)地形成。区域78和区域79在区域41中形成，并且横向间隔开，栅极结构74中的一个位于区域78和区域79之间。横向地位于区域78和区域79之间的区域41的部分形成晶体管70的沟道区和漂移区。区域41(特别是区域41的沟道区部分)的掺杂浓度和/或掺杂廓图以与区域41(图3)的掺杂廓图相似的方式变化。
图9示意性地示出了作为装置10的替代实施例的半导体装置85的一部分的实施例的示例。装置85基本上与装置10相似，除了装置85包括连接在晶体管12的源极和栅极之间的电阻器86。
在没有电阻器86并且在晶体管11和晶体管12都被禁用的状态下，来自晶体管11的泄漏电流可以超过晶体管12的泄漏电流，并导致跨晶体管12形成的漏极-源极电压(Vds)的形成。在一些情况下，Vds电压可以达到晶体管12的雪崩击穿电压。该大的Vds电压可以导致长期可靠性问题，或者最终甚至导致损坏晶体管12。
然而，电阻器86降低了由晶体管11的泄漏电流导致的Vds。如果晶体管12被禁用，则晶体管12的栅极处于接近于晶体管12的源极上的电压的值的低电平。电阻器86分流来自晶体管11的泄漏电流，使电流流经电阻器86到达连接到晶体管12的栅极的电路，而不是对晶体管12的漏极-源极电容进行充电。因此，跨晶体管12的Vds电压减小到不对晶体管12造成损坏的值。另外，对于晶体管12被启用的状态，基本上没有电流流经电阻器86。因此，电阻器86协助使由于晶体管11的泄漏电流导致的对晶体管12的损坏最小化。
图10示意性地示出了作为装置10或装置85的替代实施例的半导体装置90的一部分的实施例的示例。装置90基本上与装置10和装置85相似，除了装置90包括按照背对背二极管对的配置连接或者连接为背对背二极管的一对二极管91和92。如果晶体管12处于被禁用状态，则来自晶体管11的泄漏电流流经二极管92和二极管91到连接到晶体管12的栅极的电路。因此，背对背二极管分流来自晶体管11的泄漏电流，使电流流到连接到晶体管12的栅极的电路，而不是对晶体管12的漏极-源极电容进行充电。尽管只示出了一对背对背二极管，但是装置90可以包括多个串联连接的背对背二极管对。本领域技术人员将理解，晶体管12可以包括寄生的体二极管(由虚线示出)，并且此体二极管是与背对背二极管不同的二极管。
图11示出了晶体管12的一部分的实施例的示例的放大的平面图，其示出电阻器86和/或图10的背对背二极管的一个示例。在一个实施例中，电阻器86可以形成为一定长度的掺杂多晶硅88。例如，多晶硅88可以形成为具有邻接导体19的一端和连接到晶体管12的漏极的另一端。一个实施例可以包括将二极管91和二极管92形成为具有如由虚线所示出的多个掺杂区的一定长度的多晶硅。例如，多晶硅88的区域或部分93可以是掺杂N型，以形成连接到晶体管12的栅极的二极管91的阴极。与部分93相邻并且与部分93邻接的多晶硅88的部分94可以是掺杂P型，以形成二极管91和二极管92的阳极。与部分94相邻并且邻接的多晶硅88的部分95可以是掺杂N型，以形成二极管91的阴极。部分95可以连接到晶体管12的漏极(未示出)。
本领域技术人员将理解，半导体装置的一个实施例可以包括：
在半导体衬底(例如，衬底40或衬底42)上的MOS晶体管(例如晶体管12)，其被形成为多个晶体管单元(例如单元49和/或72)；
所述多个晶体管单元中的第一单元的体区，其形成为具有宽度和长度的第一掺杂区(例如区域41或区域67)，所述第一掺杂区具有第一导电类型；
第一单元的源极区，其形成为第一掺杂区内的第二掺杂区(例如区域26或区域27或区域78)，第二掺杂区具有第二导电类型；
栅极结构(诸如栅极结构22或栅极结构74)，与源极区和体区的一部分相邻地形成，栅极结构具有内栅极导体(例如导体31和/或导体75)，所述内栅极导体与外栅极导体(诸如外栅极导体19)连接，所述外栅极导体在半导体衬底上面并且在栅极结构的外面；以及
第一掺杂区的掺杂浓度被形成为沿着第一掺杂区的长度34随着与外栅极导体的距离的增加而增加。
半导体装置的另一实施例可以包括：所述MOS晶体管可以是形成在硅衬底(例如衬底40或衬底42)上的硅MOS晶体管，其中第一掺杂区是掺杂的硅。
一个实施例可以包括：所述掺杂浓度可以随着距内栅极导体与外栅极导体的相交处(例如在导体19和导体31的相交处附近)的距离的增加而增加。
在一个实施例中可以包括半导体装置，所述半导体装置可以包括：所述MOS晶体管包括垂直MOS晶体管，其中半导体衬底的一部分形成所述MOS晶体管的漏极区的一部分。
另一实施例可以包括沟槽栅极结构(例如结构23)，其包括栅极导体，其中栅极导体延伸到第一掺杂区中一段距离，并且其中栅极结构的第一部分与第一掺杂区相邻，而栅极结构的第二部分与第二掺杂区相邻。
在一个实施例中，所述MOS晶体管可以包括平面MOS晶体管，栅极结构的一部分与第一掺杂区的一部分相邻并在第一掺杂区的该部分上面。
一个实施例可以包括一种晶体管(例如晶体管11)，由III系或II系材料形成并且按照级联配置与MOS晶体管耦接。
另一实施例可以包括背对背二极管(例如二极管91/92)或耦接的电阻器中的一方，其具有耦接到MOS晶体管的栅电极的第一端子和耦接到MOS晶体管的漏电极的第二端子。
在另一实施例中，所述多个晶体管单元中的每个晶体管单元可以包括具有以下掺杂浓度的体区：所述掺杂浓度沿着第一掺杂区的长度(例如，长度34)随着与外栅极导体的距离的增加而增加。
在一个实施例中，所述多个晶体管单元中的每个晶体管单元可以包括栅极结构，所述栅极结构为下列情况之一：覆在第一掺杂区上面，或延伸到第一掺杂区中。
本领域技术人员将理解，形成半导体装置的一种方法可以包括：
沿着体区的长度形成与体区相邻的栅极结构；以及
将半导体装置的阈值电压(例如Vth)形成为具有在半导体装置的内部部分(例如，朝向位置37)处的第一值以及在远离内部部分的半导体装置的另一部分处的第二值，其中第二值小于第一值。
所述方法的另一实施例可以包括：在栅极结构与体区的内部部分相邻的内部部分处形成第一值，以及在栅极结构与体区的末端部分相邻的其它部分处形成第二值。
所述方法的一个实施例可以包括：将阈值电压形成为随着沿着体区的长度的距离而变化。
在一个实施例中，所述方法可以包括：将阈值电压形成为随着与栅极结构的末端的距离的增加而变化。
所述方法的另一实施例可以包括：将阈值电压形成为随着与栅极结构的末端的距离的增加而增加。
所述方法的一个实施例可以包括：形成所述装置以包括垂直MOS晶体管，其栅极结构被形成为沟槽型栅极结构。
所述方法的另一实施例可以包括形成半导体装置以包括硅MOS晶体管，其中形成阈值电压可以包括形成硅MOS晶体管的体区以具有在硅MOS晶体管的内部部分处的第一掺杂浓度和在硅MOS晶体管的另一部分处的第二掺杂浓度，其中第一掺杂浓度大于第二掺杂浓度。
方法的一个实施例可以包括：形成第一掺杂浓度为随着与硅MOS晶体管的所述另一部分的距离的增加而从第二掺杂浓度增加。
方法的另一实施例可以包括：形成具有栅极绝缘体的硅MOS晶体管，该栅极绝缘体具有从半导体装置的内部部分处的第一厚度变化到远离内部部分的半导体装置的另一部分处的第二厚度的厚度，其中第二厚度大于第一厚度。
本领域技术人员将理解，半导体装置的一个实施例可以包括：
MOS晶体管(例如晶体管12)，形成为半导体衬底(例如衬底40或衬底42)上的多个晶体管单元(例如单元49或单元72的一个)，所述MOS晶体管具有MOS栅极、源极和漏极；
第一晶体管(例如晶体管11)，由III系或者IV系半导体材料形成，第一晶体管具有第一栅极、第一源极和第一漏极；
所述MOS晶体管按照共源共栅配置与第一晶体管耦接，所述MOS晶体管具有MOS栅极和MOS源极；以及
电阻器或背对背二极管(例如背对背二极管91和背对背二极管92)中的一方按照串联配置耦接在MOS栅极和MOS源极之间。
鉴于以上所有内容，显然公开了一种新颖的装置和方法。包括了将硅MOS晶体管形成为具有沿着晶体管的体区的长度变化的阈值电压Vth等特征。变化的阈值电压改善了对于在晶体管的栅极上可能引起的瞬态电压的抗性。一个实施例可以包括：将体区的掺杂浓度形成为沿着晶体管的长度变化。改变掺杂浓度是改变阈值电压Vth并提供其优点的一种方法。另一实施例可以包括：将在晶体管的漏极上接收的电流分流到连接到晶体管的栅极的电路。将电流分流到连接到栅极的电路使晶体管的关断状态下的Vds电压最小化，因而例如改善了晶体管的长期可靠性。
尽管用具体的优选实施例和示例实施例描述说明的主题，但前述附图和其说明仅描述主题的实施例的典型情况和示例，因此不应被认为是限制其范围，显然对本领域技术人员而言，很多替代和改变是显而易见的。如本领域技术人员将理解的，尽管参照连接到异质结晶体管的硅晶体管说明了若干特征，但是这些特征也可以应用于任何硅晶体管，而不管其它元素(包括与其连接的晶体管类型)。例如，这些特征可以应用于具有其它几何结构的MOS晶体管(诸如具有沟槽栅极结构的MOS晶体管)，应用于屏蔽栅极结构，以及应用于沟槽中的栅极下分离式屏蔽电极结构。
如下面的权利要求所反映的，在少于单个前述公开的实施例的全部特征的情况下，也可以存在创造性的方面。因此，这里将如下所述的权利要求明确并入具体实施方式，每项权利要求本身独立作为本实用新型的单独实施例。此外，如本领域技术人员将理解的，尽管此处描述的一些实施例包括其它实施例中的一些特征而不包括其它特征，但不同实施例的特征的组合意图在本实用新型的范围内，并且形成不同的实施例。

Claims (11)

1.一种半导体装置，其特征在于，包括：
MOS晶体管，形成为半导体衬底上的多个晶体管单元；
所述多个晶体管单元的第一单元的体区，形成为具有宽度和长度的第一掺杂区，所述第一掺杂区具有第一导电类型；
所述第一单元的源极区，形成为所述第一掺杂区内的第二掺杂区，所述第二掺杂区具有第二导电类型；
栅极结构，与所述源极区以及所述体区的一部分相邻地形成，所述栅极结构具有内栅极导体，所述内栅极导体连接到外栅极导体，所述外栅极导体在所述半导体衬底上并且在所述栅极结构的外部；以及
所述第一掺杂区的掺杂浓度被形成为沿着所述第一掺杂区的长度随着距所述外栅极导体的距离的增加而增加。
2.根据权利要求1所述的半导体装置，其特征在于，所述掺杂浓度随着距所述内栅极导体和所述外栅极导体的相交处的距离增加而增加。
3.根据权利要求1所述的半导体装置，其特征在于，所述MOS晶体管包括下列的一个：
平面MOS晶体管，其栅极结构的一部分与所述第一掺杂区的一部分邻近并且在所述第一掺杂区的所述一部分上；或者
垂直MOS晶体管，其中所述半导体衬底的一部分形成所述MOS晶体管的漏极区的一部分，所述垂直MOS晶体管包括包含栅极导体的沟槽栅极结构，其中所述栅极结构延伸到所述第一掺杂区中一段距离，并且其中所述栅极结构的第一部分与所述第一掺杂区相邻并且所述栅极结构的第二部分与所述第二掺杂区相邻。
4.根据权利要求1所述的半导体装置，其特征在于，所述多个晶体管单元中的每个晶体管单元包括体区，所述体区具有沿着所述第一掺杂区的长度随着距所述外栅极导体的距离增加而增加的掺杂浓度。
5.根据权利要求1所述的半导体装置，其特征在于，所述多个晶体管单元中的每个晶体管单元包括在所述第一掺杂区上或者延伸到所述第一掺杂区中的栅极结构。
6.一种半导体装置，其特征在于包括：
MOS晶体管，形成在半导体衬底上；
体区；
栅极结构，沿着所述体区的长度与所述体区相邻；以及
其中所述半导体装置的阈值电压具有在所述半导体装置的内部部分处的第一值和在远离所述内部部分的所述半导体装置的另一部分处的第二值，其中所述第二值小于所述第一值。
7.根据权利要求6所述的半导体装置，其特征在于，所述第一值在所述栅极结构与所述体区的内部部分相邻的内部部分处形成，，而所述第二值在所述栅极结构与所述体区的末端部分相邻的其它部分处形成。
8.根据权利要求6所述的半导体装置，其特征在于，所述阈值电压随着沿着所述体区的所述长度的距离而变化。
9.根据权利要求6所述的半导体装置，其特征在于，所述半导体装置是硅MOS晶体管，而所述硅MOS晶体管的体区在所述硅MOS晶体管的所述内部部分处具有第一掺杂浓度，和在所述硅MOS晶体管的所述另一部分处具有第二掺杂浓度，其中所述第一掺杂浓度大于所述第二掺杂浓度。
10.根据权利要求9所述的半导体装置，其特征在于，所述第一掺杂浓度随着距所述硅MOS晶体管的所述另一部分的距离增加而从所述第二掺杂浓度增加。
11.一种半导体装置，其特征在于包括：
MOS晶体管，形成为半导体衬底上的多个晶体管单元，所述MOS晶体管具有MOS栅极、源极和漏极；
第一晶体管，由III系或者IV系半导体材料形成，所述第一晶体管具有第一栅极、第一源极和第一漏极；
所述MOS晶体管与所述第一晶体管按照共源共栅配置耦接，所述MOS晶体管具有MOS栅极和MOS源极；以及
电阻器或背对背二极管的一方，按照串联配置耦接到所述MOS栅极和所述MOS源极之间。
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