CN107887436A - Pldmos结构及其制造方法 - Google Patents

Pldmos结构及其制造方法 Download PDF

Info

Publication number
CN107887436A
CN107887436A CN201610874757.2A CN201610874757A CN107887436A CN 107887436 A CN107887436 A CN 107887436A CN 201610874757 A CN201610874757 A CN 201610874757A CN 107887436 A CN107887436 A CN 107887436A
Authority
CN
China
Prior art keywords
type
layer
buried layer
type buried
traps
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610874757.2A
Other languages
English (en)
Inventor
刑军军
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201610874757.2A priority Critical patent/CN107887436A/zh
Publication of CN107887436A publication Critical patent/CN107887436A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种PLDMOS结构，其将现有PLDMOS结构中的N型埋层与第P型埋层之间预留空间，使N型埋层与第P型埋层之间具有N型外延层和P型衬底，并且形成N型埋层和没有N型埋层的交替结构。本发明基于BCD350GE薄外延工艺(4.5um)通过对器件下方N型埋层结构的调整进而拉开外围N型埋层和N型埋层之间的空间，从而使得PLDMOS提高耐压40％，本发明能实现器件耐压达到70V以上。本发明的制造工艺与标准工艺完全兼容，不产生额外的光罩，节约生产成本。

Description

PLDMOS结构及其制造方法
技术领域
本发明涉及半导体领域，特别是涉及一种PLDMOS结构。本发明还涉及所述PLDMOS结构的制作方法。
背景技术
在高压功率集成电路中常采用高压LDMOS(横向扩散金属氧化物半导体)满足耐高压、实现功率控制等方面的要求，常用于射频功率电路。LDMOS与晶体管相比，在关键的器件特性方面，如增益、线性度、开关性能、散热性能以及减少级数等方面优势很明显。LDMOS由于更容易与CMOS工艺兼容而被广泛采用。LDMOS能经受住高于双极型晶体管3倍的驻波比，能在较高的反射功率下运行而没有破坏LDMOS设备。LDMOS管有一个低且无变化的互调电平到饱和区，不像双极型晶体管那样互调电平高且随着功率电平的增加而变化。这种主要特性允许LDMOS晶体管执行高于双极型晶体管二倍的功率，且线性较好。LDMOS晶体管具有较好的温度特性温度系数是负数，因此可以防止热耗散的影响。这种温度稳定性允许幅值变化只有0.1dB，而在有相同的输入电平的情况下，双极型晶体管幅值变化从0.5～0.6dB,且通常需要温度补偿电路。
如图1所示，是一种常见的PLDMOS结构，其包括：P型衬底中N型埋层，N埋层两侧的第一P型埋层和第二P型埋层，N型埋层、第一P型埋层和第二P型埋层上方的N型外延层，N型外延层上部第一N阱，第一N阱上部的N+注入区，N+注入区两侧位于第一N阱上部的第一P+注入区和第二P+注入区，第一N阱两侧N型外延层上部第一P型基区和第二P型基区，第一P型埋层上方的第一P阱，第二P型埋层上方的第二P阱，第二N阱位于第一P型基区和第一P阱之间的N型外延层中，第三N阱位于第二P型基区和第二P阱之间的N型外延层中，第一场氧位于第一P阱、第二N阱和N型外延层上方，第一栅氧位于第一P型基区上部，第三P+注入区位于第一场氧和第一栅氧之间的第一P型基区上部，第一多晶硅栅位于第一栅氧、第一P型基区、N型外延层和N阱上方，第二场氧位于第二P阱、第三N阱和N型外延层上方，第二栅氧位于第二P型基区上部，第四P+注入区位于第二栅氧和第二场氧之间的第二P型基区上部，第二多晶硅栅位于第二栅氧、第二P型基区、N型外延层和N阱上方。
上述结构的BV(击穿电压)受限于N型埋层至P型埋层的击穿电压和器件漏端至N型埋层的击穿电压，由于外延较薄且下方N型埋层的存在，使得器件耐压无法提升到70V以上，加长漂移区的长度耐压达到50V以上后基本不再增加；在标准BCD350GE工艺中，这两方面的限制使得器件只能满足40V的PLDMOS应用，无法实现更高的耐压(60V的应用)。
发明内容
本发明要解决的技术问题是提供一种在标准BCD350GE工艺中能实现70V以上击穿电压的PLDMOS结构。本发明还提供了一种所述PLDMOS结构的制造方法。
为解决上述技术问题，本发明提供的PLDMOS结构，包括：P型衬底中的N型埋层，N埋层两侧的第一P型埋层和第二P型埋层，N型埋层、第一P型埋层和第二P型埋层上方的N型外延层，N型外延层上部第一N阱，第一N阱上部的N+注入区，N+注入区两侧位于第一N阱上部的第一P+注入区和第二P+注入区，第一N阱两侧N型外延层上部第一P型基区和第二P型基区，第一P型埋层上方的第一P阱，第二P型埋层上方的第二P阱，第二N阱位于第一P型基区和第一P阱之间的N型外延层中，第三N阱位于第二P型基区和第二P阱之间的N型外延层中，第一场氧位于第一P阱、第二N阱和N型外延层上方，第一栅氧位于第一P型基区上部，第三P+注入区位于第一场氧和第一栅氧之间的第一P型基区上部，第一多晶硅栅位于第一栅氧、第一P型基区、N型外延层和N阱上方，第二场氧位于第二P阱、第三N阱和N型外延层上方，第二栅氧位于第二P型基区上部，第四P+注入区位于第二栅氧和第二场氧之间的第二P型基区上部，第二多晶硅栅位于第二栅氧、第二P型基区、N型外延层和N阱上方；其中：N型埋层与第一P型埋层和第二P型埋层之间具有N型外延层和P型衬底。
进一步改进，第一P型埋层和第二P型埋层之间的具有多个N型埋层。
进一步改进，所述由多个N型埋层彼此之间具有N型外延层和P型衬底形成交替排列的结构。
进一步改进，所述由多个N型埋层彼此之间的距离和所述多个N型埋层其自身的宽度相等。
本发明提供上述任意一种PLDMOS结构的制造方法，包括：
1)在P型衬底上通过光刻定义出多个N型埋层区域，进行N型离子的高能注入，通过高温推进形成多个N型埋层；
2)通过光刻定义出P型埋层区域，进行P型离子的注入，通过快速退火形成P型埋层；
3)在P型衬底上生长N型外延层；
4)在N型外延层上光刻定义出P型基区区域，进行P型离子注入，通过高温推进形成P型基区；
5)生长氧化层并淀积氮化硅，由光罩定义有源区，并湿法刻蚀掉氮化硅，生长场氧在漂移区上方形成场氧，然后将氮化硅湿法去除；
6)通过光刻定义出N阱区域，并进行N阱的注入；
7)通过光刻定义出P阱区域，并进行P阱的注入；
8)生长栅氧并淀积多晶硅，光罩定义形成多晶硅栅；
9)离子注入形成P+注入区，作为源区和漏区；
10)将电极引出。
进一步改进，实施步骤1)时注入P型离子为锑。
进一步改进，实施步骤2)时注入P型离子为硼离子。
进一步改进，实施步骤4)时注入P型离子为硼离子。
本发明基于BCD350GE薄外延工艺(4.5um)通过对器件下方N型埋层结构的调整，形成N型埋层和没有N型埋层的交替结构，进而拉开外围N型埋层和N型埋层之间的空间，从而使得PLDMOS提高耐压40％，本发明能实现器件耐压达到70V以上。本发明的制造工艺与标准工艺完全兼容，不产生额外的光罩，节约生产成本。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是一种现有PLDMOS的结构示意图。
图2是本发明第一实施例的结构示意图。
图3是本发明第二实施例的结构示意图。
附图标记说明
1是P型衬底
2是N型埋层
3是第一P型埋层
4是第二P型埋层
5是N型外延层
6是第一N阱
7是第二N阱
8是第三N阱
9是N+注入区
10是第一P+注入区
11是第二P+注入区
12是第一P型基区
13是第二P型基区
14是第一P阱
15是第二P阱
16是第一场氧
17是第二场氧
18是第三P+注入区
19是第四P+注入区
20是第一栅氧
21是第二栅氧
22是第一多晶硅栅
23是第二多晶硅栅
具体实施方式
如图2所示，本发明一实施例，包括：本发明提供的PLDMOS结构，包括：P型衬底中的N型埋层，N埋层两侧的第一P型埋层和第二P型埋层，N型埋层、第一P型埋层和第二P型埋层上方的N型外延层，N型外延层上部第一N阱，第一N阱上部的N+注入区，N+注入区两侧位于第一N阱上部的第一P+注入区和第二P+注入区，第一N阱两侧N型外延层上部第一P型基区和第二P型基区，第一P型埋层上方的第一P阱，第二P型埋层上方的第二P阱，第二N阱位于第一P型基区和第一P阱之间的N型外延层中，第三N阱位于第二P型基区和第二P阱之间的N型外延层中，第一场氧位于第一P阱、第二N阱和N型外延层上方，第一栅氧位于第一P型基区上部，第三P+注入区位于第一场氧和第一栅氧之间的第一P型基区上部，第一多晶硅栅位于第一栅氧、第一P型基区、N型外延层和N阱上方，第二场氧位于第二P阱、第三N阱和N型外延层上方，第二栅氧位于第二P型基区上部，第四P+注入区位于第二栅氧和第二场氧之间的第二P型基区上部，第二多晶硅栅位于第二栅氧、第二P型基区、N型外延层和N阱上方；其中：N型埋层与第一P型埋层和第二P型埋层之间具有N型外延层和P型衬底。
如图3所示，在上述实施例的基础上进一步改进，第一P型埋层和第二P型埋层之间的具有多个N型埋层。
在图3所示实施例的基础上进一步改进，所述由多个N型埋层彼此之间具有N型外延层和P型衬底形成交替排列的结构。
进一步改进，所述由多个N型埋层彼此之间的距离和所述多个N型埋层其自身的宽度相等。
本发明提供上述任意一种PLDMOS结构的制造方法，包括：
1)在P型衬底上通过光刻定义出多个N型埋层区域，进行N型离子的高能注入，通过高温推进形成多个N型埋层；
2)通过光刻定义出P型埋层区域，进行P型离子的注入，通过快速退火形成P型埋层；
3)在P型衬底上生长N型外延层；
4)在N型外延层上光刻定义出P型基区区域，进行P型离子注入，通过高温推进形成P型基区；
5)生长氧化层并淀积氮化硅，由光罩定义有源区，并湿法刻蚀掉氮化硅，生长场氧在漂移区上方形成场氧，然后将氮化硅湿法去除；
6)通过光刻定义出N阱区域，并进行N阱的注入；
7)通过光刻定义出P阱区域，并进行P阱的注入；
8)生长栅氧并淀积多晶硅，光罩定义形成多晶硅栅；
9)离子注入形成P+注入区，作为源区和漏区；
10)将电极引出。
进一步改进，实施步骤1)时注入P型离子为锑。
进一步改进，实施步骤2)时注入P型离子为硼离子。
进一步改进，实施步骤4)时注入P型离子为硼离子。
以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (8)

1.一种PLDMOS结构，包括：P型衬底中的N型埋层，N埋层两侧的第一P型埋层和第二P型埋层，N型埋层、第一P型埋层和第二P型埋层上方的N型外延层，N型外延层上部第一N阱，第一N阱上部的N+注入区，N+注入区两侧位于第一N阱上部的第一P+注入区和第二P+注入区，第一N阱两侧N型外延层上部第一P型基区和第二P型基区，第一P型埋层上方的第一P阱，第二P型埋层上方的第二P阱，第二N阱位于第一P型基区和第一P阱之间的N型外延层中，第三N阱位于第二P型基区和第二P阱之间的N型外延层中，第一场氧位于第一P阱、第二N阱和N型外延层上方，第一栅氧位于第一P型基区上部，第三P+注入区位于第一场氧和第一栅氧之间的第一P型基区上部，第一多晶硅栅位于第一栅氧、第一P型基区、N型外延层和N阱上方，第二场氧位于第二P阱、第三N阱和N型外延层上方，第二栅氧位于第二P型基区上部，第四P+注入区位于第二栅氧和第二场氧之间的第二P型基区上部，第二多晶硅栅位于第二栅氧、第二P型基区、N型外延层和N阱上方；其特征在于：N型埋层与第一P型埋层和第二P型埋层之间具有N型外延层和P型衬底。
2.如权利要求1所述的PLDMOS结构，其特征在于：第一P型埋层和第二P型埋层之间的具有多个N型埋层。
3.如权利要求2所述的PLDMOS结构，其特征在于：所述由多个N型埋层彼此之间具有N型外延层和P型衬底形成交替排列的结构。
4.如权利要求2所述的PLDMOS结构，其特征在于：所述由多个N型埋层彼此之间的距离和所述多个N型埋层其自身的宽度相等。
5.如权利要求1所述PLDMOS结构的制造方法，其特征在于，包括：
1)在P型衬底上通过光刻定义出多个N型埋层区域，进行N型离子的高能注入，通过高温推进形成多个N型埋层；
2)通过光刻定义出P型埋层区域，进行P型离子的注入，通过快速退火形成P型埋层；
3)在P型衬底上生长N型外延层；
4)在N型外延层上光刻定义出P型基区区域，进行P型离子注入，通过高温推进形成P型基区；
5)生长氧化层并淀积氮化硅，由光罩定义有源区，并湿法刻蚀掉氮化硅，生长场氧在漂移区上方形成场氧，然后将氮化硅湿法去除；
6)通过光刻定义出N阱区域，通过离子注入形成N阱；
7)通过光刻定义出P阱区域，通过离子注入形成P阱；
8)生长栅氧并淀积多晶硅，光罩定义形成多晶硅栅；
9)离子注入形成P+注入区，作为源区和漏区；
10)将电极引出。
6.如权利要求5所述PLDMOS结构的制造方法，其特征在于：实施步骤1)时注入P型离子为锑。
7.如权利要求5所述PLDMOS结构的制造方法，其特征在于：实施步骤2)时注入P型离子为硼离子。
8.如权利要求5所述PLDMOS结构的制造方法，其特征在于：实施步骤4)时注入P型离子为硼离子。
CN201610874757.2A 2016-09-30 2016-09-30 Pldmos结构及其制造方法 Pending CN107887436A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610874757.2A CN107887436A (zh) 2016-09-30 2016-09-30 Pldmos结构及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610874757.2A CN107887436A (zh) 2016-09-30 2016-09-30 Pldmos结构及其制造方法

Publications (1)

Publication Number Publication Date
CN107887436A true CN107887436A (zh) 2018-04-06

Family

ID=61769545

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610874757.2A Pending CN107887436A (zh) 2016-09-30 2016-09-30 Pldmos结构及其制造方法

Country Status (1)

Country Link
CN (1) CN107887436A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112786685A (zh) * 2021-02-08 2021-05-11 成都芯源系统有限公司 一种具有多阶场板的横向双扩散晶体管及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010008294A1 (en) * 2000-01-17 2001-07-19 Kyung-Oun Jang MOS transistor and fabrication method thereof
CN102130164A (zh) * 2010-01-18 2011-07-20 上海华虹Nec电子有限公司 Ldmos的埋层
CN103545363A (zh) * 2012-07-09 2014-01-29 上海华虹Nec电子有限公司 P型ldmos器件及其制造方法
CN104681621A (zh) * 2015-02-15 2015-06-03 上海华虹宏力半导体制造有限公司 一种源极抬高电压使用的高压ldmos及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010008294A1 (en) * 2000-01-17 2001-07-19 Kyung-Oun Jang MOS transistor and fabrication method thereof
CN102130164A (zh) * 2010-01-18 2011-07-20 上海华虹Nec电子有限公司 Ldmos的埋层
CN103545363A (zh) * 2012-07-09 2014-01-29 上海华虹Nec电子有限公司 P型ldmos器件及其制造方法
CN104681621A (zh) * 2015-02-15 2015-06-03 上海华虹宏力半导体制造有限公司 一种源极抬高电压使用的高压ldmos及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112786685A (zh) * 2021-02-08 2021-05-11 成都芯源系统有限公司 一种具有多阶场板的横向双扩散晶体管及其制造方法

Similar Documents

Publication Publication Date Title
CN107204372B (zh) 一种优化终端结构的沟槽型半导体器件及制造方法
US8610206B2 (en) Split-gate lateral diffused metal oxide semiconductor device
CN105097804B (zh) 以锗硅bicmos技术在模拟/射频功率ed-cmos中建立栅极屏蔽的方法
CN102299180B (zh) 包含单元区和具有高击穿电压结构的外围区的半导体器件
CN102184944B (zh) 一种横向功率器件的结终端结构
JP6028402B2 (ja) 半導体装置およびその製造方法
TWI565052B (zh) 半導體元件
JP2010135791A (ja) 半導体素子及びその製造方法
CN102751332B (zh) 耗尽型功率半导体器件及其制造方法
CN102610641B (zh) 高压ldmos器件及其制造方法
CN103337498A (zh) 一种bcd半导体器件及其制造方法
US20170236930A1 (en) Vertical double-diffused metal-oxide semiconductor field-effect transistor and manufacturing method therefor
CN104377244A (zh) 一种降低ldmos导通电阻的器件结构
JP5432751B2 (ja) 半導体装置及び半導体装置の製造方法
TW201622150A (zh) 半導體元件、終端結構及其製造方法
CN104659091A (zh) Ldmos器件及制造方法
KR101514537B1 (ko) 전력 반도체 소자 및 그 제조 방법
CN103872054B (zh) 一种集成器件及其制造方法、分立器件、cdmos
CN105140289A (zh) N型ldmos器件及工艺方法
CN104465407A (zh) 一种半导体器件及制备方法
CN104269436A (zh) 采用两种性质的本征应变膜的应变ldmos器件
CN107887436A (zh) Pldmos结构及其制造方法
CN104576732A (zh) 一种寄生FinFET的横向双扩散半导体器件
CN103094319A (zh) 双通道高压结型场效应管降低夹断电压的结构及制造方法
CN102694020B (zh) 一种半导体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20180406

RJ01 Rejection of invention patent application after publication