KR100977413B1 - 플레이너형 절연게이트 바이폴라 트랜지스터 - Google Patents
플레이너형 절연게이트 바이폴라 트랜지스터 Download PDFInfo
- Publication number
- KR100977413B1 KR100977413B1 KR1020080076299A KR20080076299A KR100977413B1 KR 100977413 B1 KR100977413 B1 KR 100977413B1 KR 1020080076299 A KR1020080076299 A KR 1020080076299A KR 20080076299 A KR20080076299 A KR 20080076299A KR 100977413 B1 KR100977413 B1 KR 100977413B1
- Authority
- KR
- South Korea
- Prior art keywords
- oxide film
- bipolar transistor
- region
- epitaxial
- gate bipolar
- Prior art date
Links
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 33
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 33
- 239000010703 silicon Substances 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000012535 impurity Substances 0.000 claims abstract description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 12
- 229920005591 polysilicon Polymers 0.000 claims abstract description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical group [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 4
- 230000008021 deposition Effects 0.000 claims abstract description 3
- 238000005468 ion implantation Methods 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 8
- 229910052760 oxygen Inorganic materials 0.000 claims description 8
- 239000001301 oxygen Substances 0.000 claims description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 4
- 230000001965 increasing effect Effects 0.000 abstract description 5
- 230000000694 effects Effects 0.000 abstract description 3
- 238000002955 isolation Methods 0.000 abstract description 2
- 239000004065 semiconductor Substances 0.000 abstract 1
- 230000004888 barrier function Effects 0.000 description 12
- 230000015556 catabolic process Effects 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- -1 oxygen ions Chemical class 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 229910021478 group 5 element Inorganic materials 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0804—Emitter regions of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
Abstract
본 발명은 절연게이트 바이폴라 트랜지스터에 관한 것으로서, 불순물의 농도가 5E18 ~ 5E19cm-3 범위의 제2도전형 실리콘 기판과; 상기 실리콘 기판의 상면에 형성되는 제1도전형 실리콘 제1에피박막층과; 상기 제1에피박막층의 표면에 형성되며, 두께 0.5 ~ 2㎛의 패터닝된 매몰산화막과; 상기 열산화막과 상기 제1에피박막층 상부에 형성되어 상기 열산화막을 매몰형성시키는 제1도전형 실리콘 제2에피박막층과; 상기 열산화막 상부 영역의 상기 제2에피박막층 내에 형성되는 p-베이스와 n-에미터 영역으로 구성되는 MOSFET 영역과; 상기 MOSFET 영역 상부 및 상기 제2에피박막층 상부에 형성되는 게이트 산화막 및 폴리실리콘 게이트 전극과; 상기 n-에미터 상부에 연속되어 상기 폴리실리콘 게이트 전극 상부에 형성되어 상기 폴리실리콘 게이트 전극과 상기 n-에미터를 전기적으로 절연하기 위한 절연산화막과; 알루미늄 금속의 증착을 통해 상기 n-에미터 영역 상부에 형성되는 에미터 전극 및 상기 실리콘 기판의 후면에 형성되는 콜렉터 전극;을 포함하여 구성되는 것을 특징으로 하는 플레이너형 절연게이트 바이폴라 트랜지스터를 기술적 요지로 한다. 이에 따라, p-베이스 영역의 하부에 형성된 매몰 산화막에 의해 절연게이트 바이폴라 트랜지스터의 게이트에 양의 전압이 인가된 후에 사이리스터 구조를 통한 전류흐름을 방지하여 절연게이트 바이폴라 트랜지스터의 래치-업 특성을 방지하고, 사이리스터 영역으로의 정공 흐름의 방지함으로써 실리콘 기판에서 주입되는 정공으로 인 한 n-드리프트 영역의 전도도변조 효과가 커지게 되어 절연게이트 바이폴라 트랜지스터소자의 온상태 전압강하를 낮게 유지할 수 있는 이점이 있다.
전력반도체 절연게이트 바이폴라 트랜지스터 IGBT 온-전압
Description
본 발명은 플레이너형 절연게이트 바이폴라 트랜지스터에 관한 것으로, 특히 p-베이스 이온 주입영역의 하단에 홀장벽(hole barrier)용 매몰산화막을 선택적으로 형성하여 기생 사이리스터 구조를 통한 정공의 흐름을 방지하고 n-드리트프 영역의 전도도 변조를 크게 하여 n-드리프트 영역의 저항성분을 작게 하는 플레이너형 절연게이트 바이폴라 트랜지스터에 관한 것이다.
도 1a에 도시된 바와 같이, 종래의 플레이너(planar)형 절연게이트 바이폴라 트랜지스터는 고농도의 제2도전형 기판(10) 위에 저농도의 제1도전형 에피박막층(20)을 형성하고 제1도전형 에피박막층(20)에 제2도전형 불순물을 이온주입하여 베이스 영역(30)을 형성하고 베이스 내에 제1도전형 불순물을 이온주입하여 에미터 영역(40)을 형성하는 것이다. 그리고 그 상층에 게이트 산화막(50) 및 게이트 전극(60)이 형성되고, 게이트 및 에미터를 절연시키는 절연산화막(70) 및 에미터 전극(80)과 콜렉터 전극(90)이 형성되어 있다.
또한 도 1b에 도시된 바와 같이, 종래의 플레이너형 절연게이트 바이폴라 트 랜지스터에서 사용되는 홀장벽층으로 이온주입을 통한 n0영역(100)을 형성하는 것이다.
이러한 종래 구조의 플레이너형 절연게이트 바이폴라 트랜지스터는 온-상태 전압을 줄이기 위해 셀(cell) 크기가 커야 하는 단점이 있다. 종래 구조의 절연게이트 바이폴라 트랜지스터의 단점을 보완하기 위해 pn 접합을 형성하기 위해 n-드리프트(n-drift) 영역의 농도보다 조금 높은 n형 불순물을 주입하여 pnn- 접합을 형성시키는 홀장벽(hole barrier) 방법을 사용하기도 한다. 그러나 n형 불순물의 농도가 높게 되면 항복전압 특성이 저하되는 문제점이 발생한다.
한편, 절연게이트 바이폴라 트랜지스터는 게이트에 인가된 전압에 따라 게이트 영역의 공핍층 변화로 콜렉터 전류를 제어하는 트랜지스터의 일종이다. 이러한 절연게이트 바이폴라 트랜지스터는 p-타입(p-type)의 콜렉터에 양의 전압을 인가하여 n-드리프트 영역으로 정공을 주입하므로써 n-드리프트 영역의 다수 캐리어인 전자와 결합하여 전도도 변조효과를 일으키고 따라서 n-드리프트 영역의 저항성분을 줄이게 되어 온-상태 전압을 낮추는 특징을 가지고 있다.
그러나 p-타입 콜렉터에서 주입된 정공이 MOSFET 영역의 채널을 통해 에미터에 도달할 뿐 아니라 p-베이스의 하부를 통해 pnp 트랜지스터와 npn 트랜지스터의 pnpn 사이리스터를 턴-온 시킴으로써 사이리스터를 래치-업 시키게 되어 소자의 특성을 저하시키는 단점이 있다.
본 발명은 상기 문제점을 해결하기 위해, 플레이너형 절연게이트 바이폴라 트랜지스터의 온-상태 특성을 향상시키고 항복전압 특성을 유지시키기 위해서 p-베이스 이온 주입영역의 하단에 홀장벽(hole barrier)용 매몰산화막을 선택적으로 형성하여 절연게이트 바이폴라 트랜지스터의 기생 사이리스터 구조를 통한 정공의 흐름을 방지하고 n-드리트프 영역의 전도도 변조를 크게 하여 n-드리프트 영역의 저항성분을 작게 하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위해 본 발명은, 불순물의 농도가 5E18 ~ 5E19cm-3 범위의 제2도전형 실리콘 기판과; 상기 실리콘 기판의 상면에 형성되는 제1도전형 실리콘 제1에피박막층과; 상기 제1에피박막층의 표면에 형성되며, 두께 0.5 ~ 2㎛의 패터닝된 매몰산화막과; 상기 열산화막과 상기 제1에피박막층 상부에 형성되어 상기 열산화막을 매몰형성시키는 제1도전형 실리콘 제2에피박막층과; 상기 열산화막 상부 영역의 상기 제2에피박막층 내에 형성되는 p-베이스와 n-에미터 영역으로 구성되는 MOSFET 영역과; 상기 MOSFET 영역 상부 및 상기 제2에피박막층 상부에 형성되는 게이트 산화막 및 폴리실리콘 게이트 전극과; 상기 n-에미터 상부에 연속되어 상기 폴리실리콘 게이트 전극 상부에 형성되어 상기 폴리실리콘 게이트 전극과 상기 n-에미터를 전기적으로 절연하기 위한 절연산화막과; 알루미늄 금속의 증착을 통해 상기 n-에미터 영역 상부에 형성되는 에미터 전극 및 상기 실리콘 기판의 후면에 형성되는 콜렉터 전극;을 포함하여 구성되는 것을 특징으로 하는 플레이너형 절연게이트 바이폴라 트랜지스터를 기술적 요지로 한다.
또한, 상기 매몰산화막은, 열산화막 성장을 통해 형성되거나, 산소 이온 주입 후 열처리 공정을 통해 제1에피박막층의 내부에 형성시키는 것이 바람직하다.
여기에서, 산소 이온 주입 후 열처리 공정은, 산소 이온 주입으로 제1에피박막층의 표면에 선택적인 상기 매몰산화막을 형성한 후 제2에피박막층을 형성시키는 것이 바람직하다.
또한, 상기 제1에피박막층 및 제2에피박막층의 농도는 불순물의 농도가 5E13 ~ 5E16cm-3 범위이나 바람직하게는, 상기 제2에피박막층의 불순물 농도가 제1에피박막층의 불순물 농도보다 상대적으로 높게 하여 사용한다.
본 발명은 매몰산화막을 홀장벽(hole barrier)으로 사용함으로써,
(1) p-베이스 하부에 선택적으로 형성된 홀장벽인 매몰산화막으로 정공의 주입을 방지하여 기생 사이리스터 구조의 턴-온을 방지할 수 있으므로 절연게이트 바이폴라 트랜지스터의 래치-업을 방지할 수 있다.
(2) p-베이스 하부에 선택적으로 형성된 홀장벽인 매몰산화막으로 정공의 주입을 방지하여 n-드리프트(n-drift) 영역의 정공 농도를 높게 유지할 수 있으므로 전도도변조 효과가 크게 되어 n-드리프트 영역의 저항성분을 감소시키므로 절연게 이트 바이폴라 트랜지스터의 온-상태 전압을 낮게 할 수 있다.
(3) 종래의 절연게이트 바이폴라 트랜지스터에서 사용되는 홀장벽층으로 n0영역의 이온주입을 통한 pn0n- 접합에서의 항복전압의 큰 저하를 방지할 수 있다.
이하에서는 본 발명의 바람직한 실시예로써, 상기 제2도전형 실리콘 기판이 p+형 기판인 경우로 이에 대해 첨부된 도면을 참조하여 상세히 설명하고자 한다. 따라서, 제2도전형은 p형, 제1도전형은 n형, 그리고 불순물이 고농도인 제2도전형은 p+형, 저농도인 제1도전형은 n-형이 된다.
도 2a ~ 2g는 본 발명에 따른 플레이너형 절연게이트 바이폴라 트랜지스터 장치의 제조과정을 보여주는 단면도이다.
도시된 바와 같이 본 발명에 따른 플레이너형 절연게이트 바이폴라 트랜지스터는 불순물의 농도가 5E18 ~ 5E19cm-3 범위인 비교적 고농도의 p+형 실리콘 기판(201), 그 상측에 형성된 불순물의 농도가 5E13 ~ 5E16cm-3 범위인 비교적 저농도의 n-형 실리콘 제1에피박막층(202) 및 상기 n-형 실리콘 제1에피박막층의 상부에 선택적으로 패터닝되어 형성된 홀장벽(hole barrier)용 매몰산화막(203)과, 상기 매몰산화막(203) 및 상기 n-형 실리콘 제1에피박막층의 상부에 전체적으로 형성된 불순물의 농도가 5E13 ~ 5E16cm-3 범위인 비교적 저농도의 n-형 실리콘 제2에피박막층(204)을 포함하여 구성된 플레이너형 절연게이트 바이폴라 트랜지스터 장치로 구성된다.
이를 상세히 살펴보면, 상기 p+형 실리콘 기판(201) 상면에는 n-형 실리콘 제1에피박막층(202)이 형성된다. 이때 n-형 실리콘 제1에피박막층(202)의 농도 및 두께는 원하는 항복전압의 크기에 따라 결정되게 된다.
그리고 상기 n-형 실리콘 제1에피박막층(202)의 상측에는 홀장벽(hole barrier)용 매몰산화막을 0.5 ~ 2㎛ 두께로 형성한다. 상기 매몰산화막은 열산화막 성장을 통해 형성하거나, 산소 이온 주입 후 열처리 공정을 통해 상기 제1에피박막층 내부에 형성시킬 수도 있다.
먼저, 열산화막 성장을 통해 형성하는 경우에는, 사진식각 공정을 통해 패터닝하기 위해 p-베이스 형성을 위한 마스크를 사용하여 p-베이스 이온주입되는 영역만큼 패터닝하여 형성한다.
또한, 산소 이온 주입 후 열처리 공정을 통해 형성하는 경우에는, 산소 이온 주입으로 제1에피박막층의 표면에 선택적인 상기 매몰산화막을 형성한 후 후술할 제2에피박막층을 형성시킴으로써 형성한다.
패터닝된 매몰산화막(203)과 상기 n-형 실리콘 제1에피박막층(202)의 상측에 실리콘 에피박막공정을 이용하여 상기 n-형 실리콘 제2에피박막층(204)을 성장시킨 후 표면을 평탄화시킨다. 상기 n-형 실리콘 제2에피박막층(204)의 두께는 이온주입된 p-베이스의 접합깊이와 같은 정도로 한다.
또한, 상기 제2에피박막층(204)의 불순물 농도가 제1에피박막층(202)의 불순물 농도보다 상대적으로 높게 형성되도록 하여, 절연게이트 바이폴라 트랜지스터의 채널과 MOSFET 영역이 형성되는 제2에피박막층(204)이 제1에피박막층(202)인 n-드리프트층보다 다소 높은 농도의 에피박막층을 성장시켜, MOSFET 영역의 저항성분을 좀 더 줄일 수도 있도록 한다.
상기와 같이, 홀장벽용 매몰산화막 구조에 의해 트랜지스터의 사이리스터 구조의 래치-업 특성을 방지하고 사이리스터 구조를 통한 정공(hole)의 흐름을 방지함으로써 n-드리프트 영역의 정공의 양을 많게 하여 전도도 변조 효과를 향상시켜 절연게이트 바이폴라 트랜지스터의 온-상태 전압을 낮게 유지할 수 있게 된다.
상기 n-형 실리콘 제2에피박막층(204)에 보론 또는 알루미늄 이온 등의 3족 원소가 이온주입을 통해 주입되어 제2도전형 즉, p-베이스 영역(205)이 형성된다.
상기 이온주입을 통해 형성된 p-베이스 영역(205)에 인 또는 아세닉 등의 5족 원소를 이온주입하여 제1도전형 즉, n-에미터 영역(206)을 형성한다.
상기 n-에미터 영역(206)과 p-베이스 영역(205)을 포함하는 채널을 구성하는 영역과 JFET 영역의 상부에 게이트 산화막(207)을 선택적으로 형성한 후, 상기 게이트 산화막(207) 상부에 폴리실리콘 게이트 전극(208)을 형성한다.
상기 게이트 산화막(207)과 폴리실리콘 게이트 전극(208)을 절연하기 위해 절연산화막(209)을 형성한 후 상기 n-에미터 영역 상부에 에미터 전극(210)과 상기 실리콘 기판 후면에 콜렉터 전극(211)을 알루미늄 금속을 이용하여 형성한다.
도 1a ~ 도 1b - 종래의 플레이너형 절연게이트 바이폴라 트랜지스터의 구조를 보여주는 단면도.
도 2a ~ 도 2g - 본 발명에 따른 플레이너형 절연게이트 바이폴라 트랜지스터의 제조과정을 보여주는 개략적인 단면도.
도 3 - 본 발명에 따른 플레이너형 절연게이트 바이폴라 트랜지스터의 콜렉터전압 대 콜렉터전류 특성과 종래의 절연게이트 바이폴라 트랜지스터의 콜렉터전압 대 콜렉터전류 특성 비교도.
도 4 - 본 발명에 따른 플레이너형 절연게이트 바이폴라 트랜지스터와 종래의 절연게이트 바이폴라 트랜지스터의 항복전압 특성 비교
<도면에 사용된 주요부호에 대한 설명>
201 : 실리콘기판 202 : 제1에피박막층
203 : 매몰산화막 204 : 제2에피박막층
205 : p-베이스 206 : n-에미터
207 : 게이트 산화막 208 : 폴리실리콘 게이트 전극
209 : 절연산화막 210 : 에미터 전극
211 : 콜렉터 전극
Claims (6)
- 불순물의 농도가 5E18 ~ 5E19cm-3 범위의 제2도전형 실리콘 기판(201)과;상기 실리콘 기판의 상면에 형성되는 제1도전형 실리콘 제1에피박막층(202)과;상기 제1에피박막층(202)의 표면에 형성되며, 두께 0.5 ~ 2㎛의 패터닝된 매몰산화막(203)과;상기 매몰산화막(203)과 상기 제1에피박막층(202) 상부에 형성되어 상기 매몰산화막(203)을 매몰형성시키는 제1도전형 실리콘 제2에피박막층(204)과;상기 매몰산화막(203) 상부 영역의 상기 제2에피박막층(204) 내에 형성되는 p-베이스 영역(205)과 n-에미터 영역(206)으로 구성되는 MOSFET 영역과;상기 MOSFET 영역 상부 및 상기 제2에피박막층(204) 상부에 형성되는 게이트 산화막(207) 및 폴리실리콘 게이트 전극(208)과;상기 n-에미터 영역(206) 상부에 연속되어 상기 폴리실리콘 게이트 전극(208) 상부에 형성되어 상기 폴리실리콘 게이트 전극(208)과 상기 n-에미터를 전기적으로 절연하기 위한 절연산화막(209)과;알루미늄 금속의 증착을 통해 상기 n-에미터 영역(206) 상부에 형성되는 에미터 전극(210) 및 상기 실리콘 기판의 후면에 형성되는 콜렉터 전극(211);을 포함하여 구성되는 것을 특징으로 하는 플레이너형 절연게이트 바이폴라 트랜지스터.
- 제 1항에 있어서, 상기 매몰산화막(203)은,열산화막 성장을 통해 형성되는 것을 특징으로 하는 플레이너형 절연게이트 바이폴라 트랜지스터.
- 제 1항에 있어서, 상기 매몰산화막(203)은,산소 이온 주입 후 열처리 공정을 통해 제1에피박막층(202)의 내부에 형성시키는 것을 특징으로 하는 플레이너형 절연게이트 바이폴라 트랜지스터.
- 제 3항에 있어서, 산소 이온 주입으로 제1에피박막층(202)의 표면에 선택적인 상기 매몰산화막(203)을 형성한 후 제2에피박막층(204)을 형성시키는 것을 특징으로 하는 플레이너형 절연게이트 바이폴라 트랜지스터.
- 제 1항에 있어서, 상기 제1에피박막층(202) 및 제2에피박막층(204)의 농도는 불순물의 농도가 5E13 ~ 5E16cm-3 범위인 것을 특징으로 하는 플레이너형 절연게이트 바이폴라 트랜지스터.
- 제 1항에 있어서, 상기 제2에피박막층(204)의 불순물 농도가 제1에피박막층(202)의 불순물 농도보다 상대적으로 높은 것을 특징으로 하는 플레이너형 절연 게이트 바이폴라 트랜지스터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080076299A KR100977413B1 (ko) | 2008-08-05 | 2008-08-05 | 플레이너형 절연게이트 바이폴라 트랜지스터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080076299A KR100977413B1 (ko) | 2008-08-05 | 2008-08-05 | 플레이너형 절연게이트 바이폴라 트랜지스터 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100016709A KR20100016709A (ko) | 2010-02-16 |
| KR100977413B1 true KR100977413B1 (ko) | 2010-08-24 |
Family
ID=42088546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080076299A KR100977413B1 (ko) | 2008-08-05 | 2008-08-05 | 플레이너형 절연게이트 바이폴라 트랜지스터 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100977413B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9048210B2 (en) | 2012-02-07 | 2015-06-02 | Samsung Electronics Co., Ltd. | Transistors and methods of manufacturing the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113725294B (zh) * | 2021-09-02 | 2024-05-03 | 中国科学院半导体研究所 | 绝缘栅双极型晶体管及其制备方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030060293A (ko) * | 2002-01-08 | 2003-07-16 | 주식회사 하이닉스반도체 | 기준클럭의 기준레벨이 넓어지는 현상을 방지하기 위한이미지센서 |
| KR20040000681A (ko) * | 2002-06-25 | 2004-01-07 | 동부전자 주식회사 | 바이-씨모스 트랜지스터 제조방법 |
| KR20040007968A (ko) * | 2002-07-15 | 2004-01-28 | 주식회사 하이닉스반도체 | 이미지센서의 게이트전극 형성방법 |
| KR20040029526A (ko) * | 2002-10-01 | 2004-04-08 | 삼성전자주식회사 | 이종 접합 바이폴라 트랜지스터 및 그 제조방법 |
-
2008
- 2008-08-05 KR KR1020080076299A patent/KR100977413B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030060293A (ko) * | 2002-01-08 | 2003-07-16 | 주식회사 하이닉스반도체 | 기준클럭의 기준레벨이 넓어지는 현상을 방지하기 위한이미지센서 |
| KR20040000681A (ko) * | 2002-06-25 | 2004-01-07 | 동부전자 주식회사 | 바이-씨모스 트랜지스터 제조방법 |
| KR20040007968A (ko) * | 2002-07-15 | 2004-01-28 | 주식회사 하이닉스반도체 | 이미지센서의 게이트전극 형성방법 |
| KR20040029526A (ko) * | 2002-10-01 | 2004-04-08 | 삼성전자주식회사 | 이종 접합 바이폴라 트랜지스터 및 그 제조방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9048210B2 (en) | 2012-02-07 | 2015-06-02 | Samsung Electronics Co., Ltd. | Transistors and methods of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20100016709A (ko) | 2010-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4143134B2 (ja) | 無ラッチアップ型パワーｍｏｓ−バイポーラートランジスター | |
| US7968940B2 (en) | Insulated gate bipolar transistor device comprising a depletion-mode MOSFET | |
| US20060208261A1 (en) | Semiconductor device and manufacturing method thereof | |
| US6921941B2 (en) | High withstand voltage field effect semiconductor device with a field dispersion region | |
| JP2002305304A (ja) | 電力用半導体装置 | |
| KR20120091231A (ko) | 선택적으로 도핑된 ｊｆｅｔ 영역들을 갖는 파워 반도체 디바이스들 및 이러한 디바이스들을 형성하는 관련 방법들 | |
| US5879967A (en) | Methods forming power semiconductor devices having latch-up inhibiting regions | |
| JP6139312B2 (ja) | 半導体装置 | |
| US7569431B2 (en) | Semiconductor device and manufacturing method thereof | |
| CN103531450A (zh) | 用于形成横向变化掺杂浓度的方法和半导体器件 | |
| JP2010267762A (ja) | 半導体装置およびその製造方法 | |
| US20080315251A1 (en) | Semiconductor device and method for fabricating thereof | |
| JP2002246597A (ja) | 半導体装置 | |
| US20220238698A1 (en) | Mos-gated trench device using low mask count and simplified processing | |
| JP3409244B2 (ja) | 半導体装置 | |
| US11139391B2 (en) | IGBT device | |
| KR100977413B1 (ko) | 플레이너형 절연게이트 바이폴라 트랜지스터 | |
| KR101550798B1 (ko) | 래치업 억제구조를 가지는 전력용 반도체 장치 및 그 제조방법 | |
| JP4761011B2 (ja) | サイリスタを有する半導体装置及びその製造方法 | |
| US11114552B2 (en) | Insulated gate turn-off device with designated breakdown areas between gate trenches | |
| KR20150069117A (ko) | 전력 반도체 소자 | |
| KR101994728B1 (ko) | 전력 반도체 소자 | |
| JP4904635B2 (ja) | 半導体装置およびその製造方法 | |
| CN113764511A (zh) | 具有动态载流子通道的低损耗超结igbt器件及其制造方法 | |
| CN217719610U (zh) | 一种具有两层外延的碳化硅凹槽mos栅控晶闸管 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130612 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20140619 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20160801 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20170801 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |