KR101102771B1 - 에피텍셜 웨이퍼 및 그 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 59
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 25
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 18
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 18
- 229920005591 polysilicon Polymers 0.000 claims description 17
- 239000002019 doping agent Substances 0.000 claims description 12
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 4
- 229910052787 antimony Inorganic materials 0.000 claims description 4
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 claims description 4
- 229910052785 arsenic Inorganic materials 0.000 claims description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 4
- 229910052698 phosphorus Inorganic materials 0.000 claims description 4
- 239000011574 phosphorus Substances 0.000 claims description 4
- 235000012431 wafers Nutrition 0.000 description 37
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 2
- 239000005052 trichlorosilane Substances 0.000 description 2
- ZDHXKXAHOVTTAH-UHFFFAOYSA-N trichlorosilane Chemical compound Cl[SiH](Cl)Cl ZDHXKXAHOVTTAH-UHFFFAOYSA-N 0.000 description 2
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 2
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/02428—Structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/0257—Doping during depositing
- H01L21/02573—Conductivity type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
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Abstract
본 발명은 보잉(bowing) 현상이 발생되지 않는 에피택셜 웨이퍼(epitaxial wafer) 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 제1 도핑농도로 도핑된 기판과, 상기 기판의 상면에 형성되고, 상기 제1 도핑농도보다 낮은 제2 도핑농도로 도핑된 에피층과, 상기 기판의 배면에 형성되고, 적어도 인장응력(tensile stress)을 갖는 막을 포함하는 백-실 층을 포함하는 에피택셜 웨이퍼를 제공한다.
웨이퍼, 에피택셜, 백-실 층, 인장응력
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 웨이퍼 제조방법, 더욱 상세하게는 에피택셜 웨이퍼의 배면에 형성된 백-실 층 및 그 제조방법에 관한 것이다.
일반적으로 트렌치형 FET(Field Effect Transistor)와 같은 파워소자의 제조공정에서는 저저항의 기판에 고저항의 에피택셜층이 성장된 에피택셜 웨이퍼가 사용된다.
도 1은 종래기술에 따른 N-타입 에피택셜 웨이퍼를 설명하기 위해 도시한 단면도이다.
도 1을 참조하면, 종래기술에 따른 N-타입 에피택셜 웨이퍼는 기판(101)의 상면에 형성된 에피층(102)과, 기판(101)의 배면에 형성된 백-실 층(103)을 포함한다.
기판(101)은 접합영역(드레인)으로 사용되므로 소자의 전류효율을 향상시키 기 위해서는 기판(101)의 저항이 매우 낮아야 한다. 이와 같이, 기판(101)의 저항을 낮추기 위해서는 기판(101)에는 비소(As), 인(P) 또는 안티몬(Sb)과 같은 도펀트가 도핑된다.
백-실 층(103)은 에피층(102)을 형성하기 위한 에피택셜 성장공정시 고온의 프리 베이크와 에피택셜 성장단계를 진행하는 동안 기판(101)에 도핑된 도펀트들이 기판(101)의 배면을 통해 방출되는데, 이러한 도펀트들의 방출을 방지하는 기능을 한다.
그러나, 도 2와 같이 기판(101) 내에 도핑된 도펀트들은 모두 실리콘(Si)보다 사이즈가 크기 때문에 고농도로 도핑할 경우 기판(101)의 격자상수가 증가하게 된다. 이에 따라, 기판(101) 상에 저농도로 도핑된 에피층(102)을 성장시킬 경우 격자상수 차이에 의해 도 3과 같이 에피택셜 웨이퍼가 휘어지는 보잉(bowing) 현상이 발생된다.
따라서, 본 발명은 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 보잉 현상이 발생되지 않는 에피택셜 웨이퍼 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은 제1 도핑농도로 도핑된 기판과, 상기 기판의 상면에 형성되고, 상기 제1 도핑농도보다 낮은 제2 도핑농도로 도핑된 에피층과, 상기 기판의 배면에 형성되고, 적어도 인장응력(tensile stress)을 갖는 막을 포함하는 백-실 층을 포함하는 에피택셜 웨이퍼를 제공한다.
또한, 상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은 제1 도핑농도를 갖는 기판의 배면에 적어도 인장응력을 갖는 막을 포함하는 백-실 층을 형성하는 단계와, 상기 기판의 상면에 상기 제1 도핑농도보다 낮은 제2 도핑농도를 갖는 에피층을 형성하는 단계를 포함하는 에피택셜 웨이퍼의 제조방법을 제공한다.
상기한 구성을 포함하는 본 발명에 의하면, 기판의 배면에 형성되고, 적어도 인장응력(tensile stress)을 갖는 막을 포함하는 백-실 층을 형성함으로써 에피택셜 웨이퍼가 에피층 성장공정시 휘어져 보잉 현상이 발생되는 것을 원천적으로 방 지할 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도면들에 있어서, 층(영역)들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 '상(상부)'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마공정 등을 통해 일부가 변형된 것을 의미한다.
실시예1
도 4는 본 발명의 실시예1에 따른 에피택셜 웨이퍼를 설명하기 위해 도시한 단면도이다. 여기서는 N-형 도펀트로 도핑된 기판(201)을 예로 들어 설명하기로 한다.
도 4를 참조하면, 본 발명의 실시예1에 따른 에피택셜 웨이퍼는 제1 도핑농도(고농도)로 도핑된 기판(201)과, 기판(201) 상면에 형성되고, 상기 제1 도핑농도보다 낮은 제2 도핑농도(저농도)로 도핑된 에피층(202)과, 기판(201)의 배면에 형성되고, 적어도 인장응력(tensile stress)을 갖는 막을 포함하는 백-실 층(203)을 포함한다.
기판(201)은 벌크 웨이퍼(bulk wafer)로서, 리크레임드 웨이퍼(reclaimed wafer), 테스트 웨이퍼(test wafer) 또는 프라임 웨이퍼(prime wafer) 중 선택된 어느 하나의 웨이퍼를 사용한다. 예를 들어, 기판(201)은 비저항이 10-5~10-1Ω·cm가 되는 도핑농도를 가질 수 있으며, N형, P형 또는 진성 웨이퍼 모두 사용 가능하다. 이러한 기판(201)은 비소(As), 인(P) 또는 안티몬(Sb)과 같은 도펀트가 도핑된다.
에피층(202)은 기판(201)보다 높은 비저항을 갖는 도핑농도를 갖는다. 바람직하게는 비저항이 1~50Ω·cm가 되는 도핑농도를 가지며, N형, P형, 진성 모두 가능하다. 에피층(202)은 에피택셜 성장법으로 900~1200℃의 온도에서 10~760Torr의 압력으로 형성하며, 실리콘 소스 가스로는 SiH4나 DCS(Dichloro Silane) 혹은 TCS(Tri Chloro Silane)을 사용한다. 그러나, 소스 가스는 상기에서 언급한 가스에 제한되지 않으며, 실리콘 소스 가스는 모두 사용할 수 있다. 또한, 도전형을 결정하기 위해 첨가되는 첨가가스는 P형의 경우 B2H6를 사용하고, N형의 경우 AsH3나 PH3를 사용할 수 있다. 이로써, 에피층(202)에는 비소(As), 인(P) 또는 안티몬(Sb)과 같은 도펀트가 도핑된다.
백-실 층(203)은 적어도 인장응력(tensile stress)을 갖는 막을 포함한다. 인장응력을 갖는 막으로는 실리콘질화막을 사용하는 것이 바람직하다. 실리콘질화막의 두께는 기판(201)의 도핑농도와 에피층(202)의 도핑농도에 따라 결정된다. 즉, 기판(201)의 도핑농도가 높고, 에피층(202)의 노핑농도가 낮을수록 두껍게 형성된다.
실리콘질화막은 그 특성상 인장응력을 보인다. 이에 따라, 실리콘질화막을 백-실 층(203)으로 사용하는 경우 종래기술에 따른 에피택셜 웨이퍼에서 보이는 보잉 현상을 방지할 수 있다. 즉, 실리콘질화막은 인장응력이 도 3에서 보이는 휘어짐 방향과 반대방향으로 작용하기 때문에 에피층의 성장에 기인하여 발생되는 보잉을 상쇄시킨다.
실시예2
도 5는 본 발명의 실시예2에 따른 에피택셜 웨이퍼를 설명하기 위하여 도시한 단면도이다.
도 5를 참조하면, 본 발명의 실시예2에 따른 에피택셜 웨이퍼는 실시예1에 따른 에피택셜 웨이퍼와 마찬가지로 백-실 층(305)이 인장응력을 갖는 막을 포함한다. 다만, 실시예2에서 제안한 백-실 층(305)은 기판(201)의 배면에 형성된 다결정실리콘막(303)과, 다결정실리콘막(303) 상면에 형성된 실리콘질화막(304)을 포함한다. 여기서, 다결정실리콘막(303)은 기판(201) 내에 도핑된 도펀트가 기판(201)의 배면으로 방출되는 것을 방지하고, 실리콘질화막(304)은 웨이퍼의 보잉 현상을 방지한다.
실시예3
도 6은 본 발명의 실시예3에 따른 에피택셜 웨이퍼를 설명하기 위하여 도시한 단면도이다.
도 6을 참조하면, 본 발명의 실시예3에 따른 에피택셜 웨이퍼에서는 백-실 층(406)이 다결정실리콘막(403), 실리콘산화막(404) 및 실리콘질화막(405)이 적층된 적층막으로 형성된다. 다결정실리콘막(403)은 기판(201)의 배면에 형성되고, 실리콘산화막(404)은 다결정실리콘막(403) 상면에 형성되며, 실리콘질화막(405)은 다결정실리콘막(403) 상면에 형성된다. 여기서, 다결정실리콘막(403)과 실리콘산화막(404)은 기판(201) 내에 도핑된 도펀트가 기판(201)의 배면으로 방출되는 것을 방지하는 역할을 담당하고, 실리콘질화막(405)은 웨이퍼의 보잉 현상을 방지하는 역할을 담당한다.
실시예4
도 7은 본 발명의 실시예4에 따른 에피택셜 웨이퍼를 설명하기 위하여 도시한 단면도이다.
도 7을 참조하면, 본 발명의 실시예4에 따른 에피택셜 웨이퍼에서는 백-실 층(505)이 실리콘산화막(503) 및 실리콘질화막(504)이 적층된 적층막으로 형성된다. 실리콘산화막(503)은 기판(201)의 배면에 형성되고, 실리콘질화막(504)은 실리콘산화막(503) 상면에 형성된다. 여기서, 실리콘산화막(503)은 기판(201)의 도펀트가 기판(201)의 배면으로 방출되는 것을 방지하고, 실리콘질화막(504)은 웨이퍼의 보잉 현상을 방지한다.
한편, 상기 실시예1 내지 실시예4에서 설명한 다결정실리콘막, 실리콘산화막, 실리콘질화막은 기판(201) 상면에 에피층(202)을 형성하기 전에 형성한다. 또한, 이들 막은 증착공정시 기판(201)의 배면뿐만 아니라 상면에도 증착된다. 이에 따라, 증착공정 후 기판(201)의 상면에 형성된 막들은 건식식각공정, 예컨대 에치백(etchback) 공정을 실시하여 제거하거나, CMP(Chemical Mechanical Polishing) 공정으로 제거한다. 이로써, 이들 막은 기판(201)의 배면에만 선택적으로 잔류되게 된다.
상기 실시예1 내지 실시예4에서 설명한 다결정실리콘막, 실리콘산화막, 실리콘질화막은 각각 LPCVD(Low Plasma Chemical Vapor Deposition) 공정으로 형성한다. 그리고, 에피층(202)은 LPCVD, UHVCVD(Ultra High Vacuum Chemical Vapor Deposition) 또는 RPCVD(Remote Plasma Chemical Vapor Deposition) 공정을 이용하여 형성한다.
또한, 본 발명의 실시예1 내지 실시예4를 통해 제조된 에피텍셜 실리콘 웨이퍼는 CCD(Charge Coupled Device), CIS(CMOS Image Sensor), LDI(LCD Driver IC) 소자 뿐만 아니라, 각종 시스템 집적회로(Integrated Circuit, IC) 및 DRAM(Direct Random Access Memory), 플래시 메모리 소자(flash memory device) 등에 사용할 수 있다.
이상에서 설명한 바와 같이, 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 이렇듯, 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 에피택셜 웨이퍼를 도시한 단면도.
도 2는 도 1에 도시된 고농도로 도핑된 기판과 저농도로 도핑된 에피층 간의 격자상수를 보여주는 도면.
도 3은 종래기술에 따른 에피택셜 웨이퍼에 발생된 보잉 현상을 도시한 도면.
도 4는 본 발명의 실시예1에 따른 에피택셜 웨이퍼를 도시한 단면도.
도 5는 본 발명의 실시예2에 따른 에피택셜 웨이퍼를 도시한 단면도.
도 6은 본 발명의 실시예3에 따른 에피택셜 웨이퍼를 도시한 단면도.
도 7은 본 발명의 실시예4에 따른 에피택셜 웨이퍼를 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101, 201 : 기판
102, 202 : 에피층
103, 203, 305, 406, 505 : 백-실 층
303, 403 : 다결정실리콘막
404, 503 : 실리콘산화막
304, 405, 504 : 실리콘질화막
Claims (12)
- 제1 도핑농도로 도핑된 기판;상기 기판의 상면에 형성되고, 상기 제1 도핑농도보다 낮은 제2 도핑농도로 도핑된 에피층; 및상기 기판의 배면에 형성되고, 적어도 인장응력을 갖는 실리콘질화막을 포함하는 백-실 층;을 포함하는 에피택셜 웨이퍼.
- 삭제
- 제 1 항에 있어서,상기 백-실 층은,상기 기판의 배면에 형성된 다결정실리콘막; 및상기 다결정실리콘막 상면에 형성된 실리콘질화막;을 포함하는 에피택셜 웨이퍼.
- 제 1 항에 있어서,상기 백-실 층은,상기 기판의 배면에 형성된 다결정실리콘막;상기 다결정실리콘막 상면에 형성된 실리콘산화막; 및상기 실리콘산화막 상면에 형성된 실리콘질화막;을 포함하는 에피택셜 웨이퍼.
- 제 1 항에 있어서,상기 백-실 층은,상기 기판의 배면에 형성된 실리콘산화막; 및상기 실리콘산화막 상면에 형성된 실리콘질화막;을 포함하는 에피택셜 웨이퍼.
- 제1 도핑농도를 갖는 기판의 배면에 적어도 인장응력을 갖는 실리콘질화막을 포함하는 백-실 층을 형성하는 단계; 및상기 기판의 상면에 상기 제1 도핑농도보다 낮은 제2 도핑농도를 갖는 에피층을 형성하는 단계;를 포함하는 에피택셜 웨이퍼의 제조방법.
- 삭제
- 제 6 항에 있어서,상기 백-실 층을 형성하는 단계는,상기 기판의 배면에 다결정실리콘막을 형성하는 단계; 및상기 다결정실리콘막 상면에 실리콘질화막을 형성하는 단계;를 포함하는 에피택셜 웨이퍼의 제조방법.
- 제 6 항에 있어서,상기 백-실 층을 형성하는 단계는,상기 기판의 배면에 다결정실리콘막을 형성하는 단계;상기 다결정실리콘막 상면에 실리콘산화막을 형성하는 단계; 및상기 실리콘산화막 상면에 실리콘질화막을 형성하는 단계;를 포함하는 에피택셜 웨이퍼의 제조방법.
- 제 6 항에 있어서,상기 백-실 층을 형성하는 단계는,상기 기판의 배면에 실리콘산화막을 형성하는 단계; 및상기 실리콘산화막 상면에 실리콘질화막을 형성하는 단계;를 포함하는 에피택셜 웨이퍼의 제조방법.
- 제 6 항에 있어서,상기 기판과 상기 에피층은 N형 또는 P형 도펀트로 도핑하는 에피택셜 웨이퍼의 제조방법.
- 제 11 항에 있어서,상기 도펀트로는 비소(As), 인(P) 또는 안티몬(Sb) 중 어느 하나를 사용하는 에피택셜 웨이퍼의 제조방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080133881A KR101102771B1 (ko) | 2008-12-24 | 2008-12-24 | 에피텍셜 웨이퍼 및 그 제조방법 |
| US12/619,043 US20100155728A1 (en) | 2008-12-24 | 2009-11-16 | Epitaxial wafer and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080133881A KR101102771B1 (ko) | 2008-12-24 | 2008-12-24 | 에피텍셜 웨이퍼 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100075239A KR20100075239A (ko) | 2010-07-02 |
| KR101102771B1 true KR101102771B1 (ko) | 2012-01-05 |
Family
ID=42264707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080133881A KR101102771B1 (ko) | 2008-12-24 | 2008-12-24 | 에피텍셜 웨이퍼 및 그 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20100155728A1 (ko) |
| KR (1) | KR101102771B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2018017216A1 (en) * | 2016-07-18 | 2018-01-25 | Applied Materials, Inc. | A method and material for cmos contact and barrier layer |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120126341A1 (en) * | 2010-11-23 | 2012-05-24 | Microchip Technology Incorporated | Using low pressure epi to enable low rdson fet |
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| TWI470831B (zh) * | 2011-06-30 | 2015-01-21 | Siltronic Ag | 分層半導體基材及其製造方法 |
| EP2541589B1 (en) * | 2011-06-30 | 2013-08-28 | Siltronic AG | Layered semiconductor substrate and method for manufacturing it |
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| CN102569350A (zh) * | 2012-02-10 | 2012-07-11 | 上海先进半导体制造股份有限公司 | 具有背封的igbt器件结构及其制造方法 |
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-
2008
- 2008-12-24 KR KR1020080133881A patent/KR101102771B1/ko active IP Right Grant
-
2009
- 2009-11-16 US US12/619,043 patent/US20100155728A1/en not_active Abandoned
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20100075239A (ko) | 2010-07-02 |
| US20100155728A1 (en) | 2010-06-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20141119 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20151118 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20161118 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20171117 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20181120 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20191119 Year of fee payment: 9 |