DE112008004278B3 - Halbleitervorrichtung - Google Patents

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Abstract

IGBT mit:einem Halbleitersubstrat mit einer ersten Hauptoberfläche und einer zweiten Hauptoberfläche, die einander gegenüberliegen; undeinem Element mit einer Gateelektrode (5a), die auf einer Seite der ersten Hauptoberfläche ausgebildet ist, einer ersten Elektrode (11), die auf der Seite der ersten Hauptoberfläche ausgebildet ist, und einer zweiten Elektrode (12), die in Kontakt mit der zweiten Hauptoberfläche ausgebildet ist, und einer Kollektorregion, die auf der zweiten Hauptoberfläche ausgebildet ist, wobei die Kollektorregion eine Kollektordiffusionsschicht (8) eines ersten Leitungstyps in Kontakt zu der zweiten Elektrode (12) beinhaltet sowie eine Pufferdiffusionsschicht (7) eines zweiten Leitungstyps, die näher zu der ersten Hauptoberfläche hin ausgebildet ist als die Kollektordiffusionsschicht, wobeidie Kollektorregion weiterhin eine Driftdiffusionsschicht (1) des zweiten Leitungstyps aufweist und die Driftdiffusionsschicht niedriger in der Verunreinigungskonzentration ist als die Pufferdiffusionsschicht (7) und angrenzend an die Pufferdiffusionsschicht und näher zu der ersten Hauptoberfläche hin als die Pufferdiffusionsschicht ausgebildet ist, undeine Ladungsträgerlebensdauer (τx) in einem Bereich einer Tiefe von nicht weniger als 0,50 µm und nicht mehr als 60,0 µm ausgehend von der zweiten Hauptoberfläche so gewählt ist, dass es der Bedingung 1×10-6≤τx/τN- ≤ 1 genügt, wobei τN- eine Ladungsträgerlebensdauer in der Driftdiffusionsschicht (1) ist,wobei ein Verhältnis (CP,P/CP,N) eines Maximalwerts (CP,P) einer Verunreinigungskonzentration in der Kollektordiffusionsschicht (8) zu einem Maximalwert (CP,N) einer Verunreinigungskonzentration in der Pufferdiffusionsschicht (7) nicht niedriger als 1,0 und nicht größer als 1,0×103ist,wobei ein Verhältnis (SN/SN-) der Anzahl der Atome pro Flächeneinheit der Verunreinigungen (Sn), die die Pufferdiffusi- onsschicht bilden, zu der Anzahl der Atome pro Flächeneinheit der Verunreinigungen (SN-), die die Driftdiffusions- schicht bilden, nicht niedriger als 0,05 und nicht größer als 100 ist,wobei ein Maximalwert (CP,P) einer Verunreinigungskonzentration der Kollektordiffusionsschicht (8) nicht geringer als 1,0×1016cm-3und nicht größer als 1,0×1022cm-3ist,wobei eine Verunreinigungskonzentration (CS,P) der Kollektordiffusionsschicht in einer Grenzfläche zwischen der zweiten Elektrode (12) und der Kollektordiffusionsschicht (8) nicht geringer als 5,0×1015cm-3und nicht größer als 1,0×1022cm-3ist,wobei eine Tiefe (DP,N) von der zweiten Hauptoberfläche zu einer Position, an der eine Verunreinigungskonzentration der Pufferdiffusionsschicht (7) einen Maximalwert erreicht, nicht geringer als 0,40 µm und nicht größer als 50 µm ist undeine Tiefe (DN-) von der zweiten Hauptoberfläche zu einer Übergangsebene zwischen der Pufferdiffusionsschicht (7) und der Driftdiffusionsschicht (1) nicht geringer als 0,4 µm und nicht größer als 50 µm ist.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und insbesondere auf eine Halbleitervorrichtung mit einem IGBT (Bipolartransistor mit isoliertem Gate), welches eine Halbleitervorrichtung mit hoher Spannungsfestigkeit ist.
  • TECHNISCHER HINTERGRUND
  • Auf dem Gebiet der Halbleitervorrichtungen mit hoher Spannungsfestigkeit (Leistungsvorrichtungen), die eine Spannung steuern, die mehrere Hundert Volt übersteigt, gibt es eine Notwendigkeit, Elementeigenschaften bereitzustellen, welche die Wärmeerzeugung, d.h. den Verlust, herabdrücken, da ebenfalls ein großer Strom angelegt wird. Weiterhin ist es wünschenswert, ein Spannungssteuerelement mit einer Treiberschaltung verhältnismäßig geringer Größe zu realisieren, welche als eine Ansteuerung des Gates, das den Strom und die Spannung steuert, einen geringen Verlust erleidet.
  • Aus den oben genannten Gründen wurde in den vergangenen Jahren ein Bipolartransistor mit isoliertem Gate, d.h. ein IGBT, hauptsächlich auf diesem Gebiet als ein Element angewendet, das eine Spannungssteuerung mit einem geringen Verlust gestattet. Dieser IGBT ist so aufgebaut, dass er eine verringerte Dotierungskonzentration der Drain eines MOS(Metalloxidhalbleiter)-Transistors erlaubt zum Niedrighalten der Stehspannung, und das Anordnen einer Diode auf der Drainseite zum Verringern des Drainwiderstandes gestattet.
  • Da die Diode in dem oben beschriebenen IGBT ein Bipolarverhalten zeigt, werden die Sourceseite und die Drainseite des MOS-Transistors in dem IGBT in der vorliegenden Anmeldung als eine Emitterseite bzw. Kollektorseite bezeichnet.
  • Der IGBT, der als ein Spannungssteuerelement dient, wird allgemein mit einer Spannung von einigen Hundert Volt zwischen seinem Kollektor und seinem Emitter verwendet und die angelegte Spannung wird durch eine Gatespannung von ± einigen Volt bis einigen Zehn Volt gesteuert. Weiterhin wird der IGBT oft als ein Wechselrichter verwendet, in welchem Falle die Spannung zwischen dem Kollektor und dem Emitter niedrig ist, aber ein großer Strom fließt, wenn das Gate angeschaltet wird und kein Strom fließt, sondern die Spannung zwischen dem Kollektor und dem Emitter hoch ist, wenn das Gate abgeschaltet ist.
  • Der IGBT wird gewöhnlich in dem oben beschriebenen Modus betrieben. Somit beinhaltet der Verlust einen ständigen Verlust, welcher das Produkt aus dem Strom und der Spannung in dem AN-Zustand ist, und einen Schaltverlust während des Übergangszeitraums zwischen dem AN-Zustand und dem AUS-Zustand. Das Produkt aus dem Leckstrom und der Spannung in dem AUS-Zustand ist ziemlich klein, so dass es vernachlässigbar sein kann.
  • Andererseits ist es ebenfalls wichtig, eine Zerstörung des Elementes zu verhindern, selbst unter abnormalen Bedingungen, beispielsweise in dem Fall, in dem die Last einen Kurzschluss erzeugt. In diesem Falle wird das Gate angeschaltet zum Bewirken eines großen Stromflusses, während eine Versorgungsspannung von einigen Hundert Volt zwischen dem Kollektor und dem Emitter anliegt.
  • In dem IGBT, der so aufgebaut ist, dass er eine Reihenschaltung aus einem MOS-Transistor und einer Diode aufweist, ist der Maximalstrom durch den Sättigungsstrom des MOS-Transistors begrenzt. Folglich tritt die Strombegrenzung ebenfalls in dem Fall auf, in dem wie oben beschrieben ein Kurzschluss auftritt, was die Verhinderung einer Elementzerstörung erlaubt, die aus der Wärmeerzeugung für einen gewissen Zeitraum resultiert.
  • Der Aufbau des bekannten IGBT ist beispielsweise in der japanischen Patentoffenlegungsschrift JP 2004 - 247 593 A (Patentdokument 1) offenbart. Der IGBT in dem Patentdokument 1 beinhaltet hauptsächlich eine Gateelektrode, eine Source(Emitter)-Elektrode, eine Drain(Kollektor)-Elektrode und ein n-Typ-Substrat. Auf der Deckfläche des n-Typ-Substrats ist ein Graben ausgebildet und die Gateelektrode ist in diesem Graben eingegraben. Eine p-Typ-Basisschicht ist auf dem oberen Abschnitt des n-Typ-Substrats ausgebildet und innerhalb der p-Typ-Basisschicht sind eine n+-Typ-Sourceschicht und eine p+-Typ-Drainschicht ausgebildet. Die n+-Typ-Sourceschicht und die p+-Typ-Drainschicht sind benachbart zueinander auf der Oberfläche des n-Typ-Substrats. Die Gateelektrode liegt der n+-Typ-Sourceschicht und der p-Typ-Basisschicht innerhalb des n-Typ-Substrats mit der Gateisolationsschicht dazwischen gegenüber. Die Emitterelektrode ist in elektrischem Kontakt mit der n+-Typ-Sourceschicht und der p+-Typ-Drainschicht. Die p+-Typ-Drainschicht ist auf der Unterseite des n-Typ-Substrats ausgebildet und die Kollektorelektrode ist in Kontakt zu der p+-Typ-Drainschicht auf der Unterseite des n-Typ-Substrats. Eine n--Typ-Epitaxieschicht und eine n-Typ-Pufferschicht sind zwischen der p+-Typ-Drainschicht und der p-Typ-Basisschicht innerhalb des n-Typ-Substrats vergraben. Die n--Typ-Epitaxieschicht ist in Kontakt zu der p-Typ-Basisschicht und der n-Typ-Pufferschicht und die n-Typ-Pufferschicht ist in Kontakt zu der p+-Typ-Drainschicht.
  • Weiterhin ist der IGBT mit der gleichen Konfiguration wie jener in dem Patentdokument 1 beispielsweise in der japanischen Patentoffenlegungsschrift JP 2006 - 49 933 A (Patentdokument 2), der japanischen Patentoffenlegungsschrift JP 2002 - 359 373 A (Patentdokument 3), der japanischen Patentoffenlegungsschrift JP H09- 260 662 A (Patentdokument 4), in US 6 815 767 B2 (Patentdokument 5), in US 6 953 968 B2 (Patentdokument 6) und US 6 781 199 B2 (Patentdokument 7) offenbart.
  • Ferner offenbaren US 6 111 290 A und JP 2001 - 332 729 A einen IGBT bei dem eine Kollektorschicht, eine Pufferschicht und eine Driftdiffusionsschicht auf einer zweiten Hauptoberfläche eines Substrats ausgebildet sind. Allerdings ist eine Ladungsträgerlebensdauer weder in einem Bereich einer bestimmten Tiefe ausgehend von der zweiten Hauptoberfläche noch in der Driftdiffusionsschicht offenbart.
  • EP 0 430 237 A1 offenbart einen IGBT, bei dem die Ladungsträgerlebensdauer in einer 20 µm dicken Pufferschicht, welche auf einer 140 µm dicken Kollektorschicht angeordnet ist, durch eine Protonenbestrahlung herabgesetzt wird.
    • Patentdokument 1: japanische Patentoffenlegungsschrift JP 2004 - 247 593 A
    • Patentdokument 2: japanische Patentoffenlegungsschrift JP 2006 - 49 933 A
    • Patentdokument 3: japanische Patentoffenlegungsschrift JP 2002 - 359 373 A
    • Patentdokument 4: japanische Patentoffenlegungsschrift JP H09- 260 662 A
    • Patentdokument 5: US 6 815 767 B2
    • Patentdokument 6: US 6 953 968 B2
    • Patentdokument 7: US 6 781 199 B2
  • OFFENBARUNG DER ERFINDUNG
  • Durch die Erfindung zu lösende Probleme
  • In der Leistungsvorrichtung sind eine Mehrzahl von IGBT- und Diodenchips in einem Gehäusemodul vorgesehen, in welchem die Mehrzahl von IGBTs parallel zueinander verschaltet ist. Die Temperaturabhängigkeit einer AN-Spannung VCE(sat) ist wichtig als Eigenschaft des IGBT, der für die Leistungsvorrichtung verwendet wird. Die hier beschriebene AN-Spannung VCE(sat) stellt eine Spannung zwischen dem Kollektor und dem Emitter dar, die erforderlich ist zum Erhalt eines beliebigen Nennstroms (einer beliebigen Nennstromdichte) Jc. Hilfreich für den Betrieb der Mehrzahl von IGBTs, die parallel zueinander geschaltet sind, (mit anderen Worten den Parallelbetrieb der IGBTs) ist, dass die AN-Spannung VCE(sat) eine positive Temperaturabhängigkeit zeigt, d.h., dass die AN-Spannung VCE(sat) entsprechend einem Anstieg der Temperatur des IGBT ansteigt. In dem Fall, in dem die AN-Spannung VCE(sat) eine negative Temperaturabhängigkeit zeigt, konzentriert sich der Stromfluss auf den IGBT mit einer niedrigen AN-Spannung VCE(sat), wenn die IGBTs parallel betrieben werden. Als ein Ergebnis neigt das Gehäusemodul zu einer Fehlfunktion, die zur Verursachung von Problemen, wie einer Zerstörung, neigt.
  • Deshalb ist es eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung bereitzustellen, die für den Parallelbetrieb geeignet ist.
  • Wege zum Lösen der Probleme
  • Die obengenannte Aufgabe wird durch einen IGBT gemäß den Ansprüchen 1 und 2 erzielt.
  • Wirkungen der Erfindung
  • Gemäß der vorliegenden Erfindung kann eine Halbleitervorrichtung bereitgestellt werden, die für einen Parallelbetrieb geeignet ist.
  • Figurenliste
    • 1 ist eine schematische Querschnittsansicht, die den Aufbau einer Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 2 ist eine schematische Querschnittsansicht, die den ersten Arbeitsgang eines Verfahrens zum Herstellen der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 3 ist eine schematische Querschnittsansicht, die den zweiten Arbeitsgang des Verfahrens zum Herstellen der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 4 ist eine schematische Querschnittsansicht, die den dritten Arbeitsgang des Verfahrens zum Herstellen der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 5 ist eine schematische Querschnittsansicht, die den vierten Arbeitsgang des Verfahrens zum Herstellen der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 6 ist eine schematische Querschnittsansicht, die den fünften Arbeitsgang des Verfahrens zum Herstellen der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 7 ist eine schematische Querschnittsansicht, die den sechsten Arbeitsgang des Verfahrens zum Herstellen der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 8 ist eine schematische Querschnittsansicht, die den siebten Arbeitsgang des Verfahrens zum Herstellen der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 9 ist eine schematische Querschnittsansicht, die den achten Arbeitsgang des Verfahrens zum Herstellen der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 10 ist eine schematische Querschnittsansicht, die den neunten Arbeitsgang des Verfahrens zum Herstellen der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 11 ist eine schematische Querschnittsansicht, die den zehnten Arbeitsgang des Verfahrens zum Herstellen der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 12 ist eine Querschnittsansicht, die in schematischer Weise den Zustand der Grenzfläche zwischen einer p-Typ-Kollektorregion und einer Kollektorelektrode zeigt, in der Spitzen ausgebildet sind.
    • 13 ist eine Draufsicht, die in schematischer Weise den Zustand der Grenzfläche zwischen der p-Typ-Kollektorregion und der Kollektorelektrode zeigt, in der Spitzen ausgebildet sind.
    • 14 ist ein Diagramm, das die Temperaturabhängigkeit in der Beziehung zwischen einer Kollektor-Emitter-Spannung VCE(sat) und einer Stromdichte Jc gemäß der ersten Ausführungsform zeigt.
    • 15 ist ein Diagramm, das die Beziehung der Spitzendichte und dem Schwankungsbetrag der AN-Spannung gemäß der ersten Ausführungsform zeigt.
    • 16 ist ein Diagramm, das die Spitzendichtenabhängigkeit in der Beziehung zwischen VCE(sat) und der Betriebstemperatur der Vorrichtung gemäß der ersten Ausführungsform zeigt.
    • 17 ist ein Diagramm, das die Beziehung zwischen der Spitzendichte und der Schichtdicke der Kollektorelektrode gemäß der ersten Ausführungsform zeigt.
    • 18 ist eine Konzentrationsverteilung entlang einer Linie XVIII-XVIII in 1.
    • 19 ist eine Konzentrationsverteilung entlang einer Linie XIX-XIX in 1.
    • 20 ist ein Diagramm, das die Beziehung von CP,P/CP,N zu VCE(sat) und zu einem Energieverlust EOFF gemäß der erfindungsgemäßen zweiten Ausführungsformzeigt.
    • 21 ist ein Diagramm, das die Beziehung von CP,P/CP,N zu VCE(sat) und einer Leckstromdichte JCES bei dem IGBT mit einer Spannungsfestigkeit der 1200V-Klasse gemäß der erfindungsgemäßen zweiten Ausführungsformzeigt.
    • 22 ist ein Diagramm, das die CP,P/CP,N- Abhängigkeit in der Beziehung zwischen VCE(sat) und Jc gemäß der erfindungsgemäßen zweiten Ausführungsformzeigt.
    • 23 ist ein Diagramm, das die Beziehung von SN/SN- zu VCE(sat) und zu einer Durchbruchsspannung BVCES gemäß der erfindungsgemäßen zweiten Ausführungsformzeigt.
    • 24 ist ein Diagramm, das die Temperaturabhängigkeit in der Beziehung CS,P und CP,P zu VCE(sat) gemäß der erfindungsgemäßen zweiten Ausführungsformzeigt.
    • 25 ist ein Diagramm, das die Abhängigkeit von sowohl Cs,P als auch CP,P in der Beziehung zwischen VCE(sat) und der Betriebstemperatur der Vorrichtung gemäß der erfindungsgemäßen zweiten Ausführungsformzeigt.
    • 26 ist ein Diagramm, das die Temperaturabhängigkeit der JC-VCE-Kennlinie unter der Bedingung 5 × 1015≤CS,P und 1 × 1016≤CP,P gemäß der erfindungsgemäßen zweiten Ausführungsformzeigt.
    • 27 ist ein Diagramm, das die Temperaturabhängigkeit der JC-VCE-Kennlinie unter der Bedingung 5 × 1015>CS,P und 1 × 1016>CP,P gemäß der erfindungsgemäßen zweiten Ausführungsformzeigt.
    • 28 ist ein Diagramm, das die Beziehung von DP,N oder DNzu VCE(sat) und BVCES gemäß der erfindungsgemäßen zweiten Ausführungsformzeigt.
    • 29 zeigt ein weiteres Beispiel der Konzentrationsverteilung entlang einer Linie XVIII-XVIII in 1.
    • 30 ist ein Diagramm, das die Beziehung zwischen SN*/SN und VCE(sat) gemäß der erfindungsgemäßen zweiten Ausführungsformzeigt.
    • 31 ist ein Diagramm, das die Beziehung zwischen einer Tiefe x ausgehend von der zweiten Hauptoberfläche und VCE(sat) gemäß der erfindungsgemäßen zweiten Ausführungsformzeigt.
    • 32 ist ein Diagramm, das die Beziehung zwischen τx/τN- und VCE(sat) gemäß der erfindungsgemäßen zweiten Ausführungsformzeigt.
    • 33 ist ein Diagramm, das ein Beispiel der Beziehung zwischen der Tiefe x ausgehend von der zweiten Hauptoberfläche und der Ladungsträgerlebensdauer gemäß der erfindungsgemäßen zweiten Ausführungsformzeigt.
    • 34 ist ein Diagramm, das die Beziehung der Ladungsträgerlebensdauer zu der Ausgangsleistung eines Laser-Annealings und zu der Temperatur in einem Diffusionsofen gemäß der erfindungsgemäßen zweiten Ausführungsformzeigt.
    • 35 ist ein Diagramm, das die Beziehung des Ionenimplantationsbetrags zu einer Ladungsträgeraktivierungsrate, zu VCE(sat) und zu BVCES gemäß der erfindungsgemäßen zweiten Ausführungsformzeigt.
    • 36 ist eine vergrößerte Querschnittsansicht, die in schematischer Weise die zweite Hauptoberfläche des Halbleitersubstrats gemäß der dritten Ausführungsform zeigt.
    • 37 ist ein Diagramm, das die Beziehung einer Mittellinien-Durchschnittsrauhigkeit bzw. einem Mittenrauhwert Ra und einer Maximalhöhe Rmax zu sowohl der Bruchfestigkeit als auch der Ladungsträgerlebensdauer gemäß der dritten Ausführungsform zeigt.
    • 38 ist ein Diagramm, das die Beziehung von Ra und Rmax zu sowohl JCES und VCE(sat) gemäß der dritten Ausführungsform zeigt.
    • 39 ist eine Querschnittsansicht, die den Aufbau eines MOS-Transistorabschnitts in der Halbleitervorrichtung gemäß der vierten Ausführungsform zeigt.
    • 40 ist eine Querschnittsansicht, die den Aufbau der ersten Abwandlung der Halbleitervorrichtung gemäß der vierten Ausführungsform zeigt.
    • 41 ist eine Querschnittsansicht, die den Aufbau der zweiten Abwandlung der Halbleitervorrichtung gemäß der vierten Ausführungsform zeigt.
    • 42 ist eine Querschnittsansicht, die den Aufbau der dritten Abwandlung der Halbleitervorrichtung gemäß der vierten Ausführungsform zeigt.
    • 43 ist eine schematische Querschnittsansicht, die eine abgeleitete Struktur der MOS-Transistorstruktur gemäß der fünften Ausführungsform zeigt.
    • 44 ist eine schematische Querschnittsansicht, die eine abgeleitete Struktur der MOS-Transistorstruktur gemäß der fünften Ausführungsform zeigt.
    • 45 ist eine schematische Querschnittsansicht, die eine abgeleitete Struktur der MOS-Transistorstruktur gemäß der fünften Ausführungsform zeigt.
    • 46 ist eine schematische Querschnittsansicht, die eine abgeleitete Struktur der MOS-Transistorstruktur gemäß der fünften Ausführungsform zeigt.
    • 47 ist eine schematische Querschnittsansicht, die eine abgeleitete Struktur der MOS-Transistorstruktur gemäß der fünften Ausführungsform zeigt.
    • 48 ist eine schematische Querschnittsansicht, die eine abgeleitete Struktur der MOS-Transistorstruktur gemäß der fünften Ausführungsform zeigt.
    • 49 ist eine schematische Querschnittsansicht, die eine abgeleitete Struktur der MOS-Transistorstruktur gemäß der fünften Ausführungsform zeigt.
    • 50 ist eine schematische Querschnittsansicht, die eine abgeleitete Struktur der MOS-Transistorstruktur gemäß der fünften Ausführungsform zeigt.
    • 51 ist eine schematische Querschnittsansicht, die eine abgeleitete Struktur der MOS-Transistorstruktur gemäß der fünften Ausführungsform zeigt.
    • 52 ist eine schematische Querschnittsansicht, die eine abgeleitete Struktur der MOS-Transistorstruktur gemäß der fünften Ausführungsform zeigt.
    • 53 ist eine schematische Querschnittsansicht, die eine abgeleitete Struktur der MOS-Transistorstruktur gemäß der fünften Ausführungsform zeigt.
    • 54 ist eine schematische Querschnittsansicht, die eine abgeleitete Struktur der MOS-Transistorstruktur gemäß der fünften Ausführungsform zeigt.
    • 55 ist eine schematische Querschnittsansicht, die eine abgeleitete Struktur der MOS-Transistorstruktur gemäß der fünften Ausführungsform zeigt.
    • 56 ist eine schematische Querschnittsansicht, die eine abgeleitete Struktur der MOS-Transistorstruktur gemäß der fünften Ausführungsform zeigt.
    • 57 ist eine schematische Querschnittsansicht, die eine abgeleitete Struktur der MOS-Transistorstruktur gemäß der fünften Ausführungsform zeigt.
    • 58 ist eine schematische Querschnittsansicht, die eine abgeleitete Struktur der MOS-Transistorstruktur gemäß der fünften Ausführungsform zeigt.
    • 59 ist eine schematische Querschnittsansicht, die eine abgeleitete Struktur der MOS-Transistorstruktur gemäß der fünften Ausführungsform zeigt.
    • 60 ist eine schematische Querschnittsansicht, die eine abgeleitete Struktur der MOS-Transistorstruktur gemäß der fünften Ausführungsform zeigt.
    • 61 ist eine schematische Querschnittsansicht, die eine abgeleitete Struktur der MOS-Transistorstruktur gemäß der fünften Ausführungsform zeigt.
    • 62 ist eine schematische Querschnittsansicht, die eine abgeleitete Struktur der MOS-Transistorstruktur gemäß der fünften Ausführungsform zeigt.
    • 63 ist eine schematische Querschnittsansicht, die eine abgeleitete Struktur der MOS-Transistorstruktur gemäß der fünften Ausführungsform zeigt.
    • 64 ist eine schematische Querschnittsansicht, die eine abgeleitete Struktur der MOS-Transistorstruktur gemäß der fünften Ausführungsform zeigt.
    • 65 ist eine schematische Querschnittsansicht, die eine abgeleitete Struktur der MOS-Transistorstruktur gemäß der fünften Ausführungsform zeigt.
    • 66 ist eine schematische Querschnittsansicht, die eine abgeleitete Struktur der MOS-Transistorstruktur gemäß der fünften Ausführungsform zeigt.
    • 67 ist eine schematische Querschnittsansicht, die eine abgeleitete Struktur der MOS-Transistorstruktur gemäß der fünften Ausführungsform zeigt.
    • 68 ist eine schematische Querschnittsansicht, die eine abgeleitete Struktur der MOS-Transistorstruktur gemäß der fünften Ausführungsform zeigt.
    • 69 ist eine schematische Querschnittsansicht, die eine abgeleitete Struktur der MOS-Transistorstruktur gemäß der fünften Ausführungsform zeigt.
    • 70 ist eine schematische Querschnittsansicht, die eine abgeleitete Struktur der MOS-Transistorstruktur gemäß der fünften Ausführungsform zeigt.
    • 71 ist eine schematische Querschnittsansicht, die eine abgeleitete Struktur der MOS-Transistorstruktur gemäß der fünften Ausführungsform zeigt.
    • 72 ist eine schematische Querschnittsansicht, die eine abgeleitete Struktur der MOS-Transistorstruktur gemäß der fünften Ausführungsform zeigt.
    • 73 ist eine schematische Querschnittsansicht, die eine abgeleitete Struktur der MOS-Transistorstruktur gemäß der fünften Ausführungsform zeigt.
    • 74 ist eine schematische Querschnittsansicht, die eine abgeleitete Struktur der MOS-Transistorstruktur gemäß der fünften Ausführungsform zeigt.
    • 75 ist eine schematische Querschnittsansicht, die eine abgeleitete Struktur der MOS-Transistorstruktur gemäß der fünften Ausführungsform zeigt.
    • 76 ist eine schematische Querschnittsansicht, die eine abgeleitete Struktur der MOS-Transistorstruktur gemäß der fünften Ausführungsform zeigt.
    • 77 ist eine schematische Querschnittsansicht, die eine abgeleitete Struktur der MOS-Transistorstruktur gemäß der fünften Ausführungsform zeigt.
    • 78 ist eine schematische Querschnittsansicht, die eine abgeleitete Struktur der MOS-Transistorstruktur gemäß der fünften Ausführungsform zeigt.
    • 79 ist eine schematische Querschnittsansicht, die jeden Konfigurationstyp eines Planargate-Typ-IGBT gemäß der sechsten Ausführungsform zeigt.
    • 80 ist eine schematische Querschnittsansicht, die jeden Konfigurationstyp des Planar-Gate-Typ-IGBT gemäß der sechsten Ausführungsform zeigt.
    • 81 ist eine schematische Querschnittsansicht, die jeden Konfigurationstyp des Planar-Gate-Typ-IGBT gemäß der sechsten Ausführungsform zeigt.
    • 82 ist eine schematische Querschnittsansicht, die jeden Konfigurationstyp des Planar-Gate-Typ-IGBT gemäß der sechsten Ausführungsform zeigt.
    • 83 ist eine schematische Querschnittsansicht, die jeden Konfigurationstyp des Planar-Gate-Typ-IGBT gemäß der sechsten Ausführungsform zeigt.
    • 84 ist ein Diagramm, das in schematischer Weise die Konzentrationsverteilung der Ladungsträger (n-Typ-Verunreinigungen) unmittelbar unterhalb einer Gateelektrode 5a in dem in 79-83 gezeigten Aufbau zeigt.
    • 85 ist ein Diagramm, das die Beziehung zwischen VCE und Jc in jedem Fall, in dem eine n-Typ-Verunreinigungsdiffusionsregion ausgebildet ist und nicht ausgebildet ist, zeigt.
    • 86 ist ein Diagramm, das die Beziehung von SN14a/SN- zu VCE(sat), JC,Break und VG,Break gemäß der sechsten Ausführungsform zeigt.
    • 87 ist eine Draufsicht, die das Layout der Halbleitervorrichtung gemäß der siebten Ausführungsform zeigt.
    • 88 ist eine Querschnittsansicht entlang einer Linie LXXXVIII-LVIII in 87.
    • 89 ist eine Querschnittsansicht entlang einer Linie LXXXIX-LXXXIX in 87.
    • 90 zeigt eine Verunreinigungskonzentrationsverteilung entlang einer Linie XC-XC in 88.
    • 91 ist ein Diagramm, das die Beziehung zwischen Y/X und BVCES gemäß der siebten Ausführungsform zeigt.
    • 92 ist ein Diagramm, das die Beziehung zwischen DT und BVCES und die Beziehung zwischen DT und EP/CS oder EP/Ngemäß der siebten Ausführungsform zeigt.
    • 93 ist ein Diagramm, das die Beziehung von DT,Pwell zu BVCES und ΔBVCES gemäß der siebten Ausführungsform zeigt.
    • 94 ist eine schematische Querschnittsansicht, die jeden Konfigurationstyp eines Planar-Gate-Typ-IGBT gemäß der siebten Ausführungsform zeigt.
    • 95 ist eine schematische Querschnittsansicht, die jeden Konfigurationstyp des Planar-Gate-Typ-IGBT gemäß der siebten Ausführungsform zeigt.
    • 96 ist ein Diagramm, das die Beziehungen von Wcs und Xcs zu sowohl VCE als auch zu Esc zeigt.
    • 97 ist eine Draufsicht, die das Layout einer n-Typ-Emitterregion 3 und einer p+-Verunreinigungsdiffusionsregion 6 in der Halbleitervorrichtung gemäß der siebten Ausführungsform zeigt.
    • 98 ist eine Draufsicht, die eine Abwandlung des Layouts der n-Typ-Emitterregion 3 und der p+-Verunreinigungsdiffusionsregion 6 in der Halbleitervorrichtung gemäß der siebten Ausführungsform zeigt.
    • 99 ist ein Diagramm, das die Beziehung von α zu VCE(sat) und Esc gemäß der siebten Ausführungsform zeigt.
    • 100 ist eine Draufsicht, die in schematischer Weise das Layout einer Gateanschlussfläche gemäß der achten Ausführungsform zeigt.
    • 101 ist ein Diagramm zum Veranschaulichen des Oszillationsphänomens der Gatespannung.
    • 102 ist ein Diagramm zum Veranschaulichen des Oszillationsphänomens der Gatespannung.
    • 103 ist ein Diagramm, das in schematischer Weise die dielektrische Feldstärkenverteilung entlang einer Linie XIX-XIX in 1 zeigt, wenn eine Sperrspannung geringfügig niedriger ist als eine Durchbruchsspannung des Hauptübergangs in dem IGBT entsprechend der neunten Ausführungsform der vorliegenden Erfindung.
    • 104 ist ein Diagramm, das die Beziehung zwischen der Durchbruchsspannung und der elektrischen Feldstärke in der Übergangsfläche entsprechend der neunten Ausführungsform zeigt.
  • Bezugszeichenliste
    • 1
    n--Driftschicht,
    1a
    Gatefurche,
    1b
    Emitterfurche,
    2
    p-Typ-Bodyregion,
    3
    n-Typ-Emitterregion oder n-Typ-Verunreinigungsdiffusionsregion,
    4, 4a
    Gateisolationsschicht,
    4b
    Emitterisolationsschicht,
    4b
    Emitterisolationsschicht,
    5
    leitende Schicht,
    5a
    Gateelektrode,
    5b
    Emitterleitungsschicht,
    6
    p+-Verunreinigungsdiffusionsregion,
    7
    n-Typ-Pufferregion,
    7a
    n-Typ-Zwischenschicht,
    8
    p-Typ-Kollektorregion,
    9, 22A, 22B
    Isolationsschicht,
    9a
    Kontaktloch,
    10
    Barrierenmetallschicht,
    11
    Emitterelektrode
    11a
    Gateelektrodenverdrahtung,
    12, 12a
    Kollektorelektrode,
    14, 14a
    n-Typ-Verunreinigungsdiffusionsregion,
    15
    Passivierungsschicht,
    21a, 21b
    Silizidschicht,
    28
    Gateanschlussfläche,
    28a
    Widerstandskörper,
    31
    Maskenschicht,
    32, 33
    Siliziumoxidschicht,
    32a
    Opferoxidschicht,
    41
    p-Typ-Verunreinigungsdiffusionsregion.
  • BESTE WEISEN ZUM AUSFÜHREN DER ERFINDUNG
  • Die Ausführungsformen werden hier im folgenden unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.
  • Erste Ausführungsform
  • 1 ist eine schematische Querschnittsansicht, die den Aufbau einer Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt. Bezug nehmend auf 1 ist die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform ein Graben-Typ-IGBT, der auf dem Halbleitersubstrat mit einer Dicke t1 von beispielsweise 50-800 µm ausgebildet ist, wenn angenommen wird, dass die Halbleitervorrichtung eine Spannungsfestigkeit von 700-6500 V aufweist. Das Halbleitersubstrat weist die erste Hauptoberfläche (Deckfläche) und die zweite Hauptoberfläche (Unterseite) auf, die einander gegenüberliegen. Unter der Annahme, dass die Halbleitervorrichtung eine Spannungsfestigkeit von beispielsweise 600-6500 V aufweist, hat eine n--Driftschicht (Driftdiffusionsschicht) 1 eine Konzentration von 1×1012 bis 1×1015 cm.-3. Auf der Seite der ersten Hauptoberfläche des Halbleitersubstrates ist eine p-Typ-Bodyregion 2 ausgebildet, welche aus einem p-Typ-Halbleiter mit beispielsweise einer Konzentration von ungefähr 1×1015 bis 1×1018 cm-3 und einer Diffusionstiefe von ungefähr 1,0. bis 4,0 µm ausgehend von der ersten Hauptoberfläche besteht. Auf der ersten Hauptoberfläche in der p-Typ-Bodyregion 2 (Bodydiffusionsschicht) ist eine n-Typ-Emitterregion 3 ausgebildet, welche aus einem n-Typ-Halbleiter mit beispielsweise einer Konzentration von 1×1018 bis 1×1020 cm-3 und einer Diffusionstiefe von ungefähr 0,3 bis 2,0 µm ausgehend von der ersten Hauptoberfläche besteht. An der ersten Hauptoberfläche ist eine p+-Verunreinigungsdiffusionsregion 6 (die erste Emitterdiffusionsschicht) zum Bereitstellen eines Kontakts mit niedrigem Widerstand zu der p-Typ-Bodyregion 2 angrenzend an diese n-Typ-Emitterregion 3 (die zweite Emitterdiffusionsschicht) beispielsweise so ausgebildet, dass sie eine Konzentration von ungefähr 1×1018 bis 1×1020 cm-3 und eine Diffusionstiefe ausgehend von der ersten Hauptoberfläche aufweist, die kleiner oder gleich der Tiefe der n-Typ-Emitterregion 3 ist.
  • An der ersten Hauptoberfläche ist eine Gatefurche 1a so ausgebildet, dass sie sich durch die n-Typ-Emitterregion 3 und die p-Typ-Bodyregion 2 bis zu der n--Driftschicht 1 erstreckt. Diese Gatefurche 1a hat ausgehend von der ersten Hauptoberfläche eine Tiefe von beispielsweise 3 bis 10 µm und ein Abstandsmaß von beispielsweise 2,0 µm bis 6,0 µm. Die Gatefurche 1a weist eine Gateisolationsschicht 4a auf, die auf ihrer inneren Oberfläche ausgebildet ist. Zum Zwecke der Verbesserung der Eigenschaften und der Zuverlässigkeit der Gateisolationsschicht - und der Vorrichtungsausbeute - weist diese Gateisolationsschicht 4a eine Schichtstruktur bestehend aus einer Siliziumoxidschicht, die durch das CVD-Verfahren ausgebildet ist, und einer Siliziumoxidschicht, die durch das thermische Oxidationsverfahren ausgebildet ist, oder eine Siliziumoxinitridschicht auf, in welcher Stickstoff in der Si/SiO2-Grenzfläche segregiert ist.
  • Eine Gateelektrode 5a beispielsweise bestehend aus polykristallinem Silizium mit darin in hoher Konzentration eingebrachtem Phosphor oder bestehend aus Metallmaterial, wie z.B. W/TiSi2 ist so ausgebildet, dass sie die Gatefurche 1a füllt. Es soll bemerkt werden, dass eine Silizidschicht (beispielsweise TiSi2, CoSi und dergleichen) an der Oberfläche der Gateelektrode 5a zum Erniedrigen des Widerstands der Gateelektrode 5a ausgebildet sein kann. Eine Isolationsschicht 22A aus beispielsweise einer Siliziumoxidschicht ist auf der oberen Oberfläche der Gateelektrode 5a ausgebildet. Weiterhin ist die Gateelektrode 5a elektrisch mit der Steuerelektrode verbunden, welche ein Gatepotential G anlegt. Es soll erwähnt werden, dass die Gateelektrode 5a auf der ersten Hauptoberflächenseite ausgebildet sein kann.
  • Somit bilden die Gatefurche 1a, die Gateisolationsschicht 4a und die Gateelektrode 5a zusammen einen Gategraben. Weiterhin bilden die n--Driftschicht 1, die n-Typ-Emitterregion 3 und die Gateelektrode 5a zusammen einen Isoliertgate-Typ-Feldeffekttransistor-Abschnitt (in dieser Ausführungsform ein MOS-Transistor), in dem die n--Driftschicht 1 als eine Drain verwendet wird, die n-Typ-Emitterregion 3 als eine Source verwendet wird und ein Abschnitt der p-Typ-Bodyregion 2, welcher der Gateelektrode 5a mit der Gateisolationsschicht 4a dazwischen gegenüberliegt, als ein Kanal verwendet wird. Mit anderen Worten, dieser MOS-Transistor dient zum Erzeugen eines elektrischen Feldes in dem Kanal durch die an der Gateelektrode 5a anliegende Spannung und steuert den Strom zwischen einer Emitterelektrode 11 und einer Kollektorelektrode 12 durch das elektrische Feld in dem Kanal. Die erste Hauptoberfläche weist eine Mehrzahl von MOS-Transistoren auf, die auf ihr angeordnet sind und von denen jeder den oben beschriebenen Aufbau hat.
  • Auf der ersten Hauptoberfläche sind beispielsweise eine Isolationsschicht 9 aus Silikatglas und eine Isolationsschicht 22B aus einer Siliziumoxidschicht, durch das CVD-Verfahren ausgebildet, ausgebildet. Diese Isolationsschichten 9 und 22B haben ein Kontaktloch 9a, das sich zu der ersten Hauptoberfläche erstreckt. Eine Barrierenmetallschicht 10 ist entlang der inneren Oberfläche des Kontaktlochs 9a und der oberen Oberfläche der Isolationsschichen 9 und 22B ausgebildet. Eine Silizidschicht 21a ist in dem Bereich ausgebildet, in dem die Barrierenmetallschicht 10 und das Halbleitersubstrat in Kontakt miteinander sind. Die Emitterelektrode 11 (die erste Elektrode), welche ein Emitterpotential E anlegt, ist elektrisch mit der n-Typ-Emitterregion 3 und der p+-Verunreinigungsdiffusionsregion 6 über diese Barrierenmetallschicht 10 und die Silizidschicht 21a verbunden. Es soll erwähnt werden, dass die Emitterelektrode 11 auf der ersten Hauptoberflächenseite ausgebildet sein kann.
  • Weiterhin sind eine p-Typ-Kollektorregion 8 (Kollektordiffusionsschicht) und eine n-Typ-Pufferregion 7 (Pufferdiffusionsschicht) auf der zweiten Hauptoberflächenseite des Halbleitersubstrats ausgebildet. Die Kollektorelektrode 12 (die zweite Elektrode), welche ein Kollektorpotential C anlegt, ist elektrisch mit der p-Typ-Kollektorregion 8 verbunden. Die Kollektorelektrode 12 ist auf der zweiten Hauptoberflächenseite des Halbleitersubstrats ausgebildet und legt das Kollektorpotential C an. Diese Kollektorelektrode 12 ist beispielsweise aus einer Aluminiumverbindung. Die n-Typ-Pufferregion 7 ist näher zu der ersten Hauptoberfläche zu ausgebildet als die p-Typ-Kollektorregion 8. Weiterhin ist die n--Driftschicht 1 niedriger in der Verunreinigungskonzentration als die n-Typ-Pufferregion 7 und angrenzend an die n-Typ-Pufferregion 7 und näher zu der ersten Hauptoberfläche zu als die n-Typ-Pufferregion 7 angeordnet. Die p-Typ-Kollektorregion 8, die n-Typ-Pufferregion 7 und die n--Driftschicht 1 bilden zusammen eine Kollektorregion.
  • Insbesondere wenn die n-Typ-Pufferregion 7 bereitgestellt wird, sind die Hauptübergangsleckeigenschaften verringert und die Spannungsfestigkeit ist erhöht verglichen zu dem Fall, in dem die n-Typ-Pufferregion 7 nicht bereitgestellt ist. Zusätzlich nimmt zur Zeit des Abschaltens ein Schwanzstrom (Tailstrom) in der Signalform von Ic ab, was in einem Abfall des Schaltverlusts (EOFF) resultiert.
  • Weiterhin ist der Grund dafür, weshalb die Diffusionstiefe der n-Typ-Pufferregion 7 flach ist, dass die n-Typ-Pufferregion 7 ausgebildet wird, nachdem die Verunreinigungsdiffusionsregion auf der MOS-Transistorseite ausgebildet ist. Mit anderen Worten, dies liegt daran, dass das Niedrigtemperatur-Annealing(bzw. Temper bzw. Glüh)-Verfahren oder das Annealing-Verfahren zum lokalen Erhöhen einer Temperatur wie beim Laser-Annealing bzw. Laser-Ausheilen angewendet wird, wenn die n-Typ-Pufferregion 7 ausgebildet wird zum Verhindern eines nachteiligen Effekts durch die Hochtemperatur-Wärmebehandlung an der Verunreinigungsdiffusionsregion auf der MOS-Transistorseite.
  • In der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform wird beispielsweise, wenn der Wechselrichter verschaltet ist, auf der Basis des Emitterpotentials angenommen, dass das Gatepotential G der Steuerelektrode einem gepulsten Steuersignal entspricht, welches in dem AUS-Zustand auf -15V gesetzt ist und in dem AN-Zustand auf +15V gesetzt ist, und dass das Kollektorpotential C der Kollektorelektrode 12 einer Spannung ungefähr zwischen der Versorgungsspannung und der Sättigungsspannung entsprechend dem Gatepotential entspricht.
  • Das Herstellungsverfahren gemäß der vorliegenden Ausführungsform wird sodann beschrieben.
  • 2 bis 11 stellen jeweils eine schematische Querschnittsansicht dar, die das Verfahren zum Herstellen der Halbleitervorrichtung in der Reihenfolge der Arbeitsgänge entsprechend der ersten Ausführungsform zeigen. Bezug nehmend auf 2 wird zunächst auf der ersten Hauptoberfläche des Halbleitersubstrats, das die n--Driftschicht 1 enthält, eine p-Typ-Bodyregion 2 mit beispielsweise einer Maximalkonzentration von 1×1015 bis 1×1018 cm-3 und einer Diffusionstiefe von 1,0 bis 4,0 µm ausgehend von der ersten Hauptoberfläche ausgebildet. Danach wird über der ersten Hauptoberfläche eine Maskenschicht 31 ausgebildet.
  • Bezug nehmend auf 3 wird die Maskenschicht 31 strukturiert. Wenn diese strukturierte Maskenschicht 31 als eine Maske zum Durchführen von beispielsweise einer Ionenimplantation verwendet wird, dann wird die n-Typ-Emitterregion 3 mit einer Oberflächenkonzentration von 1,0×1018 bis 1,0×1020 cm-3 und einer Diffusionstiefe von 0,3 bis 2,0 µm ausgehend von der ersten Hauptoberfläche an der ersten Hauptoberfläche innerhalb der p-Typ-Bodyregion 2 ausgebildet. Danach wird die Maskenschicht 31 entfernt.
  • Mit Bezug auf 4 werden beispielsweise eine Siliziumoxidschicht 32, die durch thermische Oxidation ausgebildet wird, und eine Siliziumoxidschicht 33, die durch das CVD-Verfahren ausgebildet wird, in dieser Reihenfolge auf der ersten Hauptoberfläche ausgebildet. Diese Siliziumoxidschichten 32 und 33 werden durch die herkömmliche Fotogravurtechnik und Ätztechnik strukturiert. Die strukturierten Siliziumoxidschichten 32 und 33 werden jeweils als eine Maske verwendet, um das Halbleitersubstrat einer anisotropen Ätzung zu unterziehen. Als eine Folge wird die Gatefurche 1a so ausgebildet, dass sie sich durch die n-Typ-Emitterregion 3 und die p-Typ-Bodyregion 2 bis zu der n--Driftschicht 1 erstreckt.
  • Bezug nehmend auf 5 werden ein Arbeitsvorgang wie beispielsweise ein isotropes Plasmaätzen und eine Opferoxidation durchgeführt, um die Öffnung und den Boden der Gatefurche 1a abzurunden und die Seitenwand der Gatefurche 1a mit Vorsprüngen und Vertiefungen abzuflachen.
  • Weiterhin bewirkt die oben erwähnte Opferoxidation die einstückige Ausbildung einer Opferoxidschicht 32a mit der thermischen Oxidschicht 32 auf der Innenfläche der Gatefurche 1a. Dadurch werden eine isotrope Plasmaätzung und eine Opferoxidation durchgeführt, um eine Verbesserung der Eigenschaften der auf der inneren Oberfläche der Gatefurche 1a ausgebildeten Gateisolationsschicht zu ermöglichen. Danach werden die Oxidschichten 32, 32a und 33 entfernt.
  • Bezug nehmend auf 6 werden die erste Hauptoberfläche des Halbleitersubstrats und die Innenfläche der Gatefurche 1a durch Entfernen der oben beschriebenen Oxidschichten freigelegt.
  • Bezug nehmend auf 7 wird eine Gateisolationsschicht 4a aus beispielsweise einer Siliziumoxidschicht entlang der ersten Hauptoberfläche und der Innenfläche der Gatefurche 1a ausgebildet. Danach wird eine leitende Schicht 5 auf der gesamten Oberfläche so ausgebildet, dass sie die Gatefurche 1a ausfüllt. Die leitende Schicht 5 besteht aus einem Material wie z.B. polykristallinem Silizium mit darin in hoher Konzentration eingebrachtem Phosphor oder polykristallinem Silizium ohne darin eingebrachte Verunreinigungen aber mit mittels Ionenimplantation eingebrachtem Phosphor, oder aus einem Metallmaterial, wie z.B. W(Wolfram)/TiSi2(Titansilizid) .
  • Zum Zwecke der Verbesserung der Eigenschaften, der Zuverlässigkeit und der Vorrichtungsausbeute bei der Gateisolationsschicht wird bevorzugt als Gateisolationsschicht 4a eine Schichtstruktur aus einer mittels des CVD-Verfahrens ausgebildeten Siliziumoxidschicht und einer durch thermische Oxidation ausgebildeten Siliziumoxidschicht oder einer Oxinitridschicht, in welcher Stickstoff in der Grenzfläche zwischen Silizium und Siliziumoxid segregiert ist, angewendet.
  • Danach wird die leitende Schicht 5 durch das herkömmliche Fotogravurverfahren und Ätzverfahren strukturiert.
  • Bezug nehmend auf 8 resultiert diese Strukturierung in der Ausbildung einer Gateelektrode 5a, während die leitende Schicht in der Gatefurche 1a zurückbleibt. In diesem Fall kann eine Silizidschicht (beispielsweise TiSi2, CoSi und dergleichen) auf der Oberfläche der Gateelektrode 5a ausgebildet werden zum Verringern des Widerstands der Gateelektrode 5a. Danach wird die obere Oberfläche der Gateelektrode 5a oxidiert zum Ausbilden der Isolationsschicht 22A, die beispielsweise aus einer Siliziumoxidschicht besteht. Dann wird die p+-Verunreinigungsdiffusionsregion 6 ausgebildet, welche beispielsweise eine Oberflächenkonzentration von 1,0×1018 bis 1,0×1020 cm-3 in der ersten Hauptoberfläche aufweist und eine Diffusionstiefe ausgehend von der ersten Hauptoberfläche aufweist, die geringer ist als jene der n-Typ-Emitterregion 3.
  • Bezug nehmend auf 9 werden beispielsweise eine Isolationsschicht 9 aus Silikatglas und eine Isolationsschicht 22B aus einer Siliziumoxidschicht, durch das CVD-Verfahren ausgebildet, in dieser Reihenfolge auf der ersten Hauptoberfläche ausgebildet. Ein Kontaktloch 9a wird in diesen Isolationsschichten 9 und 22B durch das herkömmliche Fotogravurverfahren und das Ätzverfahren bereitgestellt.
  • Bezug nehmend auf 10 wird eine Barrierenmetallschicht 10 beispielsweise aus einer Metallschicht durch das Sputterverfahren ausgebildet. Danach wird eine Lampenausheilung (Lampen-Annealing) durchgeführt zum Ausbilden einer Silizidschicht 21a in dem Kontaktbereich zwischen der Barrierenmetallschicht 10 und dem Halbleitersubstrat. Nachfolgend wird die Emitterelektrode 11 ausgebildet.
  • Bezug nehmend auf 11 wird die n--Driftschicht 1 auf der zweiten Hauptoberflächenseite des Halbleitersubstrats poliert, um dadurch die Dicke t1 des Halbleitersubstrats entsprechend der für den MOS-Transistor geforderten Spannungsfestigkeit einzustellen. Beispielsweise sollte zum Herstellen eines IGBT mit einer Spannungsfestigkeit von 600V bis 6500V die n--Driftschicht 1 eine Dicke t3 (1) von 50 bis 800 µm haben. Nach dem Polieren wird die zweite Hauptoberfläche des Halbleitersubstrats einem Ätzvorgang und dergleichen unterzogen zum Wiederherstellen der Kristallinität der polierten Oberfläche.
  • Nach dem Implantieren von n-Typ-Verunreinigungen und p-Typ-Verunreinigungen in die zweite Hauptoberfläche des Halbleitersubstrats beispielsweise durch das Ionenimplantationsverfahren werden dann die Verunreinigungen diffundiert. Alternativ wird unmittelbar nach dem Implantieren der n-Typ-Verunreinigungen und der p-Typ-Verunreinigungen eine Wärmebehandlung entsprechend der Implantationstiefe jeder der Verunreinigungen durchgeführt. Als eine Folge werden die n-Typ-Pufferregion 7 und die p-Typ-Kollektorregion 8 ausgebildet. Weiterhin wird die Kollektorelektrode 12 ausgebildet zum Vervollständigen der Halbleitervorrichtung, wie sie in 1 gezeigt ist. Die Kollektorelektrode 12 besteht beispielsweise aus einem Metallmaterial wie z.B. Aluminium oder dergleichen, welches die Eigenschaft eines Ohm'schen Kontakts zu der p-Typ-Kollektorregion 8 bereitstellt.
  • Bei der vorliegenden Ausführungsform kann nach dem Ausbilden der Emitterelektrode 11, wie es in 11 gezeigt ist, die zweite Hauptoberfläche der n--Driftschicht 1 poliert werden zum Ausbilden der n-Typ-Pufferregion 7 und der p-Typ-Kollektorregion 8. Wie in 2 gezeigt, kann weiterhin die zweite Hauptoberfläche vor der Ausbildung der p-Typ-Bodyregion 2 poliert werden. Wie in 9 gezeigt ist, kann ferner bevor oder nachdem das Kontaktloch 9a geöffnet ist, die zweite Hauptoberfläche poliert werden zum Ausbilden der n-Typ-Pufferregion 7 und der p-Typ-Kollektorregion 8.
  • Bei der vorliegenden Ausführungsform ist die Spitzendichte in der Grenzfläche zwischen dem Halbleitersubstrat und der Kollektorelektrode 12 (die Dichte an Spitzen aus einer Legierung, die ausgebildet wird durch die Reaktion zwischen dem Halbleitermaterial, das die p-Typ-Kollektorregion 8 bildet, und dem Metallmaterial in der Kollektorelektrode 12 auf der Seite der p-Typ-Kollektorregion 8) nicht geringer als 0 und nicht größer als 3×108 Einheiten/cm2.
  • 12 und 13 sind jeweils ein Diagramm, das in schematischer Weise den Zustand der Grenzfläche zwischen der p-Typ-Kollektorregion und der Kollektorelektrode, in der Spitzen ausgebildet sind, zeigt. 12 zeigt eine Querschnittsansicht und 13 zeigt eine Draufsicht. Bezug nehmend auf 12 und 13 ist eine Mehrzahl von Spitzen im allgemeinen in der Grenzfläche zwischen der p-Typ-Kollektorregion 8 und der Kollektorelektrode 12 ausgebildet. Eine Spitze ist ein Vorsprung (oder eine Vertiefung), die die Gestalt einer beispielsweise vierseitigen oder achtseitigen Pyramide aufweist und aus einer Legierung des Materials, das die Kollektorelektrode 12 bildet, und des Materials, das die p-Typ-Kollektorregion 8 bildet, besteht. In dem Fall, in dem die Kollektorelektrode 12 aus einer mehrlagigen Schicht besteht, ist eine Spitze ausgebildet aus einer Legierung des Materials, das eine Schicht 12a bildet, welche in direktem Kontakt zu der p-Typ-Kollektorregion 8 ist, und des Materials, das die p-Typ-Kollektorregion 8 bildet.
  • Die Spitzendichte wird beispielsweise durch die folgenden Verfahren gemessen. Zunächst wird die Kollektorelektrode 12 durch die Verwendung einer chemischen Lösung aufgelöst, um sie von dem Halbleitersubstrat zu entfernen. Die zweite Hauptoberfläche des freigelegten Halbleitersubstrats wird dann mit einem Mikroskop beobachtet zum Zählen der Anzahl an Vertiefungen, die jeweils eine vierseitige oder achtseitige Pyramide aufweisen und in der zweiten Hauptoberfläche vorhanden sind. Die resultierende Anzahl wird durch die beobachtete Fläche geteilt zum Erhalt eines Wertes, welcher als eine Spitzendichte definiert ist.
  • Wenn die Spitzendichte erhöht ist, ist die Ionisationsrate der Verunreinigungen in der p-Typ-Kollektorregion 8 bei niedriger Temperatur (298K oder niedriger) erniedrigt und die tatsächliche Effizienz der Injektion der Ladungsträger (Löcher) von der p-Typ-Kollektorregion 8 in die n-Typ-Pufferregion 7 ist ebenfalls erniedrigt. Somit hängt die JC-VCE-Kennlinie des IGBT von der Spitzendichte ab.
  • Die Spitzendichte, die auf nicht weniger als 0 und nicht mehr als 3x108 Einheiten/cm2 gesetzt ist, erlaubt die Erzielung der folgenden Wirkungen. 14 ist ein Diagramm, das die Temperaturabhängigkeit in der Beziehung zwischen der Kollektor-Emitter-Spannung und der Stromdichte gemäß der ersten Ausführungsform zeigt. Bezug nehmend auf 14 stellt VCE(sat) eine Emitter-Kollektor-Spannung entsprechend einer beliebigen Nennstromdichte dar. Bei Temperaturen von 298K und 398K sind die Kurven sowohl in dem Fall, in dem die Spitzendichte nicht geringer als 3x108 Einheiten/cm2 ist, als auch in dem Fall, in dem die Spitzendichte nicht höher als 3x108 Einheiten/cm2 ist, nahezu gleich. Im Gegensatz dazu ist bei einer Temperatur von 233K die Emitter-Kollektor-Spannung in dem Fall, in dem die Spitzendichte nicht höher als 3×108 Einheiten/cm2 ist, signifikant erhöht.
  • 15 ist ein Diagramm, das die Beziehung zwischen der Spitzendichte und dem Schwankungsbetrag der AN-Spannung gemäß der ersten Ausführungsform zeigt. 15 zeigt die erhaltenen Ergebnisse, wenn die p-Typ-Kollektorregion 8 und die n-Typ-Pufferregion 7 so gewählt sind, dass sie eine festgelegte Beschaffenheit aufweisen (Konzentration, Tiefe). Weiterhin stellt ein Schwankungsbetrag der AN-Spannung ΔVon in 15 einen Wert dar, der erhalten wird durch Subtrahieren der Kollektor-Emitter-Spannung VCE(sat) bei 233K (233K) von der Kollektor-Emitter-Spannung VCE(sat) bei 298K (298K). Wenn eine Spitzendichte Dspike nicht größer als 3x108 Einheiten/cm2 ist, dann zeigt, unter Bezugnahme auf 15, die Kollektor-Emitter-Spannung VCE(sat) bei 298K einen Wert, der nicht kleiner als die Kollektor-Emitter-Spannung VCE(sat) bei 233K ist. Wenn im Gegensatz dazu die Spitzendichte Dspike 3×108 Einheiten/cm2 übersteigt, dann zeigt die Kollektor-Emitter-Spannung VCE(sat) bei 298K einen Wert, der kleiner ist als die Kollektor-Emitter-Spannung VCE(sat) bei 233K.
  • 16 ist ein Diagramm, das die Spitzendichtenabhängigkeit in der Beziehung zwischen der Kollektor-Emitter-Spannung und der Betriebstemperatur der Vorrichtung gemäß der ersten Ausführungsform zeigt. Bezug nehmend auf 16 wird die Temperaturabhängigkeit der Spannung VCE(sat) positiv, wenn die Spitzendichte Dspike nicht größer als 3x108 Einheiten/cm2 ist, wohingegen die Temperaturabhängigkeit der Spannung VCE(sat) in einer Region bei einer Temperatur, die niedriger als 298K ist, negativ wird, wenn die Spitzendichte Dspike nicht niedriger als 3×108 Einheiten/cm2 ist.
  • Wie oben beschrieben, kann die Temperaturabhängigkeit der Kollektor-Emitter-Spannung VCE positiv gemacht werden durch Setzen der Spitzendichte in der Grenzfläche zwischen dem Halbleitersubstrat und der Kollektorelektrode 12 auf nicht weniger als 0 und nicht mehr als 3x108 Einheiten/cm2, wie bei der vorliegenden Ausführungsform. Folglich kann die Flusskonzentration des Stroms in den IGBT mit einer niedrigen Spannung VCE verhindert werden, wenn die IGBTs parallel betrieben werden. Folglich kann eine Halbleitervorrichtung realisiert werden, die für einen Parallelbetrieb geeignet ist.
  • Die Spitzendichte kann beispielsweise durch die Materialeigenschaften der Kollektorelektrode, die Wärmebehandlungsbedingungen oder die Schichtdicke der Kollektorelektrode kontrolliert werden. Was die Materialeigenschaften der Kollektorelektrode anbelangt, so sind Al, AlSi, Ti und Silizid, das ein Metall enthält, geeignet. Silizid, das ein Metall enthält, kann Silizid, das Ti enthält, Silizid, das Ni enthält, oder Silizid, das Co enthält, beinhalten. Was die Materialeigenschaften der Kollektorelektrode anbelangt, so ist weiterhin vorzugsweise das Material zu verwenden, das wie z.B. Al und AlSi, in der Grenzfläche mit der kontaktierenden Halbleiterschicht (p-Typ-Kollektorregion 8 in 1) die Eigenschaft eines Ohm'schen Widerstands zeigt. Was die Materialeigenschaften des Halbleitersubstrats anbelangt, so sind Si, SiC, GaN oder Ge geeignet. Insbesondere wenn ein Silizid als eine Kollektorelektrode verwendet wird, wird in der Grenzfläche zwischen dem Halbleitersubstrat und der Kollektorelektrode keine Spitze ausgebildet. Die Kollektorelektrode aus einem Silizid wird ausgebildet durch Ausbilden eines Metalls, das Ti, Co, Ni oder dergleichen enthält, auf der zweiten Hauptoberfläche des Halbleitersubstrats aus Si, SiC, GaN, Ge oder dergleichen und Unterziehen desselben einer Wärmebehandlung.
  • Weiterhin beträgt vorzugsweise die Schichtdicke der Kollektorelektrode 200 nm oder mehr. 17 ist ein Diagramm, das die Beziehung zwischen der Spitzendichte und der Schichtdicke der Kollektorelektrode entsprechend der ersten Ausführungsform zeigt. Wenn, Bezug nehmend auf 17, die Kollektorelektrode eine Schichtdicke von nicht weniger als 200 nm aufweist, ist die Spitzendichte nicht höher als 3×108 Einheiten/cm2. Angesichts der Herstellungsbeschränkung hat jedoch die Kollektorelektrode vorzugsweise eine Schichtdicke von nicht mehr als 10000 nm.
  • Die Spitzendichte kann auf nicht weniger als 0 und nicht mehr als 3×108 Einheiten/cm2 gesetzt werden durch geeignetes Kombinieren der Materialeigenschaften der Kollektorelektrode, der Wärmebehandlungsbedingungen oder der Schichtdicke der Kollektorelektrode, wie oben beschrieben.
  • Obwohl in der vorliegenden Ausführungsform der Fall beschrieben wurde, in dem der IGBT einen Aufbau hat, der in 1 gezeigt ist, ist die Halbleitervorrichtung nicht auf die Konfiguration in 1 beschränkt, sondern kann mit einem Halbleitersubstrat, das die erste Hauptoberfläche und die zweite Hauptoberfläche aufweist, die einander gegenüberliegen, und einem Element bereitgestellt werden. Dieses Element beinhaltet die auf der ersten Hauptoberflächenseite ausgebildete Gateelektrode, die auf der ersten Hauptoberflächenseite ausgebildete erste Elektrode und die in Kontakt zu der zweiten Hauptoberfläche ausgebildete zweite Elektrode. Dieses Element dient zum Erzeugen eines elektrischen Felds in dem Kanal durch die an der Gateelektrode anliegende Spannung und steuert den Strom zwischen der ersten Elektrode und der zweiten Elektrode durch das elektrische Feld in dem Kanal. Weiterhin kann es ebenfalls einen Vorrichtungsaufbau wie eine Diode aufweisen.
  • Erfindungsgemäße zweite Ausführungsform
  • 18 zeigt eine Konzentrationsverteilung entlang einer Linie XVIII-XVIII in 1. 19 zeigt eine Konzentrationsverteilung entlang einer Linie XIX-XIX in 1. Es soll erwähnt werden, dass 18 ebenfalls die Konzentrationsverteilung der p-Typ-Verunreinigungen oder der n-Typ-Verunreinigungen in dem herkömmlichen Fall zeigt.
  • Bezug nehmend auf 18 und 19 stellt eine Konzentration Cs,P eine Verunreinigungskonzentration in der p-Typ-Kollektorregion 8 in der Grenzfläche zwischen der Kollektorelektrode 12 und der p-Typ-Kollektorregion 8 (die zweite Hauptoberfläche des Halbleitersubstrats) dar und eine Konzentration CP,P stellt den Maximalwert der Verunreinigungskonzentration in der p-Typ-Kollektorregion 8 dar. Eine Konzentration CP,N stellt den Maximalwert der Verunreinigungskonzentration in der n-Typ-Pufferregion 7 dar. Eine Konzentration Csub stellt eine Verunreinigungskonzentration in der n--Driftschicht 1 dar. Eine Tiefe Dp stellt eine Tiefe ausgehend von der zweiten Hauptoberfläche zu der Übergangsfläche bzw. -ebene zwischen der p-Typ-Kollektorregion 8 und der n-Typ-Pufferregion 7 dar. Eine Tiefe DP,N stellt eine Tiefe von der zweiten Hauptoberfläche zu der Position dar, an der die Konzentration CP,N in der n-Typ-Pufferregion 7 erreicht ist. Eine Tiefe DN- stellt eine Tiefe von der zweiten Hauptoberfläche zu der Übergangsfläche zwischen der n-Typ-Pufferregion 7 und der n--Driftschicht 1 dar. Wie unten unter Bezugnahme auf 29 dargelegt wird, stellt in dem Fall, in dem eine n-Typ-Zwischenschicht 7a ausgebildet ist, eine Tiefe DN eine Tiefe von der zweiten Hauptoberfläche zu der Übergangsfläche zwischen der n-Typ-Pufferregion 7 und der n-Typ-Zwischenschicht 7a dar. Weiterhin stellt τP eine Ladungsträgerlebensdauer der p-Typ-Kollektorregion 8 dar, τN stellt eine Ladungsträgerlebensdauer der n-Typ-Pufferregion 7 dar und τNstellt eine Ladungsträgerlebensdauer der n--Driftschicht 1 dar. Ebenfalls stellt τx eine Ladungsträgerlebensdauer an der Position in einer Tiefe x ausgehend von der zweiten Hauptoberfläche dar. Zusätzlich stellt SN die Anzahl der Atome pro Flächeneinheit (Atome/cm2) der Verunreinigungen dar, die die n-Typ-Pufferregion 7 ausbilden und SN- stellt die Anzahl der Atome pro Flächeneinheit (Atome/cm2) der Verunreinigungen dar, die die n--Driftschicht 1 ausbilden. Die Anzahl der Atome pro Flächeneinheit der Verunreinigungen in der gewünschten Region wird erhalten durch Integrieren des Verunreinigungskonzentrationsprofils in jener Region bezüglich der gesamten Tiefenrichtung.
  • Der Erfinder der vorliegenden Anmeldung hat herausgefunden, dass der abnormale Betrieb des IGBT verhindert werden kann durch Herstellen einer Beziehung zwischen der p-Typ-Kollektorregion 8, der n-Typ-Pufferregion 7 und der n--Driftschicht 1 unter den folgenden Bedingungen. Die Bedeutung von „Verhindern des abnormalen Betriebs des IGBT“ wird nachfolgend beschrieben.
    1. a. Ein Rückknick-Verhalten (Snap-Back-Verhalten) tritt in der JC-VCE-Kennlinie bei einer Temperatur von 298K oder niedriger nicht auf.
    2. b. Der IGBT wird sogar bei einer niedrigen Temperatur von 298K oder niedriger angeschaltet.
    3. c. Eine gewünschte Spannungsfestigkeit wird erreicht oder ein thermischer Durchbruch tritt in dem IGBT bei einer Temperatur von 398K oder höher nicht auf.
  • 20 ist ein Diagramm, das die Beziehung von CP,P/CP,N zu VCE(sat) und einem Energieverlust Eoff zu der Zeit des Abschaltens entsprechend der erfindungsgemäßen zweiten Ausführungsformzeigt. EOff stellt einen Energieverlust zu der Zeit dar, wenn die Schaltvorrichtung abgeschaltet wird. VSnap-Back stellt eine Kollektor-Emitter-Spannung an einem Punkt A dar, der in 22 in dem Fall gezeigt ist, in dem das Rückknickverhalten auftritt. 21 ist ein Diagramm, das die Beziehung von CP,P/CP,N zu VCE(sat) und einer Leckstromdichte JCES in dem IGBT gemäß der erfindungsgemäßen zweiten Ausführungsformzeigt. Die Leckstromdichte JCES stellt eine Leckstromdichte zwischen dem Kollektor und dem Emitter in dem Zustand dar, in dem ein Kurzschluss zwischen dem Gate und dem Emitter auftritt. Bezug nehmend auf 20 und 21 tritt in dem Fall, in dem das Verhältnis CP,P/CP,N des Maximalwerts der Verunreinigungskonzentration in der p-Typ-Kollektorregion 8 zu dem Maximalwert der Verunreinigungskonzentration in der n-Typ-Pufferregion 7 CP,P/CP,N < 1 beträgt, das Rückknickverhalten auf, was entsprechend die Erzeugung einer Rückknickspannung VSnap-Back bewirkt.
  • Wie in 22 gezeigt, ist folglich VCE(sat) zu der beliebigen Stromdichte für die Bedingung CP,P/CP,N < 1 erhöht. Weiterhin ist für die Bedingung CP,P/CP,N > 1×103 JCES erhöht, so dass ein thermischer Durchbruch des IGBT bewirkt wird. Angesichts des Vorstehenden wird die Bedingung 1 ≤ CP,P/CP,N ≤ 1×103 bevorzugt zum Verhindern des abnormalen Betriebs des IGBT.
  • 23 ist ein Diagramm, das die Beziehung von SN/SN- zu VCE(sat) und einer Durchbruchsspannung BVCES gemäß der erfindungsgemäßen zweiten Ausführungsformzeigt. Die Durchbruchsspannung BVCES stellt eine Durchbruchsspannung zwischen dem Kollektor und dem Emitter in dem Zustand dar, in dem ein Kurzschluss zwischen dem Kollektor und dem Emitter auftritt. Bezug nehmend auf 23 wird in dem Fall, in dem das Verhältnis SN/SN- der Anzahl der Atome pro Flächeneinheit (Atome/cm2) der Verunreinigungen, die die n-Typ-Pufferregion 7 bilden, zu der Anzahl der Atome pro Flächeneinheit (Atome/cm2) der Verunreinigungen, die die n--Driftschicht 1 bilden, 0,05 ≤ SN/SN- beträgt, eine hohe Durchbruchsspannung BVCES erzielt. Weiterhin werden in dem Fall, in dem SN/SN- der Bedingung SN/SN- ≤ 100 genügt, das Rückknickverhalten unterdrückt, und ebenfalls die Emitter-Kollektor-Spannung VCE(sat) niedrig gehalten. Angesichts des Vorstehenden ist die Bedingung 0,05 ≤ SN/SN- ≤ 100 vorzuziehen zum Verhindern des abnormalen Betriebs des IGBT zum Ermöglichen eines parallelen Betriebs.
  • 24 ist ein Diagramm, das die Temperaturabhängigkeit in der Beziehung von Cs,P und CP,P zu VCE(sat) gemäß der erfindungsgemäßen zweiten Ausführungsformzeigt. Bezug nehmend auf 24 ist für irgendeine der Temperaturen 233K, 298K und 398K die Emitter-Kollektor-Spannung VCE(sat) signifikant erniedrigt unter der Bedingung, dass 5×1015 ≤ Cs,P und 1×1016 ≤ CP,P gilt. Angesichts der Herstellungsbeschränkungen sind zusätzlich die Bedingungen CS,P ≤ 1,0×1022 cm-3 und CP,P ≤ 1,0×1022 cm-3 bevorzugt.
  • 25 ist ein Diagramm, das die Abhängigkeit sowohl von CS,P als auch CP,P in der Beziehung zwischen VCE(sat) und der Umgebungstemperatur der Vorrichtung gemäß der erfindungsgemäßen zweiten Ausführungsformzeigt. 26 und 27 sind jeweils ein Diagramm, das die Temperaturabhängigkeit der JC-VCE-Kennlinie gemäß der erfindungsgemäßen zweiten Ausführungsformzeigt. Wie anhand von 24 bis 27 gesehen werden kann, wird die Temperaturabhängigkeit von VCE(sat) unter den Bedingungen 5×1015 ≤ CS,P und 1×1016 ≤ CP,P positiv.
  • Angesichts des Vorstehenden sind die Bedingungen 5×1015 ≤ CS,P und 1×1016 ≤ CP,P vorzuziehen zum Verhindern eines abnormalen Betriebs des IGBT.
  • 28 ist ein Diagramm, das die Beziehung von DP,N oder DN- zu VCE(sat) und BVCES gemäß der erfindungsgemäßen zweiten Ausführungsformzeigt. Wenn, Bezug nehmend auf 28, die Tiefe DP,N von der zweiten Hauptoberfläche zu der Position, an der die Konzentration CP,N in der n-Typ-Pufferregion 7 erreicht wird, gleich 0,4 µm ≤ DP,N ist, oder wenn die Tiefe DN- von der zweiten Hauptoberfläche zu der Übergangsfläche zwischen der n-Typ-Pufferregion 7 und der n--Driftschicht 1 gleich 0,4 µm ≤ DN- ist, werden eine hohe Durchbruchsspannung BVCES und eine niedrige Emitter-Kollektor-Spannung VCE(sat) erzielt. Andererseits tritt unter der Bedingung DP,N > 50 µm oder DN- > 50 µm das Rückknickverhalten auf.
  • Angesichts des Vorstehenden sind die Bedingungen 0,4 µm ≤ DP,N ≤ 50 µm und 0,4 µm ≤ DN- ≤ 50 µm bevorzugt zum Verhindern eines abnormalen Betriebs des IGBT.
  • 29 zeigt ein weiteres Beispiel der Konzentrationsverteilung entlang einer Linie XVIII-XVIII in 1. Bezug nehmend auf 29 kann die Kollektorregion weiterhin die n-Typ-Zwischenschicht 7a enthalten. Ein Maximalwert CP,N* der Verunreinigungskonzentration in der n-Typ-Zwischenschicht 7a ist niedriger als ein Maximalwert CP,N der Verunreinigungskonzentration in der n-Typ-Pufferregion 7 und höher als die Verunreinigungskonzentration Csub in der n--Driftschicht 1. Weiterhin ist die n-Typ-Zwischenschicht 7a in Kontakt mit sowohl der n-Typ-Pufferregion 7 als auch der n--Driftschicht 1. Eine Tiefe DN stellt eine Tiefe von der zweiten Hauptoberfläche zu der Übergangsfläche zwischen der n-Typ-Pufferregion 7 und der n-Typ-Zwischenschicht 7a dar. Eine Tiefe DN* stellt eine Tiefe von der zweiten Hauptoberfläche zu der Übergangsfläche zwischen der n-Typ-Zwischenschicht 7a und der n--Driftschicht 1 dar. SN* stellt die Anzahl der Atome pro Flächeneinheit (Atome/cm2) der Verunreinigungen dar, die die n-Typ-Zwischenschicht 7a bilden. Weiterhin kann die n-Typ-Zwischenschicht 7a ausgebildet werden durch Implantieren von Verunreinigungsionen in einen Teil der n-Typ-Pufferregion 7. Sie kann ebenfalls ausgebildet werden durch Implantieren von Ionen, die Kristalldefekte verursachen, was in einem Lebensdauerherabsetzungsmittel resultiert, in einen Teil der n-Typ-Pufferregion 7 durch das Verfahren, welches eine Protonenbestrahlung und dergleichen anwendet.
  • 30 ist ein Diagramm, das die Beziehung zwischen SN*/SN und VCE(sat) gemäß der erfindungsgemäßen zweiten Ausführungsformzeigt. Bezug nehmend auf 30 tritt in dem Fall, in dem das Verhältnis SN*/SN der Anzahl der Atome pro Flächeneinheit (Atome/cm2) der Verunreinigungen, die die n-Typ-Zwischenschicht 7a bilden, zu der Anzahl der Atome pro Flächeneinheit (Atome/cm2) der Verunreinigungen, die die n-Typ-Pufferregion 7 bilden, gleich 0,5 < SN*/SN ist, das Rückknickverhalten auf.
  • Angesichts des Vorstehenden ist die Bedingung 0 < SN*/SN ≤ 0,5 vorzuziehen zum Verhindern eines abnormalen Betriebs des IGBT.
  • 31 ist ein Diagramm, das die Beziehung zwischen einer Tiefe x ausgehend von der zweiten Hauptoberfläche und VCE(sat) gemäß der erfindungsgemäßen zweiten Ausführungsformzeigt. 32 ist ein Diagramm, das die Beziehung zwischen τx/τN- und VCE(sat) gemäß der erfindungsgemäßen zweiten Ausführungsformzeigt. 33 ist ein Diagramm, das ein Beispiel der Beziehung zwischen der Tiefe x ausgehend von der zweiten Hauptoberfläche und der Ladungsträgerlebensdauer gemäß der erfindungsgemäßen zweiten Ausführungsformzeigt. Insbesondere Bezug nehmend auf 33 werden Defekte in das Halbleitersubstrat in der Nähe der zweiten Hauptoberfläche während der Ionenimplantation zum Ausbilden der p-Typ-Kollektorregion 8 und der n-Typ-Pufferregion 7 eingeführt. Da es nicht notwendig ist, die Verunreinigungen beim Ausbilden der n-Typ-Pufferregion 7 tiefer zu implantieren als beim Ausbilden der p-Typ-Kollektorregion 8, muss die n-Typ-Pufferregion 7 bei einer höheren Temperatur ausgeheilt werden wie die p-Typ-Kollektorregion 8. Folglich erfährt die n-Typ-Pufferregion 7 durch das Ausheilen eine stärkere Wärmebelastung mit dem Ergebnis, dass die Ladungsträgerlebensdauer TN der n-Typ-Pufferregion 7 bis unterhalb die Ladungsträgerlebensdauer τP der p-Typ-Kollektorregion 8 verringert wird. Weiterhin wird die Ladungsträgerlebensdauer sowohl der n-Typ-Pufferregion 7 als auch der p-Typ-Kollektorregion 8 unter die Ladungsträgerlebensdauer τNder n--Driftschicht 1 reduziert.
  • Da das Verhältnis τx/τN- der Ladungsträgerlebensdauer τx in der Tiefe x ausgehend von der zweiten Hauptoberfläche zu der Ladungsträgerlebensdauer τN- der n--Driftschicht 1 insbesondere in der Region, in der die Tiefe x ausgehend von der zweiten Hauptoberfläche gleich 0,50 µm ≤ x ≤ 60,0 µm ist, so gewählt ist, dass es der Bedingung 1×10-6 ≤ τx/τN- ≤ 1 genügt, ist somit die Kollektor-Emitter-Spannung VCE(sat) signifikant herabgesetzt, wie es insbesondere in 31 und 32 gezeigt ist.
  • In diesem Fall wird eine Herabsetzung der Ladungsträgerlebensdauer verursacht durch Einbringen von Defekten in die p-Typ-Kollektorregion 8 und die n-Typ-Pufferregion 7, wenn zum Ausbilden der p-Typ-Kollektorregion 8 und der n-Typ-Pufferregion 7 Ionen implantiert werden. Das Verfahren des Ausheilens des Abschnitts mit darin eingebrachten Defekten ist wirkungsvoll beim Verbessern der Ladungsträgerlebensdauer. Die Beziehung zwischen dem Ausheilverfahren und der Ladungsträgerlebensdauer wird sodann beschrieben.
  • 34 ist ein Diagramm, das die Beziehung der Ladungsträgerlebensdauer zu der Ausgangsleistung beim Laserausheilen und der Temperatur in einem Diffusionsofen gemäß der erfindungsgemäßen zweiten Ausführungsformzeigt. Bezug nehmend auf 34 verursacht in dem Fall, in dem das Ausheilen in dem Diffusionsofen durchgeführt wird, eine übermäßig hohe Temperatur in dem Diffusionsofen eine Verringerung in der Ladungsträgerlebensdauer. Wenn bei der Laserausheilmethode das Laser-Ausheilen mit einer hohen Ausgangsenergie durchgeführt wird, ist weiterhin die Ladungsträgerlebensdauer ebenfalls verringert. Da ein Laserstrahl die Eigenschaft hat, sich innerhalb des Halbleitersubstrats abzuschwächen, muss zusätzlich die Ausgangsleistung beim Laserausheilen vergrößert werden, wenn die Tiefe von der zweiten Hauptoberfläche des Halbleitersubstrats zu der Übergangsfläche zwischen der p-Typ-Kollektorregion 8 und der n-Typ-Pufferregion 7 übermäßig groß ist. Dies macht es schwierig, die Ladungsträgerlebensdauer mittels Laser-Ausheilens zu verbessern. In Anbetracht der obigen Situation ist es vorzuziehen, dass die Tiefe von der zweiten Hauptoberfläche des Halbleitersubstrats zu der Übergangsfläche zwischen der p-Typ-Kollektorregion 8 und der n-Typ-Pufferregion 7 größer als 0 und nicht größer als 1,0 µm ist.
  • 35 ist ein Diagramm, das die Beziehung des Ionenimplantationsbetrags zu der Ladungsträgeraktivierungsrate, zu VCE(sat) und zu BVCES gemäß der erfindungsgemäßen zweiten Ausführungsformzeigt. Bezug nehmend auf 35 hängt die Aktivierungsrate in sowohl der n-Typ-Pufferregion 7 als auch der p-Typ-Kollektorregion 8 von dem Ionenimplantationsbetrag oder dem Typ der Ionen in der n-Typ-Pufferregion 7 und der p-Typ-Kollektorregion 8 ab. In 35 ist die Aktivierungsrate in der p-Typ-Kollektorregion 8 unterschiedlich zu jener in der n-Typ-Pufferregion 7 und die Aktivierungsrate in der p-Typ-Kollektorregion 8 ist niedriger als jene in der n-Typ-Pufferregion 7. Dies erlaubt einen normalen Betrieb des IGBT zum Erhöhen der Durchbruchsspannung BVCES. Insbesondere in dem Fall, in dem die Aktivierungsrate in der p-Typ-Kollektorregion 8 größer als 0 ist und nicht größer als 90% ist, ist die Kollektor-Emitter-Spannung VCE(sat) stark verringert.
  • Die Aktivierungsrate wird durch den folgenden Ausdruck (1) berechnet. Aktivierungsrate : { ( Verunreinigungskonzentration   ( cm − 3 )    erhalten anhand des Widerstandswertes ,  der berechnet    ist durch ein Verfahren wie z . B .  eine SR ( Ausbrei −    tungswiderstands bzw .  spreading  resistance ) −     Messung ) / ( Verunreinigungskonzentration   ( cm − 3 )  gemes −    sen unter Verwendung eines    SIMS ( Sekund a ¨ rionenmassenspektrometer ) ) ) × 100
    Figure DE112008004278B3_0001
  • Durch Verwenden der oben beschriebenen Kollektorstruktur kann der Normalbetrieb des IGBT sichergestellt werden, eine hohe Spannungsfestigkeit kann aufrecht erhalten werden und ein thermischer Durchbruch des IGBT kann unterdrückt werden. Weiterhin kann die Flexibilität (Kontrollierbarkeit) der Austauschbeziehungseigenschaft VCE (sat)-EOFF erzielt werden, sogar wenn die Dicke der n--Driftschicht verringert wird, wenn die Vorrichtungseigenschaften verbessert werden sollen.
  • Dritte Ausführungsform
  • Zum Verbessern der VCE(sat)-Eoff-Eigenschaften, die als wichtige Vorrichtungseigenschaften des IGBT betrachtet werden, ist es wirkungsvoll, die Dicke der n--Driftschicht 1 zu verringern. Der Erfinder der vorliegenden Anmeldung hat jedoch herausgefunden, dass die Oberflächenrauheit der polierten Oberfläche jede Eigenschaft des IGBT beeinflusst, wenn die zweite Hauptoberfläche des Halbleitersubstrats poliert wird, wie in 11 gezeigt.
  • 36 ist eine vergrößerte Querschnittsansicht, die in schematischer Weise die zweite Hauptoberfläche des Halbleitersubstrats gemäß der dritten Ausführungsform zeigt. Bezug nehmend auf 36 stellt der in der vorliegenden Ausführungsform definierte Mittenrauwert einen Mittenrauwert Ra dar, der im JIS (Japanischer Industriestandard) spezifiziert ist und einem Mittelwert der Absolutwertabweichung von der Mittenlinie entspricht. Weiterhin stellt die Maximalhöhe eine maximale Höhe Rmax dar, die in JIS spezifiziert ist, und entspricht einer Höhe (Rmax = Hmax - Hmin) von dem Boden des Tales (Höhe Hmin) zu der höchsten Spitze (Höhe Hmax) innerhalb der Bezugsstrecke.
  • 37 ist ein Diagramm, das die Beziehung von sowohl dem Mittenrauwert als auch der Maximalhöhe zu der Bruchfestigkeit und der Ladungsträgerlebensdauer gemäß der dritten Ausführungsform zeigt. Bezug nehmend auf 37 können für die Bedingungen 0 < Ra ≤ 200 nm und 0 < Rmax ≤ 2000 nm eine hohe Bruchfestigkeit und Ladungsträgerlebensdauer erzielt werden. 38 ist ein Diagramm, das die Beziehung von sowohl dem Mittenrauwert als auch der Maximalhöhe zu JCES und VCE(sat) gemäß der dritten Ausführungsform zeigt. Bezug nehmend auf 38 können unter den Bedingungen 0 < Ra ≤ 200 nm und 0 < Rmax ≤ 2000 nm eine niedrige Kollektor-Emitter-Spannung VCE(sat) und eine niedrige Leckstromdichte JCES erzielt werden.
  • Wie oben beschrieben, können verschiedene Eigenschaften des IGBT verbessert werden für die Bedingungen 0 < Ra ≤ 200 nm oder 0 < Rmax ≤ 2000 nm.
  • Vierte Ausführungsform
  • Bei der vorliegenden Ausführungsform wird der Aufbau des MOS-Transistors sodann beschrieben, der die gleiche Wirkung hervorruft, wie sie erhalten wird durch den Aufbau gemäß jeder der ersten bis vierten Ausführungsformen.
  • 39 ist eine Querschnittsansicht, die den Aufbau eines MOS-Transistorabschnitts in der Halbleitervorrichtung gemäß der vierten Ausführungsform zeigt. Bezug nehmend auf 39 unterscheidet sich eine Struktur D in dem MOS-Transistorabschnitt gemäß der vorliegenden Ausführungsform von einer Struktur C, die in 1 gezeigt ist, darin, dass eine n-Typ-Verunreinigungsdiffusionsregion 14 (vergrabene Diffusionsschicht) mit einer relativen hohen Konzentration in der Nähe der Region vorgesehen ist, in der die n--Driftschicht 1 einen pn-Übergang mit der p-Typ-Bodyregion 2 bildet. Die n-Typ-Verunreinigungsdiffusionsregion 14 ist zwischen der p-Typ-Bodyregion 2 und der n--Driftschicht 1 ausgebildet. Obwohl dies nicht gezeigt ist, ist eine in 1 gezeigte Struktur A unter der Struktur D in 39 ausgebildet.
  • Es soll erwähnt werden, dass, da die anderen Aufbauten als jene, die oben beschrieben wurden, nahezu gleich dem Aufbau der Struktur C sind, die in 1 gezeigt ist, die gleichen Komponenten durch die gleichen Bezugszeichen bezeichnet sind und eine Beschreibung derselben nicht wiederholt wird.
  • Der Aufbau, der mit der n-Typ-Verunreinigungsdiffusionsregion 14 versehen ist, ist nicht auf den Aufbau in 39 beschränkt, sondern kann beispielsweise der in 40 und 41 gezeigte Aufbau sein. Mit anderen Worten, die n-Typ-Verunreinigungsdiffusionsregion 14 kann in dem Aufbau vorgesehen werden, der einen Emittergraben enthält.
  • 40 ist eine Querschnittsansicht, die den Aufbau der Abwandlung der Halbleitervorrichtung gemäß der vierten Ausführungsform zeigt. Bezug nehmend auf 40 ist die Struktur E mit einem Emittergraben in der Region vorgesehen, die zwischen die beiden MOS-Transistoren gefügt ist. Der Emittergraben ist aus einer Emitterfurche 1b, einer Emitterisolationsschicht 4b und einer Emitterleitungsschicht 5b ausgebildet. Die Emitterfurche 1b erstreckt sich durch die p-Typ-Bodyregion 2 und die n-Typ-Verunreinigungsdiffusionsregion 14 zu der n--Driftschicht 1. Die Emitterisolationsschicht 4b ist entlang der inneren Oberfläche des Emittergrabens 1b ausgebildet. Die Emitterleitungsschicht 5b ist so ausgebildet, dass sie die Emitterfurche 1b ausfüllt und elektrisch mit der darüber angeordneten Emitterelektrode 11 verbunden ist. Jede Anzahl von Emittergräben kann ausgebildet sein und ein Gategraben muss lediglich in zumindest einer einer Mehrzahl von Furchen ausgebildet sein.
  • Die Barrierenmetallschicht 10 ist unter der Emitterelektrode 11 ausgebildet und eine Silizidschicht 21b ist zwischen dieser Barrierenmetallschicht 10 und der Emitterleitungsschicht 5b ausgebildet.
  • An der ersten Hauptoberfläche eingefügt zwischen zwei Emittergräben ist die p+-Verunreinigungsdiffusionsregion 6 zum Bereitstellen eines Kontaktes mit niedrigem Widerstand zu der p-Typ-Bodyregion 2 ausgebildet, auf der die Silizidschicht 21a ausgebildet ist.
  • In dem oben beschriebenen Aufbau ist die n-Typ-Verunreinigungsdiffusionsregion 14 mit einer relativ hohen Konzentration in der Nähe der Region vorgesehen, in der die n--Driftschicht 1 einen pn-Übergang mit der p-Typ-Bodyregion 2 ausbildet.
  • Es soll erwähnt werden, dass, da die anderen Aufbauten als jene, die oben beschrieben wurden, nahezu gleich dem Aufbau von Struktur D sind, der in 39 gezeigt ist, die gleichen Komponenten mit den gleichen Bezugszeichen bezeichnet sind und eine Beschreibung derselben nicht wiederholt wird.
  • Weiterhin unterscheidet sich eine in 41 gezeigte Struktur F von der Struktur E, die in 40 gezeigt ist, darin, dass auf der Seitenwand des Emittergrabens und an der ersten Hauptoberfläche zusätzlich die n-Typ-Verunreinigungsdiffusionsregion 3 vorgesehen ist.
  • Es soll erwähnt werden, dass, da die anderen Aufbauten als jene, die oben beschrieben wurden, nahezu gleich dem Aufbau der Struktur E sind, der in 39 gezeigt ist, die gleichen Komponenten durch die gleichen Bezugszeichen bezeichnet sind und eine Beschreibung derselben nicht wiederholt wird.
  • Obwohl in 40 und 41 der Fall beschrieben wurde, in dem die Emitterleitungsschicht 5b, die den Emitterfurche 1b füllt, auf einem Emitterpotential ist, so kann diese Emitterleitungsschicht 5b ein schwebendes Potential besitzen. Ihr Aufbau wird unten beschrieben.
  • Bezug nehmend auf 42 ist die Emitterleitungsschicht 5b, die den Emitterfurche 1b ausfüllt, elektrisch getrennt von der Emitterelektrode 11 und besitzt ein schwebendes Potential. In diesem Fall sind auf der Emitterleitungsschicht 5b, die die Emitterfurche 1b ausfüllt, eine Isolationsschicht 22A aus beispielsweise einer Siliziumoxidschicht, eine Isolationsschicht 9 aus beispielsweise Silikatglas und eine Isolationsschicht 22B aus beispielsweise einer Siliziumoxidschicht ausgebildet.
  • Es soll erwähnt werden, dass, da die anderen Konfigurationen als jene, die oben beschrieben wurden, nahezu gleich der Konfiguration der Struktur E sind, die in 40 gezeigt ist, die gleichen Komponenten durch die gleichen Bezugszeichen bezeichnet sind und eine Beschreibung derselben nicht wiederholt wird.
  • Die n-Typ-Verunreinigungsdiffusionsregion 14, die in der vorliegenden Ausführungsform vorgesehen ist, wird mittels Ionenimplantation und Diffusion vor der Ausbildung der p-Typ-Bodyregion 2 ausgebildet. Danach wird die p-Typ-Bodyregion 2 ausgebildet und einer ähnlichen Nachbearbeitung unterzogen wie jener in der ersten Ausführungsform zum Herstellen jeder Art von Halbleitervorrichtung gemäß den vorliegenden Ausführungsformen (39-42).
  • Weiterhin beinhaltet jede der MOS-Transistorstrukturen E (40), F (41) und G (42) einen Graben mit einem Emitterpotential oder einem schwebenden Potential, um dadurch eine geringere effektive Gateweite als jene in den MOS-Transistorstrukturen C (1) und D (39) zu bewirken. Als ein Ergebnis nimmt jede der Strukturen E, F und G einen Strom entgegen, der kleiner ist als der Strom, der durch jede der Strukturen C und D fließt, und erzielt deshalb eine Wirkung der Herabdrückung des Sättigungsstroms.
  • Weiterhin ist in jeder der Strukturen E, F und G die Spannung im AN-Zustand in dem Bereich erhöht, in dem die Spannung/Stromdichte niedriger ist als in der Struktur D. Der Grund, weshalb die AN-Spannung in der MOS-Transistorstruktur D fällt, ist, dass die in US 6,040,599 offenbarte n-Typ-Verunreinigungsdiffusionsregion 14 einen Ladungsträgerspeicherungseffekt hervorruft, sogar wenn die Kollektorstruktur A eine dicke n--Driftschicht 1 aufweist. Die MOS-Transistorstruktur D ruft einen Effekt des Verringerns der AN-Spannung hervor, sogar wenn die n--Driftschicht 1 dicker als jene in der herkömmlichen Struktur ist.
  • In den MOS-Transistorstrukturen E, F und G erlaubt der Effekt der Verringerung des Sättigungsstroms die Aufrechterhaltung eines beliebigen Stroms für einen Zeitraum, der länger ist als jener in dem Fall der herkömmlichen Struktur oder der MOS-Transistorstrukturen C und D, wenn die Vorrichtung Schaltvorgänge in einem Zustand ohne Last durchführt. Mit anderen Worten, die MOS-Transistorstrukturen E, F und G rufen jeweils eine Wirkung des Herabdrückens des Sättigungsstroms in der Vorrichtung und eine Verbesserung der Durchbruchstoleranz hervor.
  • Weiterhin tritt in der MOS-Transistorstruktur D, die eine Wirkung der Verringerung der AN-Spannung zeigt, ein Oszillationsphänomen zu der Zeit des Schaltens in einem Zustand ohne Last auf. Im Gegensatz dazu ruft jede der MOS-Transistorstrukturen E, F und G eine Wirkung des Verhinderns des Oszillationsphänomens hervor, da die Emitterleitungsschicht 5b mit einem Emitterpotential oder einem schwebenden Potential vorhanden ist, selbst dann, wenn in den Strukturen die n-Typ-Verunreinigungsdiffusionsregion 14 vorgesehen ist.
  • Fünfte Ausführungsform
  • 43-78 sind jeweils Querschnittsansichten, die einen Typ einer abgeleiteten Struktur der MOS-Transistorstruktur zeigen, welche die gleiche Wirkung hervorruft wie die vierte Ausführungsform. Die in jeder der 43-78 gezeigte Struktur kann die Wirkung erzielen, die durch die in der vierten Ausführungsform veranschaulichte MOS-Transistorsstruktur hervorgerufen wird.
  • Jede in den 43-78 gezeigten MOS-Transistorstrukturen wird hier im folgenden beschrieben.
  • Der in 43 gezeigte Aufbau unterscheidet sich von dem Aufbau der in 40 gezeigten Struktur E darin, dass ein Emittergraben auf einem Emitterpotential in der Region vorgesehen ist, die zwischen die zwei MOS-Transistorabschnitte eingefügt ist, und dass die n-Typ-Emitterregion 3 lediglich auf einer Seitenfläche der Gatefurche 1a ausgebildet ist.
  • In dem in 44 gezeigten Aufbau füllt die Emitterleitungsschicht 5b aus einer durchgängigen Einzelschicht eine Mehrzahl von Emitterfurchen 1b. Die Emitterleitungsschicht 5b ist elektrisch mit der Barrierenmetallschicht 10 und der Emitterelektrode 11 über die Silizidschicht 21b verbunden. Die Silizidschicht 21b ist auf einer Brücke ausgebildet, welche die Emitterfurchen 1b miteinander verbindet. Weiterhin sind die Isolationsschichten 22A, 9 und 22B auf der Emitterleitungsschicht 5b in anderen Bereichen als jenen, in dem die Silizidschicht 21b ausgebildet ist, ausgebildet.
  • Es sollte erwähnt werden, dass, da die anderen Aufbauten als jene, die oben beschrieben wurden, nahezu gleich dem Aufbau der oben beschriebenen Struktur E sind, die in 40 gezeigt ist, die gleichen Komponenten durch die gleichen Bezugszeichen bezeichnet sind und eine Beschreibung derselben nicht wiederholt wird.
  • Der in 45 gezeigte Aufbau unterscheidet sich von dem in 44 gezeigten Aufbau darin, dass auf beiden Seitenwänden der Emitterfurche 1b und auf der ersten Hauptoberfläche zusätzlich die n-Typ-Verunreinigungsdiffusionsregion 3 vorgesehen ist.
  • Der in 46 gezeigte Aufbau unterscheidet sich von dem Aufbau in 44 darin, dass die Emitterleitungsschicht 5b, welche die Emitterfurche 1b ausfüllt, auf einem schwebenden Potential ist. In diesem Falle sind die Isolationsschichten 22A, 9 und 22B auf der gesamten Oberfläche der Emitterleitungsschicht 5b ausgebildet, welche von der Emitterelektrode 11 elektrisch isoliert ist.
  • Der in 47 gezeigte Aufbau unterscheidet sich von dem in 43 darin, dass auf beiden Seitenwänden der Emitterfurche 1b und auf der ersten Hauptoberfläche die n-Typ-Verunreinigungsdiffusionsregion 3 zusätzlich vorgesehen ist.
  • Der in 48 gezeigte Aufbau unterscheidet sich von dem in 43 gezeigten Aufbau darin, dass die obere Oberfläche der Emitterleitungsschicht 5b über die Emitterfurche 1b hinaus ragt. In diesem Fall ist die Emitterleitungsschicht 5b mit der Barrierenmetallschicht 10 und der Emitterelektrode 11 elektrisch verbunden über die Silizidschicht 21b, die auf einem Teil der Oberfläche der Emitterleitungsschicht 5b ausgebildet ist. Weiterhin sind die Isolationsschichten 22A, 9 und 22B auf der Emitterleitungsschicht 5b in anderen Bereichen als jenen, in dem die Silizidschicht 21b ausgebildet ist, ausgebildet.
  • Der in 49 gezeigte Aufbau unterscheidet sich von dem in 48 gezeigten Aufbau darin, dass auf beiden Seitenflächen der Emitterfurche 1b und auf der ersten Hauptoberfläche zusätzlich die n-Typ-Verunreinigungsdiffusionsregion 3 vorgesehen ist.
  • Der in 50 gezeigte Aufbau unterscheidet sich von dem Aufbau der in 40 gezeigten Struktur E darin, dass die p-Typ-Bodyregion 2 lediglich in der Nähe der Seitenwand der Gatefurche 1a ausgebildet ist.
  • Der in 51 gezeigte Aufbau unterscheidet sich von dem Aufbau der in 41 gezeigten Struktur F darin, dass die p-Typ-Bodyregion 2 lediglich in der Nähe der Seitenwand der Gatefurche 1a ausgebildet ist.
  • Der in 52 gezeigte Aufbau unterscheidet sich von dem in 50 gezeigten Aufbau darin, dass die Emitterleitungsschicht 5b, welche die Emitterfurche 1b ausfüllt, auf einem schwebenden Potential ist. In diesem Falle sind die Isolationsschichten 22A, 9 und 22B auf der Emitterleitungsschicht 5b ausgebildet.
  • Der in 53 gezeigte Aufbau unterscheidet sich von dem in 43 gezeigten Aufbau darin, dass die p-Typ-Bodyregion 2 lediglich in dem Bereich ausgebildet ist, der zwischen zwei Gategräben gefügt ist.
  • Der in 54 gezeigte Aufbau unterscheidet sich von dem in 44 gezeigten Aufbau darin, dass die p-Typ-Bodyregion 2 lediglich in den Nähe der Seitenwand der Gatefurche 1a ausgebildet ist.
  • Der in 55 gezeigte Aufbau unterscheidet sich von dem in 45 gezeigten Aufbau darin, dass die p-Typ-Bodyregion 2 lediglich in den Nähe der Seitenwand der Gatefurche 1a ausgebildet ist.
  • Der in 56 gezeigte Aufbau unterscheidet sich von dem in 46 gezeigten Aufbau darin, dass die p-Typ-Bodyregion 2 lediglich in der Nähe der Seitenwand der Gatefurche 1a ausgebildet ist.
  • Der in 57 gezeigte Aufbau unterscheidet sich von dem Aufbau, der in 53 gezeigt ist, dass die n-Typ-Verunreinigungsdiffusionsregion 3 zusätzlich auf beiden Seitenwänden der Emitterfurche 1b und auf der ersten Hauptoberfläche vorgesehen ist.
  • Der in 58 gezeigte Aufbau unterscheidet sich von dem in 48 gezeigten Aufbau darin, dass die p-Typ-Bodyregion 2 lediglich in dem Bereich ausgebildet ist, der zwischen zwei Gategräben gefügt ist.
  • Der in 59 gezeigte Aufbau unterscheidet sich von dem in 49 gezeigten Aufbau darin, dass die p-Typ-Bodyregion 2 lediglich in dem Bereich ausgebildet ist, der zwischen zwei Gategräben gefügt ist.
  • In dem in 60 gezeigten Aufbau ist ein Gategraben so ausgebildet, dass er eine Gateweite (W) aufweist, die gleich jener in jeder der oben beschriebenen MOS-Transistorstrukturen E bis G ist ohne Ausbildung eines Grabens in der Region, die in der in 40 gezeigten Struktur E mit einem Emittergraben versehen ist. Dies bedeutet, der Abstand zwischen den Gategräben ist zum Erhalten eines Emitterpotentials bis zu einer beliebigen Größe vergrößert.
  • In diesem Fall erstreckt sich die p+- Verunreinigungsdiffusionsregion 6 zum Bereitstellen eines Kontakts mit niedrigem Widerstand zu der p-Typ-Bodyregion auf der ersten Hauptoberfläche, die zwischen zwei Gategräben gefügt ist. Die Silizidschicht 21a ist so ausgebildet, dass sie in Kontakt mit der p+- Verunreinigugssdiffusionsregion 6 und der n-Typ-Emitterregion 3 gebracht ist. Die p+- Verunreinigungsdiffusionsregion 6 und die n-Typ-Emitterregion 3 sind über die Silizidschicht 21a und die Barrierenmetallschicht 10 elektrisch mit der Emitterelektrode 11 verbunden.
  • Es soll erwähnt werden, dass, da die anderen Aufbauten als jene, die oben beschrieben wurden, nahezu gleich der oben beschriebenen Konfiguration in 40 sind, die gleichen Komponenten durch die gleichen Bezugszeichen bezeichnet sind und eine Beschreibung derselben nicht wiederholt wird.
  • In dem in 61 gezeigten Aufbau ist ein Gategraben so ausgebildet, dass er eine Gateweite aufweist, die gleich jener in jeder der oben beschriebenen MOS-Transistorstrukturen E bis G ist ohne Ausbildung eines Grabens in der Region, die in 43 mit einem Emittergraben versehen ist. Dies bedeutet, der Abstand zwischen den Gategräben ist zum Erhalten eines Emitterpotentials bis zu einer beliebigen Größe vergrößert.
  • Auch bei diesem Aufbau erstreckt sich die p+- Verunreinigungsdiffusionsregion 6 an der ersten Hauptoberfläche, die zwischen die Gategräben eingefügt ist, zum Bereitstellen eines Kontakts mit niedrigem Widerstand zu der p-Typ-Bodyregion. Die Silizidschicht 21a ist so ausgebildet, dass sie in Kontakt mit der p+- Verunreinigugssdiffusionsregion 6 und der n-Typ-Emitterregion 3 gebracht ist. Die p+- Verunreinigungsdiffusionsregion 6 und die n-Typ-Emitterregion 3 sind über die Silizidschicht 21a und die Barrierenmetallschicht 10 elektrisch mit der Emitterelektrode 11 verbunden.
  • Es soll erwähnt werden, dass, da die anderen Aufbauten als jene, die oben beschrieben wurden, nahezu gleich der oben beschriebenen Konfiguration in 43 sind, die gleichen Komponenten durch die gleichen Bezugszeichen bezeichnet sind und eine Beschreibung derselben nicht wiederholt wird.
  • 62 unterscheidet sich im Aufbau von 60 darin, dass die p-Typ-Bodyregion 2 lediglich in der Nähe der Seitenwand des Gategrabens 1a ausgebildet ist.
  • Der in 63 gezeigte Aufbau unterscheidet sich von dem in 61 gezeigten Aufbau darin, dass die p-Typ-Bodyregion 2 lediglich in dem Bereich ausgebildet ist, der zwischen zwei Gategräben gefügt ist.
  • Obwohl in der obigen Beschreibung der Fall erläutert wurde, in dem die obere Deckoberfläche der Gateelektrode 5a innerhalb der Gatefurche 1a angeordnet ist, kann die obere Oberfläche über die Gatefurche 1a hinausragen. 64-74 zeigen jeweils einen Aufbau, bei dem die obere Oberfläche der Gateelektrode 5a über die obere Oberfläche der Gatefurche 1a hinausragt.
  • Der Aufbau in 64 entspricht dem Aufbau der in 40 gezeigten Struktur E, der Aufbau in 65 entspricht dem in 41 gezeigten Aufbau, der Aufbau in 66 entspricht dem in 42 gezeigten Aufbau, der Aufbau in 67 entspricht dem in 43 gezeigten Aufbau, der Aufbau in 68 entspricht dem in 44 gezeigten Aufbau, der Aufbau in 69 entspricht dem in 45 gezeigten Aufbau, der Aufbau in 70 entspricht dem in 46 gezeigten Aufbau, der Aufbau in 71 entspricht dem in 47 gezeigten Aufbau, der Aufbau in 72 entspricht dem in 48 gezeigten Aufbau, der Aufbau in 73 entspricht dem in 49 gezeigten Aufbau, und der Aufbau in 74 entspricht dem in 50 gezeigten Aufbau, mit der Ausnahme, dass die obere Oberfläche der Gateelektrode 5a die Gatefurche 1 überragt. Es soll erwähnt werden, dass in dem in 66 gezeigten Aufbau die obere Oberfläche der Emitterleitungsschicht 5b, welche die Emitterfurche 1b ausfüllt, ebenfalls die Emitterfurche 1b überragt.
  • Obwohl in der obigen Beschreibung eine Grabentyp-Gatestruktur erläutert wurde, kann der Aufbau in jeder der ersten bis vierten Ausführungsformen ebenfalls in einem Planargatetyp-IGBT angewendet werden. 75-78 sind jeweils schematische Querschnittsansichten, die den Aufbau des Planargatetyp-IGBT zeigen.
  • Bezug nehmend auf 75 ist ein Planargatetyp-IGBT in dem Halbleitersubstrat mit beispielsweise einer Dicke von ungefähr 50 µm bis 250 µm ausgebildet. Die p-Typ-Bodyregion 2 aus einem p-Typ-Halbleiter ist selektiv auf der ersten Hauptoberflächenseite der n--Driftschicht 1 ausgebildet, die beispielsweise eine Konzentration von 1×1014 cm-3 aufweist. Die p-Typ-Bodyregion 2 hat beispielsweise eine Konzentration von 1×1015 bis ×1018 cm-3 und eine Diffusionstiefe von ungefähr 1,0 bis 4,0 µm ausgehend von der ersten Hauptoberfläche. Die n-Typ-Emitterregion 3 aus einem n-Typ-Halbleiter mit beispielsweise einer Konzentration von 1x1018 bis 1×1020 cm-3 und mehr und einer Diffusionstiefe von ungefähr 0,3 bis 2,0 µm ausgehend von der ersten Hauptoberfläche ist auf der ersten Hauptoberfläche in der p-Typ-Bodyregion 2 ausgebildet. Die p+- Verunreinigungsdiffusionsregion 6 zum Bereitstellen eines Kontakts mit niedrigem Widerstand zu der p-Typ-Bodyregion 2 ist benachbart zu dieser n-Typ-Emitterregion 3 so ausgebildet, dass sie beispielsweise eine Konzentration von ungefähr 1×1018 bis 1×1020 cm-3 und eine Diffusionstiefe ausgehend von der ersten Hauptoberfläche aufweist, die geringer oder gleich der Tiefe der n-Typ-Emitterregion 3 ist.
  • Die Gateelektrode 5a ist auf der ersten Hauptoberfläche mit einer dazwischengefügten Gateisolationsschicht 4 so ausgebildet, dass sie der p-Typ-Bodyregion 2, welche zwischen die n--Driftschicht 1 und die n-Typ-Emitterregion eingefügt ist, gegenüberliegt.
  • Diese n--Driftschicht 1, n-Typ-Emitterregion 3 und Gateelektrode 5a bilden zusammen einen Isoliertgatetyp-Feldeffekttransistorabschnitt (hier im Folgenden als MOS-Transistorabschnitt bezeichnet), in dem die n--Driftschicht 1 als eine Drain verwendet wird, die n-Typ-Emitterregion 3 als eine Source verwendet wird und ein Abschnitt der p-Typ-Bodyregion 2, der der Gateelektrode 5a mit der Gateisolationsschicht 4 dazwischen gegenüberliegt, als ein Kanal verwendet wird.
  • Auf der ersten Hauptoberfläche, die zwischen zwei MOS-Transistorabschnitte gefügt ist, ist die Emitterleitungsschicht 5b ausgebildet zum Erhalten eines Emitterpotentials. Das für die Emitterleitungsschicht 5b und die Gateelektrode 5a verwendete Material beinhaltet beispielsweise polykristallines Silizium, in welches Phosphor in hoher Konzentration eingebracht wurde, Metallmaterial mit hohem Schmelzpunkt, Metallsilizid mit hohem Schmelzpunkt oder eine Verbundschicht derselben.
  • Die Isolationsschicht 9 ist auf der ersten Hauptoberfläche ausgebildet. Die Isolationsschicht 9 weist ein darin ausgebildetes Kontaktloch 9a auf, welches sich zu einem Teil der ersten Hauptoberfläche erstreckt. Die Barrierenmetallschicht 10 ist auf dem Boden des Kontaktlochs 9a ausgebildet. Die Emitterelektrode 11, welche ein Emitterpotential E anlegt, ist über die Barrierenmetallschicht 10 elektrisch mit der Emitterleitungsschicht 5b, der p+- Verunreinigungsdiffusionsregion 6 und der n-Typ-Emitterregion 3 verbunden.
  • Weiterhin sind die n-Typ-Pufferregion 7 und die p-Typ-Kollektorregion 8 in dieser Reihenfolge auf der zweiten Hauptoberflächenseite der n--Driftschicht 1 ausgebildet. Die Kollektorelektrode 12, die ein Kollektorpotential C anlegt, ist elektrisch mit der p-Typ-Kollektorregion 8 verbunden. Die Kollektorelektrode 12 besteht aus einer Aluminiumverbindung.
  • Bei der vorliegenden Ausführungsform ist die Spitzendichte in der Grenzfläche zwischen dem Halbleitersubstrat und der Kollektorelektrode 12 (d.h. der Grenzfläche zwischen der p-Typ-Kollektorregion 8 und der Kollektorelektrode 12) nicht geringer als 0 und nicht höher als 3×108 Einheiten/cm2.
  • Die n-Typ-Verunreinigungssdiffusionsregion 14 kann dem Aufbau in 75 hinzugefügt werden, wie in 76 gezeigt, oder die n-Typ-Pufferregion 7 kann weggelassen werden, wie in 77 gezeigt. Wie in 78 gezeigt, kann weiterhin die n-Typ-Verunreinigungsdiffusionsregion 14 hinzugefügt sein und die n-Typ-Pufferregion 7 weggelassen sein.
  • Sechste Ausführungsform
  • Bei der vorliegenden Ausführungsform wird ein anderer Aufbau des Planargatetyp-IGBT, der in jeder der 75-78 gezeigt ist, beschrieben. 79-83 sind jeweils schematische Querschnittsansichten, die jede Art des Aufbaus des Planargatetyp-IGBT gemäß der sechsten Ausführungsform zeigen.
  • Bezug nehmend auf 79 ist der Planargatetyp-IGBT in dem Halbleitersubstrat mit einer Dicke von beispielsweise ungefähr 50 µm bis 800 µm ausgebildet. Die p-Typ-Bodyregion 2 aus einem p-Typ-Halbleiter ist selektiv auf der ersten Hauptoberfläche der n--Driftschicht 1 auf der linken Seite in der Figur ausgebildet. Die p-Typ-Bodyregion 2 weist beispielsweise eine Konzentration von 1×1015 bis 1×1018 cm-3 und eine Diffusionstiefe von ungefähr 1,0 bis 4,0 µm ausgehend von der ersten Hauptoberfläche auf. Die n-Typ-Emitterregion 3 aus einem n-Typ-Halbleiter ist auf der ersten Hauptoberfläche in der p-Typ-Bodyregion 2 beispielsweise so ausgebildet, dass sie eine Konzentration von 1×1018 bis 1×1020 cm-3 oder mehr und eine Diffusionstiefe von ungefähr 0,3 bis 2,0 µm ausgehend von der ersten Hauptoberfläche aufweist. Die p+-Verunreinigungsdiffusionsregion 6 zum Bereitstellen eines Kontakts mit niedrigem Widerstand zu der p-Typ-Bodyregion 2 ist in der Figur links von der n-Typ-Emitterregion 3 so ausgebildet, dass sie von der n-Typ-Emitterregion 3 beabstandet ist. Beispielsweise ist die p+- Verunreinigungsdiffusionsregion 6 beispielsweise so ausgebildet, dass sie eine Konzentration von ungefähr 1x1018 bis 1×1020 cm-3 und eine Diffusionstiefe ausgehend von der ersten Hauptoberfläche aufweist, welche kleiner oder gleich der Tiefe der n-Typ-Emitterregion 3 ist.
  • Die Gateelektrode 5a ist auf der ersten Hauptoberfläche mit dem dazwischengefügten Gateisolationsfilm 4 so ausgebildet, dass sie der p-Typ-Bodyregion 2 gegenüberliegt, welche zwischen die n--Driftschicht 1 und die n-Typ-Emitterregion 3 gefügt ist. Die Gateelektrode 5a erstreckt sich zum rechten Ende in der Figur und liegt der n--Driftschicht 1 mit der Gateisolationsschicht dazwischen auf der rechten Seite in der Figur gegenüber.
  • Diese n--Driftschicht 1, n-Typ-Emitterregion 3 und Gateelektrode 5a bilden zusammen einen Isoliertgatetyp-Feldeffekttransistorabschnitt (hier im folgenden als ein MOS-Transistor bezeichnet), in dem die n--Driftschicht 1 als eine Drain verwendet wird, die n-Typ-Emitterregion 3 als eine Source verwendet wird und ein Abschnitt der p-Typ-Bodyregion 2, der der Gateelektrode 5a mit der Gateisolationsschicht 4 dazwischen gegenüberliegt, als ein Kanal verwendet wird.
  • Die Isolationsschicht 9 und die Emitterelektrode 11 sind auf der ersten Hauptoberfläche ausgebildet. Die Isolationsschicht 9 bedeckt die n-Typ-Emitterregion 3 und die p-Typ-Bodyregion 2 auf der ersten Hauptoberfläche und die Gateelektrode 5a. Die Emitterelektrode 11 bedeckt die p+- Verunreinigungsdiffusionsregion 6 und die Isolationsschicht 9 und legt ein Emitterpotential E an die p+- Verunreinigungsdiffusionsregion 6 und die n-Typ-Emitterregion 3 an.
  • Weiterhin sind die n-Typ-Pufferregion 7 und die p-Typ-Kollektorregion 8 in dieser Reihenfolge auf der zweiten Hauptoberflächenseite der n--Driftschicht 1 ausgebildet. Die Kollektorelektrode 12, die ein Kollektorpotential C anlegt, ist elektrisch mit der p-Typ-Kollektorregion 8 verbunden.
  • Bei der vorliegenden Ausführungsform ist die Spitzendichte in der Grenzfläche zwischen dem Halbleitersubstrat und der Kollektorelektrode 12 (d.h. die Grenzfläche zwischen der p-Typ-Kollektorregion 8 und der Kollektorelektrode 12) nicht kleiner als 0 und nicht größer als 3×108 Einheiten/cm2.
  • Der in 80 gezeigte Aufbau unterscheidet sich von dem Aufbau in 79 darin, dass die p-Typ-Bodyregion 2 in dem Bereich (näher zu der zweiten Hauptoberfläche), in dem die Isolationsschicht 9 in der Draufsicht nicht ausgebildet ist, tiefer ausgebildet ist. Solch eine p-Typ-Bodyregion 2 wird ausgebildet durch Hinzufügen des Arbeitsgangs des Implantierens von p-Typ-Verunreinigungen in die erste Hauptoberfläche unter Verwendung der Isolationsschicht 9 als eine Maske.
  • Der in 81 gezeigte Aufbau unterscheidet sich von dem in 79 gezeigten Aufbau darin, dass eine n-Typ-Verunreinigungsdiffusionsregion 14a innerhalb der n--Driftschicht 1 so ausgebildet ist, dass sie an die Seitenfläche der p-Typ-Bodyregion 2 angrenzt.
  • Der in 82 gezeigte Aufbau unterscheidet sich von dem Aufbau in 81 darin, dass die p-Typ-Bodyregion 2 in der Region (näher zu der zweiten Hauptoberfläche), in der die Isolationsschicht 9 in der Draufsicht nicht ausgebildet ist, tiefer ausgebildet ist.
  • Der in 83 gezeigte Aufbau unterscheidet sich von dem Aufbau in 81 darin, dass die n-Typ-Verunreinigungsdiffusionsregion 14a innerhalb der n--Driftschicht 1 so weiter ausgebildet ist, dass sie an den Boden der p-Typ-Bodyregion 2 angrenzt.
  • Die n-Typ-Verunreinigungsdiffusionsregion 14a ist angrenzend zu der p-Typ-Bodyregion 2 ausgebildet, wie in 81-83 gezeigt, was einen Anstieg in der Ladungsträgerkonzentration auf der Emitterseite (erste Hauptoberflächenseite) in dem Fall bewirkt, in dem der IGBT in dem AN-Zustand ist, wie in 84 gezeigt. Folglich können die Eigenschaften des IGBT verbessert werden. 85 ist ein Diagramm, das jeweils die Beziehung zwischen VCE und JC zeigt, wenn eine n-Typ-Verunreinigungsdiffusionsregion ausgebildet ist und nicht ausgebildet ist. Bezug nehmend auf 85 ist eine Emitter-Kollektorspannung VCE bezüglich der Stromdichte JC in dem Fall verringert, in dem die n-Typ-Verunreinigungsdiffusionsregion 14a ausgebildet ist.
  • 86 ist ein Diagramm, das die Beziehung von SN14a/SN- zu VCE(sat), JC,Break und VG,Break gemäß der sechsten Ausführungsform zeigt. In diesem Fall stellt SN14a/SN- ein Verhältnis der Anzahl der Atome pro Flächeneinheit der Verunreinigungen, welche die n-Typ-Verunreinigungsdiffusionsregion 14a (Atome/cm2) ausbilden, SN14a zu der Anzahl der Atome pro Flächeneinheit der Verunreinigungen, die die n--Driftschicht 1 (Atome/cm2) ausbilden, SN- dar. JC,Break stellt eine Stromdichte dar, die eine Betriebsunterbrechung der Vorrichtung in dem RBSOA(sicherer Betriebsbereich bei Sperrvorspannung)-Modus gestattet und VG,Break stellt eine Gatespannung dar, welche eine Betriebsunterbrechung der Vorrichtung in dem SCSOA(sicherer Arbeitsbereich bei Kurzschluss)-Modus erlaubt. Bezug nehmend auf 86 kann unter der Bedingung, dass 0 < SN14a/SN- ≤ 20 ist, ein hohes Betriebsunterbrechungsvermögen erzielt werden und eine verringerte Kollektor-Emitter-Spannung VCE(sat) kann ebenfalls erzielt werden. Deshalb ist es vorzuziehen, dass die n-Typ-Verunreinigungsdiffusionsregion 14a der Bedingung 0 < SN14a/SN- ≤ 20 genügt zum Verringern der AN-Spannung, während RBSOA und SCOA sichergestellt werden.
  • Siebte Ausführungsform
  • 87 ist eine Draufsicht, die das Layout der Halbleitervorrichtung gemäß der siebten Ausführungsform zeigt. 88 ist eine Querschnittsansicht entlang einer Linie LXXXVIII-LXVIII in 87. 89 ist eine Querschnittsansicht entlang einer Linie LXXXIX-LXXXIX in 87. 90 zeigt eine Verunreinigungskonzentrationsverteilung entlang einer Linie XC-XC in 88. Der mit Diagonallinien markierte Abschnitt in 87 ist eine Region, in der eine p-Typ-Verunreinigungsdiffusionsregion 41 ausgebildet ist. Obwohl lediglich eine Gatefurche 1a (durch gestrichelte Linien in der Figur dargestellt), die entlang einer Gateelektrodenverdrahtung 11a ausgebildet ist, in 87 gezeigt ist, sind tatsächlich eine Mehrzahl von Gatefurchen 1a (oder Emitterfurchen 1b) entlang jeder Gateelektrodenverdrahtung 11a ausgebildet. Bezug nehmend auf 87-90 wird sodann der Aufbau des IGBT gemäß der vorliegenden Ausführungsform beschrieben.
  • Insbesondere Bezug nehmend auf 87 sind die Emitterelektroden 11 und die Gateelektrodenverdrahtungen 11a abwechselnd in der lateralen Richtung in der Figur angeordnet und erstrecken sich in der vertikalen Richtung in der Figur. Eine Gateanschlussfläche 28 zum elektrischen Verbinden mit einer anderen Verdrahtung ist in dem unteren Ende der Gateelektrodenverdrahtung 11a vorgesehen, die in dem Mittelabschnitt des Chips in der Figur angeordnet ist. Weiterhin ist die Mehrzahl der Gatefurchen 1a direkt unterhalb der Gateelektrodenverdrahtung 11a in der Vertikalrichtung in der Figur und entlang der Richtung, in der sich die Gateelektrodenverdrahtung 11a erstreckt, angeordnet. Die Mehrzahl der Gatefurchen 1a, von denen jede in der Draufsicht eine Rechteckgestalt hat, ist entlang der Richtung, in der sich die kurze Seite des Rechtecks erstreckt (die Vertikalrichtung in der Figur), angeordnet. Die p-Typ-Bodyregion 2 und die n-Typ-Verunreinigungsdiffusionsregion 14 sind zwischen den Gatefurchen 1a ausgebildet, die in der Vertikalrichtung in der Figur benachbart zueinander sind. Weiterhin ist zwischen den Emitterelektroden 11, welche in der lateralen Richtung in der Figur (d.h. an dem Ende des Gategrabens 1a) benachbart zueinander sind, eine p-Typ-Verunreinigungsdiffusionsregion 41 (eine Wannenschicht) ausgebildet. Die p-Typ-Verunreinigungsdiffusionsregion 51 dehnt sich unmittelbar unterhalb der Gateelektrodenverdrahtung 11a entlang der Emitterelektrode 11 in der Vertikalrichtung in der Figur aus.
  • Insbesondere Bezug nehmend auf 88 ist zwischen der p-Typ-Bodyregion 2 und der n--Driftschicht 1 eine n-Typ-Verunreinigungsdiffusionsregion 14 ausgebildet. Wie in 90 gezeigt ist, ist die n-Typ-Verunreinigungsdiffusionsregion 14 in der Verunreinigungskonzentration höher als die n--Driftschicht 1. Wenn die n-Typ-Verunreinigungsdiffusionsregion 14 vorhanden ist, dann ragt zumindest die Gatefurche 1a oder die Emitterfurche 1b (z.B. 40) bezüglich der Position, an der die Verunreinigungskonzentration in der n-Typ-Verunreinigungsdiffusionsregion 14 1×1016 cm-3 erreicht, zu der zweiten Hauptoberfläche hin hervor, was die Aufrechterhaltung einer hohen Spannungsfestigkeit (BVCES) erlaubt. Der in 88 gezeigte Aufbau ist im Wesentlichen der gleiche wie jener der Struktur D, die in 39 gezeigt ist.
  • Insbesondere Bezug nehmend auf 89 erstreckt sich die Gateelektrode 5a, welche die Gatefurche 1a ausfüllt, ebenfalls auf der ersten Hauptoberfläche, welche außerhalb der Gatefurche 1a angeordnet ist, und ist an ihrem sich erstreckenden Abschnitt mit der Gateelektrodenverdrahtung 11a elektrisch verbunden. Die Barrierenmetallschicht 11 ist unter der Gateelektrodenverdrahtung 11a angeordnet und die Silizidschicht 21a ist in der Region ausgebildet, in der die Barrierenmetallschicht 10 und die Gateelektrode 5a in Kontakt miteinander sind. Eine Passivierungsschicht 15 ist auf der Gateelektrodenverdrahtung 11a und der Emitterelektrode 11 ausgebildet. Die p-Typ-Verunreinigungsdiffusionsregion 41 erstreckt sich tiefer als die Gatefurche 1a (zu der zweiten Hauptoberfläche hin).
  • Obwohl jede in 87 gezeigte Furche einer Gatefurche 1a entspricht, die mit der Gateelektrode 5a ausgefüllt ist, muss zumindest eine der Furchen lediglich als eine Gatefurche dienen und die anderen Furchen können als Emitterfurchen dienen.
  • Bezug nehmend auf 88 ist der Abstand zwischen der Gatefurche 1a und einer weiteren dazu benachbarten Furche (Gatefurche 1a auf der rechten Seite in der Figur) als ein Rasterabstand X definiert. Weiterhin ist die Tiefe von der ersten Hauptoberfläche des Halbleitersubstrats zum Boden der Gatefurche 1a, die einen Gategraben bildet, als eine Tiefe Y definiert. Der Betrag, um den die Gatefurche 1a aus der Übergangsebene zwischen der p-Typ-Bodyregion 2 und der n-Typ-Verunreinigungsdiffusionsregion 14 (die Übergangsebene zwischen der p-Bodyregion 2 und der n--Driftschicht 1, wenn die n-Typ-Verunreinigungsdiffusionsregion 14 nicht ausgebildet ist) ragt, ist als ein Überragbetrag DT definiert. Weiter Bezug nehmend auf 89 ist der Abstand (die Tiefe) von der Übergangsebene zwischen der p-Typ-Verunreinigungsdiffusionsregion 41 und der n--Driftschicht 1 zu dem Boden der Gatefurche 1a definiert als eine Tiefe DT, Pwell .
  • Der Erfinder der vorliegenden Anmeldung hat herausgefunden, dass die Spannungsfestigkeit (Durchbruchsspannung) des IGBT verbessert werden kann durch das Ausführen des Grabengates in dem IGBT mit einer Grabengatestruktur unter den folgenden Bedingungen.
  • 91 ist ein Diagramm, das die Beziehung zwischen Y/X und BVCES gemäß der siebten Ausführungsform zeigt. Wenn, Bezug nehmend auf 91, die Tiefe Y ausgehend von der ersten Hauptoberfläche des Halbleitersubstrats zu dem Boden der Gatefurche 1a, die einen Gategraben ausbildet, größer ist als der Abstand zwischen der Gatefurche 1a und einer weiteren dazu benachbarten Furche (d.h. unter der Bedingung 1,0 ≤ Y/X), dann kann eine hohe Durchbruchsspannung BVCES erzielt werden.
  • 92 ist ein Diagramm, das die Beziehung zwischen DT und BVCES und die Beziehung zwischen DT und EP/CS oder EP/N- gemäß der siebten Ausführungsform zeigt. In diesem Fall stellt EP/CS eine elektrische Feldstärke in der Übergangsebene zwischen der p-Typ-Bodyregion 2 und der n-Typ-Verunreinigungsdiffusionsregion 14 dar. EP/N- stellt eine elektrische Feldstärke in der Übergangsebene zwischen der p-Typ-Bodyregion 2 und der n--Driftschicht 1 in dem Fall dar, in dem die n-Typ-Verunreinigungsdiffusionsregion 14 nicht ausgebildet ist. Bezug nehmend auf 92 ist in dem Fall, in dem der Überragbetrag DT der Gatefurche 1a ausgehend von der Übergangsebene zwischen der p-Typ-Bodyregion 2 und der n-Typ-Verunreinigungsdiffusionsregion 14 gleich 1,0 µm ≤ DT ist, die elektrische Feldstärke EP/CS oder EP/N- verringert und die Durchbruchsspannung BVCES ist erhöht.
  • 93 ist ein Diagramm, das die Beziehung von DT,Pwell zu BVCES und ΔBVCES gemäß der siebten Ausführungsform zeigt. In diesem Falls stellt ΔBVCES einen Wert dar, der erhalten wird durch Subtrahieren von BVCES in dem Fall, in dem das Gatepotential auf -20V gesetzt ist, von BVCES in dem Fall, in dem das Gatepotential auf 0V (gleich dem Emitterpotential) gesetzt ist. Wenn, Bezug nehmend auf 93 die Tiefe DT,Pwell von der Bodenfläche der Gatefurche 1a zu der Bodenfläche der p-Typ-Verunreinigungsdiffusionsregion 41 (Übergangsebene zwischen der p-Typ-Verunreinigungsdiffusionsregion 41 und der n--Driftschicht 1) gleich DT,Pwell ≤ 1,0 µm ist, dann ist die Durchbruchsspannung BVCES erhöht und der Durchbruchsspannungsschwankungsbetrag ΔBVCES ist ebenfalls auf niedrige Werte herabgedrückt.
  • Wie oben beschrieben, kann die Spannungsfestigkeit des IGBT verbessert werden durch Herstellen der Gatefurche 1a und der Emitterfurche 1b dergestalt, dass die Bedingung 1,0 ≤ Y/X, 1,0 µm ≤ DT oder 0 < DT,Pwell ≤ 1,0 µm erfüllt ist.
  • Obwohl in 88 der Aufbau beschrieben wurde, bei dem die n-Typ-Verunreinigungsdiffusionsregion 14 vollständig zwischen Gatefurchen 1a ausgebildet ist, kann die n-Typ-Verunreinigungsdiffusionsregion 14 lediglich in einem Abschnitt zwischen einer Mehrzahl von Furchen ausgebildet sein, wie in 94 und 95 gezeigt, die unten erläutert werden.
  • 94 und 95 sind jeweils schematische Querschnittsansichten, die jede Art des Aufbaus des Grabengate-IGBT gemäß der siebten Ausführungsform zeigen. In dem in 94 gezeigten Aufbau ist die n-Typ-Verunreinigungsdiffusionsregion 14 lediglich um den Gategraben herum ausgebildet. Die n-Typ-Verunreinigungsdiffusionsregion 14 ist so ausgebildet, dass sie in Kontakt zu der Gatefurche 1a, jedoch nicht zu der Emitterfurche 1b gebracht ist. Im Gegensatz dazu ist in dem in 95 gezeigten Aufbau die n-Typ-Verunreinigungsdiffusionsregion 14 lediglich um den Emittergraben herum ausgebildet. Die n-Typ-Verunreinigungsdiffusionsregion 14 ist so ausgebildet, dass sie in Kontakt mit jeder der beiden Emitterfurchen 1b aber nicht in Kontakt mit der Gatefurche 1a gebracht ist.
  • Es soll erwähnt werden, dass, da die anderen Aufbauten als jene, die oben beschrieben wurden, nahezu gleich dem Aufbau der in 40 gezeigten Struktur E sind, die gleichen Komponenten durch die gleichen Bezugszeichen bezeichnet sind und eine Beschreibung derselben nicht wiederholt wird.
  • Der Erfinder der vorliegenden Anmeldung hat herausgefunden, dass die Kollektor-Emitterspannung verringert werden kann und die Durchbruchsenergie verbessert werden kann durch Einstellen der Weite der n-Typ-Verunreinigungsdiffusionsregion 14 und des Abstands von der Emitterfurche 1b.
  • 96 ist ein Diagramm, das die Beziehungen von Wcs und Xcs zu VCE und Esc zeigt. In diesem Fall stellt WCS eine Breite der n-Typ-Verunreinigungsdiffusionsregion 14 in der Region dar, die in der Draufsicht um die Emitterfurche 1b herum vorhanden ist, und XCS stellt einen Abstand von der Emitterfurche 1b zu dem Ende der n-Typ-Verunreinigungsdiffusionsregion 14 dar. Wenn, Bezug nehmend auf 96, für die Breite Wcs der n-Typ-Verunreinigungsdiffusionsregion 14 gleich 6 µm ≤ Wcs ≤9 µm gilt oder für den Abstand XCS von der Emitterfurche 1b zu dem Ende der n-Typ-Verunreinigungsdiffusionsregion 14 gleich 0,5 µm ≤ XCS ≤ 2 µm gilt, dann ist die Kollektor-Emitter-Spannung VCE erniedrigt und eine während eines starken Kurschlusses erhaltene Durchbruchsenergie Esc wird erzielt.
  • 97 ist ein Diagramm, das das ebene Layout der n-Typ-Emitterregion 3 und der p+-Verunreinigungsdiffusionsregion 6 in der Halbleiterregion gemäß der siebten Ausführungsform zeigt. Bezug nehmend auf 97 erstrecken sich die Gateelektrode 5a und die Emitterleitungsschicht 5b jeweils in der vertikalen Richtung in der Figur, und die n-Typ-Emitterregion 3 ist zwischen der Gateelektrode 5a und der Emitterleitungsschicht 5b und zwischen den Emitterleitungsschichten 5b ausgebildet. Die n-Typ-Emitterregion 3 erstreckt sich in der vertikalen Richtung in der Figur und die p+-Verunreinigungsdiffusionsregionen 6 sind in regelmäßigen Intervallen in der Region angeordnet, die zwischen den n-Typ-Emitterregionen 3 liegt. Wie in 98 gezeigt, können weiterhin die n-Typ-Emitterregion 3 und die p+- Verunreinigungsdiffusionsregion 6 abwechselnd in der Richtung ausgebildet sein, in der sich die Gateelektrode 5a oder die Emitterleitungsschicht 5b erstrecken (in der vertikalen Richtung in der Figur).
  • Wie in 97 und 98 gezeigt, ist die Breite der n-Typ-Emitterregion 3 entlang der Richtung, in der sich die Gateelektrode 5a erstreckt, als WSO definiert und die Breite der P+-Verunreinigungsdiffusion 6 entlang der Richtung, in der sich die Gateelektrode 5a erstreckt, ist als WPC definiert. Der Erfinder der vorliegenden Anmeldung hat herausgefunden, dass die Kollektor-Emitter-Spannung erniedrigt werden kann und die Durchbruchsenergie verbessert werden kann durch Beeinflussen der Beziehung zwischen WSO und WPC.
  • 99 ist ein Diagramm, das die Beziehung von α zu VCE(sat) und Esc gemäß der siebten Ausführungsform zeigt. In diesem Fall stellt α(%) einen Wert dar, der definiert ist durch den Ausdruck α = (WSO/WSO + WPC) x 100. Wenn, Bezug nehmend auf 99, α in dem Bereich 8,0% ≤ α ≤ 20,0% liegt, dann werden eine niedrige Kollektor-Emitterspannung VCE(sat) und eine hohe Durchbruchsenergie Esc erzielt.
  • Achte Ausführungsform
  • 100 ist ein Diagramm, das in schematischer Weise das ebene Layout der Gateanschlussfläche gemäß der achten Ausführungsform zeigt. Bezug nehmend auf 100 wird bei der vorliegenden Ausführungsform ein Teil des Strompfades der Gateelektrodenverdrahtung 11a (87) durch einen Widerstandskörper 28a mit einem lokal hohen Widerstand ausgebildet. In 100 ist ein Teil der Gateanschlussfläche 28 zum elektrischen Verbinden der Verdrahtung (Oberflächengateverdrahtung) und der Gateelektrodenverdrahtung 11a durch Widerstandskörper 28a ausgebildet. Jeder der Widerstandskörper 28a ragt durch die Öffnung, die in dem Mittelabschnitt der Gateanschlussfläche 28 vorgesehen ist, so hervor, dass sie einander gegenüber liegen. Der Widerstandskörper 28a kann die gleiche Struktur wie die Gateelektrode 5a aufweisen, die beispielsweise in 1 oder 75 gezeigt ist.
  • Die 101 und 102 sind jeweils Diagramme zum Veranschaulichen des Oszillationsphänomens der Gatespannung. Gemäß dem MOS-Transistor und dem IGBT mit einer Grabengatestruktur verursacht einen Anstieg in der Schaltgeschwindigkeit ein Oszillieren der Kollektor-Emitter-Spannung VCE während der Schwankung eines Stroms Ic, wie in 101 gezeigt. Dies wird verursacht durch die Tatsache, dass eine LCR-Schaltungskonstante erhalten wird, welche eine Oszillation der Vorrichtung verursacht. Folglich wird der Widerstandskörper 28a angeordnet zum Erzielen einer LCR-Schaltungskonstante, welche kaum eine Oszillation der Vorrichtung bewirkt. Folglich kann das Oszillationsphänomen einer Gatespannung Vge unterdrückt werden, wie in 102 gezeigt.
  • Neunte Ausführungsform
  • Zum Verbessern der VCE(sat)-EOFF-Eigenschaften bei dem IGBT ist es wirkungsvoll, eine Dicke der n--Driftschicht 1 zu verringern. Eine Verringerung in der Dicke der n--Driftschicht 1 macht es jedoch schwierig, eine hohe Spannungsfestigkeit zu implementieren. Somit schenkt der Erfinder der vorliegenden Anmeldung der Beziehung zwischen der elektrischen Feldstärke EP/CS in der Übergangsebene zwischen der p-Typ-Bodyregion 2 und der n-Typ-Verunreinigungsdiffusionsregion 14 (elektrische Feldstärke EP/N- in der Übergangsebene zwischen der p-Typ-Bodyregion 2 und der n--Driftschicht 1, wenn die n-Typ-Verunreinigungsdiffusionsregion 14 nicht ausgebildet ist) und der elektrischen Feldstärke EN/N- in der Übergangsebene zwischen der n-Typ-Pufferregion 7 und der n--Driftschicht 1 Beachtung, um dabei herauszufinden, dass die Spannungsfestigkeit des IGBT verbessert werden kann.
  • 103 ist ein Diagramm, das in schematischer Weise die elektrische Feldstärkenverteilung entlang einer Linie XIX-XIX in 1 gemäß der neunten Ausführungsform zeigt, wenn eine Vorspannung in Sperrrichtung geringfügig niedriger ist als die Durchbruchsspannung des Hauptübergangs in dem IGBT. 104 ist ein Diagramm, das die Beziehung zwischen der elektrischen Feldstärke und der Durchbruchsspannung in der Übergangsebene gemäß der neunten Ausführungsform zeigt.
  • Wenn, Bezug nehmend auf 103, eine Vorspannung in Sperrrichtung anliegt, die geringfügig niedriger ist als die Durchbruchsspannung an dem Hauptübergang des IGBT, dann nimmt das in dem Halbleiter erhaltene elektrische Feld schnell in der Region von der ersten Hauptoberfläche des Halbleitersubstrates zu der Übergangsebene zwischen der p-Typ-Bodyregion 2 und der n--Driftschicht 1 zu und danach allmählich innerhalb der n--Driftschicht 1 ab, woraufhin ein rascher Abfall in der n--Driftschicht 1 und der n-Typ-Pufferregion 7 folgt. Weiterhin erreicht das elektrische Feld in der p-Typ-Bodyregion 2 und der n-Typ-Pufferregion 7 den Wert 0. Bezug nehmend auf 104 wird eine hohe Durchbruchsspannung BVCES erzielt, wenn die elektrische Feldstärke EP/N- in der Übergangsebene zwischen der n--Driftschicht 1 und der p-Typ-Bodyregion 2 gleich 0 < EP/N- ≤ 3,0x1015 (V/cm) ist. Weiterhin wird eine hohe Durchbruchsspannung BVCES erzielt, wenn die elektrische Feldstärke EN/Nin der Übergangsebene zwischen der n-Typ-Pufferregion 7 und der n--Driftschicht 1 gleich 2,0×1014 ≤EN/N- (V/cm) ist. Es ist vorzuziehen, dass EN/N- nicht größer als EP/N- ist.
  • Es sollte erwähnt werden, dass die Struktur oder der Wertebereich, die in jeder der ersten bis achten Ausführungsformen beschrieben wurden, in zweckmäßiger Weise miteinander kombiniert werden können. Dazu werden auch im Folgenden noch weitere Ausgestaltungen der Halbleitervorrichtung beschrieben, die einzeln oder in Kombination bei den oben beschriebenen Ausführungsformen anwendbar sind.
  • INDUSTRIELLE ANWENDBARKEIT
  • Die vorliegende Erfindung ist geeignet als eine Halbleitervorrichtung mit hoher Spannungsfestigkeit, die für den Parallelbetrieb geeignet ist, und insbesondere als eine Halbleitervorrichtung mit einem IGBT.

Claims (3)

  1. IGBT mit: einem Halbleitersubstrat mit einer ersten Hauptoberfläche und einer zweiten Hauptoberfläche, die einander gegenüberliegen; und einem Element mit einer Gateelektrode (5a), die auf einer Seite der ersten Hauptoberfläche ausgebildet ist, einer ersten Elektrode (11), die auf der Seite der ersten Hauptoberfläche ausgebildet ist, und einer zweiten Elektrode (12), die in Kontakt mit der zweiten Hauptoberfläche ausgebildet ist, und einer Kollektorregion, die auf der zweiten Hauptoberfläche ausgebildet ist, wobei die Kollektorregion eine Kollektordiffusionsschicht (8) eines ersten Leitungstyps in Kontakt zu der zweiten Elektrode (12) beinhaltet sowie eine Pufferdiffusionsschicht (7) eines zweiten Leitungstyps, die näher zu der ersten Hauptoberfläche hin ausgebildet ist als die Kollektordiffusionsschicht, wobei die Kollektorregion weiterhin eine Driftdiffusionsschicht (1) des zweiten Leitungstyps aufweist und die Driftdiffusionsschicht niedriger in der Verunreinigungskonzentration ist als die Pufferdiffusionsschicht (7) und angrenzend an die Pufferdiffusionsschicht und näher zu der ersten Hauptoberfläche hin als die Pufferdiffusionsschicht ausgebildet ist, und eine Ladungsträgerlebensdauer (τx) in einem Bereich einer Tiefe von nicht weniger als 0,50 µm und nicht mehr als 60,0 µm ausgehend von der zweiten Hauptoberfläche so gewählt ist, dass es der Bedingung 1×10-6 ≤τx/τN- ≤ 1 genügt, wobei τN- eine Ladungsträgerlebensdauer in der Driftdiffusionsschicht (1) ist, wobei ein Verhältnis (CP,P/CP,N) eines Maximalwerts (CP,P) einer Verunreinigungskonzentration in der Kollektordiffusionsschicht (8) zu einem Maximalwert (CP,N) einer Verunreinigungskonzentration in der Pufferdiffusionsschicht (7) nicht niedriger als 1,0 und nicht größer als 1,0×103 ist, wobei ein Verhältnis (SN/SN-) der Anzahl der Atome pro Flächeneinheit der Verunreinigungen (Sn), die die Pufferdiffusi- onsschicht bilden, zu der Anzahl der Atome pro Flächeneinheit der Verunreinigungen (SN-), die die Driftdiffusions- schicht bilden, nicht niedriger als 0,05 und nicht größer als 100 ist, wobei ein Maximalwert (CP,P) einer Verunreinigungskonzentration der Kollektordiffusionsschicht (8) nicht geringer als 1,0×1016 cm-3 und nicht größer als 1,0×1022 cm-3 ist, wobei eine Verunreinigungskonzentration (CS,P) der Kollektordiffusionsschicht in einer Grenzfläche zwischen der zweiten Elektrode (12) und der Kollektordiffusionsschicht (8) nicht geringer als 5,0×1015 cm-3 und nicht größer als 1,0×1022 cm-3 ist, wobei eine Tiefe (DP,N) von der zweiten Hauptoberfläche zu einer Position, an der eine Verunreinigungskonzentration der Pufferdiffusionsschicht (7) einen Maximalwert erreicht, nicht geringer als 0,40 µm und nicht größer als 50 µm ist und eine Tiefe (DN-) von der zweiten Hauptoberfläche zu einer Übergangsebene zwischen der Pufferdiffusionsschicht (7) und der Driftdiffusionsschicht (1) nicht geringer als 0,4 µm und nicht größer als 50 µm ist.
  2. IGBT mit: einem Halbleitersubstrat mit einer ersten Hauptoberfläche und einer zweiten Hauptoberfläche, die einander gegenüberliegen; und einem Element mit einer Gateelektrode (5a), die auf einer Seite der ersten Hauptoberfläche ausgebildet ist, einer ersten Elektrode (11), die auf der Seite der ersten Hauptoberfläche ausgebildet ist, und einer zweiten Elektrode (12), die in Kontakt mit der zweiten Hauptoberfläche ausgebildet ist, und einer Kollektorregion, die auf der zweiten Hauptoberfläche ausgebildet ist, wobei die Kollektorregion eine Kollektordiffusionsschicht (8) eines ersten Leitungstyps in Kontakt zu der zweiten Elektrode (12) beinhaltet sowie eine Pufferdiffusionsschicht (7) eines zweiten Leitungstyps, die näher zu der ersten Hauptoberfläche hin ausgebildet ist als die Kollektordiffusionsschicht, wobei eine Aktivierungsrate in der Kollektordiffusionsschicht (8) größer als 35% und nicht größer als 90% ist.
  3. IGBT nach Anspruch 2, wobei die Kollektordiffusionsschicht (8) eine niedrigere Aktivierungsrate aufweist als die Pufferdiffusionsschicht (7) .
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