JPH09205193A - 複合半導体装置及びその駆動方法 - Google Patents
複合半導体装置及びその駆動方法Info
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- JPH09205193A JPH09205193A JP1151396A JP1151396A JPH09205193A JP H09205193 A JPH09205193 A JP H09205193A JP 1151396 A JP1151396 A JP 1151396A JP 1151396 A JP1151396 A JP 1151396A JP H09205193 A JPH09205193 A JP H09205193A
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Abstract
(57)【要約】
【課題】本発明は安全動作領域が広いＭＩＳ制御複合半
導体装置を提供することを目的とする。 【解決手段】ｐｎｐｎの連続した４層からなるサイリス
タ領域と、サイリスタ領域の中間のｎ層に中間のｐ層か
ら離れて形成され、ｐウエル層とソース層及びドレイン
層とからなるMISFET領域とが直列に接続され、ｐウエル
層とサイリスタのｐベース層にまたがって絶縁ゲートが
形成された複合半導体装置において、ターンオフ時にｐ
ウエル層とサイリスタのｐベース層にまたがって形成さ
れた絶縁ゲートを、ｐウエル層とソース層及びドレイン
層とからなるMISFETのゲートより先に負にバイアスす
る。 【効果】MISFETに大きな電圧が印加されないので、安全
動作領域が広くできる。
導体装置を提供することを目的とする。 【解決手段】ｐｎｐｎの連続した４層からなるサイリス
タ領域と、サイリスタ領域の中間のｎ層に中間のｐ層か
ら離れて形成され、ｐウエル層とソース層及びドレイン
層とからなるMISFET領域とが直列に接続され、ｐウエル
層とサイリスタのｐベース層にまたがって絶縁ゲートが
形成された複合半導体装置において、ターンオフ時にｐ
ウエル層とサイリスタのｐベース層にまたがって形成さ
れた絶縁ゲートを、ｐウエル層とソース層及びドレイン
層とからなるMISFETのゲートより先に負にバイアスす
る。 【効果】MISFETに大きな電圧が印加されないので、安全
動作領域が広くできる。
Description
【０００１】
【発明の属する技術分野】本発明はMISFETとサイリスタ
を複合化した複合半導体装置及びその駆動方法に関す
る。
を複合化した複合半導体装置及びその駆動方法に関す
る。
【０００２】
【従来の技術】インバータ装置などの電力変換器の高性
能化の要求から、高速，低損失，大容量の半導体スイッ
チング素子の開発が望まれている。近年これに応える半
導体スイッチング素子として、ＭＩＳゲートでサイリス
タを制御する素子（ＭＩＳ制御サイリスタ）が注目され
ている。ＭＩＳ制御サイリスタは、ＩＧＢＴ(Insulated
Gate Bipolar Transistor)に比べ低いオン電圧が実現で
きるため、オン時の電力損失が小さく高耐圧化に適して
いる。特に、サイリスタと直列にMISFETを接続し、この
MISFETのオン・オフによりサイリスタの電流経路を導通
・遮断してスイッチングするＭＩＳ制御サイリスタは、
直列接続されたMISFETの限流作用により、素子を集積化
し並列動作させた場合にも、一つの素子への電流集中が
起こりにくく大電流化に適している。また特にオン状態
にサイリスタのｐベース層がフローティング電位となる
構造の素子は、サイリスタがオンしやすくさらに抵抗損
失の低減が期待できる。このような素子としては、例え
ば、特開平4−196359 号公報において報告されているも
のがある。
能化の要求から、高速，低損失，大容量の半導体スイッ
チング素子の開発が望まれている。近年これに応える半
導体スイッチング素子として、ＭＩＳゲートでサイリス
タを制御する素子（ＭＩＳ制御サイリスタ）が注目され
ている。ＭＩＳ制御サイリスタは、ＩＧＢＴ(Insulated
Gate Bipolar Transistor)に比べ低いオン電圧が実現で
きるため、オン時の電力損失が小さく高耐圧化に適して
いる。特に、サイリスタと直列にMISFETを接続し、この
MISFETのオン・オフによりサイリスタの電流経路を導通
・遮断してスイッチングするＭＩＳ制御サイリスタは、
直列接続されたMISFETの限流作用により、素子を集積化
し並列動作させた場合にも、一つの素子への電流集中が
起こりにくく大電流化に適している。また特にオン状態
にサイリスタのｐベース層がフローティング電位となる
構造の素子は、サイリスタがオンしやすくさらに抵抗損
失の低減が期待できる。このような素子としては、例え
ば、特開平4−196359 号公報において報告されているも
のがある。
【０００３】図４にその断面構造を示す。この半導体装
置はｎ−基板(ｎ−１層)１の裏面にｐ＋層２が形成され
ている。このｐ＋層２に低抵抗で接触してコレクタ電極
(Ｃ)３が設けられている。ｎ−基板表面にはゲート電極
５と絶縁膜６からなる絶縁ゲートＧ１，ゲート電極７と
絶縁膜８からなる絶縁ゲートＧ２が形成されている。絶
縁ゲートＧ１下に達するようにｎ＋１層１１，ｎ＋２層
１２が絶縁ゲートＧ１をはさんで主表面から形成されて
いる。また絶縁ゲートＧ２をはさんでｎ＋２層１２と反
対側にｎ＋３層１３が、Ｇ２下に達するように主表面か
ら形成されている。ｎ＋１層１１，ｎ＋２層１２を取り
囲むようにｐ１層１４が設けられている。ｎ＋３層１３
を取り囲むように、ｐ２層１５が設けられている。ｎ＋
１層１１に低抵抗で接触して電極４が設けられている。
ｎ＋２層１２とｐ１層１４に低抵抗で接触してエミッタ
電極（Ｅ）９が形成されている。ｎ＋３層１３に低抵抗
で接触して電極１０が設けられている。絶縁ゲートＧ１
とＧ２の電極は低抵抗の配線電極により接続されてい
る。また電極４と電極１０も別の低抵抗の配線電極によ
り接続されている。
置はｎ−基板(ｎ−１層)１の裏面にｐ＋層２が形成され
ている。このｐ＋層２に低抵抗で接触してコレクタ電極
(Ｃ)３が設けられている。ｎ−基板表面にはゲート電極
５と絶縁膜６からなる絶縁ゲートＧ１，ゲート電極７と
絶縁膜８からなる絶縁ゲートＧ２が形成されている。絶
縁ゲートＧ１下に達するようにｎ＋１層１１，ｎ＋２層
１２が絶縁ゲートＧ１をはさんで主表面から形成されて
いる。また絶縁ゲートＧ２をはさんでｎ＋２層１２と反
対側にｎ＋３層１３が、Ｇ２下に達するように主表面か
ら形成されている。ｎ＋１層１１，ｎ＋２層１２を取り
囲むようにｐ１層１４が設けられている。ｎ＋３層１３
を取り囲むように、ｐ２層１５が設けられている。ｎ＋
１層１１に低抵抗で接触して電極４が設けられている。
ｎ＋２層１２とｐ１層１４に低抵抗で接触してエミッタ
電極（Ｅ）９が形成されている。ｎ＋３層１３に低抵抗
で接触して電極１０が設けられている。絶縁ゲートＧ１
とＧ２の電極は低抵抗の配線電極により接続されてい
る。また電極４と電極１０も別の低抵抗の配線電極によ
り接続されている。
【０００４】図５に本複合半導体装置の等価回路を示
す。本装置は、ｐ＋層２，ｎ−１層１，ｐ２層１５から
成るｐｎｐトランジスタ（Ｑ１）とｎ−１層１，ｐ２層
１５，ｎ＋３層１３から成るｎｐｎトランジスタ（Ｑ
２）により構成されるサイリスタ（Ｔｈ１）を含んでい
る。このサイリスタＴｈ１は電極１０，配線電極，電極
４，絶縁ゲートＧ１とｎ＋１層１１とｐ１層１４とｎ＋
２層１２からなるｎチャネルMISFET（Ｍ２）を経由して
エミッタ電極（Ｅ）９に接続される。またｎ＋３層１
３，ｐ２層１５，ｎ−１層１から成るｎチャネルMISFET
（Ｍ１）のソース，ドレインがＱ２のエミッタ，コレク
タにそれぞれ接続される。さらにｐ１層１４，ｎ−１層
１，ｐ２層１５からなるｐチャネルMISFET（Ｍ３）が、
ｐ１層１４とｐ２層１５の間に設けられている。
す。本装置は、ｐ＋層２，ｎ−１層１，ｐ２層１５から
成るｐｎｐトランジスタ（Ｑ１）とｎ−１層１，ｐ２層
１５，ｎ＋３層１３から成るｎｐｎトランジスタ（Ｑ
２）により構成されるサイリスタ（Ｔｈ１）を含んでい
る。このサイリスタＴｈ１は電極１０，配線電極，電極
４，絶縁ゲートＧ１とｎ＋１層１１とｐ１層１４とｎ＋
２層１２からなるｎチャネルMISFET（Ｍ２）を経由して
エミッタ電極（Ｅ）９に接続される。またｎ＋３層１
３，ｐ２層１５，ｎ−１層１から成るｎチャネルMISFET
（Ｍ１）のソース，ドレインがＱ２のエミッタ，コレク
タにそれぞれ接続される。さらにｐ１層１４，ｎ−１層
１，ｐ２層１５からなるｐチャネルMISFET（Ｍ３）が、
ｐ１層１４とｐ２層１５の間に設けられている。
【０００５】以下図４，図５を用いて本装置の動作原理
を示す。まず本装置をターンオンするには、エミッタ電
極Ｅに対しコレクタ電極Ｃ及びゲート電極Ｇに正の電圧
を加える。これにより絶縁ゲートＧ１及びＧ２下のｐ１
層１４とｐ２層１５表面にそれぞれｎ反転層が形成され
る（Ｍ１，Ｍ２オン）。このＭ１，Ｍ２を介してエミッ
タ電極Ｅとｎ−１層１が接続され、電子がｎ−１層１に
注入される。この電子注入によりｎ−１層１のポテンシ
ャルが下がり、ｐ＋層２より正孔がｎ−１層１に注入さ
れる（Ｑ１オン）。注入された正孔はｎ−１層１を拡散
しＱ２のベース層であるｐ２層１５へ注入される。この
正孔注入によりｐ２層１５のポテンシャルが上がり、ｎ
＋３層１３よりｐ２層１５へ電子が注入される（Ｑ２オ
ン）。この結果サイリスタＴｈ１がオンし、半導体装置
がオン状態になる。また、Ｔｈ１に流れる電流は直列接
続されたＭ２の限流作用を受ける。一方、ターンオフす
るには、ゲート電極Ｇを、エミッタ電極Ｅに対し同電位
または負の電位にバイアスする。これによりＭ１，Ｍ２
がオフし、ｎ−１層１への電子注入が遮断されるので、
Ｑ１及びＱ２がオフし半導体装置はオフ状態になる。
を示す。まず本装置をターンオンするには、エミッタ電
極Ｅに対しコレクタ電極Ｃ及びゲート電極Ｇに正の電圧
を加える。これにより絶縁ゲートＧ１及びＧ２下のｐ１
層１４とｐ２層１５表面にそれぞれｎ反転層が形成され
る（Ｍ１，Ｍ２オン）。このＭ１，Ｍ２を介してエミッ
タ電極Ｅとｎ−１層１が接続され、電子がｎ−１層１に
注入される。この電子注入によりｎ−１層１のポテンシ
ャルが下がり、ｐ＋層２より正孔がｎ−１層１に注入さ
れる（Ｑ１オン）。注入された正孔はｎ−１層１を拡散
しＱ２のベース層であるｐ２層１５へ注入される。この
正孔注入によりｐ２層１５のポテンシャルが上がり、ｎ
＋３層１３よりｐ２層１５へ電子が注入される（Ｑ２オ
ン）。この結果サイリスタＴｈ１がオンし、半導体装置
がオン状態になる。また、Ｔｈ１に流れる電流は直列接
続されたＭ２の限流作用を受ける。一方、ターンオフす
るには、ゲート電極Ｇを、エミッタ電極Ｅに対し同電位
または負の電位にバイアスする。これによりＭ１，Ｍ２
がオフし、ｎ−１層１への電子注入が遮断されるので、
Ｑ１及びＱ２がオフし半導体装置はオフ状態になる。
【０００６】この半導体装置は、ｐ＋層２からの正孔の
注入に加えて、サイリスタ動作によりｎ＋３層１３から
ｎ−１層１へ電子が注入されるため、ＩＧＢＴに比べｎ
−１層の導電率変調が強く生じ、低オン電圧が実現でき
る。またＩＧＢＴと同様に絶縁ゲートへの電圧の印加・
除去によりオン・オフ可能なため、ＩＧＢＴと同様にゲ
ート回路が極めて簡略化される。
注入に加えて、サイリスタ動作によりｎ＋３層１３から
ｎ−１層１へ電子が注入されるため、ＩＧＢＴに比べｎ
−１層の導電率変調が強く生じ、低オン電圧が実現でき
る。またＩＧＢＴと同様に絶縁ゲートへの電圧の印加・
除去によりオン・オフ可能なため、ＩＧＢＴと同様にゲ
ート回路が極めて簡略化される。
【０００７】さらに本装置では、サイリスタのｐベース
層が直接電極に接しておらず、サイリスタのｐベース層
と電極の間に少なくとも一つのｎ型層を有する構成によ
り、サイリスタのｐベース層の電位は固定されずフロー
ティング電位となる。このとき、サイリスタのｐベース
層と電極間の抵抗が高いので、サイリスタのｐベース層
の電位が上昇しやすい。このため装置のオン時にサイリ
スタのｐベース層とｎエミッタの接合が順方向バイアス
されやすいので、サイリスタがターンオンしやすく低損
失であるという特徴を持つ。
層が直接電極に接しておらず、サイリスタのｐベース層
と電極の間に少なくとも一つのｎ型層を有する構成によ
り、サイリスタのｐベース層の電位は固定されずフロー
ティング電位となる。このとき、サイリスタのｐベース
層と電極間の抵抗が高いので、サイリスタのｐベース層
の電位が上昇しやすい。このため装置のオン時にサイリ
スタのｐベース層とｎエミッタの接合が順方向バイアス
されやすいので、サイリスタがターンオンしやすく低損
失であるという特徴を持つ。
【０００８】
【発明が解決しようとする課題】上記のようなサイリス
タのｐベース層がフローティング電位となるＭＩＳ制御
サイリスタにおいては、ターンオフ時の安全動作領域が
ＩＧＢＴに比べ極めて狭いことを本発明者等は発見し
た。
タのｐベース層がフローティング電位となるＭＩＳ制御
サイリスタにおいては、ターンオフ時の安全動作領域が
ＩＧＢＴに比べ極めて狭いことを本発明者等は発見し
た。
【０００９】本発明は、このような問題点を考慮してな
されたものであり、ＭＩＳ制御サイリスタのターンオフ
時の安全動作領域の拡大を目的とする。
されたものであり、ＭＩＳ制御サイリスタのターンオフ
時の安全動作領域の拡大を目的とする。
【００１０】なお、以下、単に「安全動作領域」と記す
場合、ターンオフ時の安全動作領域を意味するものとす
る。
場合、ターンオフ時の安全動作領域を意味するものとす
る。
【００１１】
【課題を解決するための手段】本発明者等は、上記従来
型のＭＩＳ制御サイリスタの安全動作領域の狭い原因
が、コレクタ−エミッタ間電圧ＶＣＥに伴って、フロー
ティング電位となるサイリスタのｐベース層の電位が上
昇し、その結果サイリスタに直列接続されたMISFETのド
レインの電位ＶＤが上昇するためであることを見いだし
た。
型のＭＩＳ制御サイリスタの安全動作領域の狭い原因
が、コレクタ−エミッタ間電圧ＶＣＥに伴って、フロー
ティング電位となるサイリスタのｐベース層の電位が上
昇し、その結果サイリスタに直列接続されたMISFETのド
レインの電位ＶＤが上昇するためであることを見いだし
た。
【００１２】ＶＤの上昇によりＶＤがMISFETのドレイン
耐圧ＶＢＤを越える、またはＶＤとゲート電圧ＶＧ間の
電位差ＶＤ−ＶＧがゲート酸化膜の絶縁耐圧ＶＢＧを越
える場合、サイリスタに直列接続されたMISFETの限流作
用がなくなり、半導体装置に過大な電流が流れ、半導体
装置が破壊してしまう。
耐圧ＶＢＤを越える、またはＶＤとゲート電圧ＶＧ間の
電位差ＶＤ−ＶＧがゲート酸化膜の絶縁耐圧ＶＢＧを越
える場合、サイリスタに直列接続されたMISFETの限流作
用がなくなり、半導体装置に過大な電流が流れ、半導体
装置が破壊してしまう。
【００１３】本発明は、このようなＶＤの上昇を、ター
ンオフ時にMISFETをオフする前にサイリスタのカソード
側ベース層をエミッタ電極と短絡することにより解決す
る。本発明によれば、サイリスタのｐベース層の電位上
昇が抑制され、ＶＤの上昇も抑制される。これによりMI
SFETのドレイン−ソース間に過大な電圧が印加されず、
その限流作用が失われないため安全動作領域が拡大す
る。
ンオフ時にMISFETをオフする前にサイリスタのカソード
側ベース層をエミッタ電極と短絡することにより解決す
る。本発明によれば、サイリスタのｐベース層の電位上
昇が抑制され、ＶＤの上昇も抑制される。これによりMI
SFETのドレイン−ソース間に過大な電圧が印加されず、
その限流作用が失われないため安全動作領域が拡大す
る。
【００１４】
【発明の実施の形態】図１は、本発明を実施したＭＩＳ
制御サイリスタの単位セルの断面構造及び表面の構造を
示す。ｎ−１層１の裏面にｐ＋層２が形成されている。
このｐ＋層２に低抵抗接触するコレクタ電極（Ｃ）３が
設けられている。ｎ−１層表面にはゲート電極５と絶縁
膜６からなる絶縁ゲートＧ１，ゲート電極７と絶縁膜８
からなる絶縁ゲートＧ２が形成されている。絶縁ゲート
Ｇ１下に達するようにｎ＋１層１１，ｎ＋２層１２が絶
縁ゲートＧ１をはさんで主表面から形成されている。ま
た絶縁ゲートＧ２をはさんでｎ＋２層１２と反対側にｎ
＋３層１３が、Ｇ２下に達するように主表面から形成さ
れている。ｎ＋１層１１，ｎ＋２層１２を取り囲むよう
にｐ１層１４が、ｎ＋３層１３を取り囲むようにｐ２層
１５がそれぞれ設けられている。ｎ＋１層１１に低抵抗
接触する電極４が設けられている。ｎ＋２層２とｐ１層
１４に低抵抗接触するエミッタ電極（Ｅ）９が形成され
ている。
制御サイリスタの単位セルの断面構造及び表面の構造を
示す。ｎ−１層１の裏面にｐ＋層２が形成されている。
このｐ＋層２に低抵抗接触するコレクタ電極（Ｃ）３が
設けられている。ｎ−１層表面にはゲート電極５と絶縁
膜６からなる絶縁ゲートＧ１，ゲート電極７と絶縁膜８
からなる絶縁ゲートＧ２が形成されている。絶縁ゲート
Ｇ１下に達するようにｎ＋１層１１，ｎ＋２層１２が絶
縁ゲートＧ１をはさんで主表面から形成されている。ま
た絶縁ゲートＧ２をはさんでｎ＋２層１２と反対側にｎ
＋３層１３が、Ｇ２下に達するように主表面から形成さ
れている。ｎ＋１層１１，ｎ＋２層１２を取り囲むよう
にｐ１層１４が、ｎ＋３層１３を取り囲むようにｐ２層
１５がそれぞれ設けられている。ｎ＋１層１１に低抵抗
接触する電極４が設けられている。ｎ＋２層２とｐ１層
１４に低抵抗接触するエミッタ電極（Ｅ）９が形成され
ている。
【００１５】ｎ＋３層１３に低抵抗接触する電極１０が
設けられている。電極４と電極１０は低抵抗の配線電極
１７により接続されている。エミッタ電極９に低抵抗接
触する配線電極２１が形成される。図中には示されてい
ないが、エミッタ電極９と配線電極２１は絶縁膜２０に
設けられたコンタクトホールを通して接触している。
設けられている。電極４と電極１０は低抵抗の配線電極
１７により接続されている。エミッタ電極９に低抵抗接
触する配線電極２１が形成される。図中には示されてい
ないが、エミッタ電極９と配線電極２１は絶縁膜２０に
設けられたコンタクトホールを通して接触している。
【００１６】ゲート電極５，７にはそれぞれ独立した外
部引き出し電極１８，１９が低抵抗接触している。この
ため、絶縁ゲートＧ１，Ｇ２とエミッタ電極間のバイア
ス電圧ＶＧ１，ＶＧ２がそれぞれ独立に駆動できる。
部引き出し電極１８，１９が低抵抗接触している。この
ため、絶縁ゲートＧ１，Ｇ２とエミッタ電極間のバイア
ス電圧ＶＧ１，ＶＧ２がそれぞれ独立に駆動できる。
【００１７】なお本実施例では、単位セルが複数個並列
に接続され、エミッタ電極９，電極４，１０，配線電極
１７，２１，引き出し電極１８，１９の各電極間には絶
縁膜２０が形成され、配線電極１７，２１，引き出し電
極１８，１９の各電極はそれぞれ他のセルの同じ電極と
接続されている。
に接続され、エミッタ電極９，電極４，１０，配線電極
１７，２１，引き出し電極１８，１９の各電極間には絶
縁膜２０が形成され、配線電極１７，２１，引き出し電
極１８，１９の各電極はそれぞれ他のセルの同じ電極と
接続されている。
【００１８】本実施例のＭＩＳ制御サイリスタをオンす
るにはＧ１，Ｇ２に同時に正の電圧のバイアスを印加す
る。さらに本ＭＩＳ制御サイリスタをオフするには、ま
ずＧ２を負にバイアスし、次にΔｔＧ（＞０）後にＧ１
を負にバイアスする。Ｇ２，Ｇ１の順に負にバイアスす
ることで、ターンオフ時におけるＶＤの上昇を抑制でき
る。
るにはＧ１，Ｇ２に同時に正の電圧のバイアスを印加す
る。さらに本ＭＩＳ制御サイリスタをオフするには、ま
ずＧ２を負にバイアスし、次にΔｔＧ（＞０）後にＧ１
を負にバイアスする。Ｇ２，Ｇ１の順に負にバイアスす
ることで、ターンオフ時におけるＶＤの上昇を抑制でき
る。
【００１９】図２は本実施例の等価回路を示す。以下、
本図により図１の実施例の動作を説明する。オン状態か
らＧ２のみ負にバイアスすると、Ｍ２がオフしＭ３がオ
ンするので、ｐ１層とｐ２層がＭ３により短絡される。
続いてＧ１を負にバイアスし、Ｍ１をオフするとｎ−１
層１への電子注入が遮断され、Ｑ１及びＱ２がオフしＭ
ＩＳ制御サイリスタはオフ状態になる。このときＶＣＥ
は上昇するが、ｐ２層はエミッタと短絡されているため
電位は上昇しない。このためＶＤも上昇しない。なお、
図１の実施例においては、電極９によるｎ＋２層１２と
ｐ１層１４の短絡個所すなわち電極９とｐ１層との接触
個所が、ｎ＋２層１２とＧ２の間に有る。従って、短絡
個所がＭ３のチャネルおよびｐ２層に近接するので、短
絡抵抗が小さくなり短絡の効果が大きくなる。
本図により図１の実施例の動作を説明する。オン状態か
らＧ２のみ負にバイアスすると、Ｍ２がオフしＭ３がオ
ンするので、ｐ１層とｐ２層がＭ３により短絡される。
続いてＧ１を負にバイアスし、Ｍ１をオフするとｎ−１
層１への電子注入が遮断され、Ｑ１及びＱ２がオフしＭ
ＩＳ制御サイリスタはオフ状態になる。このときＶＣＥ
は上昇するが、ｐ２層はエミッタと短絡されているため
電位は上昇しない。このためＶＤも上昇しない。なお、
図１の実施例においては、電極９によるｎ＋２層１２と
ｐ１層１４の短絡個所すなわち電極９とｐ１層との接触
個所が、ｎ＋２層１２とＧ２の間に有る。従って、短絡
個所がＭ３のチャネルおよびｐ２層に近接するので、短
絡抵抗が小さくなり短絡の効果が大きくなる。
【００２０】図３は計算シミュレーションによるΔｔＧ
とＶＤの関係である。ΔｔＧ＝０が従来の場合に相当す
る。本実施例ではＧ１，Ｇ２の二つのゲート電極を設け
た構造であることによりΔｔＧを任意に変化させること
が可能である。図に示すようにΔｔＧを増加すること
で、ＶＤの上昇が抑制できる。このためＭ２のドレイン
−ソース間に過大な電圧が印加されず、その限流作用が
失われない。従ってフローティング電位のｐベースを持
つサイリスタの特徴であるオンしやすいこと及び低抵抗
損失であることを維持しながら、同時に広い安全動作領
域が得られる。本発明者の検討によれば、ΔｔＧの値と
しては、ＶＤ≦５ＶとなるΔｔＧ＞０.２μsec が望ま
しい。
とＶＤの関係である。ΔｔＧ＝０が従来の場合に相当す
る。本実施例ではＧ１，Ｇ２の二つのゲート電極を設け
た構造であることによりΔｔＧを任意に変化させること
が可能である。図に示すようにΔｔＧを増加すること
で、ＶＤの上昇が抑制できる。このためＭ２のドレイン
−ソース間に過大な電圧が印加されず、その限流作用が
失われない。従ってフローティング電位のｐベースを持
つサイリスタの特徴であるオンしやすいこと及び低抵抗
損失であることを維持しながら、同時に広い安全動作領
域が得られる。本発明者の検討によれば、ΔｔＧの値と
しては、ＶＤ≦５ＶとなるΔｔＧ＞０.２μsec が望ま
しい。
【００２１】図６は本発明の他の実施例の断面構造を示
す。図１の実施例と異なるのは二つのゲートＧ１，Ｇ２
に、ゲート抵抗Ｒ１（２２），Ｒ２（２３）がそれぞれ
接続されている点である。Ｒ１，Ｒ２の入力は同一のゲ
ート駆動回路により駆動される。ターンオフ時にゲート
バイアスを正から負に変えるとき、各ゲートへの印加電
圧はゲートＧ１，Ｇ２の入力容量Ｃ１，Ｃ２とするとそ
れぞれＣ１×Ｒ１，Ｃ２×Ｒ２の時定数で減少してい
く。Ｃ１×Ｒ１＜Ｃ２×Ｒ２となるようにＲ１，Ｒ２を
設ければ、図１の実施例の場合と同様にＭ３がオンした
後に、Ｍ１がオフするのでＶＤの上昇が抑制できる。こ
のため広い安全動作領域を得ることができる。さらに本
装置の場合、図１の実施例のようにＧ１，Ｇ２のゲート
を独立に駆動する必要がないので、ゲート駆動回路は一
つで良い。このため応用回路の構成を簡略化できる。
す。図１の実施例と異なるのは二つのゲートＧ１，Ｇ２
に、ゲート抵抗Ｒ１（２２），Ｒ２（２３）がそれぞれ
接続されている点である。Ｒ１，Ｒ２の入力は同一のゲ
ート駆動回路により駆動される。ターンオフ時にゲート
バイアスを正から負に変えるとき、各ゲートへの印加電
圧はゲートＧ１，Ｇ２の入力容量Ｃ１，Ｃ２とするとそ
れぞれＣ１×Ｒ１，Ｃ２×Ｒ２の時定数で減少してい
く。Ｃ１×Ｒ１＜Ｃ２×Ｒ２となるようにＲ１，Ｒ２を
設ければ、図１の実施例の場合と同様にＭ３がオンした
後に、Ｍ１がオフするのでＶＤの上昇が抑制できる。こ
のため広い安全動作領域を得ることができる。さらに本
装置の場合、図１の実施例のようにＧ１，Ｇ２のゲート
を独立に駆動する必要がないので、ゲート駆動回路は一
つで良い。このため応用回路の構成を簡略化できる。
【００２２】また、Ｒ１，Ｒ２は半導体チップ上に形成
してもよい。例えばゲート配線電極の抵抗を用いて、そ
の電極形状，抵抗率を変えて、Ｒ１，Ｒ２の値をＣ１×
Ｒ１＜Ｃ２×Ｒ２となるように設ければよい。このと
き、Ｇ１とＧ２は同時に駆動するので、二つのゲート電
極間を低抵抗の配線電極で接続して３端子素子とする事
が可能である。この場合、ゲート配線が簡略にできるの
で素子の製造プロセスが簡略化できる。さらに、Ｒ１，
Ｒ２を設けるのではなく、図７に示す他の実施例のよう
に、二つのゲート電極間を結ぶ配線電極に抵抗Ｒ（２
１）を設け、さらにＧ２をゲート駆動回路で駆動しても
よい。もちろん、Ｒは二つのゲート電極間を配線電極で
結び、その形状，抵抗率を変えて設けてもよい。またこ
の場合のＲの値は、Ｃ１×Ｒ＞０.２μｓとなるように
設定するのが望ましい。
してもよい。例えばゲート配線電極の抵抗を用いて、そ
の電極形状，抵抗率を変えて、Ｒ１，Ｒ２の値をＣ１×
Ｒ１＜Ｃ２×Ｒ２となるように設ければよい。このと
き、Ｇ１とＧ２は同時に駆動するので、二つのゲート電
極間を低抵抗の配線電極で接続して３端子素子とする事
が可能である。この場合、ゲート配線が簡略にできるの
で素子の製造プロセスが簡略化できる。さらに、Ｒ１，
Ｒ２を設けるのではなく、図７に示す他の実施例のよう
に、二つのゲート電極間を結ぶ配線電極に抵抗Ｒ（２
１）を設け、さらにＧ２をゲート駆動回路で駆動しても
よい。もちろん、Ｒは二つのゲート電極間を配線電極で
結び、その形状，抵抗率を変えて設けてもよい。またこ
の場合のＲの値は、Ｃ１×Ｒ＞０.２μｓとなるように
設定するのが望ましい。
【００２３】図８は本発明の他の実施例の断面構造とゲ
ート駆動回路を示す。この実施例では、電極１０から端
子Ｖが設けられている。このＶとゲート制御信号を入力
とするゲート駆動回路が、Ｇ１，Ｇ２を駆動する。Ｇ１
のゲート駆動回路はゲート制御信号により正（＋１５
Ｖ）および負(−５〜−１０Ｖ)の電圧を出力するバイア
ス印加回路２８とゲート抵抗Ｒ１(２２)が直列接続され
ている。Ｇ２のゲート駆動回路は、直列接続したツェナ
ーダイオードＤＺ２４と過電圧検出抵抗Ｒ(２５)により
Ｖ−Ｅ間電圧を分圧し、Ｒの電圧の論理否定をＮＯＴ回
路２６でとり、これとゲート制御信号の論理和をＡＮＤ
回路２７でとる。ＡＮＤ回路２７の出力はバイアス印加
回路２９に入力され、ゲート抵抗Ｒ１（２３）を通して
Ｇ２を駆動する。さらにツェナーダイオードＤＺ２４の
ツェナー電圧ＶＤＺはラテラルMISFETのドレイン耐圧Ｖ
ＢＤおよび、ゲート絶縁膜の耐圧とゲートバイアスの和
より低く設けられている。
ート駆動回路を示す。この実施例では、電極１０から端
子Ｖが設けられている。このＶとゲート制御信号を入力
とするゲート駆動回路が、Ｇ１，Ｇ２を駆動する。Ｇ１
のゲート駆動回路はゲート制御信号により正（＋１５
Ｖ）および負(−５〜−１０Ｖ)の電圧を出力するバイア
ス印加回路２８とゲート抵抗Ｒ１(２２)が直列接続され
ている。Ｇ２のゲート駆動回路は、直列接続したツェナ
ーダイオードＤＺ２４と過電圧検出抵抗Ｒ(２５)により
Ｖ−Ｅ間電圧を分圧し、Ｒの電圧の論理否定をＮＯＴ回
路２６でとり、これとゲート制御信号の論理和をＡＮＤ
回路２７でとる。ＡＮＤ回路２７の出力はバイアス印加
回路２９に入力され、ゲート抵抗Ｒ１（２３）を通して
Ｇ２を駆動する。さらにツェナーダイオードＤＺ２４の
ツェナー電圧ＶＤＺはラテラルMISFETのドレイン耐圧Ｖ
ＢＤおよび、ゲート絶縁膜の耐圧とゲートバイアスの和
より低く設けられている。
【００２４】本実施例では、オン状態で大きなＶＣＥが
印加された場合でもＶＤの上昇が抑制される。すなわち
ＶＤが上昇しＶＤＺを越えると、Ｇ２のゲートに負のバ
イアス電圧が印加され、ｐ２層がエミッタ電極と短絡さ
れる。このためｐ２層の電位上昇が抑制されるためＶＤ
の上昇抑制される。このため図１の実施例に比べ順方向
の安全動作領域が広くなる特徴がある。このため図１の
実施例に比べさらに大電流の制御が可能となる。
印加された場合でもＶＤの上昇が抑制される。すなわち
ＶＤが上昇しＶＤＺを越えると、Ｇ２のゲートに負のバ
イアス電圧が印加され、ｐ２層がエミッタ電極と短絡さ
れる。このためｐ２層の電位上昇が抑制されるためＶＤ
の上昇抑制される。このため図１の実施例に比べ順方向
の安全動作領域が広くなる特徴がある。このため図１の
実施例に比べさらに大電流の制御が可能となる。
【００２５】この実施例では、定常オン状態でのオン電
圧上昇を避けるため、ＶＤＺはラテラルMISFETに印加さ
れる電圧より高くする必要があるが、安全動作領域を広
めるにはＶＤＺは低い方が好ましい。このためＶＤＺの
典型的な値としては２Ｖ程度が適当である。
圧上昇を避けるため、ＶＤＺはラテラルMISFETに印加さ
れる電圧より高くする必要があるが、安全動作領域を広
めるにはＶＤＺは低い方が好ましい。このためＶＤＺの
典型的な値としては２Ｖ程度が適当である。
【００２６】なお、本実施例における半導体素子部と駆
動回路は、一つの半導体チップ内に集積化してもよい
し、また一つのパッケージ内に収納してもよい。
動回路は、一つの半導体チップ内に集積化してもよい
し、また一つのパッケージ内に収納してもよい。
【００２７】以上、本発明の半導体複合装置の実施例を
示したが、実際には所望の電流容量を得るために、上記
の単位セルが１００から１０００００個程度集積する。
さらに集積された各単位セルのゲート電極，エミッタ電
極はそれぞれ互いに接続される。
示したが、実際には所望の電流容量を得るために、上記
の単位セルが１００から１０００００個程度集積する。
さらに集積された各単位セルのゲート電極，エミッタ電
極はそれぞれ互いに接続される。
【００２８】図９は本発明を実施したＭＩＳ制御サイリ
スタを用いた電動機駆動用インバータ装置の一例を示
す。本発明を実施した６個のＭＩＳ制御サイリスタで電
圧型インバータを構成し、三相誘導電動機３０を制御す
る。本インバータの基本回路は、本発明を実施したＭＩ
Ｓ制御サイリスタ３１，フライホイールダイオード３
２，スナバダイオード３３，スナバ抵抗３４，スナバコ
ンデンサ３５から構成されている。従来素子に比べ、損
失が低い本発明を実施したＭＩＳ制御サイリスタ３１に
より、インバータ装置の低損失化や大容量化が達成でき
る。さらにＭＩＳ制御サイリスタ３１の安全動作領域が
広いため、スナバ回路の縮小及び削除が可能になる。従
ってインバータ装置の低損失化，小型化が実現できる。
スタを用いた電動機駆動用インバータ装置の一例を示
す。本発明を実施した６個のＭＩＳ制御サイリスタで電
圧型インバータを構成し、三相誘導電動機３０を制御す
る。本インバータの基本回路は、本発明を実施したＭＩ
Ｓ制御サイリスタ３１，フライホイールダイオード３
２，スナバダイオード３３，スナバ抵抗３４，スナバコ
ンデンサ３５から構成されている。従来素子に比べ、損
失が低い本発明を実施したＭＩＳ制御サイリスタ３１に
より、インバータ装置の低損失化や大容量化が達成でき
る。さらにＭＩＳ制御サイリスタ３１の安全動作領域が
広いため、スナバ回路の縮小及び削除が可能になる。従
ってインバータ装置の低損失化，小型化が実現できる。
【００２９】なお、本発明は、インバータ装置のみなら
ず、コンバータ，チョッパ，スイッチング電源など各種
の電力変換装置に適用できる。
ず、コンバータ，チョッパ，スイッチング電源など各種
の電力変換装置に適用できる。
【００３０】
【発明の効果】本発明によれば、電力損失が小さく、か
つ安全動作領域の広い複合半導体装置が得られるととも
に、低損失かつ小型の電力変換装置を実現できる。
つ安全動作領域の広い複合半導体装置が得られるととも
に、低損失かつ小型の電力変換装置を実現できる。
【図１】本発明を実施したＭＩＳ制御サイリスタの単位
セルの断面構造及び表面の構造。
セルの断面構造及び表面の構造。
【図２】図１の実施例の等価回路。
【図３】計算シミュレーションによるＶＤとΔｔＧの関
係。
係。
【図４】従来例の断面構造。
【図５】従来例の等価回路。
【図６】本発明の他の実施例。
【図７】本発明の他の実施例。
【図８】本発明の他の実施例の断面構造とゲート駆動回
路。
路。
【図９】本発明を実施したＭＩＳ制御サイリスタを用い
た電動機駆動用インバータ装置の一例。
た電動機駆動用インバータ装置の一例。
１…ｎ−１層、２…ｐ＋層、３…コレクタ電極、４…ｎ
＋１層１１の電極、５，７…ゲート電極、６，８，２０
…絶縁膜、９…エミッタ電極、１０…ｎ＋３層１３の電
極、１１，１２，１３…ｎ＋層、１４，１５…ｐ層、１
７，２１…配線電極、１８，１９…ゲート引き出し電
極。
＋１層１１の電極、５，７…ゲート電極、６，８，２０
…絶縁膜、９…エミッタ電極、１０…ｎ＋３層１３の電
極、１１，１２，１３…ｎ＋層、１４，１５…ｐ層、１
７，２１…配線電極、１８，１９…ゲート引き出し電
極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森 睦宏 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内
Claims (8)
- 【請求項１】第１導電型の第１の半導体領域と、 第１の半導体領域上に設けられる第２導電型の第２の半
導体領域と、 第２の半導体領域内に設けられる、第１導電型の第３の
半導体領域及び第１導電型の第４の半導体領域と、 第３の半導体領域内に設けられる、第２導電型の第５の
半導体領域及び第２導電型の第６の半導体領域と、 第４の半導体領域内に設けられる第２導電型の第７の半
導体領域と、 第１の半導体領域に低抵抗接触する第１の電極と、 第３の半導体領域と第６の半導体領域とに低抵抗接触す
る第２の電極と第５の半導体領域と第７の半導体領域を
電気的に接続する第３の電極と、 第３の半導体領域の表面上において、第５の半導体領域
と第６の半導体領域とにまたがる第１の絶縁ゲートと、 第２の半導体領域の表面上において、第３の半導体領域
と第４の半導体領域とにまたがり、ターンオフ時に第１
の絶縁ゲートの正のバイアスが除去される前に負にバイ
アスされる第２の絶縁ゲートと、を有することを特徴と
する複合半導体装置。 - 【請求項２】第１導電型の第１の半導体領域と、 第１の半導体領域上に設けられる第２導電型の第２の半
導体領域と、 第２の半導体領域内に設けられる、第１導電型の第３の
半導体領域及び第１導電型の第４の半導体領域と、 第３の半導体領域内に設けられる、第２導電型の第５の
半導体領域及び第２導電型の第６の半導体領域と、 第４の半導体領域内に設けられる第２導電型の第７の半
導体領域と、 第１の半導体領域に低抵抗接触する第１の電極と、 第３の半導体領域と第６の半導体領域とに低抵抗接触す
る第２の電極と第５の半導体領域と第７の半導体領域を
電気的に接続する第３の電極と、 第３の半導体領域の表面上において、第５の半導体領域
と第６の半導体領域とにまたがる第１の絶縁ゲートと、 第２の半導体領域の表面上において、第３の半導体領域
と第４の半導体領域とにまたがる第２の絶縁ゲートと、
を有し、 第１の絶縁ゲートのゲート容量の値とゲート抵抗の値の
積が、第２の絶縁ゲートのゲート容量の値とゲート抵抗
の値の積より大きいことを特徴とする複合半導体装置。 - 【請求項３】請求項２に記載の複合半導体装置におい
て、第１の絶縁ゲートと第２の絶縁ゲートにそれぞれ独
立に抵抗手段が接続されることを特徴とする複合半導体
装置。 - 【請求項４】請求項２に記載の複合半導体装置におい
て、第１の絶縁ゲートと第２の絶縁ゲートとの間に抵抗
手段が接続されることを特徴とする複合半導体装置。 - 【請求項５】請求項２に記載の複合半導体装置におい
て、第１の絶縁ゲートのゲート容量の値とゲート抵抗の
値の積が、第２の絶縁ゲートのゲート容量の値とゲート
抵抗の値の積より０.２μsec以上大きいことを特徴とす
る複合半導体装置。 - 【請求項６】第１導電型の第１の半導体領域と、 第１の半導体領域上に設けられる第２導電型の第２の半
導体領域と、 第２の半導体領域内に設けられる、第１導電型の第３の
半導体領域及び第１導電型の第４の半導体領域と、 第３の半導体領域内に設けられる、第２導電型の第５の
半導体領域及び第２導電型の第６の半導体領域と、 第４の半導体領域内に設けられる第２導電型の第７の半
導体領域と、 第１の半導体領域に低抵抗接触する第１の電極と、 第３の半導体領域と第６の半導体領域とに低抵抗接触す
る第２の電極と第５の半導体領域と第７の半導体領域を
電気的に接続する第３の電極と、 第３の半導体領域の表面上において、第５の半導体領域
と第６の半導体領域とにまたがる第１の絶縁ゲートと、 第２の半導体領域の表面上において、第３の半導体領域
と第４の半導体領域とにまたがる第２の絶縁ゲートと、
を有する複合半導体装置の駆動方法において、 ターンオフ時に、第２の絶縁ゲートを負にバイアスされ
た後で第１の絶縁ゲートの正のバイアスが除去されるこ
とを特徴とする複合半導体装置の駆動方法。 - 【請求項７】請求項６に記載の複合半導体装置の駆動方
法において、第２の絶縁ゲートが負にバイアスされた後
０.２μsec以上経ってから第１の絶縁ゲートの正のバイ
アスが除去されることを特徴とする複合半導体装置の駆
動方法。 - 【請求項８】請求項６に記載の複合半導体装置の駆動方
法において、第３の電極の電圧が第５の半導体領域と第
６の半導体領域間の耐圧を越える前でかつ第１の絶縁ゲ
ートと第６の半導体領域間の電圧が第１の絶縁ゲートの
絶縁耐圧を越える前に、第２の絶縁ゲートを負にバイア
スすることを特徴とする複合半導体装置の駆動方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151396A JPH09205193A (ja) | 1996-01-26 | 1996-01-26 | 複合半導体装置及びその駆動方法 |
| US08/612,457 US5767555A (en) | 1995-03-09 | 1996-03-07 | Compound semiconductor device controlled by MIS gate, driving method therefor and electric power conversion device using the compound semiconductor device and the driving method |
| EP96103559A EP0731508A3 (en) | 1995-03-09 | 1996-03-07 | MOS controlled thyristor and driving method thereof |
| CN96103944A CN1050226C (zh) | 1995-03-09 | 1996-03-08 | 半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151396A JPH09205193A (ja) | 1996-01-26 | 1996-01-26 | 複合半導体装置及びその駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09205193A true JPH09205193A (ja) | 1997-08-05 |
Family
ID=11780098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1151396A Pending JPH09205193A (ja) | 1995-03-09 | 1996-01-26 | 複合半導体装置及びその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09205193A (ja) |
-
1996
- 1996-01-26 JP JP1151396A patent/JPH09205193A/ja active Pending
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