JPS5979574A - 静電誘導型トランジスタ - Google Patents
静電誘導型トランジスタInfo
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- JPS5979574A JPS5979574A JP19019582A JP19019582A JPS5979574A JP S5979574 A JPS5979574 A JP S5979574A JP 19019582 A JP19019582 A JP 19019582A JP 19019582 A JP19019582 A JP 19019582A JP S5979574 A JPS5979574 A JP S5979574A
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- 230000003068 static effect Effects 0.000 title description 2
- 230000001747 exhibiting effect Effects 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract description 3
- 230000003647 oxidation Effects 0.000 abstract description 2
- 238000007254 oxidation reaction Methods 0.000 abstract description 2
- 238000010276 construction Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 9
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- 239000000758 substrate Substances 0.000 description 2
- 238000001947 vapour-phase growth Methods 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/7722—Field effect transistors using static field induced regions, e.g. SIT, PBT
-
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は静電誘導型トランジスタ（ＳｔａｔｉｃＩｎｄ
ｕｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ ；以下ＳＩＴと
略称する）に関するものである。
ｕｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ ；以下ＳＩＴと
略称する）に関するものである。
近年、バイポーラトランジスタ（以下ＢＰＴと略称する
）の周波数特性の限界や駆動電力が大きいこと、更には
熱的不安定性等の問題を補う観点からＳＩＴが脚光をあ
びてきていることば周知の通りである。しかし、ケート
バイアスが零の状態でドレイン電流が流れる所謂ノーマ
リオン型のＳＩＴは、内部抵抗ＲＤが大きく、この点で
ＢＰＴよりも劣るという唯一の欠点があった。
）の周波数特性の限界や駆動電力が大きいこと、更には
熱的不安定性等の問題を補う観点からＳＩＴが脚光をあ
びてきていることば周知の通りである。しかし、ケート
バイアスが零の状態でドレイン電流が流れる所謂ノーマ
リオン型のＳＩＴは、内部抵抗ＲＤが大きく、この点で
ＢＰＴよりも劣るという唯一の欠点があった。
本発明の目的は、従来のノーマリオン型ＳＩＴよりも内
部抵抗Ｒｎの小さなＳＩＴを提供することにある。
部抵抗Ｒｎの小さなＳＩＴを提供することにある。
以下９本発明について９図面を参照しながら説明する。
第１図は通常の埋込みケート構造型ＳＩＴの断面略図で
あり、第２図は周波数特性を更に改良した通常の切込ゲ
ート構造型ＳＩＴの断面略図である。又、第６図は同様
に改良された通常の表面配線型ＳＩＴの断面略図である
。第１図〜第６図に於て、１はドレインオーミック層と
なるＮ＋シリコン基板、２はＮドレイン層、４及び４′
はＰ ゲート領域、５はＮノース層、６はＮ ンースオ
ーミンク層である。いずれのケート構造のＳＩＴに於て
も、電気的特性を決めるのはチャンネル部Ａであり、チ
ャンネル部Ａの不純物密度Ｎｄとチャンネル部Ａの幅Ｗ
とチャンネル部Ａの長さＬとによって特性は支配される
。
あり、第２図は周波数特性を更に改良した通常の切込ゲ
ート構造型ＳＩＴの断面略図である。又、第６図は同様
に改良された通常の表面配線型ＳＩＴの断面略図である
。第１図〜第６図に於て、１はドレインオーミック層と
なるＮ＋シリコン基板、２はＮドレイン層、４及び４′
はＰ ゲート領域、５はＮノース層、６はＮ ンースオ
ーミンク層である。いずれのケート構造のＳＩＴに於て
も、電気的特性を決めるのはチャンネル部Ａであり、チ
ャンネル部Ａの不純物密度Ｎｄとチャンネル部Ａの幅Ｗ
とチャンネル部Ａの長さＬとによって特性は支配される
。
第４図及び第５図は各々、第１図及び第２図のチャンネ
ル部Ａの拡大図である。埋込みケート構造の場合を示す
第４図に於ては通常、チャンネル長さしは５〜８μｍの
値がとられる。又。
ル部Ａの拡大図である。埋込みケート構造の場合を示す
第４図に於ては通常、チャンネル長さしは５〜８μｍの
値がとられる。又。
チャンネル幅ＷはＮ ドレイン層２の不純物密度Ｎｄが
５Ｘ１．［） ｌ の場合で５μｍ以上に設定される
。
５Ｘ１．［） ｌ の場合で５μｍ以上に設定される
。
一方、切込みケート構造の場合を示す第５図表
に於ては、チャンネル＠Ｌは通常１〜４μｍに選ばれ、
チャンネル幅ＷｉｄＮ ドレイン層２の不純物密度Ｎ
ｄが５×１０儂 の場合で５μｍ以上に設定される。
チャンネル幅ＷｉｄＮ ドレイン層２の不純物密度Ｎ
ｄが５×１０儂 の場合で５μｍ以上に設定される。
以上の如き通常９ノーマリオン型ＳＩＴの場合。
ケートの構造いかんにかかわらず、チャンネル内の空乏
層はケートバイアス■。が零の時、対向する両側のケー
ト端からせり出す各々の空乏層の端が丁度液する一ジャ
ストピンチオフ状態、又はわずかに空乏層端が重なり合
う状態に作られるのが普通である。この場合、ドレイン
電流工。
層はケートバイアス■。が零の時、対向する両側のケー
ト端からせり出す各々の空乏層の端が丁度液する一ジャ
ストピンチオフ状態、又はわずかに空乏層端が重なり合
う状態に作られるのが普通である。この場合、ドレイン
電流工。
は流れ、そのドレイン電流ＩＤとドレイン電圧ｖＳＤと
の関係゛はケートバイアスＶＧをパラメ、−りにとると
、第６図に示す様になる。
の関係゛はケートバイアスＶＧをパラメ、−りにとると
、第６図に示す様になる。
一方、丙ヤンネル幅Ｗを更に狭くして（又はチャンネル
幅Ｗを一定にして、チャンネル部の不純物密度を小さく
して）、対向ケート間の空乏層がケートバイアスＶＧが
零の時、犬きく重なり合う様に作ることにより、 Ｓ
ＩＴは零ゲート／（イアス時に、ドレイン電流が流れな
い所謂ノーマリオフ型になる。第７図にその電流■Ｄ−
電圧ｖ８Ｄ特性を示す。
幅Ｗを一定にして、チャンネル部の不純物密度を小さく
して）、対向ケート間の空乏層がケートバイアスＶＧが
零の時、犬きく重なり合う様に作ることにより、 Ｓ
ＩＴは零ゲート／（イアス時に、ドレイン電流が流れな
い所謂ノーマリオフ型になる。第７図にその電流■Ｄ−
電圧ｖ８Ｄ特性を示す。
第６図のノーマリオン型と第７図のノーマリオ、）型と
の１゜−ＶＤＳ特性で着目すべき点は、前者が電流不飽
和性で後者が電流飽和性の特徴を示すことの他に、内部
抵抗ＲＤ（又はＲ８ｎ）の値が前者に比べ後者が一桁以
上小さいという点である。
の１゜−ＶＤＳ特性で着目すべき点は、前者が電流不飽
和性で後者が電流飽和性の特徴を示すことの他に、内部
抵抗ＲＤ（又はＲ８ｎ）の値が前者に比べ後者が一桁以
上小さいという点である。
本発明は、ノーマリオン型がノーマリオン型よシも内部
抵抗が小さいという事実に着目して。
抵抗が小さいという事実に着目して。
ケート構造が埋込みケート構造であろうと、切込みケ−
１・構造であろうと９表面配線ケート構造であろうと、
チャンネル部構造が、零ゲートバイアス時にノーマリオ
ン特性を示す第１のチャンネル部と零ケートバイアス時
にノーマリオフ特性を示す第２のチャンネル部との両方
を兼ね備えていることを特徴とするＳＩＴを得たもので
、これによって従来のノーマリオン型ＳＩＴ、よりも小
さい内部抵抗を得たものである。
１・構造であろうと９表面配線ケート構造であろうと、
チャンネル部構造が、零ゲートバイアス時にノーマリオ
ン特性を示す第１のチャンネル部と零ケートバイアス時
にノーマリオフ特性を示す第２のチャンネル部との両方
を兼ね備えていることを特徴とするＳＩＴを得たもので
、これによって従来のノーマリオン型ＳＩＴ、よりも小
さい内部抵抗を得たものである。
第８図は本発明の一実施例に係るＳＩＴについて示した
ものであり、チャンネル部を除けば第１図に示した従来
型埋込ゲート構造ＳＩＴとほとんど同じである。チャン
ネル部は図中Ｂて示した様なノーマリオン特性を実現す
る様なチへ・ンネル幅の第１のチャンネル部分と２図中
Ｃで示した様なノーマリオフ特性を実現する様な狭いチ
ャンネル幅の第２のチャンネル部分とが同一素子内に同
時に埋込１れておシ、これが従来のＳＩＴと異なる点で
ある。第８図の如きＳＩＴを作る工程としては、以下の
点を除くと、従来とほとんと同じである。即ち、ケート
形成時の選択拡散用のマスクとして、ストライブ形状又
はメツシー形状のマスク乾板のパターンサイズが。
ものであり、チャンネル部を除けば第１図に示した従来
型埋込ゲート構造ＳＩＴとほとんど同じである。チャン
ネル部は図中Ｂて示した様なノーマリオン特性を実現す
る様なチへ・ンネル幅の第１のチャンネル部分と２図中
Ｃで示した様なノーマリオフ特性を実現する様な狭いチ
ャンネル幅の第２のチャンネル部分とが同一素子内に同
時に埋込１れておシ、これが従来のＳＩＴと異なる点で
ある。第８図の如きＳＩＴを作る工程としては、以下の
点を除くと、従来とほとんと同じである。即ち、ケート
形成時の選択拡散用のマスクとして、ストライブ形状又
はメツシー形状のマスク乾板のパターンサイズが。
従来一定ピツチのものを用いていたのを２本発明に於て
は狭いピンチと広いピッチとの二種類が適当に混在する
様なマスク乾板を使用することによって４行なわれる。
は狭いピンチと広いピッチとの二種類が適当に混在する
様なマスク乾板を使用することによって４行なわれる。
具体的には、Ｎ ドレインオーミック層１の上にＮ ド
レイン層２を気相成長によって形成し、酸化の後、ゲー
ト選択拡散用マスク処理（上述の二種ピッチ乾板を使用
）を経て、Ｐ ゲート選択拡散、更にＮソース層５を気
相成長により形成し、Ｐ′ケート層４を埋込む。その後
、ゲート電極４′を選択エツチングしＴ−ｔＵ 出Ｌ
ｔ Ｎ ンースオーミノク層６を選択拡散で施すとい
うものである。実施に当ってばＮドした。又Ｐゲート４
の拡散は表面密度ＮＳが２〜３Ｘ１０ （ｍ とした
。 更にケートの選択拡散用マスクには、遮光線幅が２
μｍで透明部幅が１５μｍの１７μｍピッチの部分と、
遮光線幅は２１１ｍと同じで透明部幅が１２μｍの１４
μｍピンチの部分とが、２：１の割合で周期的にくり返
される様なものを用いた。結果として、第８図に示さレ
ルチャンネルＢＥ対応する幅は５μｍ、チャン得られた
。
レイン層２を気相成長によって形成し、酸化の後、ゲー
ト選択拡散用マスク処理（上述の二種ピッチ乾板を使用
）を経て、Ｐ ゲート選択拡散、更にＮソース層５を気
相成長により形成し、Ｐ′ケート層４を埋込む。その後
、ゲート電極４′を選択エツチングしＴ−ｔＵ 出Ｌ
ｔ Ｎ ンースオーミノク層６を選択拡散で施すとい
うものである。実施に当ってばＮドした。又Ｐゲート４
の拡散は表面密度ＮＳが２〜３Ｘ１０ （ｍ とした
。 更にケートの選択拡散用マスクには、遮光線幅が２
μｍで透明部幅が１５μｍの１７μｍピッチの部分と、
遮光線幅は２１１ｍと同じで透明部幅が１２μｍの１４
μｍピンチの部分とが、２：１の割合で周期的にくり返
される様なものを用いた。結果として、第８図に示さレ
ルチャンネルＢＥ対応する幅は５μｍ、チャン得られた
。
第９図に第８図のチャンネル構造を持っＳＩＴの■。−
■Ｄｓ特性を示す。第８図の特性を、第６図の従来型Ｓ
ＩＴの特性と比較すれば、明らかなように、ケートバイ
アスｖＧを＋〇、７Ｖまで印加した時、内部抵抗ＲＤ値
が約−桁小さく改善されている。結局９本発明の構造の
ＳＩＴの場合。
■Ｄｓ特性を示す。第８図の特性を、第６図の従来型Ｓ
ＩＴの特性と比較すれば、明らかなように、ケートバイ
アスｖＧを＋〇、７Ｖまで印加した時、内部抵抗ＲＤ値
が約−桁小さく改善されている。結局９本発明の構造の
ＳＩＴの場合。
その動作機構は、ケートバイアス零の時、第８図のチャ
ンネルＢに対応する広いチャンネル幅の部分がチャンネ
ルとして働きノーマリオン形状を示す。そし丁ダートバ
イアスを負に印加した場合、従来型と全く同様の■。−
■Ｄｓ特性を示す。更にゲートバイアスを正に印加する
領域では、第８図のＣに対応する狭いチャンネル幅の部
分がチャンネルとしてもっばら働き９通常のノーマリオ
フ型ＳＩＴと同様、極めて小さ゛な内部抵抗値を実現す
るのである。
ンネルＢに対応する広いチャンネル幅の部分がチャンネ
ルとして働きノーマリオン形状を示す。そし丁ダートバ
イアスを負に印加した場合、従来型と全く同様の■。−
■Ｄｓ特性を示す。更にゲートバイアスを正に印加する
領域では、第８図のＣに対応する狭いチャンネル幅の部
分がチャンネルとしてもっばら働き９通常のノーマリオ
フ型ＳＩＴと同様、極めて小さ゛な内部抵抗値を実現す
るのである。
以上の様に同一素子内に同時に二種類の幅のチャンネル
を形成するという本発明の構造を採ることにより、従来
型ノーマリオンＳＩＴの唯一の欠点であった内部抵抗の
問題が著しく改善される。
を形成するという本発明の構造を採ることにより、従来
型ノーマリオンＳＩＴの唯一の欠点であった内部抵抗の
問題が著しく改善される。
尚、上記実施例に於ては埋込みゲート構造の場合に関し
てのみ示したが１本発明が切込みケート構造（第２図）
にも表面配線構造（第５図）にも適用可能であることは
言う壕でもない。
てのみ示したが１本発明が切込みケート構造（第２図）
にも表面配線構造（第５図）にも適用可能であることは
言う壕でもない。
尚、参考までにノーマリオンとノーマリオフとを区別す
るチャンネル幅とチャンネルの不純物密度（通常ドレイ
ンＮ層の不純物密度に一致）ＮｃｈあるいはＮｄとの関
係を第１０図に実用的範囲で示しておく。第１０図より
ノーマリオンとノーマリオフとが実現される条件を読み
取って。
るチャンネル幅とチャンネルの不純物密度（通常ドレイ
ンＮ層の不純物密度に一致）ＮｃｈあるいはＮｄとの関
係を第１０図に実用的範囲で示しておく。第１０図より
ノーマリオンとノーマリオフとが実現される条件を読み
取って。
本発明に従って二種類以上の異なったチャンネル幅を有
するところのＳＩＴを製造することにより、低内部抵抗
化が可能となる。又ノーマリオンを特性づけるチャンネ
ル幅の領域とノーマリオフを特性づけるチャンネル幅の
領域上の混在比率も９本実施例では２：１としたが、必
ずしもこの比率に限るものではなく、要求される特性に
最も適合した比率を選ぶへきであることは当然のことで
ある。
するところのＳＩＴを製造することにより、低内部抵抗
化が可能となる。又ノーマリオンを特性づけるチャンネ
ル幅の領域とノーマリオフを特性づけるチャンネル幅の
領域上の混在比率も９本実施例では２：１としたが、必
ずしもこの比率に限るものではなく、要求される特性に
最も適合した比率を選ぶへきであることは当然のことで
ある。
別に示した断面概略図で、第１図は埋込みケート構造、
第２図は切込みケート構造、第６図は表面配線ケート構
造を示す。第４図は第１図のチャンネル近傍の拡大図、
第５図は第２図のチャンネル近傍の拡大図を示す。第６
図は通常のノーマリオン型ＳＩＴの電流電圧特性を示す
図。
第２図は切込みケート構造、第６図は表面配線ケート構
造を示す。第４図は第１図のチャンネル近傍の拡大図、
第５図は第２図のチャンネル近傍の拡大図を示す。第６
図は通常のノーマリオン型ＳＩＴの電流電圧特性を示す
図。
第７図は通常のノーマリオフ型ＳＩＴの電流電圧特性を
示す図である。第８図は本発明の一実施例に係るＳＩＴ
の断面概略図を示し１２図中Ｂ、Ｃは幅の異なる二種類
のチャンネルを表わす。第９図は第８図のＳＩＴの電流
電圧特性を示す図である。第１０図はノーマリオン型Ｓ
ＩＴとノーマリオフ型ＳＩＴとを境界づけるチャンネル
幅と不純物密度との関係を示した図である。
示す図である。第８図は本発明の一実施例に係るＳＩＴ
の断面概略図を示し１２図中Ｂ、Ｃは幅の異なる二種類
のチャンネルを表わす。第９図は第８図のＳＩＴの電流
電圧特性を示す図である。第１０図はノーマリオン型Ｓ
ＩＴとノーマリオフ型ＳＩＴとを境界づけるチャンネル
幅と不純物密度との関係を示した図である。
１・・・Ｎ ７リコ／基板（Ｎ トレインオーミック層
）、２・・・Ｎ トレイン層、４．４’・・Ｐ ケート
層。
）、２・・・Ｎ トレイン層、４．４’・・Ｐ ケート
層。
５・・・Ｎノース層、６・・・Ｎ ソースオーミック層
。
。
范１図
宅２図
第６図
ドルイン電圧Ｖｓｏ（Ｖ）
ドルイン電圧Ｖｓｏ（Ｖ）
范８図
児９図
ｔＳ゛レイン電几ＶｓｏＣＶ）
宅１０図
チャンネル幅Ｗ（ｐ、祠
Claims (1)
- ｔ 零’ｊ−）バイアス時にノーマリオン特性を示す第
１のチャンネル部と、零ゲートバイアス時にノーマリオ
フ特旨を示す第２のチャンネル部とを備えたチャンネル
構造を有することを特徴とする静電誘導型トランジスタ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19019582A JPS5979574A (ja) | 1982-10-29 | 1982-10-29 | 静電誘導型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19019582A JPS5979574A (ja) | 1982-10-29 | 1982-10-29 | 静電誘導型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5979574A true JPS5979574A (ja) | 1984-05-08 |
Family
ID=16254025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19019582A Pending JPS5979574A (ja) | 1982-10-29 | 1982-10-29 | 静電誘導型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5979574A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0568269A2 (en) * | 1992-04-28 | 1993-11-03 | Mitsubishi Denki Kabushiki Kaisha | Diode and method for manufacturing the same |
| US5391897A (en) * | 1992-09-16 | 1995-02-21 | Honda Giken Kogyo Kabushiki Kaisha | Status induction semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4884577A (ja) * | 1972-02-12 | 1973-11-09 |
-
1982
- 1982-10-29 JP JP19019582A patent/JPS5979574A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4884577A (ja) * | 1972-02-12 | 1973-11-09 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0568269A2 (en) * | 1992-04-28 | 1993-11-03 | Mitsubishi Denki Kabushiki Kaisha | Diode and method for manufacturing the same |
| EP0568269A3 (en) * | 1992-04-28 | 1995-04-19 | Mitsubishi Electric Corp | Diode and manufacturing method. |
| US5391897A (en) * | 1992-09-16 | 1995-02-21 | Honda Giken Kogyo Kabushiki Kaisha | Status induction semiconductor device |
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