JPH06151468A - 電界効果トランジスタおよびそれを用いた増幅回路 - Google Patents
電界効果トランジスタおよびそれを用いた増幅回路Info
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- JPH06151468A JPH06151468A JP29954992A JP29954992A JPH06151468A JP H06151468 A JPH06151468 A JP H06151468A JP 29954992 A JP29954992 A JP 29954992A JP 29954992 A JP29954992 A JP 29954992A JP H06151468 A JPH06151468 A JP H06151468A
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- ingaas
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- effect transistor
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- Junction Field-Effect Transistors (AREA)
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Abstract
(57)【要約】
【目的】 相互コンダクタンスが良好な電界効果トラン
ジスタおよびそれを用いた高性能低雑音増幅器を提供す
る。 【構成】 ＩｎＧａＡｓ層をチャネルとし、このＩｎＧ
ａＡｓ層のゲート側に接してＧａＡｓ層を配置する。或
いは、チャネルの基板側にＩｎＧａＡｓ及び基板材料よ
りバンドギャップの大きな材料から成る層を配置する。
ジスタおよびそれを用いた高性能低雑音増幅器を提供す
る。 【構成】 ＩｎＧａＡｓ層をチャネルとし、このＩｎＧ
ａＡｓ層のゲート側に接してＧａＡｓ層を配置する。或
いは、チャネルの基板側にＩｎＧａＡｓ及び基板材料よ
りバンドギャップの大きな材料から成る層を配置する。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジス
タ、特にチャネル層にＩｎＧａＡｓを有する電界効果ト
ランジスタおよびそれを用いた低雑音増幅回路に関す
る。
タ、特にチャネル層にＩｎＧａＡｓを有する電界効果ト
ランジスタおよびそれを用いた低雑音増幅回路に関す
る。
【０００２】
【従来の技術】エピタキシャル成長により作製されるＦ
ＥＴ(Field Effect Transister;電界効果トランジスタ)
のチャネルは、ＧａＡｓをチャネル材料としたＨＥＭＴ
(HighElectron Mobility Transister)としては例えば特
開平1-94675、より高性能なＩｎＧａＡｓチャネルＨＥ
ＭＴとしては、例えば特開昭64-66972、また基板材料と
して、ＩｎＰを用いた例として例えば特開平3-50839に
記載のように単一の半導体層のみで形成されていた。
ＥＴ(Field Effect Transister;電界効果トランジスタ)
のチャネルは、ＧａＡｓをチャネル材料としたＨＥＭＴ
(HighElectron Mobility Transister)としては例えば特
開平1-94675、より高性能なＩｎＧａＡｓチャネルＨＥ
ＭＴとしては、例えば特開昭64-66972、また基板材料と
して、ＩｎＰを用いた例として例えば特開平3-50839に
記載のように単一の半導体層のみで形成されていた。
【０００３】
【発明が解決しようとする課題】通常、ヘテロ接合を利
用した素子を作製するとき、ＭＢＥやＭＯＣＶＤ等とい
った原子層単位で膜厚を制御できる成長装置で作製した
エピタキシャル基板を用いる。例えばヘテロ接合電界効
果トランジスタを作製するとき、ＧａＡｓ基板上にＩｎ
ＧａＡｓを成長するという工程を含む場合が多い。この
ＩｎＧａＡｓは成長中に表面にＩｎが抜けていき、その
後に成長する半導体材料中に入るという、Ｉｎ原子の表
面への拡散が起こりやすいという問題がある。一方、こ
のような結晶を用いた電界効果トランジスタを作製する
場合、ＩｎＧａＡｓ層上にこれよりバンドギャップの大
きいＡｌＧａＡｓ層を積層したヘテロ接合構造が用いら
れることが多い。このとき、上述のようなＩｎ原子の拡
散が起こると、ＡｌＧａＡｓ中にＩｎ原子が侵入し、界
面にＩｎＡｌＧａＡｓの４元の半導体層が形成される。
そのため、ＡｌＧａＡｓとＩｎＧａＡｓ間のバンド変化
の急峻性が劣化し、ＩｎＧａＡｓに比べてキャリアの輸
送特性の悪い四元の半導体層中のキャリアの存在確率が
大きくなる。その結果、平均的な輸送特性が劣化し相互
コンダクタンスが低下する。
用した素子を作製するとき、ＭＢＥやＭＯＣＶＤ等とい
った原子層単位で膜厚を制御できる成長装置で作製した
エピタキシャル基板を用いる。例えばヘテロ接合電界効
果トランジスタを作製するとき、ＧａＡｓ基板上にＩｎ
ＧａＡｓを成長するという工程を含む場合が多い。この
ＩｎＧａＡｓは成長中に表面にＩｎが抜けていき、その
後に成長する半導体材料中に入るという、Ｉｎ原子の表
面への拡散が起こりやすいという問題がある。一方、こ
のような結晶を用いた電界効果トランジスタを作製する
場合、ＩｎＧａＡｓ層上にこれよりバンドギャップの大
きいＡｌＧａＡｓ層を積層したヘテロ接合構造が用いら
れることが多い。このとき、上述のようなＩｎ原子の拡
散が起こると、ＡｌＧａＡｓ中にＩｎ原子が侵入し、界
面にＩｎＡｌＧａＡｓの４元の半導体層が形成される。
そのため、ＡｌＧａＡｓとＩｎＧａＡｓ間のバンド変化
の急峻性が劣化し、ＩｎＧａＡｓに比べてキャリアの輸
送特性の悪い四元の半導体層中のキャリアの存在確率が
大きくなる。その結果、平均的な輸送特性が劣化し相互
コンダクタンスが低下する。
【０００４】また、相互コンダクタンスはキャリア移動
度に比例するため、この領域でキャリア移動度が性能を
左右するといえる。キャリア移動度の向上は、移動度低
下の原因である散乱源の影響を低減させる、或いは高移
動度材料を用いることにより達成される。移動度低下の
主たる原因である不純物散乱は、図２のようなＨＥＭＴ
構造、即ちキャリア供給層とチャネルとを空間的に分離
することにより向上し、またキャリア供給層とチャネル
層間のスペーサ層幅を増すことにより、更に向上する。
例えばＧａＡｓチャネルＨＥＭＴの場合、スペーサ層幅
が20nm以上の時、電子移動度は約8000cm2/Vsと、ＧａＡ
ｓの達成可能な最大のものとなる。ところが、スペーサ
層幅が大きすぎるとチャネルに生じるキャリア数が減少
し、その結果相互コンダクタンスも減少する。通常の場
合、スペーサ層幅の最適値は２乃至４nm程度であり、こ
の時の電子移動度は約5000cm2/Vsであった。また、高移
動度材料としてＩｎＧａＡｓが用いられてきたが、この
材料はＧａＡｓよりも格子定数が大きく、層厚が大きく
なるとチャネルに転位が生じてしまうため、高移動度材
料としての特性を有効に利用できなかった。
度に比例するため、この領域でキャリア移動度が性能を
左右するといえる。キャリア移動度の向上は、移動度低
下の原因である散乱源の影響を低減させる、或いは高移
動度材料を用いることにより達成される。移動度低下の
主たる原因である不純物散乱は、図２のようなＨＥＭＴ
構造、即ちキャリア供給層とチャネルとを空間的に分離
することにより向上し、またキャリア供給層とチャネル
層間のスペーサ層幅を増すことにより、更に向上する。
例えばＧａＡｓチャネルＨＥＭＴの場合、スペーサ層幅
が20nm以上の時、電子移動度は約8000cm2/Vsと、ＧａＡ
ｓの達成可能な最大のものとなる。ところが、スペーサ
層幅が大きすぎるとチャネルに生じるキャリア数が減少
し、その結果相互コンダクタンスも減少する。通常の場
合、スペーサ層幅の最適値は２乃至４nm程度であり、こ
の時の電子移動度は約5000cm2/Vsであった。また、高移
動度材料としてＩｎＧａＡｓが用いられてきたが、この
材料はＧａＡｓよりも格子定数が大きく、層厚が大きく
なるとチャネルに転位が生じてしまうため、高移動度材
料としての特性を有効に利用できなかった。
【０００５】また、電界効果トランジスタの高性能化を
図る上で、ゲート長等のサイズの縮小、所謂スケーリン
グが有効である。ところが、スケーリングを進めるにつ
れ、短チャネル効果が起こり、相互コンダクタンスが低
下する。この短チャネル効果はゲート−チャネル間距離
に対するゲート長の比、所謂アスペクト比が小さくなる
ほど起こりやすくなる。従って、ゲート長のスケーリン
グに伴い、ゲート−チャネル間距離のスケーリング、所
謂薄層化をする必要がある。ところが、結晶成長上の制
約や制御性、作製した素子のバラツキの低減のために
も、極端な薄層化は進められないという問題があった。
図る上で、ゲート長等のサイズの縮小、所謂スケーリン
グが有効である。ところが、スケーリングを進めるにつ
れ、短チャネル効果が起こり、相互コンダクタンスが低
下する。この短チャネル効果はゲート−チャネル間距離
に対するゲート長の比、所謂アスペクト比が小さくなる
ほど起こりやすくなる。従って、ゲート長のスケーリン
グに伴い、ゲート−チャネル間距離のスケーリング、所
謂薄層化をする必要がある。ところが、結晶成長上の制
約や制御性、作製した素子のバラツキの低減のために
も、極端な薄層化は進められないという問題があった。
【０００６】また、セルラー、コードレス電話などの移
動体通信端末において、小型化、低消費電力化に対する
要求が大きくなってきている。このため、ＦＥＴ等のデ
バイスにおいても、低電流動作が要求される。ところ
が、低電流動作時には一般に相互コンダクタンスが著し
く低下し、雑音特性の指標である雑音指数は増大する。
動体通信端末において、小型化、低消費電力化に対する
要求が大きくなってきている。このため、ＦＥＴ等のデ
バイスにおいても、低電流動作が要求される。ところ
が、低電流動作時には一般に相互コンダクタンスが著し
く低下し、雑音特性の指標である雑音指数は増大する。
【０００７】本発明の第１の目的は、相互コンダクタン
スが良好な電界効果トランジスタを提供することにあ
る。第２の目的は高性能低雑音増幅器を提供することに
ある。
スが良好な電界効果トランジスタを提供することにあ
る。第２の目的は高性能低雑音増幅器を提供することに
ある。
【０００８】
【課題を解決するための手段】上記第１の目的は、基板
上に形成されたチャネルとして働くＩｎＧａＡｓ層の上
に、この層に接してＧａＡｓ層を形成し、さらにＧａＡ
ｓ層上にこの層に接してＩｎＧａＡｓ層よりもバンドギ
ャップが大きい半導体層を形成することによって達成で
きる。
上に形成されたチャネルとして働くＩｎＧａＡｓ層の上
に、この層に接してＧａＡｓ層を形成し、さらにＧａＡ
ｓ層上にこの層に接してＩｎＧａＡｓ層よりもバンドギ
ャップが大きい半導体層を形成することによって達成で
きる。
【０００９】また、基板としてＩｎＧａＡｓよりバンド
ギャップが大きい材料を用い、チャネルとして働くＩｎ
ＧａＡｓ層と基板との間に、基板材料よりバンドギャッ
プが大きい半導体層をＩｎＧａＡｓ層に接して形成する
ことによっても達成できる。
ギャップが大きい材料を用い、チャネルとして働くＩｎ
ＧａＡｓ層と基板との間に、基板材料よりバンドギャッ
プが大きい半導体層をＩｎＧａＡｓ層に接して形成する
ことによっても達成できる。
【００１０】また、基板としてＩｎＧａＡｓよりバンド
ギャップが大きい材料を用い、チャネルとして働くＩｎ
ＧａＡｓ層と基板との間に、基板材料よりバンドギャッ
プが大きい第１の半導体層を形成し、さらに第１の半導
体層とＩｎＧａＡｓ層との間に、バンドギャップが第１
の半導体層より小さくかつＩｎＧａＡｓ層より大きく、
かつその厚さが２０ｎｍ以下である第２の半導体層を両
者に接するように形成することによっても達成できる。
ギャップが大きい材料を用い、チャネルとして働くＩｎ
ＧａＡｓ層と基板との間に、基板材料よりバンドギャッ
プが大きい第１の半導体層を形成し、さらに第１の半導
体層とＩｎＧａＡｓ層との間に、バンドギャップが第１
の半導体層より小さくかつＩｎＧａＡｓ層より大きく、
かつその厚さが２０ｎｍ以下である第２の半導体層を両
者に接するように形成することによっても達成できる。
【００１１】上記第２の目的は、このようなＦＥＴを用
いて回路を構築することにより達成できる。
いて回路を構築することにより達成できる。
【００１２】
【作用】まず、ＧａＡｓ層配置の作用を説明する。Ｉｎ
原子は表面拡散を起こしやすいが、拡散する割合は結晶
成長時の基板温度にもよるが、通常、表面に存在するＩ
ｎ原子の約６０％が一原子層成長する間に表面に拡散さ
れる。残りの４０％は結晶中に取り込まれて安定とな
る。従って、Ｉｎ分子線の供給を停止したあとのｎ層目
のＩｎ組成比と停止直前での表面のＩｎ組成との間に、
次の関係があることがわかる。
原子は表面拡散を起こしやすいが、拡散する割合は結晶
成長時の基板温度にもよるが、通常、表面に存在するＩ
ｎ原子の約６０％が一原子層成長する間に表面に拡散さ
れる。残りの４０％は結晶中に取り込まれて安定とな
る。従って、Ｉｎ分子線の供給を停止したあとのｎ層目
のＩｎ組成比と停止直前での表面のＩｎ組成との間に、
次の関係があることがわかる。
【００１３】
【数１】
【００１４】例えば、ＩｎＧａＡｓ層成長後に２ｎｍ程
度のＧａＡｓ層を成長したとき、ｎは７となり、成長直
前の３％程度の組成比となる。この程度の量であれば、
その後の成長層、例えばＡｌＧａＡｓ層などに混入する
Ｉｎ原子の影響は非常に小さい。
度のＧａＡｓ層を成長したとき、ｎは７となり、成長直
前の３％程度の組成比となる。この程度の量であれば、
その後の成長層、例えばＡｌＧａＡｓ層などに混入する
Ｉｎ原子の影響は非常に小さい。
【００１５】図６に、従来のＨＥＭＴのゲート電極下に
おけるバンド構造と電子密度分布の模式図を示す。通常
利用されている電流領域では、電子密度分布は図６のよ
うにチャネルの中央部で大きくなっている。キャリア供
給層７へ拡がった電子は、チャネルを移動する電子より
も散乱を受けやすく、チャネル全体の移動度の低下をま
ねく。更に、計算に取り入れていない不純物の拡散等の
影響からも、スペーサ層側への電子分布は好ましくな
い。更に、基板側へ滲み出す電子は、ゲートに印加する
電圧の大きさに従って変化する。このことはゲート電圧
に関する相互コンダクタンスの変化が多次関数的に変化
することを意味し、増幅器等に利用したとき出力歪が大
きくなる。
おけるバンド構造と電子密度分布の模式図を示す。通常
利用されている電流領域では、電子密度分布は図６のよ
うにチャネルの中央部で大きくなっている。キャリア供
給層７へ拡がった電子は、チャネルを移動する電子より
も散乱を受けやすく、チャネル全体の移動度の低下をま
ねく。更に、計算に取り入れていない不純物の拡散等の
影響からも、スペーサ層側への電子分布は好ましくな
い。更に、基板側へ滲み出す電子は、ゲートに印加する
電圧の大きさに従って変化する。このことはゲート電圧
に関する相互コンダクタンスの変化が多次関数的に変化
することを意味し、増幅器等に利用したとき出力歪が大
きくなる。
【００１６】短チャネル効果は、チャネル層内で起こる
ものとチャネル層よりも基板側の層、即ちバッファ層に
起因するものがある。このうち、後者はチャネルと反対
側の導電性を持つ不純物を混入することによっても解決
できるが、これはチャネルの輸送特性を劣化させるなど
の問題があり、あまり有効でない。バッファ層の影響を
見るために、図３のようなモデル素子について、計算機
シミュレーションを行なった結果を図４に示す。ゲート
に印加する電圧を敷居電圧に近づけるにつれてチャネル
に集中していた電子は、より基板側へとその重心を移動
する。このキャリアが、敷居電圧近傍でのリーク電流と
なり、より短チャネル効果を起こりやすくさせる。これ
を避けるには、バッファ層はチャネルの輸送特性を劣化
させない程度の、バンドギャップの大きな物質を配置す
ることが有効となる。また、その半導体層の厚さも薄す
ぎるとそのバッファ層よりも基板側でリークが起こるの
で、ある程度の厚さにする必要がある。この厚さは、結
晶性と用途との兼ね合いで決定されるものであるが、１
００ｎｍ程度以上ある方が望ましい。
ものとチャネル層よりも基板側の層、即ちバッファ層に
起因するものがある。このうち、後者はチャネルと反対
側の導電性を持つ不純物を混入することによっても解決
できるが、これはチャネルの輸送特性を劣化させるなど
の問題があり、あまり有効でない。バッファ層の影響を
見るために、図３のようなモデル素子について、計算機
シミュレーションを行なった結果を図４に示す。ゲート
に印加する電圧を敷居電圧に近づけるにつれてチャネル
に集中していた電子は、より基板側へとその重心を移動
する。このキャリアが、敷居電圧近傍でのリーク電流と
なり、より短チャネル効果を起こりやすくさせる。これ
を避けるには、バッファ層はチャネルの輸送特性を劣化
させない程度の、バンドギャップの大きな物質を配置す
ることが有効となる。また、その半導体層の厚さも薄す
ぎるとそのバッファ層よりも基板側でリークが起こるの
で、ある程度の厚さにする必要がある。この厚さは、結
晶性と用途との兼ね合いで決定されるものであるが、１
００ｎｍ程度以上ある方が望ましい。
【００１７】以上の説明から明らかなように、本発明の
電界効果トランジスタを利用した増幅回路やミキサは低
雑音、高利得となり、また出力歪は小さくなる。
電界効果トランジスタを利用した増幅回路やミキサは低
雑音、高利得となり、また出力歪は小さくなる。
【００１８】
【実施例】以下に本発明の一実施例を図面を用いて具体
的に説明する。以降、材料の記述としてＡｌＧａＡｓは
ＧａＡｓ中のＧａ原子のうちの一部をＡｌで置換したも
の、ＩｎＧａＡｓはＧａＡｓ中のＧａ原子のうちの一部
をＩｎで置換したものを意味する。
的に説明する。以降、材料の記述としてＡｌＧａＡｓは
ＧａＡｓ中のＧａ原子のうちの一部をＡｌで置換したも
の、ＩｎＧａＡｓはＧａＡｓ中のＧａ原子のうちの一部
をＩｎで置換したものを意味する。
【００１９】〔実施例１〕図１に、本発明の一実施例の
断面図を示す。まず半絶縁性ＧａＡｓ基板１上に、ＭＢ
Ｅ(分子線エピタキシー)装置により、アンドープＧａＡ
ｓ(厚さ:500nm)２、アンドープＡｌＧａＡｓバッファ層
(Al組成0.15,厚さ:200nm)３、アンドープＩｎＧａＡｓ
チャネル層(In組成0.25,8nm)４、アンドープＧａＡｓ層
(厚さを変化させる)５、アンドープＡｌＧａＡｓスペー
サ層(Al組成0.25,2nm)６、ｎ−ＡｌＧａＡｓキャリア供
給層(Al組成0.25,15nm,Si濃度:3×1018/cm3)７、アンド
ープＡｌＧａＡｓ層(Al組成0.25,15nm,Si濃度:0.5×10
18/cm3)８を成長させ、最後にｎ−ＧａＡｓキャップ層
(Si濃度:5×1019/cm3,160nm)９を堆積させる。
断面図を示す。まず半絶縁性ＧａＡｓ基板１上に、ＭＢ
Ｅ(分子線エピタキシー)装置により、アンドープＧａＡ
ｓ(厚さ:500nm)２、アンドープＡｌＧａＡｓバッファ層
(Al組成0.15,厚さ:200nm)３、アンドープＩｎＧａＡｓ
チャネル層(In組成0.25,8nm)４、アンドープＧａＡｓ層
(厚さを変化させる)５、アンドープＡｌＧａＡｓスペー
サ層(Al組成0.25,2nm)６、ｎ−ＡｌＧａＡｓキャリア供
給層(Al組成0.25,15nm,Si濃度:3×1018/cm3)７、アンド
ープＡｌＧａＡｓ層(Al組成0.25,15nm,Si濃度:0.5×10
18/cm3)８を成長させ、最後にｎ−ＧａＡｓキャップ層
(Si濃度:5×1019/cm3,160nm)９を堆積させる。
【００２０】メサエッチにより素子間分離を行なったあ
と、ＳｉＯ2膜を蒸着し、通常のホトリソグラフィープ
ロセスにより、ソース電極21及びドレイン電極22のため
の孔を形成する。この孔の表面のＳｉＯ2膜をドライエ
ッチにより削り、ｎ−ＧａＡｓキャップ層９を40nm程度
ウエットエッチにより孔あけする。さらにＳｉＯ2膜を
ウエットエッチによりサイドエッチさせて、リフトオフ
しやすい形状にする。この上にＡｕＺｎ／Ｍｏ／Ａｕを
蒸着し、窒素雰囲気中で熱処理(４００℃，５分)を行な
う。さらに、ＥＢ(電子線)描画法を用いて、ゲートパタ
ーンを形成する。次に、ウエットエッチと選択性ドライ
エッチにより制御性よくアンドープＡｌＧａＡｓ層８の
手前までエッチング除去した。さらにＡｌを蒸着した後
リフトオフすることにより、ゲート長０.１μｍ、ゲー
ト幅２００μｍのゲート電極23を形成した。このように
して、図１３に示した構造のＦＥＴを実現した。また、
ゲート電極蒸着前に同時に形成したホール測定パターン
により、ホール測定も行なった。
と、ＳｉＯ2膜を蒸着し、通常のホトリソグラフィープ
ロセスにより、ソース電極21及びドレイン電極22のため
の孔を形成する。この孔の表面のＳｉＯ2膜をドライエ
ッチにより削り、ｎ−ＧａＡｓキャップ層９を40nm程度
ウエットエッチにより孔あけする。さらにＳｉＯ2膜を
ウエットエッチによりサイドエッチさせて、リフトオフ
しやすい形状にする。この上にＡｕＺｎ／Ｍｏ／Ａｕを
蒸着し、窒素雰囲気中で熱処理(４００℃，５分)を行な
う。さらに、ＥＢ(電子線)描画法を用いて、ゲートパタ
ーンを形成する。次に、ウエットエッチと選択性ドライ
エッチにより制御性よくアンドープＡｌＧａＡｓ層８の
手前までエッチング除去した。さらにＡｌを蒸着した後
リフトオフすることにより、ゲート長０.１μｍ、ゲー
ト幅２００μｍのゲート電極23を形成した。このように
して、図１３に示した構造のＦＥＴを実現した。また、
ゲート電極蒸着前に同時に形成したホール測定パターン
により、ホール測定も行なった。
【００２１】図９に、ホール測定の結果を示す。層５の
厚さが薄いときは電子移動度が低い。これは上述のよう
にＩｎ原子がＡｌＧａＡｓ層中に混入することによって
起こることである。また、シートキャリア濃度は図のよ
うなピークを持つ。層５が薄いときに起こる減少は、Ｉ
ｎ原子の拡散によりキャリア供給層とチャネルとの間の
実効的なバンドギャップの減少に起因し、厚いことによ
る減少は、チャネルにおける電子密度の重心がキャリア
供給層から離れることによる電界の低下に起因する。
厚さが薄いときは電子移動度が低い。これは上述のよう
にＩｎ原子がＡｌＧａＡｓ層中に混入することによって
起こることである。また、シートキャリア濃度は図のよ
うなピークを持つ。層５が薄いときに起こる減少は、Ｉ
ｎ原子の拡散によりキャリア供給層とチャネルとの間の
実効的なバンドギャップの減少に起因し、厚いことによ
る減少は、チャネルにおける電子密度の重心がキャリア
供給層から離れることによる電界の低下に起因する。
【００２２】図１０に、層５の厚さに対するドレイン電
流１０ｍＡ時の相互コンダクタンスを示す。ホール測定
の結果を反映して層５の厚さが２〜５ｎｍの領域におい
て良好な結果が得られた。
流１０ｍＡ時の相互コンダクタンスを示す。ホール測定
の結果を反映して層５の厚さが２〜５ｎｍの領域におい
て良好な結果が得られた。
【００２３】なお、製造工程におけるエピタキシャル結
晶成長に際しては、ここで示したＭＢＥのかわりに原子
層単位で成長を制御できる装置、例えばＭＯＣＶＤ等を
用いても同様の結果が得られる。また、キャップ層９
は、ＧａＡｓに限らず、オーミック接触のとりやすい物
質、例えばＩｎＧａＡｓ等を用いてもよい。またゲート
直下のアンドープＡｌＧａＡｓ層８は、耐圧を小さくし
ない程度に、１×1018/ｃｍ2以下のｎ−ＡｌＧａＡｓを
用いてもよい。バッファ層３は無くても良いが、ドレイ
ン電流が小さな領域での動作では相互コンダクタンスに
影響を与え、また短チャネル効果が顕著になる。また、
Ａｌ組成が小さすぎると、ピンチオフ特性が悪化し、大
きすぎると結晶性が悪化するため、通常の場合、Ａｌ組
成0.2〜0.5、厚さとして5nm〜100nmの範囲では良好な結
果を示す。
晶成長に際しては、ここで示したＭＢＥのかわりに原子
層単位で成長を制御できる装置、例えばＭＯＣＶＤ等を
用いても同様の結果が得られる。また、キャップ層９
は、ＧａＡｓに限らず、オーミック接触のとりやすい物
質、例えばＩｎＧａＡｓ等を用いてもよい。またゲート
直下のアンドープＡｌＧａＡｓ層８は、耐圧を小さくし
ない程度に、１×1018/ｃｍ2以下のｎ−ＡｌＧａＡｓを
用いてもよい。バッファ層３は無くても良いが、ドレイ
ン電流が小さな領域での動作では相互コンダクタンスに
影響を与え、また短チャネル効果が顕著になる。また、
Ａｌ組成が小さすぎると、ピンチオフ特性が悪化し、大
きすぎると結晶性が悪化するため、通常の場合、Ａｌ組
成0.2〜0.5、厚さとして5nm〜100nmの範囲では良好な結
果を示す。
【００２４】本実施例では、ＡｌＧａＡｓ層のＡｌ組成
として0.25を用いたが、0.15から0.4程度の値を用いて
も同様な結果が得られる。またチャネル層にはＩｎ組成
０.２５のＩｎＧａＡｓを用いたが、０.２から０.６程
度のＩｎ組成で、転位が入らない程度の厚さにしてもよ
い。材料もＩｎＧａＡｓに限らず、拡散が大きな材料に
対し、拡散を吸収するような材料、例えばＩｎＧａＡｓ
／ＩｎＡｌＡｓ系でＩｎＧａＡｓ上にＧａＡｓ層を積層
させることも有効である。また、基板材料もＧａＡｓに
限らず、ＩｎＰなどを用いてもよい。
として0.25を用いたが、0.15から0.4程度の値を用いて
も同様な結果が得られる。またチャネル層にはＩｎ組成
０.２５のＩｎＧａＡｓを用いたが、０.２から０.６程
度のＩｎ組成で、転位が入らない程度の厚さにしてもよ
い。材料もＩｎＧａＡｓに限らず、拡散が大きな材料に
対し、拡散を吸収するような材料、例えばＩｎＧａＡｓ
／ＩｎＡｌＡｓ系でＩｎＧａＡｓ上にＧａＡｓ層を積層
させることも有効である。また、基板材料もＧａＡｓに
限らず、ＩｎＰなどを用いてもよい。
【００２５】本実施例では、Ｎチャネル電界効果トラン
ジスタの例を示したが、Ｐチャネルでも良好な結果が得
られる。この場合、本実施例のＮドープ層をＰドープ層
にすることにより達成される。
ジスタの例を示したが、Ｐチャネルでも良好な結果が得
られる。この場合、本実施例のＮドープ層をＰドープ層
にすることにより達成される。
【００２６】また、本実施例はＨＥＭＴについて述べた
が、他のヘテロ接合素子、即ちＭＥＳＦＥＴ等に適用し
ても良好な結果が得られることは云うまでもない。
が、他のヘテロ接合素子、即ちＭＥＳＦＥＴ等に適用し
ても良好な結果が得られることは云うまでもない。
【００２７】〔実施例２〕図１１に、本発明の一実施例
を示す電界効果トランジスタの計算機シミュレーション
結果を示す。計算結果は実施例１において層５の厚さを
０としたもののみを示す。図４との対比からもわかるよ
うに、バッファ層内での電子密度は一桁以上小さい。こ
れから、バッファ層にバンドギャップの大きな材料を利
用することがリーク電流の減少に有効であることがわか
る。
を示す電界効果トランジスタの計算機シミュレーション
結果を示す。計算結果は実施例１において層５の厚さを
０としたもののみを示す。図４との対比からもわかるよ
うに、バッファ層内での電子密度は一桁以上小さい。こ
れから、バッファ層にバンドギャップの大きな材料を利
用することがリーク電流の減少に有効であることがわか
る。
【００２８】図１２に、本発明の一実施例を示す短チャ
ネル効果の測定例を示す。本実施例では、実施例１にお
いて層５の厚さを０としており、かつアンドープＡｌＧ
ａＡｓ層２とアンドープＩｎＧａＡｓ層４との間にアン
ドープＧａＡｓ層１３を挿入し、この層１３の厚さを変
数にとっている。長ゲート(どの厚さでもゲート長が０.
５μｍ程度以上では敷居電圧は一定で、長ゲートと見做
された)における敷居電圧と、ゲート長０.２μｍ(曲線
２０１)、０.１μｍ(曲線２０２)との差を示している。
ここで、曲線２０３は曲線２０２とほぼ同じ構造であ
り、バッファ層３の厚さが20nmと薄くなっている点のみ
が異なる。何れの条件でも、敷居電圧のシフトはＧａＡ
ｓバリア層１３の厚さが厚くなると短チャネル効果が大
きくなっていることがわかる。また、バリア層もあまり
薄いと短チャネル効果抑制能力が小さくなることがわか
る。
ネル効果の測定例を示す。本実施例では、実施例１にお
いて層５の厚さを０としており、かつアンドープＡｌＧ
ａＡｓ層２とアンドープＩｎＧａＡｓ層４との間にアン
ドープＧａＡｓ層１３を挿入し、この層１３の厚さを変
数にとっている。長ゲート(どの厚さでもゲート長が０.
５μｍ程度以上では敷居電圧は一定で、長ゲートと見做
された)における敷居電圧と、ゲート長０.２μｍ(曲線
２０１)、０.１μｍ(曲線２０２)との差を示している。
ここで、曲線２０３は曲線２０２とほぼ同じ構造であ
り、バッファ層３の厚さが20nmと薄くなっている点のみ
が異なる。何れの条件でも、敷居電圧のシフトはＧａＡ
ｓバリア層１３の厚さが厚くなると短チャネル効果が大
きくなっていることがわかる。また、バリア層もあまり
薄いと短チャネル効果抑制能力が小さくなることがわか
る。
【００２９】尚、本実施例では、ＡｌＧａＡｓバッファ
層３の組成は一定としたが、特に一定にする必要はな
く、層内で連続的、或いは断続的に変化しても良い。こ
の時、チャネル近傍でバンドギャップが大きくなるよう
な分布にすると、チャネルの結晶性を劣化させることな
く電子のチャネルへの閉じ込め効果を向上させることが
でき、また基板側でバンドギャップが大きくなるような
分布にすると、チャネルの輸送特性を劣化させることな
く短チャネル効果を有効に抑制することができる。もち
ろん、この両者を組み合わせることにより、より大きな
効果があることは云うまでもない。
層３の組成は一定としたが、特に一定にする必要はな
く、層内で連続的、或いは断続的に変化しても良い。こ
の時、チャネル近傍でバンドギャップが大きくなるよう
な分布にすると、チャネルの結晶性を劣化させることな
く電子のチャネルへの閉じ込め効果を向上させることが
でき、また基板側でバンドギャップが大きくなるような
分布にすると、チャネルの輸送特性を劣化させることな
く短チャネル効果を有効に抑制することができる。もち
ろん、この両者を組み合わせることにより、より大きな
効果があることは云うまでもない。
【００３０】また、本実施例では層５の厚さを０とした
が、実施例１のように２〜５nmとすることにより、Ｉｎ
の拡散を抑制できることも云うまでもない。
が、実施例１のように２〜５nmとすることにより、Ｉｎ
の拡散を抑制できることも云うまでもない。
【００３１】〔実施例３〕図１３に、本発明の一実施例
の断面図を示す。まず半絶縁性ＧａＡｓ基板１上に、Ｍ
ＢＥ(分子線エピタキシー)装置により、アンドープＧａ
Ａｓ(厚さ:200nm)２、アンドープＡｌＧａＡｓ/アンド
ープＧａＡｓ超格子層(厚さ:3/50nm×5)14、アンドープ
ＡｌＧａＡｓバッファ層(Al組成0.3,厚さ:20nm)３、チ
ャネル層(アンドープＧａＡｓ(厚さ:2nm)１３、アンド
ープＩｎＧａＡｓ(In組成0.4,4nm)４、アンドープＧａ
Ａｓ(厚さ:2nm)５)、アンドープＡｌＧａＡｓスペーサ
層(Al組成0.3,2nm)６、ｎ−ＡｌＧａＡｓキャリア供給
層(Al組成0.3,15nm,Si濃度:3×1018/cm3)７、アンドー
プＡｌＧａＡｓ層(Al組成0.3,15nm)８を成長させ、最後
にｎ−ＧａＡｓキャップ層(Si濃度:7×1019/cm3,160nm)
９を堆積させる。
の断面図を示す。まず半絶縁性ＧａＡｓ基板１上に、Ｍ
ＢＥ(分子線エピタキシー)装置により、アンドープＧａ
Ａｓ(厚さ:200nm)２、アンドープＡｌＧａＡｓ/アンド
ープＧａＡｓ超格子層(厚さ:3/50nm×5)14、アンドープ
ＡｌＧａＡｓバッファ層(Al組成0.3,厚さ:20nm)３、チ
ャネル層(アンドープＧａＡｓ(厚さ:2nm)１３、アンド
ープＩｎＧａＡｓ(In組成0.4,4nm)４、アンドープＧａ
Ａｓ(厚さ:2nm)５)、アンドープＡｌＧａＡｓスペーサ
層(Al組成0.3,2nm)６、ｎ−ＡｌＧａＡｓキャリア供給
層(Al組成0.3,15nm,Si濃度:3×1018/cm3)７、アンドー
プＡｌＧａＡｓ層(Al組成0.3,15nm)８を成長させ、最後
にｎ−ＧａＡｓキャップ層(Si濃度:7×1019/cm3,160nm)
９を堆積させる。
【００３２】メサエッチにより素子間分離を行なったあ
と、ＳｉＯ2膜を蒸着し、通常のホトリソグラフィープ
ロセスにより、ソース電極21及びドレイン電極22のため
の孔を形成する。この孔の表面のＳｉＯ2膜をドライエ
ッチにより削り、ｎ−ＧａＡｓキャップ層９を40nm程度
ウエットエッチにより孔あけする。さらにＳｉＯ2膜を
ウエットエッチによりサイドエッチさせて、リフトオフ
しやすい形状にする。この上にＡｕＺｎ／Ｍｏ／Ａｕを
蒸着し、窒素雰囲気中で熱処理(４００℃，５分)を行な
う。さらに、ＥＢ(電子線)描画法を用いて、ゲートパタ
ーンを形成する。次に、ウエットエッチと選択性ドライ
エッチにより制御性よくアンドープＡｌＧａＡｓ層８の
手前までエッチング除去した。さらにＡｌを蒸着した後
リフトオフすることにより、ゲート長０.１μｍ、ゲー
ト幅２００μｍのゲート電極23を形成した。このように
して、図１３に示した構造のＦＥＴを実現した。
と、ＳｉＯ2膜を蒸着し、通常のホトリソグラフィープ
ロセスにより、ソース電極21及びドレイン電極22のため
の孔を形成する。この孔の表面のＳｉＯ2膜をドライエ
ッチにより削り、ｎ−ＧａＡｓキャップ層９を40nm程度
ウエットエッチにより孔あけする。さらにＳｉＯ2膜を
ウエットエッチによりサイドエッチさせて、リフトオフ
しやすい形状にする。この上にＡｕＺｎ／Ｍｏ／Ａｕを
蒸着し、窒素雰囲気中で熱処理(４００℃，５分)を行な
う。さらに、ＥＢ(電子線)描画法を用いて、ゲートパタ
ーンを形成する。次に、ウエットエッチと選択性ドライ
エッチにより制御性よくアンドープＡｌＧａＡｓ層８の
手前までエッチング除去した。さらにＡｌを蒸着した後
リフトオフすることにより、ゲート長０.１μｍ、ゲー
ト幅２００μｍのゲート電極23を形成した。このように
して、図１３に示した構造のＦＥＴを実現した。
【００３３】本実施例による装置は、耐圧：６Ｖ、ソー
ス抵抗Ｒ：０.６Ω・ｍｍ、ドレイン電流2mA時における
相互コンダクタンスｇ：１７５ｍＳ／ｍｍ、１２GHzに
おける雑音指数ＮＦ＝０.４と高性能を示した。
ス抵抗Ｒ：０.６Ω・ｍｍ、ドレイン電流2mA時における
相互コンダクタンスｇ：１７５ｍＳ／ｍｍ、１２GHzに
おける雑音指数ＮＦ＝０.４と高性能を示した。
【００３４】なお、製造工程におけるエピタキシャル結
晶成長に際しては、ここで示したＭＢＥのかわりに原子
層単位で成長を制御できる装置、例えばＭＯＣＶＤ等を
用いても同様の結果が得られる。また、キャップ層９
は、ＧａＡｓに限らず、オーミック接触のとりやすい物
質、例えばＩｎＧａＡｓ等を用いてもよい。またゲート
直下のアンドープＡｌＧａＡｓ層８は、耐圧を小さくし
ない程度に、１×1018/ｃｍ2以下のｎ−ＡｌＧａＡｓを
用いてもよい。バッファ層３は無くても良いが、ドレイ
ン電流が小さな領域での動作では相互コンダクタンスに
影響を与え、また短チャネル効果が顕著になる。また、
Ａｌ組成が小さすぎると、ピンチオフ特性が悪化し、大
きすぎると結晶性が悪化するため、通常の場合、Ａｌ組
成0.2〜0.5、厚さとして5nm〜100nmの範囲では良好な結
果を示す。
晶成長に際しては、ここで示したＭＢＥのかわりに原子
層単位で成長を制御できる装置、例えばＭＯＣＶＤ等を
用いても同様の結果が得られる。また、キャップ層９
は、ＧａＡｓに限らず、オーミック接触のとりやすい物
質、例えばＩｎＧａＡｓ等を用いてもよい。またゲート
直下のアンドープＡｌＧａＡｓ層８は、耐圧を小さくし
ない程度に、１×1018/ｃｍ2以下のｎ−ＡｌＧａＡｓを
用いてもよい。バッファ層３は無くても良いが、ドレイ
ン電流が小さな領域での動作では相互コンダクタンスに
影響を与え、また短チャネル効果が顕著になる。また、
Ａｌ組成が小さすぎると、ピンチオフ特性が悪化し、大
きすぎると結晶性が悪化するため、通常の場合、Ａｌ組
成0.2〜0.5、厚さとして5nm〜100nmの範囲では良好な結
果を示す。
【００３５】本実施例では、ＡｌＧａＡｓ層のＡｌ組成
として0.3を用いたが、0.15から0.4程度の値を用いても
同様な結果が得られる。またチャネル層にはＩｎ組成
０.４のＩｎＧａＡｓを用いたが、０.２から０.６程度
のＩｎ組成で、転位が入らない程度の厚さにしてもよ
く、層１３及び５も層４よりもＩｎ組成の小さなＩｎＧ
ａＡｓにしてもよく、この２つの半導体層の材料を異な
るものにしても良い。更に、チャネル層は３層構造に限
らず、Ｉｎ組成が段階的に変化するような構造や、一原
子層ごとに材料の異のなる超格子構造にしても良い。材
料もＩｎＧａＡｓに限らず、ＧａＡｓＳｂを用いてもよ
く、また層構造もＧａＡｓ／ＡｌＧａＡｓに限らず、例
えばＩｎＧａＡｓ／ＩｎＡｌＡｓやＩｎＡｓ／(Ａｌ,Ｇ
ａ)(Ｓｂ,Ａｓ)のような材料の組み合わせのとき同様な
結果が得られる。また、基板材料もＧａＡｓに限らず、
ＩｎＰなどを用いてもよい。
として0.3を用いたが、0.15から0.4程度の値を用いても
同様な結果が得られる。またチャネル層にはＩｎ組成
０.４のＩｎＧａＡｓを用いたが、０.２から０.６程度
のＩｎ組成で、転位が入らない程度の厚さにしてもよ
く、層１３及び５も層４よりもＩｎ組成の小さなＩｎＧ
ａＡｓにしてもよく、この２つの半導体層の材料を異な
るものにしても良い。更に、チャネル層は３層構造に限
らず、Ｉｎ組成が段階的に変化するような構造や、一原
子層ごとに材料の異のなる超格子構造にしても良い。材
料もＩｎＧａＡｓに限らず、ＧａＡｓＳｂを用いてもよ
く、また層構造もＧａＡｓ／ＡｌＧａＡｓに限らず、例
えばＩｎＧａＡｓ／ＩｎＡｌＡｓやＩｎＡｓ／(Ａｌ,Ｇ
ａ)(Ｓｂ,Ａｓ)のような材料の組み合わせのとき同様な
結果が得られる。また、基板材料もＧａＡｓに限らず、
ＩｎＰなどを用いてもよい。
【００３６】本実施例では、Ｎチャネル電界効果トラン
ジスタの例を示したが、Ｐチャネルでも良好な結果が得
られる。この場合、本実施例のＮドープ層をＰドープ層
にすることにより達成される。
ジスタの例を示したが、Ｐチャネルでも良好な結果が得
られる。この場合、本実施例のＮドープ層をＰドープ層
にすることにより達成される。
【００３７】また、本実施例はＨＥＭＴについて述べた
が、他のヘテロ接合素子、即ちＭＥＳＦＥＴ等に適用し
ても良好な結果が得られることは云うまでもない。
が、他のヘテロ接合素子、即ちＭＥＳＦＥＴ等に適用し
ても良好な結果が得られることは云うまでもない。
【００３８】〔実施例４〕図１４に、本発明の一実施例
の断面図を示す。まず半絶縁性ＩｎＰ基板１上に、ＭＢ
Ｅ(分子線エピタキシー)装置により、アンドープＩｎＧ
ａＡｓ(In組成0.5,厚さ:200nm)２、アンドープＩｎＡｌ
Ａｓバッファ層(In組成0.5,厚さ:20nm)３、チャネル層
(アンドープＩｎＧａＡｓ(In組成0.3,厚さ:2nm)13、ア
ンドープＩｎＧａＡｓ(In組成0.7,4nm)４、アンドープ
ＩｎＧａＡｓ(In組成0.3,厚さ:2nm)５)、アンドープＩ
ｎＡｌＡｓスペーサ層(In組成0.5,2nm)６、ｎ−ＩｎＡ
ｌＡｓキャリア供給層(In組成0.5,10nm,Si濃度:5×1018
/cm3)７、アンドープＩｎＡｌＡｓ層(In組成0.5,15nm)
８を成長させ、最後にｎ−ＩｎＧａＡｓキャップ層(Si
濃度:7×1019/cm3,160nm)９を堆積させる。
の断面図を示す。まず半絶縁性ＩｎＰ基板１上に、ＭＢ
Ｅ(分子線エピタキシー)装置により、アンドープＩｎＧ
ａＡｓ(In組成0.5,厚さ:200nm)２、アンドープＩｎＡｌ
Ａｓバッファ層(In組成0.5,厚さ:20nm)３、チャネル層
(アンドープＩｎＧａＡｓ(In組成0.3,厚さ:2nm)13、ア
ンドープＩｎＧａＡｓ(In組成0.7,4nm)４、アンドープ
ＩｎＧａＡｓ(In組成0.3,厚さ:2nm)５)、アンドープＩ
ｎＡｌＡｓスペーサ層(In組成0.5,2nm)６、ｎ−ＩｎＡ
ｌＡｓキャリア供給層(In組成0.5,10nm,Si濃度:5×1018
/cm3)７、アンドープＩｎＡｌＡｓ層(In組成0.5,15nm)
８を成長させ、最後にｎ−ＩｎＧａＡｓキャップ層(Si
濃度:7×1019/cm3,160nm)９を堆積させる。
【００３９】メサエッチにより素子間分離を行なったあ
と、ＳｉＯ2膜を蒸着し、通常のホトリソグラフィープ
ロセスにより、ソース電極21及びドレイン電極22のため
の孔を形成する。この孔の表面のＳｉＯ2膜をドライエ
ッチにより削り、ｎ−ＩｎＧａＡｓキャップ層９を40nm
程度ウエットエッチにより孔あけする。さらにＳｉＯ2
膜をウエットエッチによりサイドエッチさせて、リフト
オフしやすい形状にする。この上にＡｕＺｎ／Ｍｏ／Ａ
ｕを蒸着し、窒素雰囲気中で熱処理(３８０℃，５分)を
行なう。さらに、ＥＢ(電子線)描画法を用いて、ゲート
パターンを形成する。次に、ウエットエッチと選択性ド
ライエッチにより制御性よくアンドープＡｌＧａＡｓ層
８の手前までエッチング除去した。さらにＡｌを蒸着し
た後リフトオフすることにより、ゲート長０.１μｍ、
ゲート幅２００μｍのゲート電極13を形成した。このよ
うにして、図６に示した構造のＦＥＴを実現した。
と、ＳｉＯ2膜を蒸着し、通常のホトリソグラフィープ
ロセスにより、ソース電極21及びドレイン電極22のため
の孔を形成する。この孔の表面のＳｉＯ2膜をドライエ
ッチにより削り、ｎ−ＩｎＧａＡｓキャップ層９を40nm
程度ウエットエッチにより孔あけする。さらにＳｉＯ2
膜をウエットエッチによりサイドエッチさせて、リフト
オフしやすい形状にする。この上にＡｕＺｎ／Ｍｏ／Ａ
ｕを蒸着し、窒素雰囲気中で熱処理(３８０℃，５分)を
行なう。さらに、ＥＢ(電子線)描画法を用いて、ゲート
パターンを形成する。次に、ウエットエッチと選択性ド
ライエッチにより制御性よくアンドープＡｌＧａＡｓ層
８の手前までエッチング除去した。さらにＡｌを蒸着し
た後リフトオフすることにより、ゲート長０.１μｍ、
ゲート幅２００μｍのゲート電極13を形成した。このよ
うにして、図６に示した構造のＦＥＴを実現した。
【００４０】本実施例による装置は、耐圧：６Ｖ、Ｒ＝
０.５Ω・ｍｍ、ｇ＝２０３ｍＳ／ｍｍ、ＮＦ＝０.３５d
Bと高性能を示した。
０.５Ω・ｍｍ、ｇ＝２０３ｍＳ／ｍｍ、ＮＦ＝０.３５d
Bと高性能を示した。
【００４１】なお、製造工程におけるエピタキシャル結
晶成長に際しては、ここで示したＭＢＥのかわりに原子
層単位で成長を制御できる装置、例えばＭＯＣＶＤ等を
用いても同様の結果が得られる。またゲート直下のアン
ドープＩｎＡｌＡｓ層８は、耐圧を小さくしない程度
に、１×1018/ｃｍ2以下のｎ−ＩｎＡｌＡｓを用いても
よい。バッファ層３は無くても良いが、ドレイン電流が
小さな領域での動作では相互コンダクタンスに影響を与
える。また、Ａｌ組成が小さすぎると、ピンチオフ特性
が悪化し、大きすぎると結晶性が悪化するため、通常の
場合、ＩｎＡｌＧａＡｓとして、Ａｌ組成0.2〜0.5、厚
さとして5nm〜100nmの範囲では良好な結果を示す。
晶成長に際しては、ここで示したＭＢＥのかわりに原子
層単位で成長を制御できる装置、例えばＭＯＣＶＤ等を
用いても同様の結果が得られる。またゲート直下のアン
ドープＩｎＡｌＡｓ層８は、耐圧を小さくしない程度
に、１×1018/ｃｍ2以下のｎ−ＩｎＡｌＡｓを用いても
よい。バッファ層３は無くても良いが、ドレイン電流が
小さな領域での動作では相互コンダクタンスに影響を与
える。また、Ａｌ組成が小さすぎると、ピンチオフ特性
が悪化し、大きすぎると結晶性が悪化するため、通常の
場合、ＩｎＡｌＧａＡｓとして、Ａｌ組成0.2〜0.5、厚
さとして5nm〜100nmの範囲では良好な結果を示す。
【００４２】本実施例では、キャリア供給層としてＩｎ
ＡｌＡｓ層を用いたが、Ｇａ組成が0.3以下のＩｎＡｌ
ＧａＡｓを用いても同様な結果が得られる。またチャネ
ル層にはＩｎ組成０.７のＩｎＧａＡｓを用いたが、０.
５から１.０程度のＩｎ組成で、転位が入らない程度の
厚さにしてもよく、層13及び５も層４よりもＩｎ組成の
小さなＩｎＧａＡｓにしてもよく、この２つの半導体層
の材料を異なるものにしても良い。更に、チャネル層は
３層構造に限らず、Ｉｎ組成が段階的に変化するような
構造や、一原子層ごとに材料の異のなる超格子構造にし
ても良い。材料もＩｎＧａＡｓに限らず、ＧａＡｓＳｂ
を用いてもよく、また層構造もＩｎＧａＡｓ／ＩｎＡｌ
Ａｓに限らず、例えばＩｎＧａＡｓ／ＩｎＡｌＡｓ／Ｉ
ｎＡｌＧａＡｓやＩｎＧａＡｓ／(Ｉｎ,Ａｌ,Ｇａ)(Ｓ
ｂ,Ａｓ)のような材料の組み合わせのとき同様な結果が
得られる。
ＡｌＡｓ層を用いたが、Ｇａ組成が0.3以下のＩｎＡｌ
ＧａＡｓを用いても同様な結果が得られる。またチャネ
ル層にはＩｎ組成０.７のＩｎＧａＡｓを用いたが、０.
５から１.０程度のＩｎ組成で、転位が入らない程度の
厚さにしてもよく、層13及び５も層４よりもＩｎ組成の
小さなＩｎＧａＡｓにしてもよく、この２つの半導体層
の材料を異なるものにしても良い。更に、チャネル層は
３層構造に限らず、Ｉｎ組成が段階的に変化するような
構造や、一原子層ごとに材料の異のなる超格子構造にし
ても良い。材料もＩｎＧａＡｓに限らず、ＧａＡｓＳｂ
を用いてもよく、また層構造もＩｎＧａＡｓ／ＩｎＡｌ
Ａｓに限らず、例えばＩｎＧａＡｓ／ＩｎＡｌＡｓ／Ｉ
ｎＡｌＧａＡｓやＩｎＧａＡｓ／(Ｉｎ,Ａｌ,Ｇａ)(Ｓ
ｂ,Ａｓ)のような材料の組み合わせのとき同様な結果が
得られる。
【００４３】図７に、本実施例の構造のＦＥＴのゲート
電極下におけるバンド構造と電子密度分布を示す。図
は、チャネルの中央部分(層４)に移動度が大きく、バン
ドギャップの小さな材料を用いたものである。キャリア
の大部分は移動度が大きな層４中に分布し、残りの電子
のうちの大部分は、層１３及び５に分布しており、キャ
リア供給層に滲み出す電子は均一チャネルの場合よりも
著しく少ない。図８に本発明の一実施例を示す電界効果
トランジスタの相互コンダクタンスのチャネル厚さ依存
性を示す。この時のデバイスは、ゲート長０.１μｍ、
ゲート幅２００μｍであり、ソース−ドレイン間電圧は
２Ｖ、ドレイン電流２ｍＡ動作時を示している。チャネ
ル厚さが大きくなると、相互コンダクタンスは低下する
が、特にゲート厚さ２０ｎｍで低下が著しい。これは、
観測される移動度の増加に必要な条件が、図７のような
電子分布が得られること、即ちチャネルが量子井戸とみ
なせ、かつ電子分布の重心がチャネルの中心近傍に来る
ことに起因する。チャネルの厚さが２０ｎｍの時、チャ
ネルに生ずる量子準位のうち、基底準位と第一励起準位
との間のエネルギー差は約６０ｍｅＶとなる。これは、
２ｍＡ動作時のゲート電圧におけるチャネルの電子分布
が上記電子分布の条件を満たす最小のエネルギー差であ
ることを意味し、このためにはチャネルの厚さは２０ｎ
ｍ以下である必要があることがわかる。また、電子が量
子井戸の基底準位のみを占めるとき、チャネルの中心か
ら端までの領域のうち５０％の中に存在する電子数はチ
ャネル全体の電子の約９０％となる。これよりも狭い領
域では電子数が著しく減少し、超格子チャネルの効果が
薄れる。従って、中心の半導体層厚はチャネル層厚の５
０％以上である時に、特に効果が顕著である。また、層
５の厚さが厚くなるにつれてキャリア供給層との間の電
界強度が小さくなり、チャネルに溜る二次元電子ガスの
濃度が小さくなる。通常用いられているような、キャリ
ア供給層とチャネルとの間のスペーサ層幅が２ｎｍの
時、層４としてＩｎ組成０.３のＩｎＧａＡｓ、層１３
としてＧａＡｓを用いたとき、層１３の厚さが５ｎｍ以
下では二次元電子ガス濃度の最大値は２.２×１０12／
ｃｍ2となる。これ以上層５が厚くなると二次元電子ガ
ス濃度の最大値が激減し、ソース抵抗が増大し、その結
果、相互コンダクタンスが低下する。従って層５の厚さ
は５ｎｍ以下の時、効果が顕著である。このような条件
を満たすとき、観測される電子移動度は大きくなり、相
互コンダクタンスも大きくなる。加えてゲート電圧の変
化に対する電子分布の重心の変化も小さい。
電極下におけるバンド構造と電子密度分布を示す。図
は、チャネルの中央部分(層４)に移動度が大きく、バン
ドギャップの小さな材料を用いたものである。キャリア
の大部分は移動度が大きな層４中に分布し、残りの電子
のうちの大部分は、層１３及び５に分布しており、キャ
リア供給層に滲み出す電子は均一チャネルの場合よりも
著しく少ない。図８に本発明の一実施例を示す電界効果
トランジスタの相互コンダクタンスのチャネル厚さ依存
性を示す。この時のデバイスは、ゲート長０.１μｍ、
ゲート幅２００μｍであり、ソース−ドレイン間電圧は
２Ｖ、ドレイン電流２ｍＡ動作時を示している。チャネ
ル厚さが大きくなると、相互コンダクタンスは低下する
が、特にゲート厚さ２０ｎｍで低下が著しい。これは、
観測される移動度の増加に必要な条件が、図７のような
電子分布が得られること、即ちチャネルが量子井戸とみ
なせ、かつ電子分布の重心がチャネルの中心近傍に来る
ことに起因する。チャネルの厚さが２０ｎｍの時、チャ
ネルに生ずる量子準位のうち、基底準位と第一励起準位
との間のエネルギー差は約６０ｍｅＶとなる。これは、
２ｍＡ動作時のゲート電圧におけるチャネルの電子分布
が上記電子分布の条件を満たす最小のエネルギー差であ
ることを意味し、このためにはチャネルの厚さは２０ｎ
ｍ以下である必要があることがわかる。また、電子が量
子井戸の基底準位のみを占めるとき、チャネルの中心か
ら端までの領域のうち５０％の中に存在する電子数はチ
ャネル全体の電子の約９０％となる。これよりも狭い領
域では電子数が著しく減少し、超格子チャネルの効果が
薄れる。従って、中心の半導体層厚はチャネル層厚の５
０％以上である時に、特に効果が顕著である。また、層
５の厚さが厚くなるにつれてキャリア供給層との間の電
界強度が小さくなり、チャネルに溜る二次元電子ガスの
濃度が小さくなる。通常用いられているような、キャリ
ア供給層とチャネルとの間のスペーサ層幅が２ｎｍの
時、層４としてＩｎ組成０.３のＩｎＧａＡｓ、層１３
としてＧａＡｓを用いたとき、層１３の厚さが５ｎｍ以
下では二次元電子ガス濃度の最大値は２.２×１０12／
ｃｍ2となる。これ以上層５が厚くなると二次元電子ガ
ス濃度の最大値が激減し、ソース抵抗が増大し、その結
果、相互コンダクタンスが低下する。従って層５の厚さ
は５ｎｍ以下の時、効果が顕著である。このような条件
を満たすとき、観測される電子移動度は大きくなり、相
互コンダクタンスも大きくなる。加えてゲート電圧の変
化に対する電子分布の重心の変化も小さい。
【００４４】また、本実施例はＨＥＭＴについて述べた
が、他のヘテロ接合素子、即ちＭＥＳＦＥＴ等に適用し
ても良好な結果が得られることは云うまでもない。
が、他のヘテロ接合素子、即ちＭＥＳＦＥＴ等に適用し
ても良好な結果が得られることは云うまでもない。
【００４５】〔実施例５〕図１５に本発明の一実施例の
回路図を示す。実施例１，３或いは実施例４記載のＦＥ
Ｔを半導体基板上に形成するが、その時図１５のように
ストリップ線路やコンデンサを用いたマッチング回路を
同一基板上に形成する。こうして得られた低雑音増幅器
は、ＦＥＴ１のドレイン電圧１０６及びＦＥＴ２のドレ
イン電圧１０７は２.５Ｖ、初段のＦＥＴ１のドレイン
電流が６ｍＡ、次段のＦＥＴ２のドレイン電流が１０ｍ
Ａという条件で、１２GHzにおいて最小雑音指数１.０ｄ
Ｂ、その時の利得が１８.５という良好な性能が得られ
た。
回路図を示す。実施例１，３或いは実施例４記載のＦＥ
Ｔを半導体基板上に形成するが、その時図１５のように
ストリップ線路やコンデンサを用いたマッチング回路を
同一基板上に形成する。こうして得られた低雑音増幅器
は、ＦＥＴ１のドレイン電圧１０６及びＦＥＴ２のドレ
イン電圧１０７は２.５Ｖ、初段のＦＥＴ１のドレイン
電流が６ｍＡ、次段のＦＥＴ２のドレイン電流が１０ｍ
Ａという条件で、１２GHzにおいて最小雑音指数１.０ｄ
Ｂ、その時の利得が１８.５という良好な性能が得られ
た。
【００４６】尚、今回の実施例では二段増幅器の例を示
したが、一段増幅器でも良好な結果が得られる。また、
マッチング回路が同一基板上にある、所謂モノリシック
ＩＣの例を示したが、多少性能は落ちるが製作の容易な
ハイブリッドＩＣ、即ちマッチング回路が同一基板上に
ないものでも良好な結果が得られる。
したが、一段増幅器でも良好な結果が得られる。また、
マッチング回路が同一基板上にある、所謂モノリシック
ＩＣの例を示したが、多少性能は落ちるが製作の容易な
ハイブリッドＩＣ、即ちマッチング回路が同一基板上に
ないものでも良好な結果が得られる。
【００４７】今回の実施例では１２ＧＨｚ帯の低雑音増
幅器についてのみを記載したが、マッチング回路の変更
で他の周波数帯でも良好な特性が得られた。また、この
ＦＥＴを、ミキサなど、他の回路に利用しても良好な特
性が得られる。
幅器についてのみを記載したが、マッチング回路の変更
で他の周波数帯でも良好な特性が得られた。また、この
ＦＥＴを、ミキサなど、他の回路に利用しても良好な特
性が得られる。
【００４８】
【発明の効果】本発明によれば、高い相互コンダクタン
スにより性能の向上が図れる電界効果トランジスタが得
られ、低雑音増幅器等に適用したとき、大きな効果が得
られる。
スにより性能の向上が図れる電界効果トランジスタが得
られ、低雑音増幅器等に適用したとき、大きな効果が得
られる。
【図１】本発明の一実施例を示すＨＥＭＴの断面構造図
である。
である。
【図２】従来の実施例を示すＨＥＭＴの断面構造図であ
る。
る。
【図３】本発明の効果を示すＨＥＭＴの構造断面図であ
る。
る。
【図４】本発明の効果を示すＨＥＭＴの電子密度分布図
である。
である。
【図５】本発明の一実施例を示すＦＥＴのチャネル近傍
の構造図である。
の構造図である。
【図６】従来の実施例を示すＨＥＭＴのチャネル近傍の
バンド構造と電子密度分布を示す図である。
バンド構造と電子密度分布を示す図である。
【図７】本発明の一実施例を示すＨＥＭＴのチャネル近
傍のバンド構造と電子密度分布を示す図である。
傍のバンド構造と電子密度分布を示す図である。
【図８】本発明の一実施例を示すＨＥＭＴの相互コンダ
クタンスのチャネル厚さ依存性を示す図である。
クタンスのチャネル厚さ依存性を示す図である。
【図９】本発明の一実施例を示すチャネルのホール測定
結果の拡散防止層厚依存性。
結果の拡散防止層厚依存性。
【図１０】本発明の一実施例を示すＨＥＭＴの相互コン
ダクタンスの拡散防止層厚依存性を示す図である。
ダクタンスの拡散防止層厚依存性を示す図である。
【図１１】本発明の一実施例を示すＨＥＭＴの電子密度
分布図である。
分布図である。
【図１２】本発明の一実施例を示すＨＥＭＴのしきい電
圧シフトのバリア層厚さ依存性を示す図である。
圧シフトのバリア層厚さ依存性を示す図である。
【図１３】本発明の一実施例を示すＨＥＭＴの断面構造
図である。
図である。
【図１４】本発明の一実施例を示すＨＥＭＴの断面構造
図である。
図である。
【図１５】本発明の一実施例を示すＨＥＭＴを用いた低
雑音増幅器の回路図である。
雑音増幅器の回路図である。
１…ＧａＡｓ基板、２…アンドープＧａＡｓバッファ
層、３…アンドープＡｌＧａＡｓバッファ層、４…アン
ドープＩｎＧａＡｓチャネル層、５…アンドープＧａＡ
ｓ拡散防止層、６…アンドープＡｌＧａＡｓバリア層、
７…ｎ−ＡｌＧａＡｓキャリア供給層、８…ｎ−ＡｌＧ
ａＡｓ層、９…ｎ−ＧａＡｓキャップ層、１１…アンド
ープＧａＡｓバッファ層、１２…アンドープＡｌＧａＡ
ｓバリア層、１３…アンドープＧａＡｓバッファ層、２
１…ソース電極、２２…ドレイン電極、２３…ゲート電
極、１００…ＦＥＴ１、１０１…ＦＥＴ２、１０２…入
力端子、１０３…出力端子、１０４…ＦＥＴ１のゲート
電圧端子、１０５…ＦＥＴ２のゲート電圧端子、１０６
…ＦＥＴ１のドレイン電圧端子、１０７…ＦＥＴ２のド
レイン電圧端子、１０８…アース、１０９…ストリップ
線路、１１０…コンデンサ、２０１…ゲート長０．２μ
ｍでのしきい電圧シフト、２０２…ゲート長０．１μｍ
でのしきい電圧シフト、２０３…ゲート長０．１μｍ、
薄いバッファ層でのしきい電圧シフト。
層、３…アンドープＡｌＧａＡｓバッファ層、４…アン
ドープＩｎＧａＡｓチャネル層、５…アンドープＧａＡ
ｓ拡散防止層、６…アンドープＡｌＧａＡｓバリア層、
７…ｎ−ＡｌＧａＡｓキャリア供給層、８…ｎ−ＡｌＧ
ａＡｓ層、９…ｎ−ＧａＡｓキャップ層、１１…アンド
ープＧａＡｓバッファ層、１２…アンドープＡｌＧａＡ
ｓバリア層、１３…アンドープＧａＡｓバッファ層、２
１…ソース電極、２２…ドレイン電極、２３…ゲート電
極、１００…ＦＥＴ１、１０１…ＦＥＴ２、１０２…入
力端子、１０３…出力端子、１０４…ＦＥＴ１のゲート
電圧端子、１０５…ＦＥＴ２のゲート電圧端子、１０６
…ＦＥＴ１のドレイン電圧端子、１０７…ＦＥＴ２のド
レイン電圧端子、１０８…アース、１０９…ストリップ
線路、１１０…コンデンサ、２０１…ゲート長０．２μ
ｍでのしきい電圧シフト、２０２…ゲート長０．１μｍ
でのしきい電圧シフト、２０３…ゲート長０．１μｍ、
薄いバッファ層でのしきい電圧シフト。
Claims (13)
- 【請求項１】基板と、該基板上に形成されたチャネルと
して働くＩｎＧａＡｓ層と、該ＩｎＧａＡｓ層上に該Ｉ
ｎＧａＡｓ層に接して形成されたＧａＡｓ層と、該Ｇａ
Ａｓ層上に該ＧａＡｓ層に接して形成された上記ＩｎＧ
ａＡｓ層よりもバンドギャップが大きい半導体層を有す
ることを特徴とする電界効果トランジスタ。 - 【請求項２】上記ＧａＡｓ層上に形成されたゲート電極
を有する請求項１記載の電界効果トランジスタ。 - 【請求項３】上記ＩｎＧａＡｓ層は、意識的には不純物
を含んでいない請求項１又は２に記載の電界効果トラン
ジスタ。 - 【請求項４】上記ＩｎＧａＡｓ層は、イオン化不純物を
含んでいる請求項１又は２に記載の電界効果トランジス
タ。 - 【請求項５】上記半導体層は上記チャネルと同じ導電型
のキャリアを発生するイオン化不純物を含んでいる請求
項３又は４に記載の電界効果トランジスタ。 - 【請求項６】ＩｎＧａＡｓよりバンドギャップが大きい
材料から成る基板と、該基板上に形成されたチャネルと
して働くＩｎＧａＡｓ層と、該ＩｎＧａＡｓ層上に形成
されたゲート電極と、上記基板と上記ＩｎＧａＡｓ層と
の間に上記ＩｎＧａＡｓ層に接して形成された、上記基
板材料よりバンドギャップが大きい第１の半導体層を有
することを特徴とする電界効果トランジスタ。 - 【請求項７】ＩｎＧａＡｓよりバンドギャップが大きい
材料から成る基板と、該基板上に形成されたチャネルと
して働くＩｎＧａＡｓ層と、該ＩｎＧａＡｓ層上に形成
されたゲート電極と、上記基板と上記ＩｎＧａＡｓ層と
の間に形成された上記基板材料よりバンドギャップが大
きい第１の半導体層と、該第１の半導体層と上記ＩｎＧ
ａＡｓ層との間に両者に接するように形成された第２の
半導体層を有し、該第２の半導体層のバンドギャップは
上記第１の半導体層より小さくかつ上記ＩｎＧａＡｓ層
より大きく、かつその厚さは２０ｎｍ以下であることを
特徴とする電界効果トランジスタ。 - 【請求項８】上記第１の半導体層はＡｌＧａＡｓである
請求項６又は７に記載の電界効果トランジスタ。 - 【請求項９】上記第１の半導体層のＡｌＧａＡｓ中にお
けるＡｌの混晶比は０.３以下である請求項８記載の電
界効果トランジスタ。 - 【請求項１０】上記第１の半導体層のＡｌＧａＡｓ中に
おけるＡｌの混晶比はその厚さ方向で変化している請求
項８記載の電界効果トランジスタ。 - 【請求項１１】上記第１の半導体層は、Ａｌ混晶比が上
記チャネル層側で大きく上記基板側近づくにつれて小さ
くなるように変化する領域を有している請求項１０記載
の電界効果トランジスタ。 - 【請求項１２】上記第１の半導体層は、Ａｌ混晶比が上
記基板側で大きく上記チャネル層側に近づくにつれて小
さくなるように変化する領域を有している請求項１０又
は１１に記載の電界効果トランジスタ。 - 【請求項１３】請求項１乃至１２項のいずれか一項に記
載の電界効果トランジスタを用いたことを特徴とする増
幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29954992A JPH06151468A (ja) | 1992-11-10 | 1992-11-10 | 電界効果トランジスタおよびそれを用いた増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29954992A JPH06151468A (ja) | 1992-11-10 | 1992-11-10 | 電界効果トランジスタおよびそれを用いた増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06151468A true JPH06151468A (ja) | 1994-05-31 |
Family
ID=17874059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29954992A Pending JPH06151468A (ja) | 1992-11-10 | 1992-11-10 | 電界効果トランジスタおよびそれを用いた増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06151468A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997017731A1 (fr) * | 1995-11-09 | 1997-05-15 | Matsushita Electronics Corporation | Transistor a effet de champ |
| US6163041A (en) * | 1997-03-27 | 2000-12-19 | Nec Corporation | Field effect transistor and method of manufacturing the same |
-
1992
- 1992-11-10 JP JP29954992A patent/JPH06151468A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997017731A1 (fr) * | 1995-11-09 | 1997-05-15 | Matsushita Electronics Corporation | Transistor a effet de champ |
| KR100282996B1 (ko) * | 1995-11-09 | 2001-04-02 | 모리 가즈히로 | 전계 효과형 트랜지스터 |
| US6163041A (en) * | 1997-03-27 | 2000-12-19 | Nec Corporation | Field effect transistor and method of manufacturing the same |
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