KR20060128379A - 상변환 기억 소자의 제조방법 - Google Patents

Abstract

본 발명은 상변환막의 상변화 필요한 전류를 효과적으로 낮출 수 있는 상변환 기억 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 반도체기판 상에 수 개의 패드형 하부전극을 형성하는 단계; 상기 하부전극들을 덮도록 기판 전면 상에 산화막을 형성하는 단계; 상기 산화막 상에 각 하부전극의 상부를 개별 노출시키는 나노 크기(nano size)의 개구부들을 갖는 다공성 폴리스틸렌 패턴을 형성하는 단계; 상기 다공성 폴리스틸렌 패턴을 이용해 산화막을 식각하여 각 하부전극을 개별 노출시키는 나노 크기의 홀들을 형성하는 단계; 상기 다공성 폴리스틸렌 패턴을 제거하는 단계; 상기 홀들을 매립하도록 산화막 상에 상변환 물질막을 증착하는 단계; 상기 상변환 물질막 상에 상부전극 물질막을 증착하는 단계; 및 상기 상부전극 물질막과 상변환 물질막을 식각하여 홀 내에 매립된 플러그형의 상변환막 및 상기 상변환막 상에 배치되는 상부전극을 형성하는 단계;를 포함하는 것을 특징으로 한다.

Description

상변환 기억 소자의 제조방법{Method of manufacturing phase change RAM device}

도 1은 종래의 상변환 기억 소자를 도시한 단면도.

도 2a 내지 도 2f는 본 발명에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

21 : 반도체 기판 22 : 하부패드

23 : 하부전극 형서용 마스크 24 : 산화막

25 : 다공성 폴리스틸렌 패턴 26 : 홀

27 : 상변환 물질막 27a : 상변환막

28 : 상부전극 물질막 28a : 상부전극

본 발명은 상변환 기억 소자의 제조방법에 관한 것으로, 보다 상세하게는, 상변환막의 상변화에 필요한 전류를 효과적으로 낮출 수 있는 상변환 기억 소자의 제조방법에 관한 것이다.

일반적으로 기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory: RAM) 소자와, 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 비휘발성의 롬(Read Only Memory: ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 메모리(Flash Memory)를 들 수 있다.

그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다.

또한, 상기 플래쉬 메모리는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비해 높은 동작전압이 요구되고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.

이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로, 최근 상변환 기억 소자(Phase Change RAM)가 제안되었다.

상변환 기억 소자는 하부전극과 상부전극 사이의 전류 흐름을 통해 상기 전극들 사이에 개재된 상변환막이 결정 상태에서 비정질 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별한다.

다시말해, 상변환 기억 소자는 상변환막으로서 칼코제나이드(Chalcogenide)막을 이용하는데, 이러한 칼코제나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)로 이루어진 화합물막으로서, 인가된 전류, 즉, 주울 열(Joule Heat)에 의해 비정질(Amorphouse) 상태와 결정질(Crystalline) 상태 사이에서 상변화가 일어나며, 이때, 비정질 상태를 갖는 상변환막의 비저항이 결정질 상태를 갖는 상변환막의 비저항 보다 높다는 것으로부터, 쓰기 및 읽기 모드에서 상변환막을 통하여 흐르는 전류를 감지하여 상변환 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별하게 된다.

도 1은 종래의 상변환 기억 소자를 도시한 단면도이다.

도시된 바와 같이, 소자분리막에 의해 한정된 반도체기판(1)의 액티브영역 상에 게이트들(4)이 형성되어져 있고, 상기 게이트(4) 양측의 기판 표면 내에는 접합영역(도시안됨)이 형성되어 있다.

상기 게이트들(4)을 덮도록 기판(1) 전면 상에 층간절연막(5)이 형성되어져 있고, 상변환 셀이 형성될 영역과 접지전압(Vss)이 인가될 영역의 층간절연막 부분들 내에는 각각 제1텅스텐플러그(6a)과 제2텅스텐플러그(6b)가 형성되어져 있다.

상기 제1 및 제2텅스텐플러그(6a, 6b)를 포함한 층간절연막(5) 상에 제1산화막(7)이 형성되어져 있으며, 자세하게 도시되지는 않았으나, 상변환 셀이 형성될 영역에는 제1텅스텐플러그(6a)와 콘택하게 도트(dot)형 금속패드(8)가 형성되어 있고, 접지전압이 인가될 영역에는 상기 제2텅스텐플러그(6b)와 콘택하게 바(bar)형 접지라인(Vss line; 9)이 형성되어 있다.

금속패드(8) 및 접지라인(9)을 포함한 제1산화막(7) 상에는 제2산화막(10)이 형성되어져 있으며, 상변환 셀이 형성될 영역의 제2산화막(10) 내에는 금속패드(8)와 콘택하게 플러그 형태의 하부전극(11)이 형성되어 있다.

상기 하부전극(11)과 콘택하게 제2산화막(10) 상에는 패턴 형태로 상변환막(12)과 상부전극(13)이 적층되어져 있고, 이를 통해, 플러그 형태의 하부전극(11)과 그 위에 적층된 상변환막(12) 및 상부전극(13)으로 구성되는 상변환 셀이 구성되어 있다.

그리고, 상기 상변환 셀을 덮도록 제2산화막(10) 상에 제3산화막(14)이 형성되어 있으며, 상기 제3산화막(14) 상에는 상부전극(13)과 콘택하는 금속배선(15)이 형성되어 있다.

한편, 이러한 상변환 기억 소자에 있어서, 상변환막의 상변화를 위해서는 높은 전류 흐름, 예컨데, 1㎃ 이상이 요구되며, 따라서, 상변환막과 전극간에 접촉면적을 작게 하여 상기 상변환막의 상변화에 필요한 전류를 낮추어야 한다. 이에, 종래에는 E-빔(Electron-beam) 공정을 이용해 플러그 형태의 하부전극을 100㎚ 이하 크기로 형성하고 있다.

그러나, E-빔 공정은 공정상 안정화되어 있지 못하므로, 이러한 E-빔 공정을 이용하여 하부전극을 형성하는 경우에는 하부전극의 크기를 기판 전 영역에 대해 균일하게 형성할 수 없으며, 이에 따라, 기판 전 영역에 대해서 하부전극과 상변환막간 접촉면적 서로 상이함으로 인해 상변환막의 쓰기 전류 범위가 커질 수 밖에 없다.

결국, 종래의 상변환 기억 소자에서는 상변환막과 하부전극간 접촉 면적을 작게하는데 한계가 있는 바, 상변환막의 상변화에 필요한 전류를 낮추는데 어려움이 있다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 상변환막의 상변화에 필요한 전류를 효과적으로 낮출 수 있는 상변환 기억 소자의 제조방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체기판 상에 수 개의 하부전극을 형성하는 단계; 상기 하부전극들을 덮도록 기판 전면 상에 산화막을 형성하는 단계; 상기 산화막 상에 각 하부전극의 상부를 개별 노출시키는 나노 크기의 개구부들을 갖는 다공성 폴리스틸렌 패턴을 형성하는 단계; 상기 다공성 폴리스틸렌 패턴을 이용해 산화막을 식각하여 각 하부전극을 개별 노출시키는 나노 크기의 홀들을 형성하는 단계; 상기 다공성 폴리스틸렌 패턴을 제거하는 단계; 상기 홀들을 매립하도록 산화막 상에 상변환 물질막을 증착하는 단계; 상기 상변환 물질막 상에 상부전극 물질막을 증착하는 단계; 및 상기 상부전극 물질막과 상변환 물질막을 식각하여 홀 내에 매립된 플러그형의 상변환막 및 상기 상변환막 상에 배치되는 상부전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법을 제공한다.

여기서, 상기 다공성 폴리스틸렌(porus polystylene) 패턴은 폴리스틸렌 매 트릭스 내에 조밀 육방정(hexagonal close-packed) 폴리메틸메타크릴레이트(poly methyl methacrylate) 실린더가 형성된 구조의 다이블럭 고분자화합물(diblock copolymer)로부터 유기 솔벤트로 상기 폴리메틸메타크릴레이트를 제거하여 형성한 것이다.

상기 상변환 물질막은 Ge-Sb-Te, Ge-Bi-Te, Ag, In 및 Bi 중에서 적어도 하나 이상이 도핑된 Sb-Te 또는 Ag, In 및 Sn 중에서 적어도 하나 이상이 도핑된 Bi-Te 중에서 어느 하나로 형성한다.

상기 상부전극 물질막은 Al, Ti, Ta, TaSiN, TaN, Ru, TiW, TiN 또는 TiAlN 중에서 어느 하나로 형성한다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 2a 내지 도 2f는 본 발명에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다.

도 2a를 참조하면, 게이트와 텅스텐플러그 및 층간절연막을 포함한 하지층(도시안됨)이 형성된 반도체기판(21)을 마련한 후, 상기 기판(21) 상에 하부전극 물질막을 증착한다. 여기서, 상기 하부전극 물질막으로는 TiN, TiW, Al, Cu 또는 WSi 등을 이용한다.

그다음, 상기 하부전극 물질막 상에 하부전극 형성용 마스크(23)를 형성한 후, 상기 하부전극 형성용 마스크(23)를 이용해 그 아래의 하부전극 물질막을 식각 함으로써 패드 형태를 갖는 다수의 하부전극(22)을 형성한다.

도 2b를 참조하면, 하부전극 형성용 마스크를 제거한 상태에서, 상기 하부전극들(22)이 형성된 기판(21)의 전면 상에 산화막(24)을 형성한 후, 그 표면을 CMP (Chemical Mechanical Polishing)하여 평탄화시킨다. 여기서, 상기 산화막(24)의 CMP는 하부전극들(22) 상의 산화막 두께가 일정하게 되도록 하기 위함이다.

도 2c를 참조하면, 산화막(24) 상에 폴리스틸렌(polystylene; 이하, PS)과 폴리메틸메타크릴레이트(poly methyl methacrylate; 이하, PMMA)로 이루어진 다이블럭 고분자화합물(diblock copolymer)을 도포한다. 상기 다이블럭 고분자화합물은 PS 매트릭스 내에 조밀 육방정(hexagonal close-packed) PMMA 실린더가 형성된 구조이다.

다음으로, 상기 다이블럭 고분자화합물로부터 PMMA를 유기 솔벤트로 제거하여 산화막(24) 상에 각 하부전극(22)의 상부을 개별 노출시키는 수 개의 개구부를 갖는 다공성(porus) PS 패턴(25)을 형성한다. 여기서, 상기 다공성 PS 패턴(25)은 후속하는 산화막(24)의 식각시 하드마스크로 사용하기 위한 것이며, 이때, 상기 개구부는 나노 크기(nano size)를 갖도록 형성된다.

도 2d를 참조하면, 다공성 PS 패턴(25)을 하드마스크로 이용해서 산화막(24)을 식각하고, 이를 통해, 각 하부전극(22)을 개별 노출시키는 수 개의 홀(26)을 형성한다. 이때, 상기 홀(26)은 나노 크기의 개구부를 갖는 다공성 PS 패턴(25)을 하드마스크로 이용한 식각공정을 통해 형성된 것이므로, 그 자신 또한 나노 크기를 갖게 된다.

여기서, 상기 나노 크기의 홀들(26)은 후속에서 상변환막이 형성될 지역이며, 특히, E-빔 공정과 같은 안정화가 이루어지지 못한 공정을 이용하여 형성한 것이 아니라, 다이블럭 고분자화합물을 이용하여 비교적 안정하게 형성한 것이므로, 후속에서 하부전극과 상변환막간의 접촉면적을 종래의 그것 보다 현저히 감소킬 수 있고, 특히, 기판 전 영역에 걸쳐 하부전극과 상변환막간 균일한 접촉면적 크기를 갖도록 할 수 있다.

도 2e를 참조하면, 잔류된 다공성 PS 패턴을 제거한 상태에서, 하부전극들(22) 각각을 개별 노출시키는 나노 크기의 홀들(26)을 매립하도록 산화막(24) 상에 CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Depos ition) 공정에 따라 상변환 물질막(27)을 증착한다. 여기서, 상기 상변환 물질막(27)으로서는 Ge-Sb-Te 또는 Ge-Bi-Te을 사용하거나, Ag, In 및 Bi 중에서 적어도 하나 이상이 도핑된 Sb-Te, 혹은, Ag, In 및 Sn 중에서 적어도 하나 이상이 도핑된 Bi-Te를 이용한다.

그다음, 상기 상변환 물질막(27) 상에 상부전극 물질막(28)을 증착한다. 여기서, 상기 상부전극 물질로서는 Al, Ti, Ta, TaSiN, TaN, Ru, TiW 또는 TiAlN 등을 이용한다.

도 2f를 참조하면, 상기 상부전극 물질막과 그 아래의 상변환 물질막을 식각하여 상부전극(28a) 및 상변환막(27a)을 형성하고, 이를 통해, 패드형의 하부전극(22)과 그 위에 차례로 적층되는 플러그형의 상변환막(27a)과 상부전극(28a)으로 이루어지는 상변환 셀을 형성한다.

여기서, 상기 상변환막(27a)은 나노 크기를 갖는 홀 내에 매립되어 형성된 것이므로, 하부전극(23)과의 접촉면적은 종래의 그것 보다 현저히 감소되며, 따라서, 상기 상변환막(29)의 상변화에 필요한 전류는 종래의 그것 보다 감소된다.

이후, 도시하지는 않았으나, 공지된 일련의 후속 공정들을 순차 진행해서 본 발명에 따른 상변환 기억 소자의 제조를 완성한다.

이상, 여기에서는 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.

이상에서와 같이, 본 발명은 다이블럭 고분자화합물을 이용해 균일한 나노 크기를 갖는 다수의 플러그형 상변환막을 형성함에 따라, 하부전극과 상변환막간의 접촉면적을 줄일 수 있으며, 이에 따라, 상변환막의 상변화에 필요한 쓰기 전류를 감소킬 수 있다.

또한, 본 발명은 기판 전 영역에 걸쳐 균일한 크기로 상변환막을 형성할 수 있기 때문에 칩 내에서의 쓰기 전류 범위 또한 낮출 수 있다.

Claims (4)

1. 반도체기판 상에 수 개의 하부전극을 형성하는 단계;

   상기 하부전극들을 덮도록 기판 전면 상에 산화막을 형성하는 단계;

   상기 산화막 상에 각 하부전극의 상부를 개별 노출시키는 나노 크기의 개구부들을 갖는 다공성 폴리스틸렌 패턴을 형성하는 단계;

   상기 다공성 폴리스틸렌 패턴을 이용해 산화막을 식각하여 각 하부전극을 개별 노출시키는 나노 크기의 홀들을 형성하는 단계;

   상기 다공성 폴리스틸렌 패턴을 제거하는 단계;

   상기 홀들을 매립하도록 산화막 상에 상변환 물질막을 증착하는 단계;

   상기 상변환 물질막 상에 상부전극 물질막을 증착하는 단계; 및

   상기 상부전극 물질막과 상변환 물질막을 식각하여 홀 내에 매립된 플러그형의 상변환막 및 상기 상변환막 상에 배치되는 상부전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
2. 제 1 항에 있어서, 상기 다공성 폴리스틸렌 패턴은

   폴리스틸렌 매트릭스 내에 조밀 육방정 폴리메틸메타크릴레이트 실린더가 형성된 구조의 다이블럭 고분자화합물로부터 유기 솔벤트로 상기 폴리메틸메타아크릴레이트를 제거하여 형성한 것을 특징으로 하는 상변환 기억 소자의 제조방법.
3. 제 1 항에 있어서, 상기 상변환 물질막은 Ge-Sb-Te, Ge-Bi-Te, Ag, In 및 Bi 중에서 적어도 하나 이상이 도핑된 Sb-Te, 및, Ag, In 및 Sn 중에서 적어도 하나 이상이 도핑된 Bi-Te로 구성된 그룹으로부터 선택되는 어느 하나로 형성하는 것을 특징으로 상변환 기억 소자의 제조방법.
4. 제 1 항에 있어서, 상기 상부전극은 Al, Ti, Ta, TaSiN, TaN, Ru, TiW, TiN 및 TiAlN로 구성된 그룹으로부터 선택되는 어느 하나로 형성하는 것을 특징으로 상변환 기억 소자의 제조방법.

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