CN108735755A - 制造半导体器件的方法 - Google Patents

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Abstract

本文可提供一种制造半导体器件的方法。该方法可包括以下步骤：形成第一堆叠，在第一堆叠中依次限定第一焊盘区域、第二焊盘区域和第一虚拟区域；在第一堆叠上形成第二堆叠；通过对第二堆叠进行构图来形成第一焊盘结构和第一基准图案，第一焊盘结构设置在第一堆叠的第一焊盘区域上并具有阶梯形状，第一基准图案设置在第一堆叠的第一虚拟区域上；在第一堆叠上形成第一焊盘掩模图案，第一焊盘掩模图案覆盖第一焊盘区域和第二焊盘区域，并且通过测量从第一基准图案到第一焊盘掩模图案的距离使第一焊盘掩模图案对齐；以及在使第一焊盘掩模图案缩小的同时，通过对第一堆叠的第二焊盘区域进行构图来形成具有阶梯形状的第二焊盘结构。

Description

制造半导体器件的方法
技术领域
本公开的各种实施方式总体涉及电子器件，更具体地，涉及制造半导体器件的方法。
背景技术
不管电源开/关情况如何，非易失性存储设备都会保留所存储的数据。近来，由于包括形成在单层的基板上的存储单元的二维非易失性存储设备在提高其集成度方面已经达到极限，因此已经提出包括沿垂直方向堆叠在基板上的存储单元的三维(3D)非易失性存储设备。
三维非易失性存储设备可包括彼此交替堆叠的层间绝缘层和栅极，以及穿过它们的沟道层，且存储单元沿沟道层堆叠。为了提高这种具有三维结构的非易失性存储设备的操作可靠性，已经开发出各种结构和制造方法。
发明内容
本公开的各种实施方式涉及一种制造半导体器件的方法，该半导体器件被配置为有助于其制造工艺并具有稳定的结构和改进的特性。
本公开的实施方式可提供一种制造半导体器件的方法，该方法包括以下步骤：形成第一堆叠，在第一堆叠中依次限定第一焊盘区域、第二焊盘区域和第一虚拟区域；在第一堆叠上形成第二堆叠；通过对第二堆叠进行构图来形成第一焊盘结构和第一基准图案，第一焊盘结构设置在第一堆叠的第一焊盘区域上并具有阶梯形状，第一基准图案设置在第一堆叠的第一虚拟区域上；在第一堆叠上形成第一焊盘掩模图案，第一焊盘掩模图案覆盖第一焊盘区域和第二焊盘区域，并且通过测量从第一基准图案到第一焊盘掩模图案的距离使第一焊盘掩模图案对齐；以及在使第一焊盘掩模图案缩小的同时，通过对第一堆叠的第二焊盘区域进行构图来形成具有阶梯形状的第二焊盘结构。
附图说明
图1A至图1E是例示根据本公开的实施方式的制造半导体器件的方法的截面图。
图2A至图2D是例示根据本公开的实施方式的制造半导体器件的方法的截面图。
图3A至图3D是例示根据本公开的实施方式的制造半导体器件的方法的截面图。
图4A至图4D是例示根据本公开的实施方式的制造半导体器件的方法的截面图。
图5A至图5C是例示根据本公开的实施方式的制造半导体器件的方法的截面图。
图6和图7是例示根据本公开的实施方式的存储系统的配置的框图。
图8和图9是例示根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
以下将参照附图更充分地描述示例实施方式；然而，它们可按照不同的形式来实现，并且不应该被解释为受本文所阐述的实施方式的限制。相反，提供这些实施方式使得本公开将是彻底的和完整的，并且将向本领域技术人员充分传达示例实施方式的范围。
在附图中，为了说明清晰起见，可能夸大了尺寸。将理解的是，当一个元件被称为“在”两个元件“之间”时，该元件可以是所述两个元件之间的唯一元件，或者也可存在一个或更多个中间元件。
在下文中，将参照附图描述实施方式。在本文中参照作为实施方式(和中间结构)的示意图的截面图来描述实施方式。这样，作为例如制造技术和/或公差的结果的图示的形状变化是预期的。因此，实施方式不应该被解释为受本文所示的区域的特定形状限制，而是可包括例如由制造导致的形状偏差。在附图中，为了清晰起见，可能夸大了层和区域的长度和尺寸。在附图中，相同的附图标记表示相同的元件。
可使用诸如“第一”和“第二”这样的术语来描述各种组件，但是它们不应该限制所述各种组件。这些术语仅被用于将一个组件与其它组件区分开的目的。例如，在不脱离本公开的精神和范围的情况下，可将第一组件称为第二组件，并且可将第二组件称为第一组件等。此外，“和/或”可包括所提及组件中的任何一个或所提及组件的组合。
此外，只要在句子中没有具体提及，那么单数形式可包括复数形式。此外，在本说明书中使用的“包括/包含”或“包括有/包含有”表示存在或添加一个或更多个组件、步骤、操作和元件。
此外，除非另外指明，否则本说明书中使用的包括技术术语或科学术语在内的所有术语具有与本领域技术人员通常理解的含义相同的含义。除非在本说明书中另外清楚地定义，否则通用字典中所定义的术语应该被解释为具有与相关技术的上下文中所解释的含义相同的含义，而不应被解释为具有理想的或过于形式的含义。
还应注意，在本说明书中，“连接/联接”不仅指一个组件直接联接另一组件，而且还指通过中间组件间接联接另一组件。另一方面，“直接连接/直接联接”是指一个组件直接联接另一组件而没有中间组件。
图1A至图1E是例示根据本公开的实施方式的制造半导体器件的方法的截面图。
参照图1A，在基板10上形成第一堆叠ST1，在第一堆叠ST1中依次限定了第一焊盘区域P1、第二焊盘区域P2和虚拟区域D。基板10可包括诸如阱(well)、源、管晶体管或外围电路的下部结构。
第一焊盘区域P1是要形成包括具有阶梯形状的堆叠焊盘的第一焊盘结构的区域。第二焊盘区域P2是要形成包括具有阶梯形状的堆叠焊盘的第二焊盘结构的区域。此外，第一焊盘区域P1和第二焊盘区域P2是要形成接触插头的区域。接触插头可与相应的焊盘电联接。
虚拟区域D是要形成用于使掩模对齐的基准图案的区域。虚拟区域D的宽度可以比第一焊盘区域P1或第二焊盘区域P2的宽度小。在外围电路设置在第一堆叠ST1的下方的情况下，外围电路可经由虚拟区域D与单元阵列联接。例如，外围电路通过穿过第一堆叠ST1的虚拟区域D的接触插头与单元阵列联接。
第一堆叠ST1可包括交替堆叠的第一材料层11A和第二材料层12A。可设置第一材料层11A以形成存储单元、选择晶体管等的栅极。可设置第二材料层12A以使堆叠的栅极彼此绝缘。这里，第一材料层11A由相对于第二材料层12A具有高刻蚀选择比的材料制成。例如，第一材料层11A可以是包括氮化物等的牺牲层，而第二材料层12A可以是包括氧化物等的绝缘层。另选地，第一材料层11A可以是包括多晶硅、钨等的导电层，而第二材料层12A可以是包括氧化物等的绝缘层。作为另一替代方案，第一材料层11A可以是包括掺杂的多晶硅等的导电层，而第二材料层12A可以是包括未掺杂的多晶硅等的牺牲层。
此后，在第一堆叠ST1上形成第二堆叠ST2。第二堆叠ST2可包括依次限定的第一焊盘区域P1、第二焊盘区域P2和虚拟区域D。第二堆叠ST2的第一焊盘区域P1、第二焊盘区域P2和虚拟区域D可被分别设置为与第一堆叠ST1的第一焊盘区域P1、第二焊盘区域P2和虚拟区域D对应。
第二堆叠ST2可包括交替堆叠的第一材料层11B和第二材料层12B。可设置第一材料层11B以形成存储单元、选择晶体管等的栅极。可设置第二材料层12B以使堆叠的栅极彼此绝缘。这里，第一材料层11B由相对于第二材料层12B具有高刻蚀选择比的材料制成。例如，第一材料层11B可以是包括氮化物等的牺牲层，而第二材料层12B可以是包括氧化物等的绝缘层。另选地，第一材料层11B可以是包括多晶硅、钨等的导电层，而第二材料层12B可以是包括氧化物等的绝缘层。作为另一替代方案，第一材料层11B可以是包括掺杂的多晶硅等的导电层，而第二材料层12B可以是包括未掺杂的多晶硅等的牺牲层。
可设置第一堆叠ST1和第二堆叠ST2以形成包括垂直堆叠的存储单元的存储串，并且可形成具有高纵横比的形状。第一材料层11A和第一材料层11B可由相同的材料制成。第二材料层12A和第二材料层12B可由相同的材料制成。
此后，在第二堆叠ST2上形成第一焊盘掩模图案13和基准掩模图案18。第一焊盘掩模图案13可设置在第二堆叠ST2的第一焊盘区域P1中。基准掩模图案18可设置在第二堆叠ST2的虚拟区域D中。
参照图1B，使用第一焊盘掩模图案13作为刻蚀阻挡件来对第二堆叠ST2进行部分地刻蚀。例如，刻蚀至少一个第一材料层11B和至少一个第二材料层12B。随后，使第一焊盘掩模图案13缩小。例如，刻蚀第一焊盘掩模图案13预定宽度，从而使第一焊盘掩模图案13沿一个方向(参照箭头)缩小。此后，使用缩小的第一焊盘掩模图案13A作为刻蚀阻挡件来对第二堆叠ST2进行部分地刻蚀。由于重复地执行使第一焊盘掩模图案13A缩小和对第二堆叠ST2的一部分进行刻蚀的工序，因此第二堆叠ST2被构图。以这种方式，第一焊盘结构PS1被形成为具有阶梯形状，使得每个第一材料层11B的至少一部分暴露。第二堆叠ST2的第一焊盘结构PS1可设置在第一堆叠ST1的第一焊盘区域P1上。
在形成第一焊盘结构PS1的工序中，可通过使用基准掩模图案18作为刻蚀阻挡件对第二堆叠ST2的虚拟区域D进行构图来形成基准图案RP。基准图案RP可设置在第一堆叠ST1的虚拟区域D上。
例如，在使第一焊盘掩模图案13缩小的工序中，基准掩模图案18与第一焊盘掩模图案13一起缩小。在该工序中，基准图案RP可被形成为具有阶梯形状。在基准掩模图案18的宽度小于第一焊盘掩模图案13的宽度的情况下，可在重复地使第一焊盘掩模图案13缩小的工序中完全去除基准掩模图案18。因此，在去除基准掩模图案18之后对第二堆叠ST2的虚拟区域D进行构图，并且基准图案RP可被转印(transfer)到下层。结果，基准图案RP可具有比第一焊盘结构PS1的高度低的高度。换句话说，基准图案RP的上表面可设置在比第一焊盘结构PS1的上表面低的位置处。
参照图1C，在第一堆叠ST1上形成第二焊盘掩模图案14。第二焊盘掩模图案14被形成为覆盖第一焊盘区域P1和第二焊盘区域P2，从而使基准图案RP保持暴露。因为第二焊盘掩模图案14是为了形成第二焊盘结构而设置的，所以必须考虑已经形成的第一焊盘结构PS1的位置来形成第二焊盘掩模图案14。具体地，因为第二焊盘结构是在已经通过使第一焊盘掩模图案13缩小形成第一焊盘结构PS1之后通过使第二焊盘掩模图案14缩小来形成，所以需要检查第二焊盘掩模图案14的位置以及第二焊盘掩模图案14与第一焊盘掩模图案13相比的错位程度。
为了实现上述目的，在本公开的实施方式中，通过测量从基准图案RP到第二焊盘掩模图案14的距离来使第二焊盘掩模图案14对齐。在形成第一焊盘掩模图案13时形成基准图案RP。因此，在使用基准图案RP来使第二焊盘掩模图案14对齐的情况下，具有与第二焊盘掩模图案14与第一焊盘掩模图案13直接对齐的效果相同的效果。
使用基准图案RP设置基准点，并且测量从基准点到第二焊盘掩模图案14的距离。以这种方式，可在期望的位置使第二焊盘掩模图案14对齐。
例如，将基准图案RP的中心C设置为基准点，并测量基准点与第二焊盘掩模图案14的边缘E2之间的距离，以使第二焊盘掩模图案14对齐。在将基准图案RP的宽度指定为“A”，并且将彼此面对的基准图案RP的边缘E1与第二焊盘掩模图案14的边缘E2之间的距离指定为“B”的情况下，第二焊盘掩模图案14可在与基准点间隔开“A/2+B”的位置处对齐。
在另一实施方式中，可将基准图案RP的边缘E1设置为基准点，并且可测量该基准点与第二焊盘掩模图案14的边缘E2之间的距离，以使第二焊盘掩模图案14对齐。在这种情况下，第二焊盘掩模图案14可在与基准点间隔开“B”的位置处对齐。
参照图1D，使用第二焊盘掩模图案14作为刻蚀阻挡件来对第一堆叠ST1进行部分刻蚀。例如，刻蚀至少一个第一材料层11A和至少一个第二材料层12A。随后，使第二焊盘掩模图案14缩小。例如，刻蚀第二焊盘掩模图案14预定宽度，从而使第二焊盘掩模图案14沿一个方向(参照箭头)缩小。此后，使用缩小的第二焊盘掩模图案14A作为刻蚀阻挡件对第一堆叠ST1进行部分刻蚀。由于重复地执行使第二焊盘掩模图案14A缩小和对第一堆叠ST1的一部分进行刻蚀的工序，因此第一堆叠ST1的第二焊盘区域P2被构图。以这种方式，第二焊盘结构PS2被形成为具有阶梯形状，使得每个第一材料层11A的至少一部分被暴露。
因为使用基准图案RP使第二焊盘掩模图案14与第一焊盘掩模图案13对齐，所以第二焊盘掩模图案14可沿与第一焊盘掩模图案13缩小方向的相同方向缩小。因此，第一焊盘结构PS1的阶梯结构与第二焊盘结构PS2的阶梯结构对齐，并且第二焊盘结构PS2具有沿与第一焊盘结构PS1延伸的方向相同的方向延伸的形状。
在形成第二焊盘结构PS2的工序中，可将基准图案RP转印到第一堆叠ST1。这里，可在没有附加掩模图案的情况下转印基准图案RP，并且转印后的基准图案RP'可保持与基准图案RP的形状相同的形状或部分地改变形状。
参照图1E，形成层间绝缘层15，以覆盖包括第一焊盘结构PS1和第二焊盘结构PS2的堆叠ST。随后，形成穿过层间绝缘层15和堆叠ST的狭缝(未示出)。此后通过狭缝用第三材料层16替换堆叠ST的第一材料层11A和11B或第二材料层12A和12B。包括在基准图案RP'中的第一材料层11A或第二材料层12A也可用第三材料层16替换，或保留而不被第三材料层16替换。
例如，在第一材料层11A和11B是牺牲层并且第二材料层12A和12B是绝缘层的情况下，可通过狭缝用导电层替换第一材料层11A和11B。另选地，在第一材料层11A和11B是导电层并且第二材料层12A和12B是绝缘层的情况下，可通过狭缝使第一材料层11A和11B硅化。作为另一替代方案，在第一材料层11A和11B是导电层并且第二材料层12A和12B是牺牲层的情况下，可用绝缘层替换第二材料层12A和12B。
此后，与各个第三材料层16电联接的接触插头17被形成为穿过层间绝缘层15。由第一焊盘结构PS1和第二焊盘结构PS2的阶梯结构暴露的第三材料层16的每个区域成为焊盘，并且每个焊盘与至少一个接触插头17电联接。
根据上述制造方法，即使当通过多个焊盘掩模图案形成焊盘结构时，也可使用基准图案RP容易地使多个焊盘掩模图案对齐。因此，可容易地控制焊盘结构的阶梯形状，并且可防止焊盘和接触插头彼此错位。
在实施方式中，尽管已经例示了通过两个焊盘掩模图案形成两个焊盘结构的情况，但是也可使用三个或更多个焊盘掩模图案形成三个或更多个焊盘结构。此外，每个焊盘结构可包括三个或更多个阶梯层，并且虚拟区域D可设置在第一焊盘区域P1与第二焊盘区域P2之间。
图2A至图2D是例示根据本公开的实施方式的制造半导体器件的方法的截面图。在下文中，将省略被认为冗余的重复说明。
参照图2A，在基板20上形成第一堆叠ST1，在第一堆叠ST1中依次限定了第一焊盘区域P1、第二焊盘区域P2、第一虚拟区域D1、第三焊盘区域P3和第二虚拟区域D2。此后，在第一堆叠ST1上形成第二堆叠ST2，并且在第二堆叠ST2上形成第三堆叠ST3。第二虚拟区域D2可与第一虚拟区域D1间隔预定距离。第三焊盘区域P3可设置在第一虚拟区域D1与第二虚拟区域D2之间。
第二堆叠ST2和第三堆叠ST3中的每一个也可包括依次限定的第一焊盘区域P1、第二焊盘区域P2、第一虚拟区域D1、第三焊盘区域P3和第二虚拟区域D2。第一堆叠ST1至第三堆叠ST3的第一焊盘区域P1、第二焊盘区域P2、第一虚拟区域D1、第三焊盘区域P3和第二虚拟区域D2可被设置为彼此对应。
第一焊盘区域P1至第三焊盘区域P3中的每一个是要形成包括具有阶梯结构的堆叠焊盘的焊盘结构的区域。第一虚拟区域D1和第二虚拟区域D2中的每一个是要形成用于使掩模对齐的基准图案的区域。第一虚拟区域D1和第二虚拟区域D2中的每一个的宽度可以比第一焊盘区域P1至第三焊盘区域P3中的每一个的宽度小。
第一堆叠ST1可包括交替堆叠的第一材料层21A和第二材料层22A。第二堆叠ST2可包括交替堆叠的第一材料层21B和第二材料层22B。第三堆叠ST3可包括交替堆叠的第一材料层21C和第二材料层22C。第一材料层21A至21C可由相同的材料制成。第二材料层22A至22C可由相同的材料制成。
此后，可在第三堆叠ST3上形成第一焊盘掩模图案23、第一基准掩模图案28和第二基准掩模图案29。第一焊盘掩模图案23可设置在第三堆叠ST3的第一焊盘区域P1上。第一基准掩模图案28可设置在第三堆叠ST3的第一虚拟区域D1上。第二基准掩模图案29可设置在第三堆叠ST3的第二虚拟区域D2上。
参照图2B，在使第一焊盘掩模图案23缩小的同时，对第三堆叠ST3进行构图，从而形成具有阶梯形状的第一焊盘结构PS1。第三堆叠ST3的第一焊盘结构PS1可设置在第二堆叠ST2的第一焊盘区域P1上。
在形成第一焊盘结构PS1的工序期间，可通过使用第一基准掩模图案28作为刻蚀阻挡件对第三堆叠ST3的第一虚拟区域D1进行构图来形成第一基准图案RP1。此外，可通过使用第二基准掩模图案29作为刻蚀阻挡件对第三堆叠ST3的第二虚拟区域D2进行构图来形成第二基准图案RP2。此外，在一个实施方式中，当形成第一基准图案RP1时可形成第二基准图案RP2。
第一基准图案RP1和第二基准图案RP2可分别设置在第二堆叠ST2的第一虚拟区域D1和第二虚拟区域D2上。第一基准图案RP1和第二基准图案RP2中的每一个可具有比第一焊盘结构PS1的高度低的高度。换句话说，第一基准图案RP1和第二基准图案RP2的上表面可设置在比第一焊盘结构PS1的上表面低的位置处。
随后，去除第一焊盘掩模图案23，然后在第二堆叠ST2上形成第二焊盘掩模图案24。通过测量从第一基准图案RP1或第二基准图案RP2到第二焊盘掩模图案24的距离来使第二焊盘掩模图案24对齐。例如，将第一基准图案RP1的中心C1设置为基准点，并且可使用该基准点来使第二焊盘掩模图案24对齐。第二焊盘掩模图案24被设置为覆盖第一焊盘区域P1和第二焊盘区域P2，从而使第一基准图案RP1和第二基准图案RP2暴露。
参照图2C，在使第二焊盘掩模图24缩小的同时通过对第二堆叠ST2进行构图来形成具有阶梯形状的第二焊盘结构PS2。第二堆叠ST2的第二焊盘结构PS2可设置在第一堆叠ST1的第二焊盘区域P2上。
在形成第二焊盘结构PS2的工序期间，对第二堆叠ST2的第一虚拟区域D1、第三焊盘区域P3和第二虚拟区域D2进行刻蚀。因此，可将第一基准图案RP1和第二基准图案RP2转印到第二堆叠ST2。转印后的第一基准图案RP1'和第二基准图案RP2'中的每一个可具有比第二焊盘结构PS2的高度低的高度。换句话说，第一基准图案RP1'和第二基准图案RP2'的上表面可设置在比第二焊盘结构PS2的上表面低的位置处。
转印后的第一基准图案RP1'和第二基准图案RP2'可分别具有与第一基准图案RP1和第二基准图案RP2基本相同的形状。即使第一基准图案RP1'和第二基准图案RP2'的形状在转印处理期间部分改变，第一基准图案RP1'和第二基准图案RP2'的中心位置也不改变。
随后，在形成第二焊盘结构PS2之后，去除第二焊盘掩模图案24，然后在第一堆叠ST1上形成第三焊盘掩模图案25。通过测量从第二基准图案RP2'到第三焊盘掩模图案25的距离来使第三焊盘掩模图案25对齐。例如，将第二基准图案RP2的中心C2设置为基准点，并且可使用该基准点来使第三焊盘掩模图案25对齐。第三焊盘掩模图案25被设置为覆盖第一焊盘区域P1至第三焊盘区域P3和第一虚拟区域D1，从而使第二基准图案RP2'保持暴露。
参照图2D，在使第三焊盘掩模图案25缩小的同时，通过对第一堆叠ST1进行构图来形成具有阶梯形状的第三焊盘结构PS3。对第一堆叠ST1的第三焊盘区域P3进行构图，从而形成第三焊盘结构PS3。第二基准图案RP2'被转印到第一堆叠ST1的第二虚拟区域D2。
随后，去除第三焊盘掩模图案25。此后，可执行附加工序，诸如用第三材料层替换第一材料层21A至21C或第二材料层22A至22C的工序以及形成接触插头的工序。
根据上述处理，当形成第一焊盘结构PS1时形成多个基准图案。因此，可使用所述多个基准图案来容易地使多个掩模图案对齐。
图3A至图3D是例示根据本公开的实施方式的制造半导体器件的方法的截面图。在下文中，将省略被认为是冗余的重复说明。
参照图3A，在基板30上形成第一堆叠ST1，在第一堆叠ST1中依次限定了第一焊盘区域P1、第二焊盘区域P2、第一虚拟区域D1、第三焊盘区域P3和第二虚拟区域D2。此后，在第一堆叠ST1上形成第二堆叠ST2，并且在第二堆叠ST2上形成第三堆叠ST3。第一堆叠ST1可包括交替堆叠的第一材料层31A和第二材料层32A，第二堆叠ST2可包括交替堆叠的第一材料层31B和第二材料层32B，并且第三堆叠ST3可包括交替堆叠的第一材料层31C和第二材料层32C。
此后，在第三堆叠ST3上形成第一焊盘掩模图案33和第一基准掩模图案38。第一焊盘掩模图案33可设置在第三堆叠ST3的第一焊盘区域P1上。第一基准掩模图案38可设置在第三堆叠ST3的第一虚拟区域D1上。
参照图3B，在使第一焊盘掩模图案33缩小的同时，通过对第三堆叠ST3进行构图来形成具有阶梯形状的第一焊盘结构PS1。第三堆叠ST3的第一焊盘结构PS1可设置在第二堆叠ST2的第一焊盘区域P1上。
在形成第一焊盘结构PS1的工序期间，可通过使用第一基准掩模图案38作为刻蚀阻挡件对第三堆叠ST3的第一虚拟区域D1进行构图来形成第一基准图案RP1。
随后，去除第一焊盘掩模图案33，然后在第二堆叠ST2上形成第二焊盘掩模图案34。通过测量从第一基准图案RP1到第二焊盘掩模图案34的距离来使第二焊盘掩模图案34对齐。例如，将第一基准图案RP1的中心C1设置为基准点，并且使用该基准点来使第二焊盘掩模图案34对齐。第二焊盘掩模图案34被设置成覆盖第一焊盘区域P1和第二焊盘区域P2，从而使第一基准图案RP1保持暴露。
当形成第二焊盘掩模图案34时，可在第二堆叠ST2的第二虚拟区域D2上与第二焊盘掩模图案34一起形成第二基准掩模图案39。可通过测量从第一基准图案RP1到第二基准掩模图案39的距离来使第二基准掩模图案39对齐。例如，将第一基准图案RP1的中心C1设置为基准点，并且使用该基准点来使第二基准掩模图案39对齐。
参照图3C，在使第二焊盘掩模图案34缩小的同时，通过对第二堆叠ST2进行构图来形成具有阶梯形状的第二焊盘结构PS2。第二堆叠ST2的第二焊盘结构PS2可设置在第一堆叠ST1的第二焊盘区域P2上。
在形成第二焊盘结构PS2的工序期间，可通过使用第二基准掩模图案39作为刻蚀阻挡件对第二堆叠ST2的第二虚拟区域D2进行构图来形成第二基准图案RP2。因此，当形成第二焊盘结构PS2时，可通过对第二堆叠ST2的第二虚拟区域D2进行构图来形成第二基准图案RP2。
随后，去除第二焊盘掩模图案34，然后在第一堆叠ST1上形成第三焊盘掩模图案35。通过测量从第二基准图案RP2到第三焊盘掩模图案35的距离来使第三焊盘掩模图案35对齐。例如，将第二基准图案RP2的中心C2设置为基准点，并且使用该基准点来使第三焊盘掩模图案35对齐。第三焊盘掩模图案35可被设置成覆盖第一焊盘区域P1至第三焊盘区域P3和第一虚拟区域D1，从而使第二基准图案RP2保持暴露。
参照图3D，在使第三焊盘掩模图案35缩小的同时，通过对第一堆叠ST1进行构图来形成具有阶梯形状的第三焊盘结构PS3。通过对第一堆叠ST1的第三焊盘区域P3进行构图来形成第三焊盘结构PS3。第二基准图案RP2被转印到第一堆叠ST1的第二虚拟区域D2。
随后，去除第三焊盘掩模图案35。此后，可执行附加工序，诸如用第三材料层替换第一材料层31A至31C或第二材料层32A至32C的工序以及形成接触插头的工序。
根据上述处理，当形成第一焊盘结构PS1时形成第一基准图案RP1，并且当形成第二焊盘结构PS2时形成第二基准图案RP2。因此，在将基准图案转印到下层的工序中，可使基准图案的变形最小化。
图4A至图4D是例示根据本公开的实施方式的制造半导体器件的方法的截面图。在下文中，将省略被认为是冗余的重复说明。
参照图4A，在基板40上形成第一堆叠ST1，在第一堆叠ST1中依次限定了第一焊盘区域P1、第二焊盘区域P2和虚拟区域D。此后，在第一堆叠ST1上形成第二堆叠ST2。第一堆叠ST1可包括交替堆叠的第一材料层41A和第二材料层42A，第二堆叠ST2可包括交替堆叠的第一材料层41B和第二材料层42B。
此后，在第二堆叠ST2上形成第一焊盘掩模图案43、第一基准掩模图案48和第二基准掩模图案49。第一焊盘掩模图案43可设置在第二堆叠ST2的第一焊盘区域P1上。第一基准掩模图案48可设置在与第二基准掩模图案49间隔开预定距离的位置处。第一基准掩模图案48和第二基准掩模图案49两者可设置在第二堆叠ST2的虚拟区域D上。
参照图4B，在使第一焊盘掩模图案43沿一个方向缩小(参照箭头)的同时，通过对第二堆叠ST2进行构图来形成具有阶梯形状的第一焊盘结构PS1。第二堆叠ST2的第一焊盘结构PS1可设置在第一堆叠ST1的第一焊盘区域P1上。
在形成第一焊盘结构PS1的工序期间，可通过使用第一基准掩模图案48和第二基准掩模图案49作为刻蚀阻挡件对第二堆叠ST2的虚拟区域D进行构图来形成第一基准图案RP1和第二基准图案RP2。第一基准图案RP1可设置在与第二基准图案RP2间隔开预定距离的位置处。第一基准图案RP1和第二基准图案RP2都可设置在第一堆叠ST1的虚拟区域D上。
在重复执行刻蚀处理以形成第一焊盘结构PS1的工序期间，可去除第一基准掩模图案48和第二基准掩模图案49，并且可将第一基准图案RP1和第二基准图案RP2转印到下层。然而，在重复执行刻蚀处理的工序期间，转印后的第一基准图案PR1和第二基准图案PR2的形状可基于外围图案而改变。例如，第一焊盘结构PS1围绕第一基准图案PR1的第三边缘E3设置，并且每次重复刻蚀处理时，第三边缘E3与第一焊盘结构PS1之间的距离改变。因此，在重复执行刻蚀处理的工序期间，可使第三边缘E3变形或可沿一个方向推动第三边缘E3。另一方面，第二基准图案PR2围绕第一基准图案PR1的第一边缘E1设置，并且第一基准图案PR1围绕第二基准图案PR2的第二边缘E2设置。在这种情况下，因为第一边缘E1和第二边缘E2在重复执行刻蚀处理的工序期间处于相同的条件下，所以即使在去除第一基准掩模图案48和第二基准掩模图案49之后执行转印基准图案的工序，也不太可能使第一边缘E1和第二边缘E2变形。
参照图4C，去除缩小的第一焊盘掩模图案43A，然后在第一堆叠ST1上形成第二焊盘掩模图案44。第二焊盘掩模图案44被设置为覆盖第一焊盘区域P1和第二焊盘区域P2，使得第一基准图案RP1和第二基准图案RP2被暴露。
通过测量从第一基准图案RP1或第二基准图案RP2到第二焊盘掩模图案44的距离来使第二焊盘掩模图案44对齐。可将基准点设置在第一基准图案RP1与第二基准图案RP2之间的不太可能使第一边缘E1和第二边缘E2变形的位置处。在另一示例中，可通过测量第二焊盘掩模图案44与设置在第一基准图案RP1和第二基准图案RP2之间的基准点之间的距离来使第二焊盘掩模图案44对齐。
例如，可将基准点设置在将第一基准图案RP1的中心与第二基准图案RP2的中心之间的距离分成两个相等的部分的中心C处。在将彼此面对的第一基准图案RP1的第一边缘E1与第二基准图案RP2的第二边缘E2之间的距离指定为“X”，并且将第一边缘E1与第二焊盘掩模图案44之间的距离指定为“Y1”的情况下，使第二焊盘掩模图案44在与基准点间隔开X/2+Y1的位置处对齐。
另选地，将彼此面对的第一基准图案RP1的第一边缘E1或第二基准图案RP2的第二边缘E2设置为基准点，并且使用该基准点来使第二焊盘掩模图案44对齐。在第一边缘E1被设置为基准点的情况下，使第二焊盘掩模图案44在与基准点间隔开“Y1”的位置处对齐。在第二边缘E2被设置为基准点的情况下，使第二焊盘掩模图案44在与基准点间隔开“Y2”的位置处对齐。
参照图4D，在使第二焊盘掩模图案44缩小的同时，通过对第一堆叠ST1进行构图来形成具有阶梯形状的第二焊盘结构PS2。通过对第一堆叠ST1的第二焊盘区域P2进行构图来形成第二焊盘结构PS2。第一基准图案RP1和第二基准图案RP2被转印到第一堆叠ST1的虚拟区域D。
由于第一基准图案RP1的第一边缘E1和第二基准图案RP2的第二边缘E2在相同的条件下被转印到下层，所以可保持其轮廓而不变形。因此，第一基准图案RP1和第二基准图案RP2可在后续处理期间被用作用于使掩模图案对齐的基准图案。例如，在虚拟区域D与第二焊盘区域P2之间设置第三焊盘区域的情况下，可形成使用第一基准图案RP1和第二基准图案RP2对齐的第三焊盘掩模图案，并且此后可使用第三焊盘掩模图案形成第三焊盘结构。
随后，去除缩小的第二焊盘掩模图案44A。此后，可执行附加工序，诸如用第三材料层替换第一材料层41A和41B或第二材料层42A和42B的工序以及形成接触插头的工序。
根据上述处理，在虚拟区域D中形成多个基准图案，并且在基准图案之间设置基准点。因此，即使基准图案被转印到下层，也可防止基准点的位置改变。
图5A至图5C是例示根据本公开的实施方式的制造半导体器件的方法的截面图。
参照图5A，在形成第一堆叠ST1之前，在包括单元区域CELL和外围电路区域PERI的基板50上形成电路61，然后在基板50上形成层间绝缘层60。包括多个存储串的单元阵列可设置在单元区域CELL中。用于驱动单元阵列的电路61(例如，晶体管、开关、电容器或泵)可设置在外围电路区域PERI中。
随后，形成第一堆叠ST1，该第一堆叠ST1包括虚拟区域D、设置在外围电路区域PERI中的第一焊盘区域P1和第二焊盘区域P2、设置在单元区域CELL中的第三焊盘区域P3和第四焊盘区域P4。例如，第一堆叠ST1可包括依次限定的第一焊盘区域P1、第二焊盘区域P2、虚拟区域D、第四焊盘区域P4和第三焊盘区域P3。虚拟区域D设置在第二焊盘区域P2与第四焊盘区域P4之间。虚拟区域D可设置在单元区域CELL与外围电路区域PERI之间，或者设置在外围电路区域PERI中。
此后，在第一堆叠ST1上形成第二堆叠ST2。第一堆叠ST1可包括交替堆叠的第一材料层51A和第二材料层52A，第二堆叠ST2可包括交替堆叠的第一材料层51B和第二材料层52B。
此后，可在第二堆叠ST2上同时形成第一焊盘掩模图案53、基准掩模图案58和第二焊盘掩模图案55。第一焊盘掩模图案53可设置在第二堆叠ST2的第一焊盘区域P1上。第二焊盘掩模图案55可具有与第一焊盘掩模图案53镜像对称的结构，并且可设置在第二堆叠ST2的第三焊盘区域P3上。基准掩模图案58可设置在第二堆叠ST2的虚拟区域D上。在另一示例中，基准掩模图案58可被设置成与靠近第四焊盘区域P4相比更靠近第二焊盘区域P2，并且可至少部分地设置在外围电路区域PERI中。
参照图5B，第一焊盘掩模图案53和第二焊盘掩模图案55中的每一个沿一个方向(参见图5A的箭头)缩小，并将第二堆叠ST2构图为阶梯形状。结果，在第一堆叠ST1的第一焊盘区域P1上形成第一焊盘结构PS1，并且在第一堆叠ST1的第三焊盘区域P3上形成第三焊盘结构PS3。第一焊盘结构PS1和第三焊盘结构PS3可具有镜像对称的结构，并且可在形成第一焊盘结构PS1时形成第三焊盘结构PS3。
在形成第一焊盘结构PS1和第三焊盘结构PS3的工序期间，可通过使用基准掩模图案58作为刻蚀阻挡件对第二堆叠ST2的虚拟区域D进行构图来形成基准图案RP。基准图案RP可被设置成与靠近第四焊盘区域P4相比更靠近第二焊盘区域P2，并且可至少部分地设置在外围电路区域PERI中。
随后，去除缩小的第一焊盘掩模图案53和第二焊盘掩模图案55，然后在第一堆叠ST1上形成第三焊盘掩模图案54和第四焊盘掩模图案56。第三焊盘掩模图案54被形成为覆盖第一堆叠ST1的第一焊盘区域P1和第二焊盘区域P2。第四焊盘掩模图案56被形成为覆盖第一堆叠ST1的第三焊盘区域P3和第四焊盘区域P4。保持使基准图案RP暴露而不被第三掩模图案54和第四掩模图案56覆盖。
通过测量从基准图案RP到第三焊盘掩模图案54或第四焊盘掩模图案56的距离来使第三焊盘掩模图案54或第四焊盘掩模图案56对齐。例如，测量从基准图案到第三焊盘掩模图案54的距离(参照箭头)，并且使用所测量的距离使第三焊盘掩模图案54对齐。同时形成第四焊盘掩模图案56和第三焊盘掩模图案54。在这种情况下，因为第四焊盘掩模图案56具有与第三焊盘掩模图案54镜像对称的结构，所以第四焊盘掩模图案56与第三焊盘掩模图案54对齐。因此，尽管没有测量第四焊盘掩模图案56与基准图案RP之间的距离，也可容易地使第四焊盘掩模图案56对齐。
参照图5C，在使第三焊盘掩模图案54和第四焊盘掩模图案56缩小的同时，对第一堆叠ST1进行构图。以这种方式，对第一堆叠ST1的第二焊盘区域P2进行构图，从而形成第二焊盘结构PS2。对第一堆叠ST1的第四焊盘区域P4进行构图，从而形成第四焊盘结构PS4。第二焊盘结构PS2和第四焊盘结构PS4可具有镜像对称结构。此外，形成包括第一焊盘结构PS1和第二焊盘结构PS2的虚拟堆叠DST和包括第三焊盘结构PS3和第四焊盘结构PS4的单元堆叠CST。单元堆叠CST和虚拟堆叠DST可对称地相同，换句话说，单元堆叠CST和虚拟堆叠DST可具有镜像对称的结构。
对第一堆叠ST1的虚拟区域D进行刻蚀，从而可使第一图案RP转印到第一堆叠ST1的虚拟区域D。基准图案RP可设置在单元结构CST与虚拟结构DST之间，或者设置在虚拟结构DST中。
随后，去除缩小的第三焊盘掩模图案54A和第四焊盘掩模图案56A。此后，可执行附加工序，诸如用第三材料层替换第一材料层51A和51B或第二材料层52A和52B的工序以及形成接触插头的工序。可用第三材料层替换仅包括在单元堆叠CST中的第一材料层51A和51B或第二材料层52A和52B。另选地，可用第三材料层替换包括在单元堆叠CST和虚拟堆叠DST中的第一材料层51A和51B或第二材料层52A和52B。
根据上述处理，使用基准图案RP来形成设置在外围电路区域PERI中的虚拟堆叠DST。因为单元堆叠CST与虚拟堆叠DST同时形成，所以可容易地使单元堆叠CST对齐。
图6是例示根据本公开的实施方式的存储系统的配置的框图。
参照图6，根据本公开的实施方式的存储系统1000包括存储设备1200和控制器1100。
存储设备1200用于存储具有诸如文本、图形和软件代码的各种数据形式的数据信息。存储设备1200可以是非易失性存储器。此外，存储设备1200可具有以上参照图1A至图5C所述的结构，并且可通过以上参照图1A至图5C所述的制造方法制造。存储设备1200的结构及其制造方法与上述结构和制造方法相同；因此，将省略其详细说明。
控制器1100可联接到主机Host和存储设备1200。控制器1100可响应于来自主机Host的请求来访问存储设备1200。例如，控制器1100可控制存储设备1200的读取、写入、擦除和后台操作。
控制器1100包括随机存取存储器(RAM)1110、中央处理单元(CPU)1120、主机接口1130、误差校正码(ECC)电路1140、存储接口1150。
RAM 1110用作CPU 1120的操作存储器、存储设备1200与主机Host之间的高速缓冲存储器以及存储设备1200与主机Host之间的缓冲存储器等。作为参考，RAM1110可用静态随机存取存储器(SRAM)、只读存储器(ROM)等替代。
CPU 1120可控制控制器1100的整体操作。例如，CPU 1120被配置为操作诸如存储在RAM 1110中的闪存转换层(FTL)的固件。
主机接口1130被配置为与主机Host进行接口连接。例如，控制器1100被配置为通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议和集成型驱动电子(IDE)协议以及专用协议等的各种接口协议中的至少一种与主机Host进行通信。
ECC电路1140可使用误差校正码(ECC)来检测并校正从存储设备1200读取的数据中的误差。
存储接口1150被配置为与存储设备1200进行接口连接。例如，存储接口1150可包括NAND接口或NOR接口。
作为参考，控制器1100还可包括用于临时存储数据的缓冲存储器(未示出)。缓冲存储器可被用于临时存储要从主机接口1130传送到外部设备的数据或要从存储接口1150传送到存储设备1200的数据。此外，控制器1100还可包括存储用于与主机Host进行接口连接的代码数据的ROM。
因为根据实施方式的存储系统1000包括具有改进的集成和特性的存储设备1200，所以存储系统1000的集成和特性也可被改进。
图7是例示根据本公开的实施方式的存储系统的配置的框图。在下文中，将省略被认为冗余的重复说明。
参照图7，根据实施方式的存储系统1000'可包括存储设备1200'和控制器1100。控制器1100包括RAM 1110、CPU 1120、主机接口1130、ECC电路1140以及存储接口1150等。
存储设备1200'可以是非易失性存储器。此外，存储设备1200'可具有以上参照图1A至图5C所述的结构，并且可通过以上参照图1A至图5C所述的制造方法制造。存储设备1200'的结构及其制造方法与上述结构和制造方法相同；因此将省略其详细说明。
此外，存储设备1200'可以是包括多个存储芯片的多芯片封装。多个存储芯片被分成多个组。所述多个组被配置为经由第一通道(channel)CH1至第k通道CHk与控制器1100进行通信。每个组的存储芯片经由公共通道与控制器1100进行通信。作为参考，存储系统1000'可被修改为使得每个单个存储芯片联接至对应的单个通道。
如上所述，因为根据实施方式的存储系统1000'包括具有改进的集成和特性的存储设备1200'，所以存储系统1000'的集成和特性也可被改进。具体地，根据本实施方式的存储设备1200'由多芯片封装形成，从而可提高其数据存储容量和运算速度。
图8是例示根据本公开的实施方式的计算系统的配置的框图。在下文中，将省略被认为冗余的重复说明。
参照图8，根据本公开的实施方式的计算系统2000包括存储设备2100、CPU2200、RAM 2300、用户接口2400、电源2500以及系统总线2600等。
存储设备2100存储经由用户接口2400提供的数据、由CPU 2200处理的数据等。此外，存储设备2100通过系统总线2600电联接到CPU 2200、RAM 2300、用户接口2400、电源2500等。例如，存储设备2100可经由控制器(未示出)联接到系统总线2600，或者另选地，直接联接到系统总线2600。在存储设备2100直接联接到系统总线2600的情况下，可通过CPU2200、RAM 2300等来执行控制器的功能。
存储设备2100可以是非易失性存储器。此外，存储设备2100可具有以上参照图1A至图5C所述的结构，并且可通过以上参照图1A至图5C所述的制造方法制造。存储设备2100的结构及其制造方法与上述结构和制造方法相同；因此，将省略其详细说明。
如以上参照图7所述，存储设备2100可以是配置有多个存储芯片的多芯片封装。
具有上述配置的计算系统2000可被提供为诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、电子书阅读器、便携式多媒体播放器(PMP)、游戏机、导航设备、黑匣子、数码相机、三维电视、数字音频记录仪、数字音频播放器、数字图像记录仪、数字图像播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的设备、用于形成家庭网络的各种设备中的一种、用于形成计算机网络的各种电子设备中的一种、用于形成远程信息处理网络的各种电子设备中的一种、RFID设备等的电子设备的各种元件中的一种。
如上所述，因为根据实施方式的计算系统2000包括具有改进的集成和特性的存储设备2100，所以计算系统2000的特性也可被改进。
图9是例示根据本公开的实施方式的计算系统的框图。
参照图9，根据本公开的实施方式的计算系统3000可包括具有操作系统3200、应用3100、文件系统3300、转换层(translation layer)3400等的软件层。此外，计算系统3000包括诸如存储设备3500的硬件层。
操作系统3200管理计算系统3000的软件资源和硬件资源等，并且可控制CPU执行的程序。应用3100可以是在计算系统3000中执行的各种应用程序，并且可以是由操作系统3200执行的实用程序(utility)。
文件系统3300是指用于控制存在于计算系统3000中的数据、文件等的逻辑结构，并且根据给定规则来组织要存储在存储设备3500中的文件或数据等。可根据计算系统3000中使用的操作系统3200来确定文件系统3300。例如，如果操作系统3200是微软的Windows系统，则文件系统3300可以是文件分配表(FAT)、NT文件系统(NTFS)等。如果操作系统3200是Unix/Linux系统，则文件系统3300可以是扩展文件系统(EXT)、Unix文件系统(UFS)、日志文件系统(JFS)等。
虽然操作系统3200、应用3100和文件系统3300在附图中由单独的块表示，但是应用3100和文件系统3300可被包括在操作系统3200中。
转换层3400响应于来自文件系统3300的请求，将地址转换为用于存储设备3500的适当形式。例如，转换层3400将由文件系统3300产生的逻辑地址转换为存储设备3500的物理地址。逻辑地址和物理地址的映射信息可存储在地址转换表中。例如，转换层3400可以是闪存转换层(FTL)、通用闪存存储链路层(ULL)等。
存储设备3500可以是非易失性存储器。此外，存储设备3500可具有以上参照图1A至图5C所述的结构，并且可通过以上参照图1A至图5C所述的制造方法制造。存储设备3500的结构及其制造方法与上述结构和制造方法相同；因此将省略其详细说明。
具有上述配置的计算系统3000可被划分为在上级区域中实现的操作系统层和在下级区域中实现的控制器层。应用3100、操作系统3200和文件系统3300可被包括在操作系统层中，并且可由计算系统3000的操作存储器驱动。转换层3400可被包括在操作系统层或控制器层中。
如上所述，因为根据实施方式的计算系统3000包括具有改进的集成和特性的存储设备3500，所以计算系统3000的特性也可被改进。
本公开可提供具有稳定结构和改进的可靠性的半导体器件。在制造半导体器件时，可促进制造工艺，可简化其过程，并且可降低制造成本。
本文已经公开了示例实施方式，并且尽管采用了特定术语，但是这些术语仅在通用和描述性意义方面来使用和解释，而不是为了限制的目的。在一些情况下，如对于本领域普通技术人员所显而易见的，自提交本申请时起，除非另外具体说明，否则结合特定实施方式描述的特征、特性和/或元件可单独使用或与结合其它实施方式描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离如所附权利要求中阐述的本公开的精神和范围的情况下，可进行形式和细节上的各种改变。
相关申请的交叉引用
本申请要求于2017年4月13日在韩国知识产权局提交的韩国专利申请No.10-2017-0048019的优先权，该韩国专利申请的全部公开内容通过引用并入本文。

Claims (16)

1.一种制造半导体器件的方法，该方法包括以下步骤：
形成第一堆叠，在所述第一堆叠中依次限定第一焊盘区域、第二焊盘区域和第一虚拟区域；
在所述第一堆叠上形成第二堆叠；
通过对所述第二堆叠进行构图来形成第一焊盘结构和第一基准图案，所述第一焊盘结构设置在所述第一堆叠的所述第一焊盘区域上并具有阶梯形状，所述第一基准图案设置在所述第一堆叠的所述第一虚拟区域上；
在所述第一堆叠上形成第一焊盘掩模图案，所述第一焊盘掩模图案覆盖所述第一焊盘区域和所述第二焊盘区域，并且通过测量从所述第一基准图案到所述第一焊盘掩模图案的距离使所述第一焊盘掩模图案对齐；以及
在使所述第一焊盘掩模图案缩小的同时，通过对所述第一堆叠的所述第二焊盘区域进行构图来形成具有阶梯形状的第二焊盘结构。
2.根据权利要求1所述的方法，其中，形成所述第一焊盘掩模图案的步骤包括：通过测量所述第一基准图案的中心与所述第一焊盘掩模图案的边缘之间的距离使所述第一焊盘掩模图案对齐。
3.根据权利要求1所述的方法，其中，形成所述第一焊盘掩模图案的步骤包括：通过测量所述第一基准图案的边缘与所述第一焊盘掩模图案的边缘之间的距离使所述第一焊盘掩模图案对齐。
4.根据权利要求1所述的方法，其中，所述第一基准图案的高度比所述第一焊盘结构的高度低。
5.根据权利要求1所述的方法，
其中，所述第一堆叠包括与所述第一虚拟区域间隔开预定距离的第二虚拟区域和设置在所述第一虚拟区域与所述第二虚拟区域之间的第三焊盘区域，并且
其中，当形成所述第一基准图案时，形成设置在所述第一堆叠的所述第二虚拟区域上的第二基准图案。
6.根据权利要求5所述的方法，其中，当形成所述第二焊盘结构时，所述第一基准图案和所述第二基准图案被转印到所述第一堆叠。
7.根据权利要求6所述的方法，该方法还包括以下步骤：
在形成所述第二焊盘结构之后形成第二焊盘掩模图案，通过测量从所述第二基准图案到所述第二焊盘掩模图案的距离使所述第二焊盘掩模图案对齐，并且所述第二焊盘掩模图案覆盖所述第一焊盘区域、所述第二焊盘区域、所述第一虚拟区域和所述第三焊盘区域；并且
在使所述第二焊盘掩模图案缩小的同时，通过对所述第一堆叠的所述第三焊盘区域进行构图来形成具有阶梯形状的第三焊盘结构。
8.根据权利要求1所述的方法，
其中，所述第一堆叠包括与所述第一虚拟区域间隔开预定距离的第二虚拟区域和设置在所述第一虚拟区域与所述第二虚拟区域之间的第三焊盘区域，并且
其中，当形成所述第二焊盘结构时，通过对所述第一堆叠的所述第二虚拟区域进行构图来形成第二基准图案。
9.根据权利要求8所述的方法，该方法还包括以下步骤：
在形成所述第二焊盘结构之后形成第二焊盘掩模图案，通过测量从所述第二基准图案到所述第二焊盘掩模图案的距离使所述第二焊盘掩模图案对齐，并且所述第二焊盘掩模图案覆盖所述第一焊盘区域、所述第二焊盘区域、所述第一虚拟区域和所述第三焊盘区域；并且
在使所述第二焊盘掩模图案缩小的同时，通过对所述第一堆叠的所述第三焊盘区域进行构图来形成具有阶梯形状的第三焊盘结构。
10.根据权利要求1所述的方法，
其中，当形成所述第一基准图案时，形成设置在所述第一堆叠的所述第一虚拟区域上并与所述第一基准图案间隔开预定距离的第二基准图案，并且
其中，通过测量所述第一焊盘掩模图案与设置在所述第一基准图案和所述第二基准图案之间的基准点之间的距离来使所述第一焊盘掩模图案对齐。
11.根据权利要求10所述的方法，其中，所述基准点设置在将所述第一基准图案的中心与所述第二基准图案的中心之间的距离分成两个相等部份的中心处。
12.根据权利要求10所述的方法，其中，当彼此面对的所述第一基准图案的第一边缘与所述第二基准图案的第二边缘之间的距离是X，并且所述第一边缘与所述第一焊盘掩模图案的边缘之间的距离是Y时，所述基准点与所述第一焊盘掩模图案的所述边缘之间的距离是X/2+Y。
13.根据权利要求1所述的方法，其中，所述第一堆叠形成在基板的单元区域和外围电路区域上，并且包括设置在所述外围电路区域中的所述第一焊盘区域和所述第二焊盘区域、设置在所述单元区域中的第三焊盘区域和第四焊盘区域以及设置在所述单元区域与所述外围电路区域之间的所述第一虚拟区域。
14.根据权利要求13所述的方法，其中，当形成所述第一焊盘掩模图案时，形成覆盖所述第一堆叠的所述第三焊盘区域和所述第四焊盘区域的第二焊盘掩模图案，并且所述第二焊盘掩模图案具有与所述第一焊盘掩模图案镜像对称的结构。
15.根据权利要求13所述的方法，其中，当形成所述第一焊盘结构时，形成第三焊盘结构，所述第三焊盘结构设置在所述第一堆叠的所述第三焊盘区域上并且具有与所述第一焊盘结构镜像对称的结构，并且当形成所述第二焊盘结构时形成第四焊盘结构，所述第四焊盘结构设置在所述第一堆叠的所述第四焊盘区域上并且具有与所述第二焊盘结构镜像对称的结构。
16.根据权利要求13所述的方法，该方法还包括以下步骤：在形成所述第一堆叠之前，
在所述基板的所述外围电路区域中形成电路。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109196644B (zh) * 2018-04-18 2019-09-10 长江存储科技有限责任公司 用于形成三维存储器设备的阶梯结构的方法
KR20200007212A (ko) * 2018-07-12 2020-01-22 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 형성방법
KR20200047882A (ko) 2018-10-25 2020-05-08 삼성전자주식회사 3차원 반도체 소자
EP3853899A4 (en) * 2019-01-31 2022-05-11 Yangtze Memory Technologies Co., Ltd. STAIR FORMATION IN A THREE-DIMENSIONAL MEMORY DEVICE
CN110783342B (zh) * 2019-11-05 2022-08-09 长江存储科技有限责任公司 半导体器件的制作方法
KR20210054373A (ko) * 2019-11-05 2021-05-13 에스케이하이닉스 주식회사 반도체 메모리 장치
CN111162020B (zh) * 2020-01-02 2023-11-17 长江存储科技有限责任公司 检测阶梯结构偏移的方法及芯片
KR20210148745A (ko) 2020-06-01 2021-12-08 삼성전자주식회사 수직형 메모리 소자를 구비한 집적회로 소자

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130161821A1 (en) * 2011-12-22 2013-06-27 Sung Min Hwang Nonvolatile memory device and method of manufacturing the same
US20140162420A1 (en) * 2012-12-07 2014-06-12 Jung-Ik Oh Method of fabricating semiconductor devices having vertical cells
CN104520985A (zh) * 2012-07-06 2015-04-15 美光科技公司 使用至少两个掩模的阶梯形成

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120077031A (ko) 2010-12-30 2012-07-10 에스케이하이닉스 주식회사 비휘발성 메모리 장치의 제조 방법 및 이에 이용되는 포토마스크
KR101721117B1 (ko) * 2011-03-15 2017-03-29 삼성전자 주식회사 반도체 소자의 제조 방법
US9230987B2 (en) * 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
KR102171221B1 (ko) 2014-03-12 2020-10-28 삼성전자주식회사 수직형 불휘발성 메모리 장치 및 그 제조 방법
US9627403B2 (en) * 2015-04-30 2017-04-18 Sandisk Technologies Llc Multilevel memory stack structure employing support pillar structures
US10355139B2 (en) * 2016-06-28 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device with amorphous barrier layer and method of making thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130161821A1 (en) * 2011-12-22 2013-06-27 Sung Min Hwang Nonvolatile memory device and method of manufacturing the same
CN104520985A (zh) * 2012-07-06 2015-04-15 美光科技公司 使用至少两个掩模的阶梯形成
US20140162420A1 (en) * 2012-12-07 2014-06-12 Jung-Ik Oh Method of fabricating semiconductor devices having vertical cells

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