KR20240073501A - 반도체 장치 및 이를 포함하는 전자 시스템 - Google Patents

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Abstract

반도체 장치가 개시된다. 반도체 장치는 기판 상에 배치되고, 상기 기판의 상면에 수직한 제1 방향으로 이격되어 배치되는 복수의 워드 라인; 상기 복수의 워드 라인 상에 배치되는 스트링 선택 라인; 상기 기판 상에서 상기 제1 방향으로 연장되는 복수의 메모리 스트링으로서, 각각의 메모리 스트링은 상기 복수의 워드 라인을 관통하여 상기 제1 방향으로 연장되는 제1 채널과, 상기 제1 채널 주위의 상기 복수의 워드 라인이 구성하는 복수의 메모리 셀을 포함하는, 복수의 메모리 스트링; 상기 복수의 메모리 스트링에 전기적으로 연결되는 복수의 비트 라인; 및 상기 스트링 선택 라인에 연결되는 스트래핑 라인을 포함한다.

Description

반도체 장치 및 이를 포함하는 전자 시스템{Semiconductor device and electronica system including the same}
본 발명의 기술적 사상은 반도체 장치 및 이를 포함하는 전자 시스템에 관한 것으로, 더욱 상세하게는, 수직 채널을 갖는 반도체 장치 및 이를 포함하는 전자 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되었다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 감소된 스트링 선택 라인의 저항 또는 감소된 배선 저항을 갖는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 상기 반도체 장치를 포함하는 전자 시스템을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치는, 반도체 장치는 기판 상에 배치되고, 상기 기판의 상면에 수직한 제1 방향으로 이격되어 배치되는 복수의 워드 라인; 상기 복수의 워드 라인 상에 배치되는 스트링 선택 라인; 상기 기판 상에서 상기 제1 방향으로 연장되는 복수의 메모리 스트링으로서, 각각의 메모리 스트링은 상기 복수의 워드 라인을 관통하여 상기 제1 방향으로 연장되는 제1 채널과, 상기 제1 채널 주위의 상기 복수의 워드 라인이 구성하는 복수의 메모리 셀을 포함하는, 복수의 메모리 스트링; 상기 복수의 메모리 스트링에 전기적으로 연결되는 복수의 비트 라인; 및 상기 스트링 선택 라인에 연결되는 스트래핑 라인을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치는, 기판 상에 배치되는 주변 회로; 및 상기 주변 회로 상에 배치되는 메모리 셀 스택을 포함하고, 상기 메모리 셀 스택은, 공통 소스 플레이트; 상기 공통 소스 플레이트 상에서 상기 기판의 상면에 수직한 제1 방향으로 서로 이격되어 배치되는 복수의 워드 라인; 상기 복수의 워드 라인 상에 배치되는 스트링 선택 라인; 상기 공통 소스 플레이트 상에서 상기 제1 방향으로 연장되는 복수의 메모리 스트링으로서, 각각의 메모리 스트링은 상기 복수의 워드 라인을 관통하여 상기 제1 방향으로 연장되는 제1 채널과, 상기 스트링 선택 라인을 관통하여 상기 제1 방향으로 연장되는 제2 채널을 포함하는, 복수의 메모리 스트링; 상기 복수의 메모리 스트링에 전기적으로 연결되는 복수의 비트 라인; 및 상기 스트링 선택 라인에 연결되는 스트래핑 라인을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 전자 시스템은, 메인 기판; 상기 메인 기판 상의 반도체 장치; 및 상기 메인 기판 상에서 상기 반도체 장치와 전기적으로 연결되는 컨트롤러를 포함하고, 상기 반도체 장치는, 기판 상에 배치되는 주변 회로; 상기 주변 회로 상에 배치되는 메모리 셀 스택으로서, 상기 메모리 셀 스택은, 공통 소스 플레이트; 상기 공통 소스 플레이트 상에서 상기 기판의 상면에 수직한 제1 방향으로 서로 이격되어 배치되는 복수의 워드 라인; 상기 복수의 워드 라인 상에 배치되는 스트링 선택 라인; 상기 공통 소스 플레이트 상에서 상기 제1 방향으로 연장되는 복수의 메모리 스트링으로서, 각각의 메모리 스트링은 상기 복수의 워드 라인을 관통하여 상기 제1 방향으로 연장되는 제1 채널과, 상기 스트링 선택 라인을 관통하여 상기 제1 방향으로 연장되는 제2 채널을 포함하는, 복수의 메모리 스트링; 상기 복수의 메모리 스트링에 전기적으로 연결되는 복수의 비트 라인; 및 상기 스트링 선택 라인에 연결되는 스트래핑 라인을 포함하는, 메모리 셀 스택을 포함한다.
예시적인 실시예들에 따르면, 공통 소스 탭핑 라인이 배치되는 더미 메모리 셀 영역 내에 스트링 선택 라인에 전기적으로 연결되는 스트래핑 라인이 배치될 수 있다. 예를 들어 스트링 선택 라인이 폴리실리콘과 같이 상대적으로 낮은 비저항을 갖는 물질을 포함하는 경우에도, 스트래핑 라인이 스트링 선택 라인에 대한 우회 배선 또는 션트 구조로 기능함에 따라 스트링 선택 라인의 배선 저항이 감소될 수 있다. 따라서 반도체 장치는 우수한 성능을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 블록도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가 회로도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치를 나타내는 개략적인 사시도이다.
도 4는 예시적인 실시예들에 따른 반도체 장치를 나타내는 레이아웃도이다.
도 5 내지 도 7은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도들이다.
도 8 내지 도 10은 다양한 예시적인 실시예들에 따른 제1 채널을 나타내는 확대 단면도들이다.
도 11 내지 도 19는 다양한 예시적인 실시예들에 따른 반도체 장치를 나타내는 레이아웃도이다.
도 20은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 21은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 22는 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 23은 예시적인 실시예들에 따른 반도체 패키지들을 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 반도체 장치(10)의 블록도이다.
도 1을 참조하면, 반도체 장치(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함할 수 있다. 메모리 셀 어레이(20)는 복수의 메모리 셀 블록(BLK1, BLK2, …, BLKn)을 포함한다. 복수의 메모리 셀 블록(BLK1, BLK2, …, BLKn)은 각각 복수의 메모리 셀을 포함할 수 있다. 메모리 셀 블록(BLK1, BLK2, …, BLKn)은 비트 라인(BL), 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 주변 회로(30)에 연결될 수 있다.
주변 회로(30)는 로우 디코더(32), 페이지 버퍼(34), 데이터 입출력 회로(36), 및 제어 로직(38)을 포함할 수 있다. 도 1에는 도시되지 않았으나, 주변 회로(30)는 입출력 인터페이스, 컬럼 로직, 전압 생성부, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더, 증폭 회로 등을 더 포함할 수 있다.
메모리 셀 어레이(20)는 비트라인(BL)을 통해 페이지 버퍼(34)에 연결될 수 있고, 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 로우 디코더(32)에 연결될 수 있다. 메모리 셀 어레이(20)에서, 복수의 메모리 셀 블록(BLK)에 포함된 복수의 메모리 셀은 각각 플래쉬 메모리 셀일 수 있다. 메모리 셀 어레이(20)는 3 차원 메모리 셀 어레이를 포함할 수 있다. 상기 3 차원 메모리 셀 어레이는 복수의 낸드(NAND) 스트링을 포함할 수 있으며, 각 낸드 스트링은 기판 위에 수직으로 적층된 복수의 워드 라인(WL)에 연결된 복수의 메모리 셀을 포함할 수 있다.
주변 회로(30)는 반도체 장치(10)의 외부로부터 어드레스(ADDR), 커맨드(CMD), 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 장치(10)의 외부에 있는 장치와 데이터(DATA)를 송수신할 수 있다.
로우 디코더(32)는 외부로부터의 어드레스(ADDR)에 응답하여 복수의 메모리 셀 블록(BLK1, BLK2, …, BLKn) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 셀 블록의 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 선택할 수 있다. 로우 디코더(32)는 선택된 메모리 셀 블록의 워드 라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.
페이지 버퍼(34)는 비트라인(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼(34)는 프로그램 동작 시에는 기입 드라이버로 동작하여 메모리 셀 어레이(20)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트라인(BL)에 인가할 수 있으며, 독출 동작 시에는 감지 증폭기로 동작하여 메모리 셀 어레이(20)에 저장된 데이터(DATA)를 감지할 수 있다. 페이지 버퍼(34)는 제어 로직(38)으로부터 제공되는 제어 신호(PCTL)에 따라 동작할 수 있다.
데이터 입출력 회로(36)는 데이터 라인들(DLs)을 통해 페이지 버퍼(34)와 연결될 수 있다. 데이터 입출력 회로(36)는 프로그램 동작시 메모리 콘트롤러(도시 생략)로부터 데이터(DATA)를 수신하고, 제어 로직(38)으로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼(34)에 제공할 수 있다. 데이터 입출력 회로(36)는 독출 동작시 제어 로직(38)으로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼(34)에 저장된 독출 데이터(DATA)를 상기 메모리 콘트롤러에 제공할 수 있다.
데이터 입출력 회로(36)는 입력되는 어드레스 또는 명령어를 제어 로직(38) 또는 로우 디코더(32)에 전달할 수 있다. 주변 회로(30)는 ESD(Electro Static Discharge) 회로 및 풀-업/풀-다운 드라이버(pull-up/pull-down driver)를 더 포함할 수 있다.
제어 로직(38)은 상기 메모리 콘트롤러로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다. 제어 로직(38)은 로우 어드레스(R_ADDR)를 로우 디코더(32)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(36)에 제공할 수 있다. 제어 로직(38)은 제어 신호(CTRL)에 응답하여 반도체 장치(10) 내에서 사용되는 각종 내부 제어 신호들을 생성할 수 있다. 예를 들면, 제어 로직(38)은 프로그램 동작 또는 소거 동작 등의 메모리 동작 수행 시 워드 라인(WL) 및 비트라인(BL)으로 제공되는 전압 레벨을 조절할 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치(10)의 메모리 셀 어레이의 등가 회로도이다.
도 2를 참조하면, 메모리 셀 어레이(MCA)는 복수의 메모리 스트링(MS)을 포함할 수 있다. 메모리 셀 어레이(MCA)는 복수의 비트라인(BL: BL1, BL2, …, BLm), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 및 공통 소스 라인(CSL)을 포함할 수 있다. 복수의 비트라인(BL: BL1, BL2, …, BLm) 및 공통 소스 라인(CSL) 사이에 복수의 메모리 스트링(MS)이 형성될 수 있다. 도 2에는 복수의 메모리 스트링(MS)이 각각 2 개의 스트링 선택 라인(SSL)을 포함하는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예들 들면, 복수의 메모리 스트링(MS)은 각각 1 개의 스트링 선택 라인(SSL)을 포함할 수도 있다.
복수의 메모리 스트링(MS)은 각각 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)를 포함할 수 있다. 스트링 선택 트랜지스터(SST)의 드레인 영역은 비트라인(BL: BL1, BL2, …, BLm)과 연결되며, 접지 선택 트랜지스터(GST)의 소스 영역은 공통 소스 라인(CSL)과 연결될 수 있다. 공통 소스 라인(CSL)은 복수의 접지 선택 트랜지스터(GST)의 소스 영역이 공통으로 연결된 영역일 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)과 연결될 수 있고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)과 연결될 수 있다. 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)는 각각 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn)에 연결될 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 장치(100)를 나타내는 개략적인 사시도이다.
도 3을 참조하면, 반도체 장치(100)는 주변 회로 스택(PS)과, 주변 회로 스택(PS) 상에 배치된 메모리 셀 스택(CS)을 포함할 수 있다. 주변 회로 스택(PS)은 도 1을 참조하여 설명한 주변 회로(30)를 포함할 수 있고, 메모리 셀 스택(CS)은 도 1을 참조하여 설명한 메모리 셀 어레이(20)를 포함할 수 있다.
메모리 셀 스택(CS)은 복수의 셀 블록을 포함하고, 복수의 셀 블록은 복수의 메인 블록(BLKm)과 복수의 메인 블록(BLKm)의 적어도 일 측에 배치되는 적어도 하나의 더미 블록(BLKd)을 포함할 수 있다. 복수의 메인 블록(BLKm)은 도 1을 참조로 설명한 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)을 포함할 수 있다. 예를 들어, 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)은 각각 3 차원적으로 배열된 메모리 셀들을 포함할 수 있고, 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn) 각각은 소정의 폭을 가지고 교대로 반복되는 메모리 셀 영역(C10) 및 더미 메모리 셀 영역(D10)을 포함할 수 있다. 더미 메모리 셀 영역(D10)은 도 4를 참조로 후술할 것과 같이, 메모리 셀 영역(C10) 내에 배열되는 메모리 셀들에 전기적으로 연결되는 스트래핑 라인(SSL)(도 4 참조) 또는 션트 구조가 배치되는 영역일 수 있다.
예시적인 실시예들에서, 메모리 셀 스택(CS)은 주변 회로 스택(PS)보다 높은 수직 레벨에 배치될 수 있다. 일부 예시적인 실시예들에서, 하나의 기판 상에 주변 회로 스택(PS)을 먼저 형성하고, 주변 회로 스택(PS) 상에 메모리 셀 스택(CS)이 형성될 수 있다. 다른 예시적인 실시예들에서, 제1 기판 상에 주변 회로 스택(PS)이 형성되고, 제2 기판 상에 메모리 셀 스택(CS)이 형성되고, 주변 회로 스택(PS)과 메모리 셀 스택(CS)이 본딩 방식으로 서로에 부착될 수도 있다.
도 4는 예시적인 실시예들에 따른 반도체 장치(100)를 나타내는 레이아웃도이다. 도 4는 도 3의 A 부분의 확대 레이아웃도이다.
도 4를 참조하면, 메인 블록(BLKm)에 포함되는 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)(도 3 참조) 각각은 제2 수평 방향(Y)을 따라 인접한 2개의 스택 분리 영역(WLH) 사이에 정의될 수 있다. 예를 들어, 도 4에 도시된 것과 같이, 제1 메모리 셀 블록(BLK1)의 제2 수평 방향(Y)을 따라 인접한 2개의 스택 분리 영역(WLH) 사이에 정의될 수 있고, 제1 메모리 셀 블록(BLK1)의 제2 수평 방향(Y)을 따른 폭은 인접한 2개의 스택 분리 영역(WLH) 사이의 거리에 대응될 수 있다. 제1 메모리 셀 블록(BLK1)과 이에 인접한 제2 메모리 셀 블록(BLK2)은 스택 분리 영역(WLH)에 의해 서로 전기적으로 분리될 수 있다.
예시적인 실시예들에서, 제1 메모리 셀 블록(BLK1)은 제1 스트링 선택 라인(SSL1), 제2 스트링 선택 라인(SSL2), 및 제3 스트링 선택 라인(SSL3)을 포함할 수 있다. 제1 스트링 선택 라인(SSL1), 제2 스트링 선택 라인(SSL2), 및 제3 스트링 선택 라인(SSL3)은 제2 수평 방향(Y)을 따라 서로 이격되어 배치될 수 있다. 제1 스트링 선택 라인(SSL1)과 제2 스트링 선택 라인(SSL2) 사이에는 제1 수평 방향(X)으로 연장되는 스트링 분리 영역(SSLH)이 배치되고, 제2 스트링 선택 라인(SSL2) 및 제3 스트링 선택 라인(SSL3) 사이에는 제1 수평 방향(X)으로 연장되는 스트링 분리 영역(SSLH)이 배치될 수 있다.
도 4에는 제1 메모리 셀 블록(BLK1)이 제1 내지 제3 스트링 선택 라인(SS1, SSL2, SSL3)을 포함하는 구조가 예시적으로 설명되었으나, 다른 실시예들에서 제1 메모리 셀 블록(BLK1)이 1개, 2개, 또는 4개 이상의 스트링 선택 라인을 포함할 수도 있다.
메인 블록(BLKm)의 메모리 셀 영역(C10)에는 복수의 채널 구조물(CH)이 배치될 수 있고, 복수의 채널 구조물(CH)에 전기적으로 연결되는 비트 라인(BL)이 배치될 수 있다. 예를 들어, 복수의 채널 구조물(CH)은 제1 수평 방향(X), 제2 수평 방향(Y) 및 제3 수평 방향(예를 들어, 대각선 방향)을 따라 소정의 간격으로 이격되어 배열될 수 있다. 복수의 채널 구조물(CH)은 지그재그 형상, 또는 엇갈린(staggered) 형상으로 배열될 수 있다. 복수의 비트 라인(BL)은 제2 수평 방향(Y)으로 연장되도록 배치될 수 있다. 복수의 비트 라인(BL)은 비트 라인 콘택(CTB)를 통해 복수의 채널 구조물(CH)에 전기적으로 연결될 수 있다.
메인 블록(BLKm)의 더미 메모리 셀 영역(D10)에는 제1 내지 제3 스트래핑 라인(STL1, STL2, STL3)이 배치될 수 있다. 제1 내지 제3 스트래핑 라인(STL1, STL2, STL3)은 각각 제1 내지 제3 스트링 선택 라인(SS1, SSL2, SSL3)과 수직 오버랩되도록 배치될 수 있다. 예를 들어, 제1 스트래핑 라인(STL1)은 제1 스트래핑 콘택(CTS1)에 의해 제1 스트링 선택 라인(SSL1)에 전기적으로 연결되고, 제2 스트래핑 라인(STL2)은 제2 스트래핑 콘택(CTS2)에 의해 제2 스트링 선택 라인(SSL2)에 전기적으로 연결되고, 제3 스트래핑 라인(STL3)은 제3 스트래핑 콘택(CTS3)에 의해 제3 스트링 선택 라인(SSL3)에 전기적으로 연결될 수 있다.
제1 내지 제3 스트래핑 라인(STL1, STL2, STL3)은 제1 내지 제3 스트링 선택 라인(SS1, SSL2, SSL3)에 전기적으로 연결되는 우회 배선 또는 션트 구조로 기능할 수 있다. 제1 내지 제3 스트래핑 라인(STL1, STL2, STL3)은 제1 내지 제3 스트링 선택 라인(SS1, SSL2, SSL3)에 전기적으로 연결됨에 따라 제1 내지 제3 스트링 선택 라인(SS1, SSL2, SSL3)의 저항이 감소할 수 있다.
더미 블록(BLKd)에서 더미 메모리 셀 영역(D10)에 대응되는 위치에 공통 소스 탭핑 라인(CST)이 배치될 수 있다. 공통 소스 탭핑 라인(CST)은 공통 소스 콘택(CTC)을 통해 공통 소스 플레이트(150)(도 5 참조)에 전기적으로 연결될 수 있다.
도 4에 도시된 예시적인 실시예들에서, 공통 소스 탭핑 라인(CST)은 제1 내지 제3 스트래핑 라인(STL1, STL2, STL3)과 제2 수평 방향(Y)으로 오버랩되는 위치에 배치될 수 있다. 예를 들어, 공통 소스 탭핑 라인(CST)은 제1 내지 제3 스트래핑 라인(STL1, STL2, STL3)과 제2 수평 방향(Y)을 따라 일직선 상에 위치할 수 있다.
전술한 예시적인 실시예들에 따르면, 공통 소스 탭핑 라인(CST)이 배치되는 더미 메모리 셀 영역(D10) 내에 제1 내지 제3 스트링 선택 라인(SSL1, SSL2, SSL3)에 전기적으로 연결되는 제1 내지 제3 스트래핑 라인 STL1, STL2, STL3)이 배치될 수 있다. 이에 따라, 예를 들어 제1 내지 제3 스트링 선택 라인(SSL1, SSL2, SSL3)이 폴리실리콘과 같이 상대적으로 낮은 비저항을 갖는 물질을 포함하는 경우에도, 제1 내지 제3 스트래핑 라인(STL1, STL2, STL3)이 제1 내지 제3 스트링 선택 라인(SSL1, SSL2, SSL3)에 대한 우회 배선 또는 션트 구조로 기능함에 따라 제1 내지 제3 스트링 선택 라인(SSL1, SSL2, SSL3)의 배선 저항이 감소될 수 있다. 따라서 반도체 장치(100)는 우수한 성능을 가질 수 있다.
도 5 내지 도 7은 예시적인 실시예들에 따른 반도체 장치(100)를 나타내는 단면도들이다. 구체적으로, 도 5는 도 4의 B1-B1' 선을 따른 단면도이고, 도 6은 도 4의 B2-B2' 선을 따른 단면도이고, 도 7은 도 4의 B3-B3' 선을 따른 단면도이다.
도 5 내지 도 7을 참조하면, 기판(110) 상에 주변 회로(120)가 배치될 수 있다. 기판(110) 상에 주변 회로(120)에 전기적으로 연결되는 배선 구조(130)가 배치될 수 있고, 기판(110) 상에 주변 회로(120)와 배선 구조(130)를 커버하는 주변 회로 절연층(140)이 배치될 수 있다.
예시적인 실시예들에서, 기판(110)은 반도체 물질, 예를 들어 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘(Si), 게르마늄(Ge) 또는 실리콘-게르마늄을 포함할 수 있다. 기판(110)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 다른 실시예에서, 기판(110)은 SOI(silicon-on-insulator) 기판, 또는 GeOI(germanium-on-insulator) 기판을 포함할 수 있다.
기판(110)에는 소자 분리막(112)에 의해 활성 영역(AC)이 정의될 수 있고, 활성 영역(AC) 상에 복수의 주변 회로(120)가 형성될 수 있다. 복수의 주변 회로(120)는 주변 회로 게이트(122)와, 주변 회로 게이트(122)의 양 측의 기판(110) 일부분에 배치되는 소스/드레인 영역(124)을 포함할 수 있다.
배선 구조(130)는 주변 회로 콘택(132)과 주변 회로 배선층(134)을 포함할 수 있다. 주변 회로 절연층(140)은 기판(110) 상에서 주변 회로(120) 및 배선 구조(130)를 커버할 수 있다. 예시적인 실시예들에서, 주변 회로 절연층(140)은 실리콘 산화물, 실리콘 질화물, 저유전(low-k) 물질, 또는 이들의 조합을 포함할 수 있는 절연 물질을 포함할 수 있다. 상기 저유전 물질은 실리콘 산화물보다 낮은 유전 상수를 가지는 물질이며, 예컨대 PSG(phosphosilicate glass), borophosphosilicate glass(BPSG), fluorosilicate glass(FSG), organosilicate glass(OSG), spin-on-glass(SOG), spin-on-polymer, 또는 이들의 조합을 포함할 수 있다.
주변 회로 절연층(140) 상에 공통 소스 플레이트(150)가 배치될 수 있다. 공통 소스 플레이트(150)는 공통 소스 플레이트(150) 상에 형성되는 메모리 셀들로 전류를 공급하는 소스 영역으로 기능할 수 있다. 예시적인 실시예들에서, 공통 소스 플레이트(150)는 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 또한, 공통 소스 플레이트(150)는 n형 불순물이 도핑된 반도체를 포함할 수 있다. 또한, 공통 소스 플레이트(150)는 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 일부 예시에서, 공통 소스 플레이트(150)는 n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
공통 소스 플레이트(150) 상에 복수의 워드 라인(WL)이 수직 방향(Z)으로 이격되어 배치될 수 있다. 복수의 워드 라인(WL)은 복수의 절연층(152)과 교대로 배치될 수 있다. 복수의 워드 라인(WL) 상에는 스트링 선택 라인(SSL)이 배치될 수 있다. 스트링 선택 라인(SSL)은 최상부 워드 라인(WL)으로부터 수직 방향(Z)으로 이격되어 배치될 수 있다. 예를 들어, 최상부 워드 라인(WL) 상에 배치되는 최상부 절연층(152) 상에는 식각 정지막(154)이 배치될 수 있고, 식각 정지막(154) 상에 하부 절연층(156)이 배치되고, 하부 절연층(156) 상에 스트링 선택 라인(SSL)이 배치되고, 스트링 선택 라인(SSL) 상에 상부 절연층(158)이 배치될 수 있다. 스트링 선택 라인(SSL)은 도 4에 도시된 제1 내지 제3 스트링 선택 라인(SSL1, SSL2, SSL3)에 대응될 수 있다.
예시적인 실시예들에서, 스트링 선택 라인(SSL)은 워드 라인(WL)의 수직 방향(Z)에 따른 제1 높이(h1)보다 더 큰 수직 방향(Z)에 따른 제2 높이(h2)를 가질 수 있다. 스트링 선택 라인(SSL)은 텅스텐, 니켈, 코발트, 탄탈륨 등과 같은 금속, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드 등과 같은 금속 실리사이드, 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물, 도핑된 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 일부 예시들에서, 스트링 선택 라인(SSL)은 도핑된 폴리실리콘을 포함할 수 있다. 예시적인 실시예들에서, 스트링 선택 라인(SSL)은 복수의 워드 라인(WL)을 구성하는 물질과 다른 물질을 포함할 수 있고, 복수의 워드 라인(WL)을 형성하는 공정과 별개의 공정에서 형성될 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
복수의 채널 구조물(CH) 각각은 제1 채널(CH1)과, 제1 채널(CH1)에 연결된 제2 채널(CH2)을 포함할 수 있다. 제1 채널(CH1)는 복수의 워드 라인(WL)을 관통하여 수직 방향(Z)으로 연장될 수 있고, 제2 채널(CH2)은 스트링 선택 라인(SSL)을 관통하여 수직 방향(Z)으로 연장될 수 있다. 제2 채널(CH2)은 제1 채널(CH1)에 전기적으로 연결될 수 있다.
복수의 워드 라인(WL)과 복수의 워드 라인(WL)을 관통하는 제1 채널(CH1)이 복수의 메모리 셀(도 2의 MC1, MC2, ..., MCn-1, MCn)을 구성할 수 있고, 스트링 선택 라인(SSL)과 스트링 선택 라인(SSL)을 관통하는 제2 채널(CH2)이 스트링 선택 트랜지스터(도 2의 SST)를 구성할 수 있다. 하나의 제1 채널(CH1)이 구성하는 복수의 메모리 셀(MC)과 하나의 제2 채널(CH2)이 구성하는 스트링 선택 트랜지스터(SST)가 하나의 메모리 스트링(MS)(도 2 참조)을 이룰 수 있다. 일부 예시적인 실시예들에서, 공통 소스 플레이트(150)에 인접하게 배치되는 최하부 몇몇의 워드 라인(WL)은 접지 선택 라인(GSL)(도 2 참조) 및/또는 더미 워드 라인으로 기능할 수 있다.
제1 채널(CH1)은 제1 채널홀(160H) 내에 배치되는 제1 게이트 절연층(162), 제1 채널층(164), 제1 매립 절연층(166), 및 제1 도전 플러그(168)를 포함할 수 있다. 제1 채널홀(160H)은 복수의 워드 라인(WL)과 복수의 절연층(152)을 관통하여 수직 방향(Z)으로 연장될 수 있고, 제1 게이트 절연층(162)은 제1 채널홀(160H)의 측벽 상에 배치되고, 제1 채널층(164)은 제1 채널홀(160H) 내에서 제1 게이트 절연층(162) 상에 배치되고 공통 소스 플레이트(150)에 연결될 수 있다. 제1 매립 절연층(166)은 제1 채널층(164) 상에서 제1 채널홀(160H) 내부를 채우고, 제1 도전 플러그(168)는 제1 채널홀(160H)의 상측에 배치되고 제1 채널층(164)에 전기적으로 연결될 수 있다.
제2 채널(CH2)은 제2 채널홀(170H) 내에 배치되는 제2 게이트 절연층(172), 제2 채널층(174), 제2 매립 절연층(176), 및 제2 도전 플러그(178)를 포함할 수 있다. 제2 채널홀(170H)은 식각 정지막(154), 하부 절연층(156), 스트링 선택 라인(SSL), 및 상부 절연층(158)을 관통하여 수직 방향(Z)으로 연장될 수 있고, 제2 채널홀(170H)의 바닥부가 제1 채널(CH1)의 상면(예를 들어, 제1 도전 플러그(168)의 상면)을 노출할 수 있다. 제2 게이트 절연층(172)은 제2 채널홀(170H)의 측벽 상에 배치되고, 제2 채널층(174)은 제2 채널홀(170H) 내에서 제2 게이트 절연층(172) 상에 배치되고 제1 도전 플러그(168)에 연결될 수 있다. 제2 매립 절연층(174)은 제2 채널층(174) 상에서 제2 채널홀(170H) 내부를 채우고, 제2 도전 플러그(178)는 제1 채널홀(170H)의 상측에 배치되고 제2 채널층(174)에 전기적으로 연결될 수 있다.
예시적인 실시예들에서, 제1 채널홀(160H) 내에 제1 채널(CH1)이 형성되고, 이후 식각 정지막(154), 하부 절연층(156), 스트링 선택 라인(SSL), 및 상부 절연층(158)을 형성한 후, 식각 정지막(154), 하부 절연층(156), 스트링 선택 라인(SSL), 및 상부 절연층(158)을 관통하는 제2 채널홀(170H)이 형성될 수 있고, 제2 채널홀(170H) 내에 제2 채널(CH2)이 형성될 수 있다.
일부 실시예들에서, 복수의 채널 구조물(CH) 중 적어도 하나의 채널 구조물(CH)의 경우에, 도 6에 도시된 것과 같이 제2 채널(CH2)의 중심선(CL2)이 제1 채널(CH1)의 중심선(CL1)으로부터 수평 방향(예를 들어 제2 수평 방향(Y))으로 오프셋되거나 이격될 수 있다.
더미 메모리 셀 영역(D10)에는 워드 라인(WL)을 관통하는 더미 메모리 스트링(DMS)이 배치될 수 있다. 더미 메모리 스트링(DMS)은 더미 채널 구조물(DCH)과, 더미 채널 구조물(DCH) 주위의 워드 라인(WL) 부분을 포함할 수 있다. 더미 메모리 스트링(DMS)은 스트래핑 라인(STL)과 수직 오버랩되는 위치에 배치될 수 있다.
예시적인 실시예들에서, 복수의 더미 채널 구조물(DCH) 각각은 더미 메모리 셀 영역(D10)에 배치되고, 복수의 워드 라인(WL)과 복수의 절연층(152)을 관통하여 수직 방향(Z)으로 연장될 수 있다. 예를 들어, 복수의 더미 채널 구조물(DCH) 각각의 상면은 식각 정지막(154)의 바닥면과 접촉할 수 있다. 예를 들어, 복수의 더미 채널 구조물(DCH) 각각은 복수의 채널 구조물(CH)의 제1 채널(CH1)과 유사한 구조 및 형상을 가질 수 있다. 예를 들어, 복수의 더미 채널 구조물(DCH)은 복수의 채널 구조물(CH)의 제1 채널(CH1)과 동일한 공정에서 형성될 수 있다.
예시적인 실시예들에서, 복수의 더미 채널 구조물(DCH) 상에 복수의 채널 구조물(CH)의 제2 채널(CH2)에 대응되는 구조가 형성되지 않을 수 있다. 이에 따라 더미 메모리 스트링(DMS)은 스트링 선택 트랜지스터를 포함하지 않을 수 있다.
더미 메모리 셀 영역(D10)에 배치되는 스트링 선택 라인(SSL) 부분은 그 전체 면적에 걸쳐 평면 형상을 가질 수 있고, 예를 들어 더미 메모리 셀 영역(D10)에 배치되는 스트링 선택 라인(SSL) 부분에 채널홀이 형성되지 않을 수 있다. 복수의 더미 채널 구조물(DCH)은 스트링 선택 라인(SSL)과 수직 오버랩되도록 배치될 수 있다.
복수의 워드 라인(WL)과 복수의 절연층(152)을 관통하여 제1 수평 방향(X)을 따라 연장되는 복수의 스택 분리 개구부(182H) 내에 스택 분리 절연층(182)이 배치될 수 있다. 스택 분리 개구부(182H)는 도 4에 도시된 스택 분리 영역(WLH)에 대응되는 위치에 형성될 수 있다. 스택 분리 절연층(182)은 실리콘 산화막, 실리콘 질화막, SiON, SiOCN, SiCN, 또는 이들의 조합으로 이루어질 수 있다.
상부 절연층(158), 스트링 선택 라인(SSL), 하부 절연층(156)을 관통하여 제1 수평 방향(X)을 따라 연장되는 복수의 스트링 분리 개구부(184H) 내에 스트링 분리 절연층(184)이 배치될 수 있다. 스트링 분리 개구부(184H)는 도 4에 도시된 스트링 분리 영역(SSLH)에 대응되는 위치에 형성될 수 있다. 스트링 분리 절연층(184)은 실리콘 산화막, 실리콘 질화막, SiON, SiOCN, SiCN, 또는 이들의 조합으로 이루어질 수 있다.
상부 절연층(158) 상에는 층간 절연막(159)이 배치될 수 있고, 층간 절연막(159)을 관통하는 제1 콘택(186) 및 제2 콘택(188)이 배치될 수 있다. 제1 콘택(186) 및 제2 콘택(188)은 스터드(stud) 타입의 도전층일 수 있다. 예를 들어, 비트 라인 콘택(CTB)은 제1 콘택(186) 및 제2 콘택(188)을 포함할 수 있고, 제1 콘택(186)의 바닥면은 제2 채널(CH2)에 연결되고, 제2 콘택(188)의 바닥면은 제1 콘택(186)의 상면에 연결될 수 있다. 스트래핑 콘택(CTS)은 제1 콘택(186) 및 제2 콘택(188)을 포함할 수 있다. 도 5에 도시된 것과 같이, 스트래핑 콘택(CTS)에 포함되는 제1 콘택(186)은 비트 라인 콘택(CTB)에 포함되는 제1 콘택(186)보다 더 낮은 수직 레벨까지 연장될 수 있고, 스트래핑 콘택(CTS)에 포함되는 제1 콘택(186)의 바닥면은 스트링 선택 라인(SSL)에 연결될 수 있다.
스트래핑 라인(STL)은 제1 층간 절연막(159) 상에서 스트래핑 콘택(CTS)에 연결되도록 배치될 수 있다. 비트 라인(BL)은 제1 층간 절연막(159) 상에서 비트 라인 콘택(CTB)에 연결되도록 배치될 수 있다. 비트 라인(BL)은 제1 수평 방향(X)으로 제1 폭(w1)을 가질 수 있고, 스트래핑 라인(STL)은 제1 수평 방향(X)으로 제1 폭(w1)보다 큰 제2 폭(w2)을 가질 수 있다.
도 7에 도시된 것과 같이, 더미 블록(BLKd)에서 공통 소스 플레이트(150) 상에 복수의 절연층(152) 및 복수의 몰드층(190)이 교대로 배치될 수 있다. 복수의 몰드층(190) 각각은 복수의 워드 라인(WL)과 동일한 수직 레벨에 배치될 수 있다. 예를 들어, 몰드층(190)은 실리콘 질화물을 포함할 수 있다.
더미 블록(BLKd)에서 복수의 절연층(152) 및 복수의 몰드층(190)을 관통하여 수직 방향(Z)으로 연장되는 관통홀(TVCH)이 배치될 수 있고, 관통홀(TVCH) 내에 관통 비아(TVC)가 배치될 수 있다. 관통 비아(TVC)의 바닥부는 공통 소스 플레이트(150)의 상면에 연결될 수 있고, 관통 비아(TVC)의 상면은 공통 소스 콘택(CTC)에 연결될 수 있다. 이에 따라 공통 소스 플레이트(150)로부터 관통 비아(TVC) 및 공통 소스 콘택(CTC)을 통해 공통 소스 탭핑 라인(CST)까지 전기적 경로가 형성될 수 있다.
도 5 내지 도 7에서는 채널 구조물(CH)이 복수의 워드 라인(WL)을 관통하는 제1 채널(CH1)과, 스트링 선택 라인(SSL)을 관통하는 제2 채널(CH2)을 포함하는 구조를 갖는 실시예가 도시되었으나, 다른 실시예들에서, 복수의 워드 라인(WL)과 스트링 선택 라인(SSL)을 함께 관통하는 하나의 채널홀 내에 채널 구조물이 배치될 수도 있다. 이러한 경우에 스트링 선택 라인(SSL)은 복수의 워드 라인(WL)의 수직 방향(Z)에 따른 두께와 동일한 두께를 가질 수 있다.
도 8 내지 도 10은 다양한 예시적인 실시예들에 따른 제1 채널(CH1)을 나타내는 확대 단면도들이다. 도 8 내지 도 10은 도 5의 CX1 부분에 대응되는 부분의 확대도이다.
도 8을 참조하면, 워드 라인(WL)은 매립 도전층(WLA)과, 매립 도전층(WLA)의 상면, 바닥면, 및 측면을 둘러싸는 도전 배리어층(WLB)을 포함할 수 있다. 예를 들어, 매립 도전층(WLA)은 텅스텐, 니켈, 코발트, 탄탈륨 등과 같은 금속, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드 등과 같은 금속 실리사이드, 도핑된 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 도전 배리어층(WLB)은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 도전 배리어층(WLB) 및 절연층(152) 사이에 유전 라이너(169)가 더 개재될 수도 있고, 유전 라이너(169)는 알루미늄 산화물과 같은 고유전체 물질을 포함할 수 있다.
제1 게이트 절연층(162)은 제1 채널층(164) 외측벽 상에 순차적으로 터널링 유전막(162A), 전하 저장막(162B), 및 블로킹 유전막(162C)을 포함하는 구조를 가질 수 있다. 제1 게이트 절연층(162)을 이루는 터널링 유전막(162A), 전하 저장막(162B), 및 블로킹 유전막(162C)의 상대적인 두께는 도 8에 예시한 바에 한정되지 않으며 다양하게 변형될 수 있다.
터널링 유전막(162A)은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다. 전하 저장막(162B)은 제1 채널층(164)으로부터 터널링 유전막(162A)을 통과한 전자들이 저장될 수 있는 영역으로서, 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물, 또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 블로킹 유전막(162C)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전율이 더 큰 금속 산화물로 이루어질 수 있다. 상기 금속 산화물은 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 또는 이들의 조합으로 이루어질 수 있다.
도 9를 참조하면, 제1 채널(CH1)은 제1 게이트 절연층(162), 제1 채널층(164), 제1 매립 절연층(166), 및 제1 도전 플러그(168)를 포함하며, 채널홀(160H) 바닥부에 배치되는 콘택 반도체층(164_L) 및 바닥 절연층(162_L)을 더 포함할 수 있다. 제1 채널층(164)은 공통 소스 플레이트(150)와 직접 접촉하지 않으며 제1 채널층(164)이 콘택 반도체층(164_L)을 통해 공통 소스 플레이트(150)에 전기적으로 연결될 수 있다. 예시적인 실시예들에서, 콘택 반도체층(164_L)은 채널홀(160H) 바닥부에 배치되는 공통 소스 플레이트(150)를 시드층으로 하여 선택적 에피택시(selective epitaxy growth, SEG) 공정에 의해 형성된 실리콘 층을 포함할 수 있다.
최하부의 워드 라인(WL_L)과 콘택 반도체층(164_L) 사이에는 바닥 절연층(162_L)이 배치될 수 있다. 예시적인 실시예들에서, 바닥 절연층(162_L)은 실리콘 산화물을 포함할 수 있고, 예를 들어, 콘택 반도체층(164_L)의 측벽 일부분에 대하여 산화 공정을 수행함에 의해 형성될 수 있다.
도 10을 참조하면, 수평 반도체층(192) 및 지지층(194)이 공통 소스 플레이트(150) 상면 상에 순차적으로 적층될 수 있고, 지지층(194) 상에 절연층(152)이 배치될 수 있다.
예시적인 실시예들에서, 수평 반도체층(192)은 불순물이 도핑된 폴리실리콘 또는 도핑되지 않은 폴리실리콘을 포함할 수 있다. 수평 반도체층(192)은 공통 소스 플레이트(150)와 제1 채널층(164)을 서로 연결시키는 공통 소스 영역의 일부분으로 기능할 수 있다. 예를 들어, 지지층(194)은 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 지지층(194)은 수평 반도체층(192) 형성을 위한 희생 물질층(도시 생략)의 제거 공정에서 몰드 스택의 무너짐 또는 쓰러짐을 방지하기 위한 지지층으로 작용할 수 있다.
제1 채널(CH1)은 제1 게이트 절연층(162), 제1 채널층(164), 제1 매립 절연층(166), 및 제1 도전 플러그(168)를 포함할 수 있다. 도 10에 예시적으로 도시된 것과 같이, 채널홀(160H) 내벽 및 바닥부 상에 제1 게이트 절연층(162)이 배치될 수 있다. 제1 채널층(164)의 바닥면은 제1 게이트 절연층(162) 상에 배치되어 공통 소스 플레이트(150)와 직접 접촉하지 않으며, 제1 채널층(164)의 바닥부 측벽이 수평 반도체층(192)에 의해 둘러싸일 수 있다.
도 11 내지 도 19는 다양한 예시적인 실시예들에 따른 반도체 장치를 나타내는 레이아웃도이다.
도 11을 참조하면, 반도체 장치(100A)에서 하나의 메모리 셀 블록(BLK)이 제1 내지 제3 스트링 선택 라인(SSL1, SSL2, SSL3)을 포함하고, 제1 내지 제3 스트링 선택 라인(SSL1, SSL2, SSL3) 각각에 제1 내지 제3 스트래핑 라인(STL1, STL2, STL3)이 연결될 수 있다. 제1 내지 제3 스트래핑 라인(STL1, STL2, STL3)은 스트래핑 콘택(CTS))을 통해 제1 내지 제3 스트링 선택 라인(SSL1, SSL2, SSL3)에 전기적으로 연결될 수 있다.
제1 내지 제3 스트래핑 라인(STL1, STL2, STL3)은 스트래핑 배선(M2_STL)에 전기적으로 연결될 수 있다. 스트래핑 배선(M2_STL)은 제1 내지 제3 스트래핑 라인(STL1, STL2, STL3)과 다른 수직 레벨에서(예를 들어, 제1 내지 제3 스트래핑 라인(STL1, STL2, STL3)보다 높은 수직 레벨에서) 제1 수평 방향(X)으로 연장될 수 있다. 예를 들어, 제1 내지 제3 스트래핑 라인(STL1, STL2, STL3)은 복수의 비트 라인(BL)(도 5 참조)과 동일한 수직 레벨에 배치될 수 있고, 스트래핑 배선(M2_STL)은 복수의 비트 라인(BL)보다 높은 수직 레벨에 배치될 수 있다. 스트래핑 배선(M2_STL)은 스트래핑 비아(VST)를 통해 제1 내지 제3 스트래핑 라인(STL1, STL2, STL3)에 전기적으로 연결될 수 있다.
도 11에는 제1 내지 제3 스트래핑 라인(STL1, STL2, STL3) 각각 상에 스트래핑 배선(M2_STL)이 연결되는 것이 예시적으로 도시된다. 이에 따라 하나의 메모리 셀 블록(BLK) 상에 3개의 스트래핑 배선(M2_STL)이 배치될 수 있다.
도 12를 참조하면, 반도체 장치(100B)에서, 제1 내지 제3 스트래핑 라인(STL1, STL2, STL3) 각각에 대하여 도 11을 참조로 설명한 스트래핑 배선(M2_STL)의 총 길이의 1/2에 대응되는 총 길이를 갖는 스트래핑 배선(M2_STL)이 연결될 수 있다. 예를 들어, 하나의 메모리 셀 블록(BLK)에서 제1 스트링 선택 라인(SSL1) 상에 제1 길이(L1)를 갖는 스트래핑 배선(M2_STL)이 하나 걸러 하나의(every other) 메모리 셀 영역(C10)에 배치될 수 있다. 예를 들어, 하나의 제1 스트링 선택 라인(SSL1) 상에 짝수번째 메모리 셀 영역(C10)에 스트래핑 배선(M2_STL)이 배치될 수 있거나, 하나의 제1 스트링 선택 라인(SSL1) 상에 홀수번째 메모리 셀 영역(C10)에 스트래핑 배선(M2_STL)이 배치될 수 있다.
또한 하나의 메모리 셀 영역(C10)에 대하여, 제1 스트링 선택 라인(SSL1) 상에 스트래핑 배선(M2_STL)이 배치되고, 제1 스트링 선택 라인(SSL1)에 인접한 제2 스트링 선택 라인(SSL2) 상에 스트래핑 배선(M2_STL)이 배치되지 않고, 제2 스트링 선택 라인(SSL2)에 인접한 제3 스트링 선택 라인(SSL3) 상에 스트래핑 배선(M2_STL)이 배치될 수 있다.
도 13을 참조하면, 반도체 장치(100C)에서 하나의 메모리 셀 블록(BLK)이 제1 내지 제3 스트링 선택 라인(SSL1, SSL2, SSL3)을 포함하고, 제1 내지 제3 스트링 선택 라인(SSL1, SSL2, SSL3) 모두와 수직 오버랩되도록 공통 스트래핑 라인(STLC)이 배치될 수 있다. 하나의 더미 메모리 셀 영역(D10)에 배치되는 공통 스트래핑 라인(STLC)이 제1 스트링 선택 라인(SSL1)에 연결되고, 다른 하나의 더미 메모리 셀 영역(D10)에 배치되는 공통 스트래핑 라인(STLC)이 제2 스트링 선택 라인(SSL2)에 연결되고, 또 다른 더미 메모리 셀 영역(D10)에 배치되는 공통 스트래핑 라인(STLC)이 제3 스트링 선택 라인(SSL3)에 연결될 수 있다.
스트래핑 배선(M2_STL)은 메모리 셀 블록(BLK)의 제1 수평 방향(X)으로의 전체 길이에 걸쳐 제1 수평 방향(X)으로 연장될 수 있다. 제1 스트링 선택 라인(SSL1)에 전기적으로 연결되는 스트래핑 배선(M2_STL)은 제1 스트링 선택 라인(SSL1)과 수직 오버랩되도록 배치될 수 있고, 제2 스트링 선택 라인(SSL2)에 전기적으로 연결되는 스트래핑 배선(M2_STL)은 제2 스트링 선택 라인(SSL2)과 수직 오버랩되도록 배치될 수 있고, 제3 스트링 선택 라인(SSL3)에 전기적으로 연결되는 스트래핑 배선(M2_STL)은 제3 스트링 선택 라인(SSL3)과 수직 오버랩되도록 배치될 수 있다.
도 14를 참조하면, 반도체 장치(100D)는 스트래핑 배선(M2_STL)의 배치를 제외하고는 도 13을 참조로 설명한 반도체 장치(100C)와 유사할 수 있다. 제1 내지 제3 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결되는 스트래핑 배선(M2_STL)은 서로에 대하여 상대적으로 작은 이격 거리를 가지며 인접하게 배치될 수 있다. 예를 들어, 도 14에 도시된 것과 같이, 제1 스트링 선택 라인(SSL1)에 전기적으로 연결되는 스트래핑 배선(M2_STL)과, 제2 스트링 선택 라인(SSL2)에 전기적으로 연결되는 스트래핑 배선(M2_STL)과, 제3 스트링 선택 라인(SSL3)에 전기적으로 연결되는 스트래핑 배선(M2_STL) 모두 제1 스트링 선택 라인(SSL1)과 수직 오버랩되도록 배치될 수 있다.
하나의 메모리 셀 블록(BLK)에 대응되는 복수의 스트래핑 배선(M2_STL)이 서로 인접하게 배치됨에 따라, 스트래핑 배선(M2_STL)과 같은 수직 레벨 상에 신호 배선을 설계 또는 배치하기 위한 자유도가 향상될 수 있다.
도 15를 참조하면, 반도체 장치(100E)에서 하나의 메모리 셀 블록(BLK)이 제1 내지 제6 스트링 선택 라인(SSL1~SSL6)을 포함할 수 있고, 제1 내지 제6 스트링 선택 라인(SSL1~SSL6) 각각에 제1 내지 제6 스트래핑 라인(STL1~STL6)이 연결될 수 있다. 제1 내지 제6 스트래핑 라인(STL1~STL6)은 스트래핑 콘택(CTS))을 통해 제1 내지 제6 스트링 선택 라인(SSL1~SSL6)에 전기적으로 연결될 수 있다.
제1 내지 제6 스트래핑 라인(STL1~STL6)은 스트래핑 비아(VST)를 통해 스트래핑 배선(M2_STL)에 전기적으로 연결될 수 있다. 도 15에는 제1 내지 제6 스트래핑 라인(STL1~STL6) 각각 상에 스트래핑 배선(M2_STL)이 연결되는 것이 예시적으로 도시된다. 이에 따라 하나의 메모리 셀 블록(BLK) 상에 6개의 스트래핑 배선(M2_STL)이 배치될 수 있다.
도 16을 참조하면, 반도체 장치(100F)에서, 제1 내지 제6 스트래핑 라인(STL1~STL6) 각각에 대하여 도 15를 참조로 설명한 스트래핑 배선(M2_STL)의 총 길이의 1/2에 대응되는 총 길이를 갖는 스트래핑 배선(M2_STL)이 연결될 수 있다. 예를 들어, 하나의 메모리 셀 블록(BLK)에서 제1 스트링 선택 라인(SSL1) 상에 제1 길이(L1)를 갖는 스트래핑 배선(M2_STL)이 하나 걸러 하나의(every other) 메모리 셀 영역(C10)에 배치될 수 있다. 예를 들어, 하나의 제1 스트링 선택 라인(SSL1) 상에 짝수번째 메모리 셀 영역(C10)에 스트래핑 배선(M2_STL)이 배치될 수 있거나, 하나의 제1 스트링 선택 라인(SSL1) 상에 홀수번째 메모리 셀 영역(C10)에 스트래핑 배선(M2_STL)이 배치될 수 있다.
또한 하나의 메모리 셀 영역(C10)에 대하여, 제1, 제3, 및 제5 스트링 선택 라인(SSL1, SSL3, SSL5) 상에 스트래핑 배선(M2_STL)이 배치되고, 제2, 제4, 및 제6 스트링 선택 라인(SSL2, SSL4, SSL6) 상에 스트래핑 배선(M2_STL)이 배치되지 않을 수 있다. 또한 하나의 메모리 셀 영역(C10)에 인접한 다른 하나의 메모리 셀 영역(C10)에 대하여, 제1, 제3, 및 제5 스트링 선택 라인(SSL1, SSL3, SSL5) 상에 스트래핑 배선(M2_STL)이 배치되지 않고, 제2, 제4, 및 제6 스트링 선택 라인(SSL2, SSL4, SSL6) 상에 스트래핑 배선(M2_STL)이 배치될 수 있다.
도 17을 참조하면, 반도체 장치(100G)에서 하나의 메모리 셀 블록(BLK)이 제1 내지 제6 스트래핑 라인(STL1~STL6)을 포함하고, 제1 및 제2 스트링 선택 라인(SSL1, SSL2)과 수직 오버랩되도록 제1 공통 스트래핑 라인(STLC1)이 배치되고, 제3 및 제4 스트링 선택 라인(SSL3, SSL4)과 수직 오버랩되도록 제2 공통 스트래핑 라인(STLC2)이 배치되고, 제5 및 제6 스트링 선택 라인(SSL5, SSL6)과 수직 오버랩되도록 제3 공통 스트래핑 라인(STLC3)이 배치될 수 있다.
서로 인접하게 배치되는 2개의 제1 공통 스트래핑 라인(STLC1)이 제1 스트링 선택 라인(SSL1)에 연결되고, 서로 인접하게 배치되는 다른 2개의 제1 공통 스트래핑 라인(STLC1)이 제2 스트링 선택 라인(SSL2)에 연결될 수 있다. 또한 서로 인접하게 배치되는 2개의 제2 공통 스트래핑 라인(STLC2)이 제3 스트링 선택 라인(SSL3)에 연결되고, 서로 인접하게 배치되는 다른 2개의 제2 공통 스트래핑 라인(STLC2)이 제4 스트링 선택 라인(SSL4)에 연결될 수 있다. 유사하게, 서로 인접하게 배치되는 2개의 제3 공통 스트래핑 라인(STLC3)이 제5 스트링 선택 라인(SSL5)에 연결되고, 서로 인접하게 배치되는 다른 2개의 제3 공통 스트래핑 라인(STLC3)이 제6 스트링 선택 라인(SSL6)에 연결될 수 있다.
스트래핑 배선(M2_STL)은 도 15를 참조로 설명한 스트래핑 배선(M2_STL)의 총 길이의 1/4에 대응되는 총 길이를 갖도록 배치될 수 있다. 예를 들어, 하나의 메모리 셀 영역(C10)에서(도 17의 좌측에 배치된 메모리 셀 영역(C10)에서), 스트래핑 배선(M2_STL)은 제1 스트링 선택 라인(SSL1) 및 제5 스트링 선택 라인(SSL5) 상에 배치될 수 있고, 각각 제1 공통 스트래핑 라인(STLC1) 및 제3 공통 스트래핑 라인(STLC3)을 통해 제1 스트링 선택 라인(SSL1) 및 제5 스트링 선택 라인(SSL5) 에 전기적으로 연결될 수 있다. 하나의 메모리 셀 영역(C10)에 인접한 다른 하나의 메모리 셀 영역(C10)에서(도 17의 중앙에 배치된 메모리 셀 영역(C10)에서), 스트래핑 배선(M2_STL)은 제3 스트링 선택 라인(SSL3) 상에 배치될 수 있고, 제2 공통 스트래핑 라인(STLC2)을 통해 제4 스트링 선택 라인(SSL4)에 전기적으로 연결될 수 있다. 상기 다른 하나의 메모리 셀 영역(C10)에 인접한 또 다른 하나의 메모리 셀 영역(C10)에서(도 17의 우측에 배치된 메모리 셀 영역(C10)에서), 스트래핑 배선(M2_STL)은 제1 스트링 선택 라인(SSL1) 상에 배치될 수 있고, 제1 공통 스트래핑 라인(STLC1)을 통해 제2 스트링 선택 라인(SSL2)에 전기적으로 연결될 수 있다.
도 18을 참조하면, 반도체 장치(100H)에서 하나의 메모리 셀 블록(BLK)이 제1 내지 제6 스트래핑 라인(STL1~STL6)을 포함하고, 제1 내지 제3 스트링 선택 라인(SSL1, SSL2, SSL3)과 수직 오버랩되도록 제1 공통 스트래핑 라인(STLC1)이 배치되고, 제4 내지 제6 스트링 선택 라인(SSL4, SSL5, SSL6)과 수직 오버랩되도록 제2 공통 스트래핑 라인(STLC2)이 배치될 수 있다.
서로 인접하게 배치되는 2개의 제1 공통 스트래핑 라인(STLC1)이 제1 스트링 선택 라인(SSL1)에 연결되고, 서로 인접하게 배치되는 다른 2개의 제1 공통 스트래핑 라인(STLC1)이 제2 스트링 선택 라인(SSL2)에 연결되고, 서로 인접하게 배치되는 다른 2개의 제1 공통 스트래핑 라인(STLC1)이 제3 스트링 선택 라인(SSL3)에 연결될 수 있다. 유사하게, 서로 인접하게 배치되는 2개의 제2 공통 스트래핑 라인(STLC2)이 제4 스트링 선택 라인(SSL4)에 연결되고, 서로 인접하게 배치되는 다른 2개의 제2 공통 스트래핑 라인(STLC2)이 제5 스트링 선택 라인(SSL5)에 연결되고, 서로 인접하게 배치되는 또 다른 2개의 제2 공통 스트래핑 라인(STLC2)이 제6 스트링 선택 라인(SSL6)에 연결될 수 있다.
스트래핑 배선(M2_STL)은 도 15를 참조로 설명한 스트래핑 배선(M2_STL)의 총 길이의 1/6에 대응되는 총 길이를 갖도록 배치될 수 있다. 예를 들어, 하나의 메모리 셀 영역(C10)에서(도 18의 좌측에 배치된 메모리 셀 영역(C10)에서), 스트래핑 배선(M2_STL)은 제1 스트링 선택 라인(SSL1) 상에 배치될 수 있고, 제1 공통 스트래핑 라인(STLC1)을 통해 제1 스트링 선택 라인(SSL1)에 전기적으로 연결될 수 있다. 하나의 메모리 셀 영역(C10)에 인접한 다른 하나의 메모리 셀 영역(C10)에서(도 18의 중앙에 배치된 메모리 셀 영역(C10)에서), 스트래핑 배선(M2_STL)은 제6 스트링 선택 라인(SSL6) 상에 배치될 수 있고, 제2 공통 스트래핑 라인(STLC2)을 통해 제5 스트링 선택 라인(SSL5)에 전기적으로 연결될 수 있다. 상기 다른 하나의 메모리 셀 영역(C10)에 인접한 또 다른 하나의 메모리 셀 영역(C10)에서(도 18의 우측에 배치된 메모리 셀 영역(C10)에서), 스트래핑 배선(M2_STL)은 제1 스트링 선택 라인(SSL1) 상에 배치될 수 있고, 제1 공통 스트래핑 라인(STLC1)을 통해 제2 스트링 선택 라인(SSL2)에 전기적으로 연결될 수 있다.
도 19를 참조하면, 반도체 장치(100I)에서 하나의 메모리 셀 블록(BLK)이 제1 내지 제6 스트래핑 라인(STL1~STL6)을 포함하고, 제1 내지 제6 스트링 선택 라인(SSL1~SSL6) 모두와 수직 오버랩되도록 공통 스트래핑 라인(STLC)이 배치될 수 있다.
스트래핑 배선(M2_STL)은 도 15를 참조로 설명한 스트래핑 배선(M2_STL)의 총 길이의 1/12에 대응되는 총 길이를 갖도록 배치될 수 있다. 예를 들어, 하나의 메모리 셀 영역(C10)에서(도 19의 좌측에 배치된 메모리 셀 영역(C10)에서), 스트래핑 배선(M2_STL)은 제1 스트링 선택 라인(SSL1) 상에 배치될 수 있고, 공통 스트래핑 라인(STLC)을 통해 제1 스트링 선택 라인(SSL1)에 전기적으로 연결될 수 있고, 하나의 메모리 셀 영역(C10)에 인접한 다른 하나의 메모리 셀 영역(C10)에서(도 19의 중앙에 배치된 메모리 셀 영역(C10)에서), 스트래핑 배선(M2_STL)은 제1 내지 제6 스트링 선택 라인(SSL1~SSL6) 상에 배치되지 않을 수 있다. 상기 다른 하나의 메모리 셀 영역(C10)에 인접한 또 다른 하나의 메모리 셀 영역(C10)에서(도 19의 우측에 배치된 메모리 셀 영역(C10)에서), 스트래핑 배선(M2_STL)은 제1 스트링 선택 라인(SSL1) 상에 배치될 수 있고, 제1 공통 스트래핑 라인(STLC1)을 통해 제2 스트링 선택 라인(SSL2)에 전기적으로 연결될 수 있다.
도 20은 예시적인 실시예들에 따른 반도체 장치(200)를 나타내는 단면도이다.
도 20을 참조하면, 공통 소스 플레이트(150) 상에 제1 게이트 스택(GST1)이 배치되고, 제1 게이트 스택(GST1) 상에 제2 게이트 스택(GST2)이 배치될 수 있다. 제1 게이트 스택(GST1)은 수직 방향(Z)으로 이격되는 복수의 제1 워드 라인(WL1)을 포함할 수 있고, 제2 게이트 스택(GST2)은 수직 방향(Z)으로 이격되는 복수의 제2 워드 라인(WL2)과, 최상부의 제2 워드 라인(WL2) 상에 배치된 적어도 하나의 스트링 선택 라인(SSL)을 포함할 수 있다. 도 20에 도시된 실시예에서, 적어도 하나의 스트링 선택 라인(SSL)은 복수의 제2 워드 라인(WL2)과 동일한 물질을 사용하여 형성될 수 있다.
메모리 셀 영역(C10)에서, 제1 채널(CH1)과 제2 채널(CH2)이 하나의 메모리 스트링(MS)을 이룰 수 있다. 제1 채널(CH1)은 제1 게이트 스택(GST1)을 관통하여 배치되고, 제2 채널(CH2)은 제2 게이트 스택(GST2)을 관통하여 배치될 수 있다.
더미 메모리 셀 영역(D10)에는 제1 게이트 스택(GST1)을 관통하는 더미 메모리 스트링(DMS)이 배치될 수 있다. 더미 메모리 스트링(DMS)은 복수의 제1 워드 라인(WL1)을 관통하여 수직 방향(Z)으로 연장되는 더미 채널 구조물(DCH)과, 더미 채널 구조물(DCH) 주위의 제1 워드 라인(WL1) 부분을 포함할 수 있다. 더미 메모리 스트링(DMS)은 스트래핑 라인(STL)과 수직 오버랩되는 위치에 배치될 수 있다.
도 21은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템(1000)을 개략적으로 나타낸 도면이다.
도 21을 참조하면, 데이터 저장 시스템(1000)은 하나 이상의 반도체 장치(1100), 및 반도체 장치(1100)와 전기적으로 연결되는 메모리 컨트롤러(1200)를 포함할 수 있다. 데이터 저장 시스템(1000)은 예를 들어 적어도 하나의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 반도체 장치일 수 있으며, 예를 들어, 반도체 장치(1100)는 도 1 내지 도 20을 참조하여 설명한 반도체 장치(10, 100, 100A, 100B, 100C, 100D, 100E, 100F, 100G, 100H, 100I, 200) 중 하나를 포함하는 NAND 플래쉬 반도체 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 제1 구조물(1100F)은 로우 디코더(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다.
제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 복수의 워드 라인(WL), 제1 및 제2 스트링 선택 라인(UL1, UL2), 제1 및 제2 접지 선택 라인(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이에 있는 복수의 메모리 셀 스트링(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 복수의 메모리 셀 스트링(CSTR)은 각각 공통 소스 라인(CSL)에 인접하는 접지 선택 트랜지스터(LT1, LT2), 비트라인(BL)에 인접하는 스트링 선택 트랜지스터(UT1, UT2), 및 접지 선택 트랜지스터(LT1, LT2)와 스트링 선택 트랜지스터(UT1, UT2)와의 사이에 배치되는 복수의 메모리 셀 트랜지스터(MCT)를 포함할 수 있다. 접지 선택 트랜지스터(LT1, LT2)의 개수와 스트링 선택 트랜지스터(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 복수의 접지 선택 라인(LL1, LL2)은 각각 접지 선택 트랜지스터(LT1, LT2)의 게이트 전극에 연결될 수 있다. 워드 라인(WL)은 메모리 셀 트랜지스터(MCT)의 게이트 전극에 연결될 수 있다. 복수의 스트링 선택 라인(UL1, UL2)은 각각 스트링 선택 트랜지스터(UT1, UT2)의 게이트 전극에 연결될 수 있다.
공통 소스 라인(CSL), 복수의 접지 선택 라인(LL1, LL2), 복수의 워드 라인(WL), 및 복수의 스트링 선택 라인(UL1, UL2)은 로우 디코더(1110)에 연결될 수 있다. 복수의 비트라인(BL)은 페이지 버퍼(1120)에 전기적으로 연결될 수 있다.
반도체 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 메모리 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 로직 회로(1130)와 전기적으로 연결될 수 있다.
메모리 컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 일부 실시예들에서, 데이터 저장 시스템(1000)은 복수의 반도체 장치(1100)를 포함할 수 있으며, 이 경우, 메모리 컨트롤러(1200)는 복수의 반도체 장치(1100)를 제어할 수 있다.
프로세서(1210)는 메모리 컨트롤러(1200)를 포함한 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 복수의 메모리 셀 트랜지스터(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 복수의 메모리 셀 트랜지스터(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 22는 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템(2000)을 개략적으로 나타낸 사시도이다.
도 22를 참조하면, 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001), 메인 기판(2001)에 실장되는 메모리 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001) 상에 형성되는 복수의 배선 패턴(2005)에 의해 메모리 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 메모리 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
메모리 컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 데이터 저장 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 데이터 저장 시스템(2000)에 DRAM(2004)이 포함되는 경우, 메모리 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지(2003a, 2003b)를 포함할 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b)는 각각 복수의 반도체 칩(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 복수의 반도체 칩(2200), 복수의 반도체 칩(2200) 각각의 하면에 배치되는 접착층(2300), 복수의 반도체 칩(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 복수의 반도체 칩(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 복수의 패키지 상부 패드(2130)를 포함하는 인쇄회로 기판일 수 있다. 복수의 반도체 칩(2200)은 각각 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 21의 입출력 패드(1101)에 해당할 수 있다. 복수의 반도체 칩(2200) 각각은 도 1 내지 도 20을 참조하여 설명한 반도체 장치(10, 100, 100A, 100B, 100C, 100D, 100E, 100F, 100G, 100H, 100I, 200) 중 적어도 하나를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)는 입출력 패드(2210)와 패키지 상부 패드(2130)를 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드(2130)와 전기적으로 연결될 수 있다. 예시적인 실시예들에서, 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, TSV(through silicon via)를 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 메모리 컨트롤러(2002)와 복수의 반도체 칩(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 메모리 컨트롤러(2002)와 복수의 반도체 칩(2200)이 실장되고, 상기 인터포저 기판 상에 형성되는 배선에 의해 메모리 컨트롤러(2002)와 복수의 반도체 칩(2200)이 서로 연결될 수도 있다.
도 23은 예시적인 실시예들에 따른 반도체 패키지들(2003)을 개략적으로 나타낸 단면도이다. 도 23은 도 22의 II-II' 선을 따른 단면도이다.
도 23을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 복수의 패키지 상부 패드(2130, 도 22 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 복수의 하부 패드(2125), 및 패키지 기판 바디부(2120) 내부에서 복수의 패키지 상부 패드(2130, 도 22 참조)와 복수의 하부 패드(2125)를 전기적으로 연결하는 복수의 내부 배선(2135)을 포함할 수 있다. 도 23에 도시된 바와 같이, 복수의 패키지 상부 패드(2130)는 복수의 연결 구조물(2400)과 전기적으로 연결될 수 있다. 도 23에 도시된 바와 같이, 복수의 하부 패드(2125)는 복수의 도전성 범프(2800)를 통해 도 22에 도시된 데이터 저장 시스템(2000)의 메인 기판(2001) 상의 복수의 배선 패턴(2005)에 연결될 수 있다. 복수의 반도체 칩(2200) 각각은 도 1 내지 도 20을 참조하여 설명한 반도체 장치(10, 100, 100A, 100B, 100C, 100D, 100E, 100F, 100G, 100H, 100I, 200) 중 적어도 하나를 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 장치 SSL: 스트링 선택 라인
STL: 스트래핑 라인 CTS: 스트래핑 콘택
M2_STL: 스트래핑 배선 CST: 공통 소스 탭핑 라인

Claims (10)

  1. 기판 상에 배치되고, 상기 기판의 상면에 수직한 제1 방향으로 이격되어 배치되는 복수의 워드 라인;
    상기 복수의 워드 라인 상에 배치되는 스트링 선택 라인;
    상기 기판 상에서 상기 제1 방향으로 연장되는 복수의 메모리 스트링으로서, 각각의 메모리 스트링은 상기 복수의 워드 라인을 관통하여 상기 제1 방향으로 연장되는 제1 채널과, 상기 제1 채널 주위의 상기 복수의 워드 라인이 구성하는 복수의 메모리 셀을 포함하는, 복수의 메모리 스트링;
    상기 복수의 메모리 스트링에 전기적으로 연결되는 복수의 비트 라인; 및
    상기 스트링 선택 라인에 연결되는 스트래핑 라인을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 스트래핑 라인은 상기 복수의 비트 라인 각각의 제1 폭보다 큰 제2 폭을 갖고,
    상기 스트래핑 라인은 상기 복수의 비트 라인 각각과 동일한 수직 레벨에 배치되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 복수의 메모리 스트링 각각은 스트링 선택 트랜지스터를 더 포함하고,
    상기 스트링 선택 트랜지스터는, 상기 스트링 선택 라인을 관통하여 상기 제1 방향으로 연장되는 제2 채널과, 상기 제2 채널 주위의 상기 스트링 선택 라인을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 복수의 비트 라인 각각은 상기 스트링 선택 트랜지스터에 전기적으로 연결되고,
    상기 스트래핑 라인과 수직 오버랩되는 위치에 상기 스트링 선택 트랜지스터가 배치되지 않는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 스트래핑 라인과 수직 오버랩되는 위치에 배치되는 더미 메모리 스트링으로서, 상기 복수의 워드 라인을 관통하는 더미 채널 구조물을 포함하는, 더미 메모리 스트링을 더 포함하고,
    상기 더미 채널 구조물 상에 상기 스트링 선택 라인이 배치되고,
    상기 더미 메모리 스트링은 스트링 선택 트랜지스터를 포함하지 않는 것을 특징으로 하는 반도체 장치.
  6. 제3항에 있어서,
    상기 복수의 워드 라인 각각은 상기 제1 방향으로 제1 높이를 가지고,
    상기 스트링 선택 라인은 상기 제1 방향으로 상기 제1 높이보다 큰 제2 높이를 갖는 것을 특징으로 하는 반도체 장치.
  7. 제3항에 있어서,
    상기 제2 채널의 중심선은 상기 제1 채널의 중심선으로부터 수평 방향으로 이격되어 배치되는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 스트링 선택 라인은 도핑된 폴리실리콘, 텅스텐, 니켈, 코발트, 탄탈륨, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드, 텅스텐 질화물, 티타늄 질화물, 및 탄탈륨 질화물 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 스트래핑 라인보다 높은 수직 레벨에서 상기 스트래핑 라인에 전기적으로 연결되는 스트래핑 배선을 더 포함하는 반도체 장치.
  10. 기판 상에 배치되는 주변 회로;
    상기 주변 회로 상에 배치되는 메모리 셀 스택을 포함하고,
    상기 메모리 셀 스택은,
    공통 소스 플레이트;
    상기 공통 소스 플레이트 상에서 상기 기판의 상면에 수직한 제1 방향으로 서로 이격되어 배치되는 복수의 워드 라인;
    상기 복수의 워드 라인 상에 배치되는 스트링 선택 라인;
    상기 공통 소스 플레이트 상에서 상기 제1 방향으로 연장되는 복수의 메모리 스트링으로서, 각각의 메모리 스트링은 상기 복수의 워드 라인을 관통하여 상기 제1 방향으로 연장되는 제1 채널과, 상기 스트링 선택 라인을 관통하여 상기 제1 방향으로 연장되는 제2 채널을 포함하는, 복수의 메모리 스트링;
    상기 복수의 메모리 스트링에 전기적으로 연결되는 복수의 비트 라인; 및
    상기 스트링 선택 라인에 연결되는 스트래핑 라인을 포함하는 것을 특징으로 하는 반도체 장치.
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