KR20230013992A - 반도체 장치 및 이를 포함하는 전자 시스템 - Google Patents

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KR20230013992A
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이재덕
김주남
박세준
이래영
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Abstract

반도체 장치가 개시된다. 상기 반도체 장치는, 주변 회로 구조물; 상기 주변 회로 구조물 상에 배치되며, 복수의 스트링들을 포함하는 메모리 셀 블록으로서, 각각의 스트링은 수직 방향으로 직렬 연결되는 하부 선택 트랜지스터, 메모리 셀 트랜지스터들, 및 상부 선택 트랜지스터를 포함하는, 메모리 셀 블록; 및 상기 메모리 셀 블록 상의 비트 라인들로서, 상기 복수의 스트링들 중 제1 스트링, 제2 스트링, 및 제3 스트링과 전기적으로 연결되는 제1 비트 라인을 포함하는, 비트 라인들을 포함하고, 상기 제1 스트링의 상기 하부 선택 트랜지스터는 제1 하부 선택 게이트 전극을 포함하고, 상기 제2 스트링의 상기 하부 선택 트랜지스터는, 상기 제1 하부 선택 게이트 전극과 다른 수직 레벨에 배치되고 상기 제1 하부 선택 게이트 전극과 전기적으로 분리되는 제2 하부 선택 게이트 전극을 포함하고, 상기 제3 스트링의 상기 하부 선택 트랜지스터는, 상기 제1 하부 선택 게이트 전극과 동일한 수직 레벨에 배치되며 상기 제1 및 제2 하부 선택 게이트 전극과 전기적으로 분리되는 제3 하부 선택 게이트 전극을 포함한다.

Description

반도체 장치 및 이를 포함하는 전자 시스템{Semiconductor device and electronica system including the same}
본 발명의 기술적 사상은 반도체 장치 및 이를 포함하는 전자 시스템에 관한 것으로, 더욱 상세하게는, 수직 채널을 갖는 반도체 장치 및 이를 포함하는 전자 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 채널홀 형성 공정에서의 불량을 방지할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 상기 반도체 장치를 포함하는 전자 시스템을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치는, 주변 회로 구조물; 상기 주변 회로 구조물 상에 배치되며, 복수의 스트링들을 포함하는 메모리 셀 블록으로서, 각각의 스트링은 수직 방향으로 직렬 연결되는 하부 선택 트랜지스터, 메모리 셀 트랜지스터들, 및 상부 선택 트랜지스터를 포함하는, 메모리 셀 블록; 및 상기 메모리 셀 블록 상의 비트 라인들로서, 상기 복수의 스트링들 중 제1 스트링, 제2 스트링, 및 제3 스트링과 전기적으로 연결되는 제1 비트 라인을 포함하는, 비트 라인들을 포함하고, 상기 제1 스트링의 상기 하부 선택 트랜지스터는 제1 하부 선택 게이트 전극을 포함하고, 상기 제2 스트링의 상기 하부 선택 트랜지스터는, 상기 제1 하부 선택 게이트 전극과 다른 수직 레벨에 배치되고 상기 제1 하부 선택 게이트 전극과 전기적으로 분리되는 제2 하부 선택 게이트 전극을 포함하고, 상기 제3 스트링의 상기 하부 선택 트랜지스터는, 상기 제1 하부 선택 게이트 전극과 동일한 수직 레벨에 배치되며 상기 제1 및 제2 하부 선택 게이트 전극과 전기적으로 분리되는 제3 하부 선택 게이트 전극을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치는, 주변 회로 구조물; 상기 주변 회로 구조물 상에서 수직 방향으로 서로 이격되어 배치되는 복수의 게이트 전극들; 상기 복수의 게이트 전극들의 양 측에 배치되며 제1 수평 방향으로 연장되는 제1 및 제2 스택 분리 절연층들; 상기 복수의 게이트 전극들을 관통하여 수직 방향으로 연장되는 복수의 채널 구조물들; 및 상기 복수의 게이트 전극들 상에서 상기 복수의 채널 구조물과 전기적으로 연결되는 비트 라인들을 포함하고, 상기 복수의 채널 구조물들은 상기 비트 라인들 중 제1 비트 라인에 연결되는 제1 채널 구조물, 제2 채널 구조물, 및 제3 채널 구조물을 포함하고, 상기 복수의 게이트 전극들은, 상기 제1 채널 구조물의 하부 측벽을 둘러싸는 제1 하부 선택 게이트 전극, 상기 제2 채널 구조물의 하부 측벽을 둘러싸며 상기 제1 하부 선택 게이트 전극보다 높은 수직 레벨에 배치되는 제2 하부 선택 게이트 전극, 상기 제3 채널 구조물의 하부 측벽을 둘러싸며 상기 제1 하부 선택 게이트 전극과 동일한 수직 레벨에 배치되는 제3 하부 선택 게이트 전극, 상기 제1 내지 제3 하부 선택 게이트 전극 상에 배치되고, 각각이 상기 제1 내지 제3 채널 구조물의 측벽을 둘러싸는 복수의 워드 라인들; 및 상기 복수의 워드 라인들 상에서 상기 제1 내지 제3 채널 구조물의 측벽을 둘러싸는 상부 선택 게이트 전극들을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 전자 시스템은, 메인 기판; 상기 메인 기판 상의 반도체 장치; 및 상기 메인 기판 상에서 상기 반도체 장치와 전기적으로 연결되는 컨트롤러를 포함하고, 상기 반도체 장치는, 주변 회로 구조물; 상기 주변 회로 구조물 상에 배치되며, 복수의 스트링들을 포함하는 메모리 셀 블록으로서, 각각의 스트링은 수직 방향으로 직렬 연결되는 하부 선택 트랜지스터, 메모리 셀 트랜지스터들, 및 상부 선택 트랜지스터를 포함하는, 메모리 셀 블록; 및 상기 메모리 셀 블록 상의 비트 라인들로서, 상기 복수의 스트링들 중 제1 스트링, 제2 스트링, 및 제3 스트링과 전기적으로 연결되는 제1 비트 라인을 포함하는, 비트 라인들을 포함하고, 상기 제1 스트링의 상기 하부 선택 트랜지스터는 제1 하부 선택 게이트 전극을 포함하고, 상기 제2 스트링의 상기 하부 선택 트랜지스터는, 상기 제1 하부 선택 게이트 전극과 다른 수직 레벨에 배치되고 상기 제1 하부 선택 게이트 전극과 전기적으로 분리되는 제2 하부 선택 게이트 전극을 포함하고, 상기 제3 스트링의 상기 하부 선택 트랜지스터는, 상기 제1 하부 선택 게이트 전극과 동일한 수직 레벨에 배치되며 상기 제1 및 제2 하부 선택 게이트 전극과 전기적으로 분리되는 제3 하부 선택 게이트 전극을 포함한다.
예시적인 실시예들에 따르면, 제1 및 제3 하부 선택 게이트 전극들과 제2 하부 선택 게이트 전극이 서로 다른 수직 레벨에 배치될 수 있고, 따라서 몰드 스택의 리닝 또는 마스크 패턴의 정렬 오차가 발생하더라도 채널홀의 오정렬 불량이 방지될 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 블록도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 대표적인 구성을 나타내는 사시도이다.
도 3은 도 2의 반도체 장치를 나타내는 평면도이다.
도 4는 도 3의 A1-A1' 선 및 A2-A2' 선을 따른 단면도이다.
도 5는 도 3의 CX1 부분의 확대도이다.
도 6은 도 4의 제1 수직 레벨(LV1)에서의 수평 단면도이다.
도 7은 도 4의 제2 수직 레벨(LV2)에서의 수평 단면도이다.
도 8은 도 4의 CX2 부분의 확대도이다.
도 9는 반도체 장치의 각 블록을 나타내는 등가 회로도이다.
도 10은 반도체 장치의 초기 소거 동작을 나타내는 개략도이다.
도 11은 제1 상부 선택 트랜지스터의 문턱 전압 설정 동작을 나타내는 개략도이다.
도 12는 제2 상부 선택 트랜지스터의 문턱 전압 설정 동작을 나타내는 개략도이다.
도 13은 제3 상부 선택 트랜지스터의 문턱 전압 설정 동작을 나타내는 개략도이다.
도 14는 반도체 장치의 메모리 셀 트랜지스터의 읽기 동작을 나타내는 개략도이다.
도 15는 반도체 장치의 메모리 셀 트랜지스터의 소거 동작을 나타내는 개략도이다.
도 16은 반도체 장치의 메모리 셀 트랜지스터의 프로그래밍 동작을 나타내는 개략도이다.
도 17은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 18은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 19는 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 20은 도 19의 제1 수직 레벨(LV1)에서의 수평 단면도이다.
도 21은 도 19의 제2 수직 레벨(LV2)에서의 수평 단면도이다.
도 22는 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 23은 도 22의 제3 수직 레벨(LV3)에서의 수평 단면도이다.
도 24는 도 22의 제4 수직 레벨(LV4)에서의 수평 단면도이다.
도 25는 반도체 장치의 메모리 셀 블록을 나타내는 등가회로도이다.
도 26은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 27은 도 26의 제3 수직 레벨(LV3)에서의 수평 단면도이다.
도 28은 도 26의 제4 수직 레벨(LV4)에서의 수평 단면도이다.
도 29a 내지 도 29f는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 30은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 31은 예시적인 실시예들에 따른 반도체 패키지들을 개략적으로 나타낸 단면도이다.
도 32는 예시적인 실시예들에 따른 반도체 패키지들을 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 반도체 장치(10)의 블록도이다.
도 1을 참조하면, 반도체 장치(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함할 수 있다. 메모리 셀 어레이(20)는 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)을 포함한다. 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)은 각각 복수의 메모리 셀을 포함할 수 있다. 메모리 셀 블록(BLK1, BLK2, ..., BLKn)은 비트라인(BL), 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 주변 회로(30)에 연결될 수 있다.
주변 회로(30)는 로우 디코더(32), 페이지 버퍼(34), 데이터 입출력 회로(36), 및 제어 로직(38)을 포함할 수 있다. 도 1에는 도시되지 않았으나, 주변 회로(30)는 입출력 인터페이스, 컬럼 로직, 전압 생성부, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더, 증폭 회로 등을 더 포함할 수 있다.
메모리 셀 어레이(20)는 비트라인(BL)을 통해 페이지 버퍼(34)에 연결될 수 있고, 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 로우 디코더(32)에 연결될 수 있다. 메모리 셀 어레이(20)에서, 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)에 포함된 복수의 메모리 셀은 각각 플래쉬 메모리 셀일 수 있다. 메모리 셀 어레이(20)는 3 차원 메모리 셀 어레이를 포함할 수 있다. 상기 3 차원 메모리 셀 어레이는 복수의 낸드(NAND) 스트링을 포함할 수 있으며, 각 낸드 스트링은 기판 위에 수직으로 적층된 복수의 워드 라인(WL)에 연결된 복수의 메모리 셀을 포함할 수 있다.
주변 회로(30)는 반도체 장치(10)의 외부로부터 어드레스(ADDR), 커맨드(CMD), 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 장치(10)의 외부에 있는 장치와 데이터(DATA)를 송수신할 수 있다.
로우 디코더(32)는 외부로부터의 어드레스(ADDR)에 응답하여 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 셀 블록의 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 선택할 수 있다. 로우 디코더(32)는 선택된 메모리 셀 블록의 워드 라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.
페이지 버퍼(34)는 비트라인(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼(34)는 프로그램 동작 시에는 기입 드라이버로 동작하여 메모리 셀 어레이(20)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트라인(BL)에 인가할 수 있으며, 독출 동작 시에는 감지 증폭기로 동작하여 메모리 셀 어레이(20)에 저장된 데이터(DATA)를 감지할 수 있다. 페이지 버퍼(34)는 제어 로직(38)으로부터 제공되는 제어 신호(PCTL)에 따라 동작할 수 있다.
데이터 입출력 회로(36)는 데이터 라인들(DLs)을 통해 페이지 버퍼(34)와 연결될 수 있다. 데이터 입출력 회로(36)는 프로그램 동작시 메모리 콘트롤러(도시 생략)로부터 데이터(DATA)를 수신하고, 제어 로직(38)으로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼(34)에 제공할 수 있다. 데이터 입출력 회로(36)는 독출 동작시 제어 로직(38)으로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼(34)에 저장된 독출 데이터(DATA)를 상기 메모리 콘트롤러에 제공할 수 있다.
데이터 입출력 회로(36)는 입력되는 어드레스 또는 명령어를 제어 로직(38) 또는 로우 디코더(32)에 전달할 수 있다. 주변 회로(30)는 ESD(Electro Static Discharge) 회로 및 풀-업/풀-다운 드라이버(pull-up/pull-down driver)를 더 포함할 수 있다.
제어 로직(38)은 상기 메모리 콘트롤러로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다. 제어 로직(38)은 로우 어드레스(R_ADDR)를 로우 디코더(32)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(36)에 제공할 수 있다. 제어 로직(38)은 제어 신호(CTRL)에 응답하여 반도체 장치(10) 내에서 사용되는 각종 내부 제어 신호들을 생성할 수 있다. 예를 들면, 제어 로직(38)은 프로그램 동작 또는 소거 동작 등의 메모리 동작 수행 시 워드 라인(WL) 및 비트라인(BL)으로 제공되는 전압 레벨을 조절할 수 있다.
도 2 내지 도 9는 예시적인 실시예들에 따른 반도체 장치(100)를 설명하기 위한 도면들이다. 구체적으로, 도 2는 예시적인 실시예들에 따른 반도체 장치(100)의 대표적인 구성을 나타내는 사시도이고, 도 3은 도 2의 반도체 장치(100)를 나타내는 평면도이다. 도 4는 도 3의 A1-A1' 선 및 A2-A2' 선을 따른 단면도이고, 도 5는 도 3의 CX1 부분의 확대도이다. 도 6은 도 4의 제1 수직 레벨(LV1)에서의 수평 단면도이고, 도 7은 도 4의 제2 수직 레벨(LV2)에서의 수평 단면도이다. 도 8은 도 4의 CX2 부분의 확대도이다. 도 9는 반도체 장치(100)의 각 블록(BLK)을 나타내는 등가 회로도이다.
도 2 내지 도 9를 참조하면, 반도체 장치(100)는 수직 방향(Z)으로 서로 오버랩되어 있는 셀 어레이 구조물(CS) 및 주변 회로 구조물(PS)을 포함한다. 셀 어레이 구조물(CS)은 도 1을 참조하여 설명한 메모리 셀 어레이(20)를 포함할 수 있고, 주변 회로 구조물(PS)은 도 1을 참조하여 설명한 주변 회로(30)를 포함할 수 있다.
도 2 내지 도 9에서는 주변 회로 구조물(PS) 상에 셀 어레이 구조물(CS)이 배치되는 COP(cell over periphery) 구조가 예시적으로 도시된다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 다른 실시예들에서, 반도체 장치(100)는 COP 구조 대신에 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 어레이 구조물(CS)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 구조물(PS)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 예를 들어, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-to-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
셀 어레이 구조물(CS)은 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)을 포함할 수 있다. 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)은 각각 3 차원적으로 배열된 메모리 셀들을 포함할 수 있다.
주변 회로 구조물(PS)은 기판(50) 상에 배치된 주변 회로 트랜지스터(60TR)와 주변 회로 배선 구조물(70)을 포함할 수 있다. 기판(50)에는 소자 분리막(52)에 의해 활성 영역(AC)이 정의될 수 있고, 활성 영역(AC) 상에 복수의 주변 회로 트랜지스터(60TR)가 형성될 수 있다. 복수의 주변 회로 트랜지스터(60TR)는 주변 회로 게이트(60G)와, 주변 회로 게이트(60G)의 양 측의 기판(50) 일부분에 배치되는 소스/드레인 영역(62)을 포함할 수 있다.
기판(50)은 반도체 물질, 예를 들어 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘(Si), 게르마늄(Ge) 또는 실리콘-게르마늄을 포함할 수 있다. 기판(50)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 다른 실시예에서, 기판(50)은 SOI(silicon-on-insulator) 기판, 또는 GeOI(germanium-on-insulator) 기판을 포함할 수 있다.
주변 회로 배선 구조물(70)은 복수의 주변 회로 콘택(72)과 복수의 주변 회로 배선층(74)을 포함한다. 기판(50) 상에는 주변 회로 트랜지스터(60TR)와 주변 회로 배선 구조물(70)을 커버하는 층간 절연막(80)이 배치될 수 있다. 복수의 주변 회로 배선층(74)은 서로 다른 수직 레벨에 배치되는 복수의 금속층들을 포함하는 다층 구조를 가질 수 있다.
층간 절연막(80) 상에는 공통 소스 플레이트(110)가 배치될 수 있다. 예시적인 실시예들에서, 공통 소스 플레이트(110)는 셀 어레이 구조물(CS)에 형성되는 수직형 메모리 셀들로 전류를 공급하는 소스 영역으로 기능할 수 있다. 공통 소스 플레이트(110)는 기판(50)의 메모리 셀 영역(MCR), 연결 영역(CON), 및 주변 회로 연결 영역(PRC) 상에 배치될 수 있다.
예시적인 실시예들에서, 공통 소스 플레이트(110)는 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 또한, 공통 소스 플레이트(110)는 n형 불순물이 도핑된 반도체를 포함할 수 있다. 또한, 공통 소스 플레이트(110)는 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 일부 예시에서, 공통 소스 플레이트(110)는 n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
수평 반도체층(114) 및 지지층(116)이 공통 소스 플레이트(110) 상면 상에 순차적으로 적층될 수 있다. 예시적인 실시예들에서, 수평 반도체층(114)은 불순물이 도핑된 폴리실리콘 또는 도핑되지 않은 폴리실리콘을 포함할 수 있다. 수평 반도체층(114)은 공통 소스 플레이트(110)와 채널층(144)을 서로 연결시키는 공통 소스 영역의 일부분으로 기능할 수 있다. 예를 들어, 지지층(116)은 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 지지층(116)은 수평 반도체층(114) 형성을 위한 희생 물질층(도시 생략)의 제거 공정에서 몰드 스택의 무너짐 또는 쓰러짐을 방지하기 위한 지지층으로 작용할 수 있다.
공통 소스 플레이트(110) 상에는 수직 방향(Z)을 따라 복수의 게이트 전극(130)과 복수의 몰드 절연층(132)이 교대로 배치될 수 있다. 예를 들어, 공통 소스 플레이트(110)와 최하부의 게이트 전극(130) 사이에 복수의 몰드 절연층(132) 중 제1 몰드 절연층(132)이 배치되고, 인접한 2개의 게이트 전극(130) 사이에 복수의 몰드 절연층(132) 중 제2 몰드 절연층(132)이 배치될 수 있고, 최상부의 게이트 전극(130) 상에 복수의 몰드 절연층(132) 중 제3 몰드 절연층(132)이 배치될 수 있다.
도 3에 예시적으로 도시된 바와 같이, 공통 소스 플레이트(110) 상에는 복수의 게이트 스택 분리 개구부(WLH)가 공통 소스 플레이트(110)의 상면과 평행한 제1 수평 방향(X)을 따라 연장될 수 있다. 인접한 2개의 게이트 스택 분리 개구부(WLH) 사이에 배치되는 복수의 게이트 전극(130)이 하나의 메모리 셀 블록(BLK)을 구성할 수 있다. 예를 들어, 도 3에는 제1 메모리 셀 블록(BLK1)과 제2 메모리 셀 블록(BLK2)이 예시적으로 도시된다.
공통 소스 플레이트(110) 상에는 복수의 게이트 스택 분리 개구부(WLH)의 내부를 채우는 복수의 스택 분리 절연층(WLI)이 배치될 수 있다. 복수의 스택 분리 절연층(WLI)은 실리콘 산화막, 실리콘 질화막, SiON, SiOCN, SiCN, 또는 이들의 조합으로 이루어질 수 있다.
예시적인 실시예들에서, 복수의 게이트 전극(130)은 하부 공통 선택 게이트 전극(GSL_C), 제1 내지 제3 하부 선택 게이트 전극(GSL1, GSL2, GSL3), 복수의 워드 라인(WL), 및 상부 선택 게이트 전극들(SSL3, SSL2, SSL1, SSL_C)을 포함할 수 있다.
예시적인 실시예들에서, 최하부의 게이트 전극(130)은 하부 공통 선택 게이트 전극(GSL_C)일 수 있고, 하부 공통 선택 게이트 전극(GSL_C)은 제2 수평 방향(Y)으로의 양 측면이 복수의 스택 분리 절연층(WLI) 중 제1 및 제2 스택 분리 절연층(WLIa, WLIb)에 각각 접촉할 수 있다.
하부 공통 선택 게이트 전극(GSL_C) 상에 제1 하부 선택 게이트 전극(GSL1)과 제3 하부 선택 게이트 전극(GSL3)이 서로로부터 이격되어 배치될 수 있다. 제1 하부 선택 게이트 전극(GSL1)과 제3 하부 선택 게이트 전극(GSL3)은 서로 동일한 수직 레벨에 배치될 수 있다. 제1 하부 선택 게이트 전극(GSL1)과 제3 하부 선택 게이트 전극(GSL3) 사이에 하부 절연 분리층(GI_L)이 배치될 수 있고, 하부 절연 분리층(GI_L)은 제1 및 제3 하부 선택 게이트 전극(GSL1, GSL3)의 상면들과 동일 평면에 배치되는 상면을 가질 수 있다. 제1 하부 선택 게이트 전극(GSL1)의 제2 수평 방향(Y)으로의 하나의 측면은 제1 스택 분리 절연층(WLIa)와 접촉하고, 다른 하나의 측면은 하부 절연 분리층(GI_L)과 접촉할 수 있고, 제3 하부 선택 게이트 전극(GSL3)의 제2 수평 방향(Y)으로의 하나의 측면은 제2 스택 분리 절연층(WLIb)와 접촉하고, 다른 하나의 측면은 하부 절연 분리층(GI_L)과 접촉할 수 있다.
도 4의 평면도에서 도시되는 바와 같이, 하부 절연 분리층(GI_L)의 양 측면은 물결 무늬 모양(wavy shape)을 가질 수 있다. 하부 절연 분리층(GI_L)과 접촉하는 제1 하부 선택 게이트 전극(GSL1)의 측면 및 제3 하부 선택 게이트 전극(GSL3)의 측면도 평면에서 볼 때 물결 무늬 모양을 가질 수 있다.
제1 하부 선택 게이트 전극(GSL1)과 제3 하부 선택 게이트 전극(GSL3) 상에는 제2 하부 선택 게이트 전극(GSL2)이 배치될 수 있다. 제2 하부 선택 게이트 전극(GSL2)은 제1 하부 선택 게이트 전극(GSL1)의 일부분, 하부 절연 분리층(GI_L), 및 제2 하부 선택 게이트 전극(GSL2)의 일부분과 수직 오버랩될 수 있다. 제2 하부 선택 게이트 전극(GSL2)의 양 측 상에는 제1 상부 절연 분리층(GI_U1) 및 제2 상부 절연 분리층(GI_U2)이 배치될 수 있다. 제1 상부 절연 분리층(GI_U1) 및 제2 상부 절연 분리층(GI_U2)은 제2 하부 선택 게이트 전극(GSL2)의 상면과 동일 평면에 배치되는 상면들을 가질 수 있고, 제1 상부 절연 분리층(GI_U1)은 제1 스택 분리 절연층(WILa)과 접촉하고 제2 상부 절연 분리층(GI_U2)은 제2 스택 분리 절연층(WILb)과 접촉할 수 있다.
제2 하부 선택 게이트 전극(GSL2) 상에는 복수의 워드 라인(WL)이 배치될 수 있다. 최상부의 워드 라인(WL) 상에는 상부 선택 게이트 전극들(SSL3, SSL2, SSL1, SSL_C)이 배치될 수 있다. 예를 들어, 최상부의 워드 라인(WL) 상에는 제3 상부 선택 게이트 전극(SSL3), 제2 상부 선택 게이트 전극(SSL2), 제1 상부 선택 게이트 전극(SSL1), 및 상부 공통 선택 게이트 전극(SSL_C)이 순차적으로 배치될 수 있다.
도시되지는 않았지만, 최상부의 워드 라인(WL)과 제3 선택 게이트 전극(SSL3) 사이에, 및/또는 최하부의 워드 라인(WL)과 제2 하부 선택 게이트 전극(GSL2) 사이에 적어도 하나의 더미 워드 라인(도시 생략)이 배치될 수도 있다. 또한 일부 실시예들에서, 하부 공통 선택 게이트 전극(GSL_C) 아래에 소거 게이트 전극이 더 배치될 수도 있다. 상기 소거 게이트 전극은 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)의 메모리 셀들에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
예시적인 실시예들에서, 하부 공통 선택 게이트 전극(GSL_C), 워드 라인(WL), 상부 선택 게이트 전극들(SSL3, SSL2, SSL1, SSL_C)은 제1 도전성 물질로 형성될 수 있고, 제1 내지 제3 하부 선택 게이트 전극들(GSL1, GSL2, GSL3)은 제1 도전성 물질과 다른 제2 도전성 물질로 형성될 수 있다. 일부 예시들에서, 상기 제1 도전성 물질은 W, Ru, Mo, Ni, NiSi, Co, CoSi, Ti, TiN 또는 WN 중 적어도 하나를 포함할 수 있고, 상기 제2 도전성 물질은 폴리실리콘, W, Ru, Mo, Ni, NiSi, Co, CoSi, Ti, TiN 또는 WN 중 적어도 하나를 포함할 수 있다.
일부 예시들에서, 도 8에 예시적으로 도시된 것과 같이, 게이트 전극(130)이 상기 제1 도전성 물질로 형성될 때, 게이트 전극(130)은 매립 도전층(130A)과, 매립 도전층(130A)의 상면, 바닥면, 및 측면을 둘러싸는 도전 배리어층(130B)을 포함할 수 있다. 매립 도전층(130A) 및 도전 배리어층(130B)은 W, Ru, Mo, Ni, NiSi, Co, CoSi, Ti, TiN 또는 WN 중 적어도 하나를 포함할 수 있다. 예시적인 실시예들에서, 도전 배리어층(130B) 및 몰드 절연층(132) 사이에 유전 라이너(도시 생략)가 더 개재될 수도 있고, 상기 유전 라이너는 알루미늄 산화물과 같은 고유전체 물질을 포함할 수 있다.
복수의 채널 구조물(140)은 공통 소스 플레이트(110)의 상면으로부터 복수의 게이트 전극(130)과 복수의 몰드 절연층(132)을 관통하여 수직 방향(Z 방향)으로 연장될 수 있다. 복수의 채널 구조물(140)은 제1 수평 방향(X), 제2 수평 방향(Y) 및 제3 수평 방향(예를 들어, 대각선 방향)을 따라 소정의 간격으로 이격되어 배열될 수 있다. 복수의 채널 구조물(140)은 지그재그 형상, 또는 엇갈린(staggered) 형상으로 배열될 수 있다. 도 3에는 제2 수평 방향(Y)으로 6개의 채널 구조물(140)이 일렬로 배치된 것이 예시적으로 도시된다.
채널 구조물(140)과 최상부의 몰드 절연층(132) 상에는 상부 절연층(150)이 배치될 수 있고, 상부 절연층(150)을 관통하여 채널 구조물(140)에 연결되는 비트라인 콘택(BLC)이 배치될 수 있다. 상부 절연층(150) 상에는 비트라인들(BL)이 제2 수평 방향(Y)으로 연장되어 배치될 수 있다.
비트라인들(BL)은 교대로 배치되는 제1 비트라인(BL1)과 제2 비트라인(BL2)을 포함할 수 있다. 예를 들어, 제1 비트라인(BL1)은 하나의 메모리 셀 블록(BLK) 내에서 제2 수평 방향(Y)으로 일렬로 배치되는 6개의 채널 구조물(140) 중 홀수 번째 채널 구조물(140)에 연결될 수 있고, 제2 비트라인(BL2)은 상기 6개의 채널 구조물(140) 중 짝수 번째 채널 구조물(140)에 연결될 수 있다.
도 5에서는, 제1 비트라인(BL1)에 전기적으로 연결되는 홀수 번째 채널 구조물(140)을 제1 채널(CH11), 제2 채널(CH12), 및 제3 채널(CH13)로 표시하고, 제2 비트라인(BL2)에 전기적으로 연결되는 짝수 번째 채널 구조물(140)을 제4 채널(CH21), 제5 채널(CH22), 및 제6 채널(CH23)로 표시한다. 또한 제1 내지 제6 채널(CH11, CH12, CH13, CH21, CH22, CH23)이 구성하는 복수의 스트링들(MS)을 제1 내지 제6 스트링(MS11, MS12, MS13, MS21, MS22, MS23)로 표시하도록 한다.
도 6에 도시된 것과 같이, 제1 수직 레벨(LV1)에서 제1 및 제4 채널(CH11, CH21)은 제1 하부 선택 게이트 전극(GSL1)에 의해 둘러싸이고, 제3 및 제6 채널(CH13, CH23)은 제3 하부 선택 게이트 전극(GSL3)에 의해 둘러싸인다. 즉, 제1 수직 레벨(LV1)에서 제1 및 제4 스트링(MS11, MS21)은 제1 하부 선택 게이트 전극(GSL1)을 공유하고, 제3 및 제6 스트링(MS13, MS23)은 제3 하부 선택 게이트 전극(GSL3)을 공유한다. 제1 수직 레벨(LV1)에서 제2 및 제5 채널(CH12, CH22)의 적어도 일부분이 하부 절연 분리층(GI_L)에 의해 둘러싸인다.
도 7에 도시된 것과 같이, 제2 수직 레벨(LV2)에서 제2 및 제5 채널(CH12, CH22)은 제2 하부 선택 게이트 전극(GSL2)에 의해 둘러싸인다. 제2 수직 레벨(LV2)에서 제2 및 제5 스트링(MS12, MS22)은 제2 하부 선택 게이트 전극(GSL2)을 공유한다. 제2 수직 레벨(LV2)에서 제1 및 제4 채널(CH11, CH21)의 적어도 일부분이 제1 상부 절연 분리층(GI_U1)에 의해 둘러싸이고, 제3 및 제6 채널(CH13, CH23)의 적어도 일부분이 제2 상부 절연 분리층(GI_U2)에 의해 둘러싸인다.
복수의 채널 구조물(140) 각각은 채널홀(140H) 내에 배치될 수 있고, 게이트 절연층(142), 채널층(144), 매립 절연층(146), 및 도전 플러그(148)를 포함할 수 있다. 채널홀(140H)의 측벽 상에 게이트 절연층(142)과 채널층(144)이 순차적으로 배치될 수 있다. 예를 들어, 게이트 절연층(142)은 채널홀(140H)의 측벽 및 바닥부 상에 콘포말하게 배치되고, 채널층(144)이 채널홀(140H)의 측벽과 바닥부 상에 콘포말하게 배치될 수 있다. 채널층(144) 상에서 채널홀(140H)의 잔류 공간을 채우는 매립 절연층(146)이 배치될 수 있다. 채널홀(140H)의 상측에는 채널층(144)과 접촉하며 채널홀(140H)의 입구를 막는 도전 플러그(148)가 배치될 수 있다. 다른 실시예들에서, 매립 절연층(146)이 생략되고, 채널층(144)이 채널홀(140H)의 잔류 부분을 채우는 필라 형상으로 형성될 수도 있다.
예시적인 실시예들에서, 채널층(144)의 바닥면은 게이트 절연층(142) 상에 배치되어 공통 소스 플레이트(110)와 직접 접촉하지 않으며, 채널층(144)의 바닥부 측벽이 수평 반도체층(114)과 접촉할 수 있다.
도 8에 예시적으로 도시된 것과 같이, 게이트 절연층(142)은 채널층(144) 외측벽 상에 순차적으로 터널링 유전막(142A), 전하 저장막(142B), 및 블로킹 유전막(142C)을 포함하는 구조를 가질 수 있다. 게이트 절연층(142)을 이루는 터널링 유전막(142A), 전하 저장막(142B), 및 블로킹 유전막(142C)의 상대적인 두께는 도 8에 예시한 바에 한정되지 않으며 다양하게 변형될 수 있다.
터널링 유전막(142A)은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다. 전하 저장막(142B)은 채널층(144)으로부터 터널링 유전막(142A)을 통과한 전자들이 저장될 수 있는 영역으로서, 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물, 또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 블로킹 유전막(142C)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전율이 더 큰 금속 산화물로 이루어질 수 있다. 상기 금속 산화물은 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 또는 이들의 조합으로 이루어질 수 있다.
아래에서는 도 9를 참조하여 반도체 장치(100)의 각 블록(BLK)의 등가 회로도를 설명할 것이다.
도 9에 도시된 것과 같이, 각각의 비트라인들(BL)은 하나의 블록(BLK) 내에 배치되는 적어도 두 개의 스트링들(MS)과 전기적으로 연결될 수 있다. 비트라인들(BL)은 서로 평행하며 서로 인접하는 제1 비트라인(BL1) 및 제2 비트라인(BL2)을 포함할 수 있다. 비트라인들(BL) 중에서, 제1 비트라인(BL1)은 홀수 번째 비트라인일 수 있고, 제2 비트라인(BL2)은 짝수 번째 비트라인일 수 있다.
예를 들어, 하나의 블록(BLK) 내에서 일 방향으로 배열되는 제1 내지 제6 스트링들(MS11, MS12, MS13, MS21, MS22, MS23)은 이들 하부의 공통 소스 라인(CSL)과 전기적으로 연결될 수 있다. 공통 소스 라인(CSL)은 도 4의 공통 소스 플레이트(110)의 적어도 일부분 또는 공통 소스 플레이트(110)에 전기적으로 연결된 수평 반도체층(114)의 적어도 일부분일 수 있다.
제1 내지 제3 스트링들(MS11, MS12, MS13)은 제1 비트라인(BL1)과 전기적으로 연결되고, 제4 내지 제6 스트링들(MS21, MS22, MS23)은 제2 비트라인(BL2)과 전기적으로 연결될 수 있다.
각각의 스트링(MS)은 수직 방향(Z)으로 직렬 연결되는 하부 공통 선택 트랜지스터(GCT), 하부 선택 트랜지스터, 메모리 셀 트랜지스터들(MCT) 및 상부 선택 트랜지스터들을 포함할 수 있다. 도시되지는 않았지만, 각각의 스트링(MS)은 하부 선택 트랜지스터(GT1, GT2, GT3)와 메모리 셀 트랜지스터(MCT) 사이에, 및/또는 상부 선택 트랜지스터들과 메모리 셀 트랜지스터(MCT) 사이에 적어도 하나의 더미 트랜지스터들을 더 포함할 수 있다.
예를 들어, 각각의 스트링(MS)에서, 상기 상부 선택 트랜지스터들은 서로 동일한 높이 레벨에 위치하는 제1 상부 선택 트랜지스터(ST1a, ST1b, ST1c)와, 제1 상부 선택 트랜지스터(ST1a, ST1b, ST1c) 하부에서 서로 동일한 높이 레벨에 위치하는 제2 상부 선택 트랜지스터(ST2a, ST2b, ST2c)와, 제2 상부 선택 트랜지스터(ST2a, ST2b, ST2c) 하부에서 서로 동일한 높이 레벨에 위치하는 제3 상부 선택 트랜지스터(ST3a, ST3b, ST3c)와, 제1 상부 선택 트랜지스터(ST1a, ST1b, ST1c) 상의 상부 공통 선택 트랜지스터(SCT)를 포함할 수 있다.
하나의 상기 블록(BLK)에서, 메모리 셀 트랜지스터들(MCT) 중에서 서로 동일한 높이 레벨에 위치하는 메모리 셀 트랜지스터들(MCT)은 하나의 워드라인(WL)을 공유할 수 있고, 상기 상부 선택 트랜지스터들 중에서 서로 동일한 높이 레벨에 위치하는 상부 선택 트랜지스터들은 하나의 상부 선택 게이트 전극을 공유할 수 있다. 여기서, 상기 하나의 워드라인(WL)은 제1 및 제2 스택 분리 절연층들(WLIa, WLIb)과 접촉하는 양 측면들을 가질 수 있고, 상기 하나의 상기 상부 선택 게이트 전극은 제1 및 제2 스택 분리 절연층들(WLIa, WLIb)과 접촉하는 양 측면들을 가질 수 있다.
예를 들어, 하나의 블록(BLK)에서, 제1 스트링(MS11)의 제1 상부 선택 트랜지스터(ST1a), 제2 스트링(MS12)의 제1 상부 선택 트랜지스터(ST1b), 제3 스트링(MS13)의 제1 상부 선택 트랜지스터(ST1c), 제4 스트링(MS21)의 제1 상부 선택 트랜지스터(ST1a), 제5 스트링(MS22)의 제1 상부 선택 트랜지스터(ST1b) 및 제6 스트링(MS23)의 제1 상부 선택 트랜지스터(ST2c)는 하나의 상기 제1 상부 선택 게이트 전극(SSL1)을 공유할 수 있다. 마찬가지로, 하나의 블록(BLK)에서, 서로 동일한 높이 레벨에 위치하는 제2 상부 선택 트랜지스터들(ST2a, ST2b, ST2c)은 하나의 제2 상부 선택 게이트 전극(SSL2)을 공유할 수 있고, 서로 동일한 높이 레벨에 위치하는 제3 상부 선택 트랜지스터들(ST3a, ST3b, ST3c)은 하나의 제3 상부 선택 게이트 전극(SSL3)을 공유할 수 있다.
하나의 블록(BLK)에서, 서로 동일한 높이 레벨에 위치하는 상기 하부 공통 선택 트랜지스터들(GCT)은 하나의 하부 공통 선택 게이트 전극(GSL_C)을 공유할 수 있고, 서로 동일한 높이 레벨에 위치하는 상부 공통 선택 트랜지스터들(SCT)은 하나의 상부 공통 선택 게이트 전극(SSLC)을 공유할 수 있다.
하나의 블록(BLK)에서, 제1 비트라인(BL1)과 전기적으로 연결되는 제1 스트링(MS11)의 하부 선택 트랜지스터(GT1)와 제2 비트라인(BL2)과 전기적으로 연결되는 제4 스트링(MS21)의 하부 선택 트랜지스터(GT1)은 하나의 제1 하부 선택 게이트 전극(GSL1)을 공유할 수 있고, 제1 비트라인(BL1)과 전기적으로 연결되는 제2 스트링(MS12)의 하부 선택 트랜지스터(GT2)와 제2 비트라인(BL2)과 전기적으로 연결되는 제5 스트링(MS22)의 하부 선택 트랜지스터(GT2)은 하나의 제2 하부 선택 게이트 전극(GSL2)을 공유할 수 있고, 제1 비트라인(BL1)과 전기적으로 연결되는 제3 스트링(MS13)의 하부 선택 트랜지스터(GT3)와 제2 비트라인(BL2)과 전기적으로 연결되는 제6 스트링(MS23)의 하부 선택 트랜지스터(GT3)은 하나의 제3 하부 선택 게이트 전극(GSL3)을 공유할 수 있다. 제1 하부 선택 게이트 전극(GSL1)과 제3 하부 선택 게이트 전극(GSL3)은 서로 동일한 레벨에 배치되고 서로 전기적으로 분리될 수 있다. 제2 하부 선택 게이트 전극(GSL2)은 제1 및 제3 하부 선택 게이트 전극들(GSL1, GSL3)과 다른 수직 레벨에(예를 들어, 도 9에 도시된 것과 같이 더 높은 수직 레벨에 또는 도 9에 도시된 것과 달리 더 낮은 수직 레벨에) 배치될 수 있고, 제1 및 제3 하부 선택 게이트 전극들(GSL1, GSL3)로부터 전기적으로 분리될 수 있다.
제1 및 제4 스트링(MS11, MS21)에서, 제1 상부 선택 트랜지스터(ST1a)는 제1 문턱 전압(VT1)(도 11 참조)을 가지며, 제2 및 제3 상부 선택 트랜지스터(ST2a, ST3a)는 제1 문턱 전압(VT1)과 다른 제2 문턱 전압(VT2)(도 11 참조)을 가질 수 있다. 제2 및 제5 스트링(MS12, MS22)에서, 제2 상부 선택 트랜지스터(ST2b)는 제1 문턱 전압(VT1)을 가지며, 제1 및 제3 상부 선택 트랜지스터(ST1b, ST3b)는 상기 제1 문턱 전압(VT1)과 다른 제2 문턱 전압(VT2)을 가질 수 있다. 제3 및 제6 스트링(MS13, MS23)에서, 제3 상부 선택 트랜지스터(ST3c)는 제1 문턱 전압(VT1)을 가지며, 제1 및 제2 상부 선택 트랜지스터(ST1c, ST2c)는 제1 문턱 전압(VT1)과 다른 제2 문턱 전압(VT2)을 가질 수 있다. 예시적인 실시예들에서, 제2 문턱 전압(VT2)은 제1 문턱 전압(VT1)보다 클 수 있다. 일부 예시들에서, 제1 문턱 전압(VT1)은 음의 전압일 수 있고, 제2 문턱 전압(VT2)은 양의 전압일 수 있다. 다른 예시들에서, 제2 문턱 전압(VT2)은 제1 문턱 전압(VT1)보다 약 2 V 이상 더 클 수 있다.
도 2 내지 도 9를 참조로 설명한 예시적인 실시예들에 따른 반도체 장치(100)에 따르면, 별도의 스트링 분리 절연층이 없더라도 6개 이상의 채널이 연결된 블록(BLK)을 구현할 수 있다. 특히 반도체 장치(100)는 제1 하부 선택 게이트 전극(GSL1)과 제3 하부 선택 게이트 전극(GSL3)과는 다른 수직 레벨에 배치되는 제2 하부 선택 게이트 전극(GSL2)을 포함할 수 있다. 따라서 제1 내지 제3 하부 선택 게이트 전극이 서로 동일한 수직 레벨에 배치되는 비교예에 따른 반도체 장치의 제조 공정에서, 채널 홀과 공통 소스 라인 컷 사이의 상대적으로 작은 이격 거리에 기인하여 발생하는 오정렬 불량 등이 방지될 수 있다. 따라서 반도체 장치(100)의 제조 공정의 정밀한 조정이 가능할 수 있다.
아래에서는 도 10 내지 도 13을 참조로 반도체 장치(100)의 상부 선택 트랜지스터들의 문턱 전압 설정 방법에 대하여 설명한다.
도 10은 반도체 장치(100)의 초기 소거 동작(OP-E0)을 나타내는 개략도이고, 도 11은 제1 상부 선택 트랜지스터의 문턱 전압 설정 동작(OP-VT1)을 나타내는 개략도이고, 도 12는 제2 상부 선택 트랜지스터의 문턱 전압 설정 동작(OP-VT2)을 나타내는 개략도이며, 도 13은 제3 상부 선택 트랜지스터의 문턱 전압 설정 동작(OP-VT3)을 나타내는 개략도이다.
도 10을 참조하면, 메모리 셀 블록(BLK)의 상부 선택 트랜지스터들(ST1a, ST1b, ST1c, ST2a, ST2b, ST2c, ST3a, ST3b, ST3c)에 대한 소거 동작(OP-E0)이 수행될 수 있다. 상부 선택 트랜지스터들(ST1a, ST1b, ST1c, ST2a, ST2b, ST2c, ST3a, ST3b, ST3c)의 전하 저장막(142B) 내에 트랩되어 있는 전자가 채널층(144) 내로 빠져나가는 소거 동작을 수행하기 위해서, 상부 선택 트랜지스터들(ST1a, ST1b, ST1c, ST2a, ST2b, ST2c, ST3a, ST3b, ST3c)의 채널층(144)에 소거 전압(Vers)이 인가되고, 제1 내지 제3 상부 선택 게이트 전극들(SSL1, SSL2, SSL3)에 0 V가 인가될 수 있다.
예시적인 예에서, 상부 선택 트랜지스터들(ST1a, ST1b, ST1c, ST2a, ST2b, ST2c, ST3a, ST3b, ST3c)의 채널층(144)에 소거 전압(Vers)이 인가되기 위해서, 상기 공통 소스 라인(CSL) 및 비트라인들(BL1, BL2)에 소거 전압(Vers)을 인가할 수 있다.
공통 상부 선택 트랜지스터(SCT), 공통 하부 선택 트랜지스터(GCT), 제1 내지 제3 하부 선택 트랜지스터들(GT1, GT2, GT3)에 대한 소거 동작이 발생하지 않도록 상부 공통 선택 게이트 전극(SSL_C), 하부 공통 선택 게이트 전극(GSL_C), 제1 내지 제3 하부 선택 게이트 전극들(GSL1, GSL2, GSL3)에 감지 전압(Vdetect)이 인가될 수 있다. 감지 전압(Vdetect)은 0 V 보다 크고 소거 전압(Vers) 보다 작은 전압일 수 있다.
또한 메모리 셀 트랜지스터들(MCT)에 대한 소거 동작을 수행하기 위하여 워드라인들(WL)에 0 V가 인가될 수 있다.
도 11을 참조하면, 메모리 셀 블록(BLK)의 제1 상부 선택 트랜지스터들(ST1a, ST1b, ST1c)에 대한 제1 문턱 전압 설정 동작(OP-VT1)이 수행될 수 있다. 제1 문턱 전압 설정 동작(OP-VT1)에서는 제1 및 제4 스트링(MS11, MS21)의 제1 상부 선택 트랜지스터들(ST1a)에 제1 문턱 전압(VT1)을 설정하고 제2 및 제5 스트링(MS12, MS22)의 제1 상부 선택 트랜지스터들(ST1b)에 제2 문턱 전압(VT2)을 설정하고 제3 및 제6 스트링(MS13, MS23)의 제1 상부 선택 트랜지스터들(ST1c)에 제2 문턱 전압(VT2)을 설정할 수 있다.
예시적인 실시예들에서, 비트라인들(BL)에 전원 전압(Vcc)을 인가하고, 상부 공통 선택 게이트 전극(SSL_C)에 접지 전압(GND)을 인가하고, 제2 및 제3 상부 선택 게이트 전극들(SSL2, SSL3), 워드라인들(WL) 및 하부 공통 선택 게이트 전극(GSL_C)에 패스 전압(Vpass)을 인가하고, 공통 소스 라인(CSL)에 접지 전압(GND)을 인가하고, 제1 하부 선택 게이트 전극(GSL1)에 접지 전압(GND)을 인가하고, 제2 및 제3 하부 선택 게이트 전극들(GSL2, GSL3)에 패스 전압(Vpass)을 인가하고, 제1 상부 선택 게이트 전극(SSL1)에 프로그램 전압(Vpgm)을 인가할 수 있다.
여기에서, 제1 내지 제3 하부 선택 트랜지스터들(GT1, GT2, GT3)은 동일한 문턱 전압을 가질 수 있고, 제1 하부 선택 게이트 전극(GSL1)에 접지 전압(GND)을 인가함으로써, 제1 하부 선택 게이트 전극(GSL1)을 포함하는 제1 하부 선택 트랜지스터(GT1)는 오프 상태일 수 있다. 또한 제2 및 제3 하부 선택 게이트 전극들(GSL2, GSL3)에 패스 전압(Vpass)을 인가함으로써, 제2 및 제3 하부 선택 트랜지스터들(GT2, GT3)은 온 상태일 수 있다. 여기서, 패스 전압(Vpass)은 제2 및 제3 하부 선택 트랜지스터들(GT2, GT3)의 문턱 전압 보다 높은 전압일 수 있다. 이와 같이 전압을 인가함으로써, 제2, 제3, 제5, 및 제6 스트링들(MS12, MS13, MS22, MS23)의 제1 상부 선택 트랜지스터들(ST1b, ST1c)의 전하 저장막(142B) 내로 전자가 트랩되어, 제2, 제3, 제5, 및 제6 스트링들(MS12, MS13, MS22, MS23)의 제1 상부 선택 트랜지스터들(ST1b, ST1c)이 제2 문턱 전압(VT2)을 갖도록 프로그래밍될 수 있다.
도 12를 참조하면, 메모리 셀 블록(BLK)의 제2 상부 선택 트랜지스터들(ST2a, ST2b, ST2c)에 대한 제2 문턱 전압 설정 동작(OP-VT2)이 수행될 수 있다. 제2 문턱 전압 설정 동작(OP-VT2)에서는 제2 및 제5 스트링(MS12, MS22)의 제2 상부 선택 트랜지스터들(ST2b)에 제1 문턱 전압(VT1)을 설정하고 제1 및 제4 스트링(MS11, MS21)의 제2 상부 선택 트랜지스터들(ST2a)에 제2 문턱 전압(VT2)을 설정하고 제3 및 제6 스트링(MS13, MS23)의 제2 상부 선택 트랜지스터들(ST2c)에 제2 문턱 전압(VT2)을 설정할 수 있다.
예시적인 실시예들에서, 비트라인들(BL)에 전원 전압(Vcc)을 인가하고, 상부 공통 선택 게이트 전극(SSL_C)에 접지 전압(GND)을 인가하고, 제1 및 제3 상부 선택 게이트 전극들(SSL1, SSL3), 워드라인들(WL) 및 하부 공통 선택 게이트 전극(GSL_C)에 패스 전압(Vpass)을 인가하고, 공통 소스 라인(CSL)에 접지 전압(GND)을 인가하고, 제2 하부 선택 게이트 전극(GSL2)에 접지 전압(GND)을 인가하고, 제1 및 제3 하부 선택 게이트 전극들(GSL1, GSL3)에 패스 전압(Vpass)을 인가하고, 제2 상부 선택 게이트 전극(SSL2)에 프로그램 전압(Vpgm)을 인가할 수 있다.
이와 같이 전압을 인가함으로써, 제1, 제3, 제4, 및 제6 스트링들(MS11, MS13, MS21, MS23)의 제2 상부 선택 트랜지스터들(ST2a, ST2c)의 전하 저장막(142B) 내로 전자가 트랩되어, 제1, 제3, 제4, 및 제6 스트링들(MS11, MS13, MS21, MS23)의 제2 상부 선택 트랜지스터들(ST2a, ST2c)이 제2 문턱 전압(VT2)을 갖도록 프로그래밍될 수 있다.
도 13을 참조하면, 메모리 셀 블록(BLK)의 제3 상부 선택 트랜지스터들(ST3a, ST3b, ST3c)에 대한 제3 문턱 전압 설정 동작(OP-VT3)이 수행될 수 있다. 제3 문턱 전압 설정 동작(OP-VT3)에서는 제3 및 제6 스트링(MS13, MS23)의 제3 상부 선택 트랜지스터들(ST3c)에 제1 문턱 전압(VT1)을 설정하고 제1 및 제4 스트링(MS11, MS21)의 제3 상부 선택 트랜지스터들(ST3a)에 제2 문턱 전압(VT2)을 설정하고 제2 및 제5 스트링(MS12, MS22)의 제3 상부 선택 트랜지스터들(ST3b)에 제2 문턱 전압(VT2)을 설정할 수 있다.
예시적인 실시예들에서, 비트라인들(BL)에 전원 전압(Vcc)을 인가하고, 상부 공통 선택 게이트 전극(SSL_C)에 접지 전압(GND)을 인가하고, 제1 및 제2 상부 선택 게이트 전극들(SSL1, SSL2), 워드라인들(WL) 및 하부 공통 선택 게이트 전극(GSL_C)에 패스 전압(Vpass)을 인가하고, 공통 소스 라인(CSL)에 접지 전압(GND)을 인가하고, 제3 하부 선택 게이트 전극(GSL3)에 접지 전압(GND)을 인가하고, 제1 및 제2 하부 선택 게이트 전극들(GSL1, GSL2)에 패스 전압(Vpass)을 인가하고, 제3 상부 선택 게이트 전극(SSL3)에 프로그램 전압(Vpgm)을 인가할 수 있다.
이와 같이 전압을 인가함으로써, 제1, 제2, 제4, 및 제5 스트링들(MS11, MS12, MS21, MS22)의 제3 상부 선택 트랜지스터들(ST3a, ST3c)의 전하 저장막(142B) 내로 전자가 트랩되어, 제1, 제2, 제4, 및 제5 스트링들(MS11, MS12, MS21, MS22)의 제3 상부 선택 트랜지스터들(ST3a, ST3c)이 제2 문턱 전압(VT2)을 갖도록 프로그래밍될 수 있다.
도 14는 반도체 장치(100)의 메모리 셀 트랜지스터(MCT)의 읽기 동작(OP-RD)을 나타내는 개략도이다.
도 14를 참조하면, 읽기 동작의 대상이 되는 타겟 메모리 셀 트랜지스터(MCT_R)가 제1 스트링(MS11)에 포함되고 제1 비트라인(BL1)에 연결되는 메모리 셀 트랜지스터(MCT)인 경우가 예시로서 설명된다. 타겟 메모리 셀 트랜지스터(MCT_R)와 연결된 제1 비트라인(BL1)에 전원 전압(Vcc)을 인가하고, 제2 비트 라인(BL2)에 접지 전압(GND)을 인가하고, 공통 소스 라인(CSL)에 접지 전압(GND)을 인가하고, 제1 내지 제3 상부 선택 게이트 전극들(SSL1, SSL2, SSL3) 중에서 타겟 메모리 셀 트랜지스터(MCT_R)과 연결된 제1 상부 선택 게이트 전극(SSL1)에 접지 전압(GND)을 인가하고, 나머지 상부 선택 게이트 전극들(SSL2, SSL3)에는 읽기 패스 전압(Vread)을 인가하고, 워드라인들(WL)에 읽기 전압(V)을 인가할 수 있다. 하부 공통 선택 게이트 전극(GSL_C) 및 제1 내지 제3 하부 선택 게이트 전극들(GSL1, GSL2, GSL3))에는 읽기 패스 전압(Vread)이 인가될 수 있다.
여기서, 접지 전압(GND)이 인가된 선택 게이트 전극(SSL1)을 공유하는 선택 트랜지스터들(ST1a, ST1b, ST1c) 중에서, 제1 문턱 전압(VT1)을 갖는 상부 선택 트랜지스터(즉, 제1 상부 선택 트랜지스터(ST1a))는 온 상태(ON-state)가 될 수 있고, 제2 문턱 전압(VT2)을 갖는 상부 선택 트랜지스터(즉, 제2 및 제3 상부 선택 트랜지스터(ST1b, ST1c))는 오프 상태(OFF-state)가 될 수 있다.
도 15는 반도체 장치(100)의 메모리 셀 트랜지스터(MCT)의 소거 동작(OP-ER1)을 나타내는 개략도이다.
도 15를 참조하면, 메모리 셀 트랜지스터들(MCT)의 워드라인들(WL)에 O V가인가되고, 비트라인들(BL1, BL2), 및 공통 소스 라인(CSL)에 소거 전압(Vers)이 인가될 수 있다. 이에 의해 메모리 셀 트랜지스터들(MCT)의 채널층(144)에 소거 전압이 인가된 상태에서 발생하는 F-N 터널링 현상에 의해 메모리 셀 트랜지스터들(MCT)의 전하 저장막(142B)에 트랩된 전자가 채널층(144) 내로 빠져나갈 수 있다. 한편 상부 선택 트랜지스터들, 상부 공통 트랜지스터(SCT), 제1 내지 제3 하부 선택 트랜지스터들(GT1, GT2, GT3)에 대한 소거 동작이 발생하지 않도록, 제1 내지 제3 상부 선택 게이트 전극들(SSL1, SSL2, SSL3), 상부 공통 선택 게이트 전극(SSL_C), 하부 공통 선택 게이트 전극(GSL_C) 및 하부 선택 게이트 전극들(GSL1, GSL2, GSL3)에 감지 전압(Vdetect)이 인가될 수 있다. 감지 전압(Vdetect)은 0 V 보다 크고 상기 소거 전압(Vers) 보다 작은 전압일 수 있다.
도 16은 반도체 장치(100)의 메모리 셀 트랜지스터(MCT)에 정보를 프로그래밍하는 프로그래밍 동작(OP-PGM)을 나타내는 개략도이다.
도 16을 참조하면, 프로그래밍 동작의 대상이 되는 타겟 메모리 셀 트랜지스터(MCT_P)가 제1 스트링(MS11)에 포함되고 제1 비트라인(BL1)에 연결되는 메모리 셀 트랜지스터(MCT)인 경우가 예시로서 설명된다. 타겟 메모리 셀 트랜지스터(MCT_P)와 연결된 제1 비트라인(BL1)에 접지 전압(GND)을 인가하고 제2 비트 라인(BL2)에 전원 전압(Vcc)을 인가하고, 공통 소스 라인(CSL)에 접지 전압(GND)을 인가하고, 상부 공통 선택 게이트 전극(SSL_C)에 전원 전압(Vcc)을 인가하고, 제1 내지 제3 상부 선택 게이트 전극들(SSL1, SSL2, SSL3) 중에서 타겟 메모리 셀 트랜지스터(MCT_P)과 연결된 제1 상부 선택 게이트 전극(SSL1)에 접지 전압(GND)을 인가하고, 나머지 상부 선택 게이트 전극들(SSL2, SSL3)에는 패스 전압(Vpass)을 인가할 수 있고, 워드라인들(WL)에 프로그래밍 전압(Vpgm)을 인가할 수 있다. 하부 공통 선택 게이트 전극(GSL_C) 및 제1 내지 제3 하부 선택 게이트 전극들(GSL1, GSL2, GSL3)에는 패스 전압(Vpass)이 인가될 수 있다.
여기서, 접지 전압(GND)이 인가되는 상부 선택 게이트 전극(SSL1)을 공유하는 제1 상부 선택 트랜지스터들(ST1a, ST1b, ST1c) 중에서, 제1 문턱 전압(VT1)을 갖는 선택 트랜지스터(즉, 제1 상부 선택 트랜지스터(ST1a))는 턴 온되고, 제2 문턱 전압(VT2)을 갖는 상부 선택 트랜지스터(즉, 제2 및 제3 상부 선택 트랜지스터(ST1b, ST1c))는 턴 오프될 수 있다.
도 17은 예시적인 실시예들에 따른 반도체 장치(100A)를 나타내는 단면도이다.
도 17을 참조하면, 채널 구조물(140A)은 게이트 절연층(142), 채널층(144), 매립 절연층(146), 및 도전 플러그(148)를 포함하며, 게이트 절연층(142)은 채널홀(140H) 측벽 상에 배치되고, 채널홀(140H) 바닥부를 노출하고, 채널층(144)은 게이트 절연층(142) 상에 배치되고, 채널층(144)의 바닥면이 공통 소스 플레이트(110)와 직접 접촉할 수 있다. 공통 소스 플레이트(110)와 최하부의 몰드 절연층(132) 사이에 수평 반도체층(114)(도 4 참조) 및 지지층(116)(도 4 참조)이 생략될 수 있다.
도 18은 예시적인 실시예들에 따른 반도체 장치(100B)를 나타내는 단면도이다.
도 18을 참조하면, 채널 구조물(140B)은 게이트 절연층(142), 채널층(144), 매립 절연층(146), 및 도전 플러그(148)를 포함하며, 채널홀(140H) 바닥부에 배치되는 콘택 반도체층(144_L) 및 바닥 절연층(142_L)을 더 포함할 수 있다. 채널층(144)은 공통 소스 플레이트(110)와 직접 접촉하지 않으며 채널층(144)이 콘택 반도체층(144_L)을 통해 공통 소스 플레이트(110)에 전기적으로 연결될 수 있다. 예시적인 실시예들에서, 콘택 반도체층(144_L)은 채널홀(140H) 바닥부에 배치되는 공통 소스 플레이트(110)를 시드층으로 하여 선택적 에피택시(selective epitaxy growth, SEG) 공정에 의해 형성된 실리콘 층을 포함할 수 있다.
최하부의 게이트 전극(130_L)과 콘택 반도체층(144_L) 사이에는 바닥 절연층(142_L)이 배치될 수 있다. 예시적인 실시예들에서, 바닥 절연층(142_L)은 실리콘 산화물을 포함할 수 있고, 예를 들어, 콘택 반도체층(144_L)의 측벽 일부분에 대하여 산화 공정을 수행함에 의해 형성될 수 있다.
도 19는 예시적인 실시예들에 따른 반도체 장치(100C)를 나타내는 단면도이다. 도 20은 도 19의 제1 수직 레벨(LV1)에서의 수평 단면도이고, 도 21은 도 19의 제2 수직 레벨(LV2)에서의 수평 단면도이다. 도 19 내지 도 21에서, 도 1 내지 도 18에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 19 내지 도 21을 참조하면, 제1 및 제2 스택 분리 절연층(WLIa, WLIb) 사이에 정의되는 하나의 메모리 셀 블록(BLK)은 제2 수평 방향(Y)을 따라 일렬로 배열된 8개의 채널 구조물(140)을 포함할 수 있다. 여기에서, 제1 비트 라인(BL1)에 연결되고 제6 채널(CH6)에 인접하게 배치되는 채널 구조물(140)을 제7 채널(CH14), 제2 비트 라인(BL2)에 연결되고, 제7 채널(CH14)에 인접하게 배치되는 채널 구조물(140)을 제8 채널(CH24)로 표시한다.
제1 수직 레벨(LV1)에서, 제3 하부 선택 게이트 전극(GSL3)은 제1 하부 선택 게이트 전극(GSL1)과 이격되어 배치될 수 있고, 이들 사이에 제1 하부 절연 분리층(GI_L1)이 배치될 수 있다. 또한 제3 하부 선택 게이트 전극(GSL3)은 제2 스택 분리 절연층(WLIb)과 직접 접촉하지 않으며, 제3 하부 선택 게이트 전극(GSL3)과 제2 스택 분리 절연층(WLIb) 사이에 제2 하부 절연 분리층(GI_L2)이 배치될 수 있다.
제2 수직 레벨(LV2)에서, 제4 하부 선택 게이트 전극(GSL4)은 제2 하부 선택 게이트 전극(GSL2)과 이격되어 배치될 수 있고, 이들 사이에 제2 상부 절연 분리층(GI_U2)이 배치될 수 있다. 제2 수직 레벨(LV2)에서 제4 하부 선택 게이트 전극(GSL4)은 제7 채널(CH14) 및 제8 채널(CH24)을 둘러쌀 수 있고, 제1 수직 레벨(LV1)에서 제7 채널(CH14) 및 제8 채널(CH24)의 적어도 일부분이 제2 하부 절연 분리층(GI_L2)에 의해 둘러싸일 수 있다.
한편, 제3 상부 선택 게이트 전극(SSL3) 아래에는 제4 상부 선택 게이트 전극(SSL4)이 더 배치될 수 있다. 제7 채널(CH14)은 제7 스트링(도시 생략)을 구성하고, 제8 채널(CH24)은 제8 스트링(도시 생략)을 구성할 수 있다.
예시적인 실시예들에 따른 반도체 장치(100C)에 따르면, 별도의 스트링 분리 절연층이 없더라도 8개 이상의 채널이 연결된 블록(BLK)을 구현할 수 있다. 또한 제1 및 제3 하부 선택 게이트 전극(GSL1, GSL3)은 제2 및 제4 하부 선택 게이트 전극(GSL2, GSL4)과 다른 수직 레벨에 배치될 수 있고, 이에 따라 채널 홀과 공통 소스 라인 컷 사이의 상대적으로 작은 이격 거리에 기인한 오정렬 불량 등이 방지될 수 있다.
도 22는 예시적인 실시예들에 따른 반도체 장치(200)를 나타내는 단면도이다. 도 23은 도 22의 제3 수직 레벨(LV3)에서의 수평 단면도이고, 도 24는 도 22의 제4 수직 레벨(LV4)에서의 수평 단면도이다. 도 25는 반도체 장치(200)의 메모리 셀 블록(BLK)을 나타내는 등가회로도이다.
도 22 내지 도 25를 참조하면, 반도체 장치(200)는 제3 수직 레벨(LV3)에 배치되는 제1 상부 선택 게이트 전극(SSL1) 및 제3 상부 선택 게이트 전극(SSL3)과, 이들 사이에 배치되는 상부 절연 분리층(SI_U)을 포함할 수 있고, 제3 수직 레벨(LV3)보다 낮은 제4 수직 레벨(LV4)에 배치되는 제2 상부 선택 게이트 전극(SSL2)과, 제2 상부 선택 게이트 전극(SSL2)의 양 측에 배치되는 제1 하부 절연 분리층(SI_L1) 및 제2 하부 절연 분리층(SI_L2)을 포함할 수 있다.
제1 채널(CH11) 및 제4 채널(CH21)은 제3 수직 레벨(LV3)에서 제1 상부 선택 게이트 전극(SSL1)에 의해 둘러싸이고, 제4 수직 레벨(LV4)에서 제1 하부 절연 분리층(SI_L1)에 의해 적어도 부분적으로 둘러싸일 수 있다. 제2 채널(CH12) 및 제5 채널(CH22)은 제3 수직 레벨(LV3)에서 상부 절연 분리층(SI_U)에 의해 적어도 부분적으로 둘러싸이고, 제4 수직 레벨(LV4)에서 제2 상부 선택 게이트 전극(SSL2)에 의해 둘러싸일 수 있다. 제3 채널(CH13) 및 제6 채널(CH23)은 제3 수직 레벨(LV3)에서 제3 상부 선택 게이트 전극(SSL3)에 의해 둘러싸이고, 제4 수직 레벨(LV4)에서 제2 하부 절연 분리층(SI_L2)에 의해 적어도 부분적으로 둘러싸일 수 있다.
예시적인 실시예들에서, 제2 상부 선택 게이트 전극(SSL2)의 양 측면은 물결 무늬 모양을 가질 수 있다. 제2 상부 선택 게이트 전극(SSL2)은 제1 상부 선택 게이트 전극(SSL1)의 일부분과 수직 오버랩될 수 있고, 제2 상부 선택 게이트 전극(SSL2)은 제3 상부 선택 게이트 전극(SSL3)의 일부분과 수직 오버랩될 수 있다.
제1 채널(CH11)이 구성하는 제1 스트링(MS11)의 제1 상부 선택 트랜지스터(ST1)와 제4 채널(CH21)이 구성하는 제4 스트링(MS21)의 제1 상부 선택 트랜지스터(ST1)는 제1 상부 선택 게이트 전극(SSL1)을 공유할 수 있다. 제2 채널(CH12)이 구성하는 제2 스트링(MS12)의 제2 상부 선택 트랜지스터(ST2)와 제5 채널(CH22)이 구성하는 제5 스트링(MS22)의 제2 상부 선택 트랜지스터(ST2)는 제2 상부 선택 게이트 전극(SSL2)을 공유할 수 있다. 제3 채널(CH13)이 구성하는 제3 스트링(MS13)의 제3 상부 선택 트랜지스터(ST3)와 제6 채널(CH23)이 구성하는 제6 스트링(MS23)의제3 상부 선택 트랜지스터(ST3)는 제3 상부 선택 게이트 전극(SSL3)을 공유할 수 있다. 제1 내지 제3 상부 선택 트랜지스터들(ST1, ST2, ST3)은 서로 실질적으로 동일한 문턱 전압을 가질 수 있다.
도 22에는 반도체 장치(200)는 하나의 하부 공통 선택 게이트 전극(GSL_C)이 형성되고, 하부 공통 선택 게이트 전극(GSL_C) 상에 워드라인(WL)이 배치되는 것이 예시적으로 도시되었다. 다른 실시예들에서, 하부 공통 선택 게이트 전극(GSL_C)과 워드라인(WL) 사이에 소거 게이트 전극(도시 생략)이 더 형성될 수 있고, 상기 소거 게이트 전극은 제2 수평 방향(Y)으로 일렬로 배열되는 6개의 채널 구조물(140) 모두의 측벽을 둘러싸며, 상기 소거 게이트 전극의 양 측면이 제1 및 제2 스택 분리 절연층(WLIa, WLIb)과 접촉할 수 있다.
예시적인 실시예들에 따르면, 제2 상부 선택 게이트 전극(SSL2)이 제1 및 제3 상부 선택 게이트 전극(SSL1, SSL3)과 다른 수직 레벨에 배치됨에 의해 이에 따라 채널 홀과 스트링 분리 라인 컷 사이의 상대적으로 작은 이격 거리에 기인한 오정렬 불량 등이 방지될 수 있다.
도 26은 예시적인 실시예들에 따른 반도체 장치(200A)를 나타내는 단면도이다. 도 27은 도 26의 제3 수직 레벨(LV3)에서의 수평 단면도이고, 도 28은 도 26의 제4 수직 레벨(LV4)에서의 수평 단면도이다. 도 26 내지 도 28에서, 도 1 내지 도 25에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 26 내지 도 28을 참조하면, 하나의 메모리 셀 블록(BLK)은 제2 수평 방향(Y)을 따라 일렬로 배열된 8개의 채널 구조물(140)을 포함할 수 있다.
제3 수직 레벨(LV3)에서, 제3 상부 선택 게이트 전극(SSL3)은 제1 상부 선택 게이트 전극(SSL1)과 이격되어 배치될 수 있고, 이들 사이에 제1 상부 절연 분리층(SI_U1)이 배치될 수 있다. 또한 제3 상부 선택 게이트 전극(SSL3)은 제2 스택 분리 절연층(WLIb)과 직접 접촉하지 않으며, 제3 상부 선택 게이트 전극(SSL3)과 제2 스택 분리 절연층(WLIb) 사이에 제2 상부 절연 분리층(SI_U2)이 배치될 수 있다.
제4 수직 레벨(LV4)에서, 제4 상부 선택 게이트 전극(SSL4)은 제2 상부 선택 게이트 전극(SSL2)과 이격되어 배치될 수 있고, 이들 사이에 제2 하부 절연 분리층(SI_L2)이 배치될 수 있다. 제4 수직 레벨(LV4)에서 제4 상부 선택 게이트 전극(SSL4)은 제7 채널(CH14) 및 제8 채널(CH24)을 둘러쌀 수 있고, 제3 수직 레벨(LV3)에서 제7 채널(CH14) 및 제8 채널(CH24)의 적어도 일부분이 제2 상부 절연 분리층(SI_U2)에 의해 둘러싸일 수 있다.
예시적인 실시예들에 따른 반도체 장치(100C)에 따르면, 별도의 스트링 분리 절연층이 없더라도 8개 이상의 채널이 연결된 블록(BLK)을 구현할 수 있다. 또한 제1 및 제3 하부 선택 게이트 전극(GSL1, GSL3)은 제2 및 제4 하부 선택 게이트 전극(GSL2, GSL4)과 다른 수직 레벨에 배치될 수 있고, 이에 따라 채널 홀과 공통 소스 라인 컷 사이의 상대적으로 작은 이격 거리에 기인한 오정렬 불량 등이 방지될 수 있다.
도 29a 내지 도 29f는 예시적인 실시예들에 따른 반도체 장치(100)의 제조 방법을 나타내는 단면도들이다. 도 29a 내지 도 29f에는 도 3의 A1-A1' 선 및 A2-A2' 선을 따른 단면에 대응되는 단면도들이 도시된다.
도 29a를 참조하면, 기판(50) 상에 주변 회로 구조물(PS)을 형성할 수 있다. 기판(50) 상에 복수의 주변 회로 트랜지스터(60T)를 형성하고, 주변 회로 트랜지스터(60T)에 전기적으로 연결되는 주변 회로 배선 구조물(70)과 층간 절연막(80)을 형성할 수 있다.
이후, 층간 절연막(80) 상에 공통 소스 플레이트(110)를 형성하고, 공통 소스 플레이트(110) 상에 수평 희생층(S114) 및 지지층(116)을 순차적으로 형성할 수 있다. 일부 예시적인 실시예들에서, 공통 소스 플레이트(110)는 n형 불순물이 도핑된 반도체를 사용하여 형성될 수 있다.
도 29b를 참조하면, 지지층(116) 상에 몰드 절연층(132)과 희생층(S130)을 순차적으로 형성할 수 있다. 예시적인 실시예들에서, 몰드 절연층(132)은 실리콘 산화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있고, 희생층(S130)은 실리콘 질화물, 실리콘 산질화물, 또는 불순물이 도핑된 폴리실리콘 등을 포함할 수도 있다.
이후 몰드 절연층(132) 상에 도전층(도시 생략)을 형성하고, 상기 도전층 상에 마스크 패턴을 형성하고 상기 도전층의 일부분을 제거하고, 상기 제거된 부분에 절연 물질을 채워 넣음으로써, 서로 이격된 제1 및 제3 하부 선택 게이트 전극(GSL1, GSL3)과 이들 사이의 하부 절연 분리층(GI_L)을 형성할 수 있다.
예시적인 실시예들에서, 제1 및 제3 하부 선택 게이트 전극(GSL1, GSL3)은 도핑된 폴리실리콘을 사용하여 형성될 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 도 6에 도시된 것과 같이, 제1 하부 절연 분리층(GI_L)의 양 측면이 평면도에서 물결 무늬 모양을 갖도록 형성될 수 있다.
도 29c를 참조하면, 제1 및 제3 하부 선택 게이트 전극(GSL1, GSL3) 및 제1 하부 절연 분리층(GI_L) 상에 몰드 절연층(132)을 형성할 수 있다. 몰드 절연층(132) 상에 도전층(도시 생략)을 형성하고, 상기 도전층 상에 마스크 패턴을 형성하고 상기 도전층의 일부분을 제거하고, 상기 제거된 부분에 절연 물질을 채워 넣음으로써, 제2 하부 선택 게이트 전극(GSL2)과 제2 하부 선택 게이트 전극(GSL2) 양 측의 제1 및 제2 상부 절연 분리층(GI_U1, GI_U2)을 형성할 수 있다.
예시적인 실시예들에서, 도 7에 도시된 것과 같이, 제2 하부 선택 게이트 전극(GSL2)의 양 측면이 평면도에서 물결 무늬 모양을 갖도록 형성될 수 있다. 또한 제2 하부 선택 게이트 전극(GSL2)은 제1 및 제3 하부 선택 게이트 전극(GSL1, GSL3)의 일부분들과 수직 오버랩되도록 배치될 수 있다.
도 29d를 참조하면, 제2 하부 선택 게이트 전극(GSL2), 제1 및 제2 상부 절연 분리층(GI_U1, GI_U2) 상에 복수의 몰드 절연층(132)과 복수의 희생층(S130)을 교대로 형성할 수 있다.
도 29e를 참조하면, 최상부의 몰드 절연층(132) 및 커버 절연층(134) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 복수의 몰드 절연층(132)과 복수의 희생층(S130)을 패터닝하여 채널홀(140H)을 형성할 수 있다.
이후 채널홀(140H) 내벽 상에 게이트 절연층(142), 채널층(144), 매립 절연층(146) 및 도전 플러그(148)를 포함하는 채널 구조물(140)을 형성할 수 있다.
도 29f를 참조하면, 최상부의 몰드 절연층(132) 및 커버 절연층(134) 상에 상부 절연층(150)을 형성할 수 있다. 상부 절연층(150) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 복수의 몰드 절연층(132)과 복수의 희생층(S130)의 일부분을 제거하여 게이트 스택 분리 개구부(WLH)를 형성할 수 있다.
이후, 게이트 스택 분리 개구부(WLH)의 바닥부의 측벽에 노출된 수평 희생층(S114)을 제거하고, 수평 희생층(S114)이 제거된 부분 내에 폴리실리콘을 채워 수평 반도체층(114)을 형성할 수 있다.
이후, 게이트 스택 분리 개구부(WLH) 측벽에 노출된 복수의 희생층(S130)을 제거하고, 희생층(S130)이 제거된 부분 내에 도전 물질을 채워 복수의 게이트 전극(130)을 형성할 수 있다.
이후 게이트 스택 분리 개구부(WLH) 내부에 절연 물질을 사용하여 스택 분리 절연층(WLI)을 형성할 수 있다.
전술한 공정들을 수행하여 반도체 장치(100)가 완성될 수 있다.
일반적으로, 제1 내지 제3 하부 선택 게이트 전극이 서로 동일한 수직 레벨에 배치되는 비교예에 따른 반도체 장치에서는 제1 하부 선택 게이트 전극과 제2 하부 선택 게이트 전극 사이의 전기적 분리 영역이 상대적으로 작은 폭으로 형성된다. 특히 작은 사이즈를 갖는 채널 구조물(140)이 지그재그 형상으로 배열되므로, 평면도에서 상기 전기적 분리 영역은 좁은 폭을 갖는 물결 무늬 모양으로 형성될 수 있다. 특히 전기적 분리 영역이 먼저 형성된 후에 높은 종횡비를 갖는 채널홀이 몰드 스택을 관통하도록 형성하므로, 채널홀 형성 공정에서의 몰드 스택의 리닝(leaning) 또는 마스크 패턴의 정렬 오차 등에 의해 채널홀의 오정렬 불량이 발생하는 문제가 있다.
반면 예시적인 실시예들에 따르면, 제1 및 제3 하부 선택 게이트 전극들(GSL1, GSL3)과 제2 하부 선택 게이트 전극(GSL2)이 서로 다른 수직 레벨에 배치될 수 있고, 따라서 몰드 스택의 리닝 또는 마스크 패턴의 정렬 오차가 발생하더라도 채널홀의 오정렬 불량이 방지될 수 있다.
도 30은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템(1000)을 개략적으로 나타낸 도면이다.
도 30을 참조하면, 데이터 저장 시스템(1000)은 하나 이상의 반도체 장치(1100), 및 반도체 장치(1100)와 전기적으로 연결되는 메모리 컨트롤러(1200)를 포함할 수 있다. 데이터 저장 시스템(1000)은 예를 들어 적어도 하나의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 반도체 장치일 수 있으며, 예를 들어, 반도체 장치(1100)는 도 1 내지 도 28을 참조하여 설명한 반도체 장치(10, 100, 100A, 100B, 100C, 200, 200A) 중 하나를 포함하는 NAND 플래쉬 반도체 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 제1 구조물(1100F)은 로우 디코더(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다.
제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 복수의 워드 라인(WL), 제1 및 제2 스트링 선택 라인(UL1, UL2), 제1 및 제2 접지 선택 라인(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이에 있는 복수의 메모리 셀 스트링(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 복수의 메모리 셀 스트링(CSTR)은 각각 공통 소스 라인(CSL)에 인접하는 접지 선택 트랜지스터(LT1, LT2), 비트라인(BL)에 인접하는 스트링 선택 트랜지스터(UT1, UT2), 및 접지 선택 트랜지스터(LT1, LT2)와 스트링 선택 트랜지스터(UT1, UT2)와의 사이에 배치되는 복수의 메모리 셀 트랜지스터(MCT)를 포함할 수 있다. 접지 선택 트랜지스터(LT1, LT2)의 개수와 스트링 선택 트랜지스터(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 복수의 접지 선택 라인(LL1, LL2)은 각각 접지 선택 트랜지스터(LT1, LT2)의 게이트 전극에 연결될 수 있다. 워드 라인(WL)은 메모리 셀 트랜지스터(MCT)의 게이트 전극에 연결될 수 있다. 복수의 스트링 선택 라인(UL1, UL2)은 각각 스트링 선택 트랜지스터(UT1, UT2)의 게이트 전극에 연결될 수 있다.
공통 소스 라인(CSL), 복수의 접지 선택 라인(LL1, LL2), 복수의 워드 라인(WL), 및 복수의 스트링 선택 라인(UL1, UL2)은 로우 디코더(1110)에 연결될 수 있다. 복수의 비트라인(BL)은 페이지 버퍼(1120)에 전기적으로 연결될 수 있다.
반도체 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 메모리 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 로직 회로(1130)와 전기적으로 연결될 수 있다.
메모리 컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 일부 실시예들에서, 데이터 저장 시스템(1000)은 복수의 반도체 장치(1100)를 포함할 수 있으며, 이 경우, 메모리 컨트롤러(1200)는 복수의 반도체 장치(1100)를 제어할 수 있다.
프로세서(1210)는 메모리 컨트롤러(1200)를 포함한 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 복수의 메모리 셀 트랜지스터(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 복수의 메모리 셀 트랜지스터(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 31은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템(2000)을 개략적으로 나타낸 사시도이다.
도 31을 참조하면, 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001), 메인 기판(2001)에 실장되는 메모리 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001) 상에 형성되는 복수의 배선 패턴(2005)에 의해 메모리 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 메모리 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
메모리 컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 데이터 저장 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 데이터 저장 시스템(2000)에 DRAM(2004)이 포함되는 경우, 메모리 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지(2003a, 2003b)를 포함할 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b)는 각각 복수의 반도체 칩(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 복수의 반도체 칩(2200), 복수의 반도체 칩(2200) 각각의 하면에 배치되는 접착층(2300), 복수의 반도체 칩(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 복수의 반도체 칩(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 복수의 패키지 상부 패드(2130)를 포함하는 인쇄회로 기판일 수 있다. 복수의 반도체 칩(2200)은 각각 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 30의 입출력 패드(1101)에 해당할 수 있다. 복수의 반도체 칩(2200) 각각은 도 1 내지 도 28을 참조하여 설명한 반도체 장치(10, 100, 100A, 100B, 100C, 200, 200A) 중 적어도 하나를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)는 입출력 패드(2210)와 패키지 상부 패드(2130)를 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드(2130)와 전기적으로 연결될 수 있다. 예시적인 실시예들에서, 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, TSV(through silicon via)를 을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 메모리 컨트롤러(2002)와 복수의 반도체 칩(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 메모리 컨트롤러(2002)와 복수의 반도체 칩(2200)이 실장되고, 상기 인터포저 기판 상에 형성되는 배선에 의해 메모리 컨트롤러(2002)와 복수의 반도체 칩(2200)이 서로 연결될 수도 있다.
도 32는 예시적인 실시예들에 따른 반도체 패키지들(2003)을 개략적으로 나타낸 단면도이다. 도 32는 도 31의 II-II' 선을 따른 단면도이다.
도 32를 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 복수의 패키지 상부 패드(2130, 도 31 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 복수의 하부 패드(2125), 및 패키지 기판 바디부(2120) 내부에서 복수의 패키지 상부 패드(2130, 도 31 참조)와 복수의 하부 패드(2125)를 전기적으로 연결하는 복수의 내부 배선(2135)을 포함할 수 있다. 도 32에 도시된 바와 같이, 복수의 패키지 상부 패드(2130)는 복수의 연결 구조물(2400)과 전기적으로 연결될 수 있다. 도 32에 도시된 바와 같이, 복수의 하부 패드(2125)는 복수의 도전성 범프(2800)를 통해 도 31에 도시된 데이터 저장 시스템(2000)의 메인 기판(2001) 상의 복수의 배선 패턴(2005)에 연결될 수 있다. 복수의 반도체 칩(2200) 각각은 도 1 내지 도 28을 참조하여 설명한 반도체 장치(10, 100, 100A, 100B, 100C, 200, 200A) 중 적어도 하나를 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 장치
GSL1, GSL2, GSL3: 하부 선택 게이트 전극
GI_U1, GI_U2, GI_L1, GI_L2: 절연 분리층

Claims (10)

  1. 주변 회로 구조물;
    상기 주변 회로 구조물 상에 배치되며, 복수의 스트링들을 포함하는 메모리 셀 블록으로서, 각각의 스트링은 수직 방향으로 직렬 연결되는 하부 선택 트랜지스터, 메모리 셀 트랜지스터들, 및 상부 선택 트랜지스터를 포함하는, 메모리 셀 블록; 및
    상기 메모리 셀 블록 상의 비트 라인들로서, 상기 복수의 스트링들 중 제1 스트링, 제2 스트링, 및 제3 스트링과 전기적으로 연결되는 제1 비트 라인을 포함하는, 비트 라인들을 포함하고,
    상기 제1 스트링의 상기 하부 선택 트랜지스터는 제1 하부 선택 게이트 전극을 포함하고,
    상기 제2 스트링의 상기 하부 선택 트랜지스터는, 상기 제1 하부 선택 게이트 전극과 다른 수직 레벨에 배치되고 상기 제1 하부 선택 게이트 전극과 전기적으로 분리되는 제2 하부 선택 게이트 전극을 포함하고,
    상기 제3 스트링의 상기 하부 선택 트랜지스터는, 상기 제1 하부 선택 게이트 전극과 동일한 수직 레벨에 배치되며 상기 제1 및 제2 하부 선택 게이트 전극과 전기적으로 분리되는 제3 하부 선택 게이트 전극을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 상부 선택 트랜지스터는,
    제1 상부 선택 트랜지스터와,
    상기 제1 상부 선택 트랜지스터 아래에 배치되는 제2 상부 선택 트랜지스터와,
    상기 제2 상부 선택 트랜지스터 아래에 배치되는 제3 상부 선택 트랜지스터를 포함하고,
    상기 제1 스트링의 상기 제1 상부 선택 트랜지스터, 상기 제2 스트링의 상기 제1 상부 선택 트랜지스터, 및 상기 제3 스트링의 상기 제3 상부 선택 트랜지스터는 하나의 제1 상부 선택 게이트 전극을 공유하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1 스트링의 상기 제1 상부 선택 트랜지스터, 상기 제2 스트링의 상기 제2 상부 선택 트랜지스터, 및 상기 제3 스트링의 상기 제3 상부 선택 트랜지스터는 제1 문턱 전압을 가지고,
    상기 제2 및 제3 스트링의 상기 제1 상부 선택 트랜지스터들, 상기 제1 및 제3 스트링의 상기 제2 상부 선택 트랜지스터들, 및 상기 제1 및 제2 스트링의 상기 제3 상부 선택 트랜지스터들은 제2 문턱 전압을 가지며,
    상기 제2 문턱 전압은 상기 제1 문턱 전압보다 큰 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 제1 문턱 전압은 음의 값을 가지고,
    상기 제2 문턱 전압은 양의 값을 갖는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 주변 회로 구조물 상에서 상기 메모리 셀 블록의 양 측에 배치되며 제1 수평 방향으로 연장되는 제1 및 제2 스택 분리 절연층들; 및
    상기 제2 하부 선택 게이트 전극의 양 측에 배치되는 제1 상부 절연 분리층과 제2 상부 절연 분리층을 더 포함하고,
    상기 제1 상부 절연 분리층은 상기 제1 스택 분리 절연층과 접촉하고,
    상기 제2 상부 절연 분리층은 상기 제2 스택 분리 절연층과 접촉하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 복수의 스트링들은,
    상기 제1 스트링과 상기 제2 스트링 사이에 배치되는 제4 스트링,
    상기 제2 스트링과 상기 제3 스트링 사이에 배치되는 제5 스트링, 및
    상기 제3 스트링과 상기 제2 스택 분리 절연층 사이에 배치되는 제6 스트링을 더 포함하고,
    상기 비트 라인들은, 상기 제1 비트 라인에 인접하게 배치되고 상기 제4 내지 제6 스트링들에 전기적으로 연결되는 제2 비트 라인을 더 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서, 상기 제4 스트링의 상기 하부 선택 트랜지스터는 상기 제1 스트링의 상기 하부 선택 트랜지스터와 상기 제1 하부 게이트 전극을 공유하고,
    상기 제5 스트링의 상기 하부 선택 트랜지스터는 상기 제2 스트링의 상기 하부 선택 트랜지스터와 상기 제2 하부 게이트 전극을 공유하고,
    상기 제6 스트링의 상기 하부 선택 트랜지스터는 상기 제3 스트링의 상기 하부 선택 트랜지스터와 상기 제3 하부 게이트 전극을 공유하는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서, 상기 복수의 스트링들 각각은,
    상기 메모리 셀 트랜지스터들 아래에 위치하고 상기 하부 선택 트랜지스터와 직렬 연결되는 하부 공통 선택 트랜지스터, 및
    상기 메모리 셀 트랜지스터들 위에 배치되고 상기 상부 선택 트랜지스터와 직렬 연결되는 상부 공통 선택 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 상기 복수의 스트링들은,
    상기 제3 스트링에 인접하게 배치되고, 상기 제1 비트 라인에 전기적으로 연결되는 제7 스트링을 더 포함하고,
    상기 제7 스트링의 상기 하부 선택 트랜지스터는, 상기 제2 하부 선택 게이트 전극과 동일한 수직 레벨에 배치되며 상기 제1 내지 제3 하부 선택 게이트 전극들과 전기적으로 분리되는 제4 하부 선택 게이트 전극을 포함하는 것을 특징으로 하는 반도체 장치.
  10. 주변 회로 구조물;
    상기 주변 회로 구조물 상에서 수직 방향으로 서로 이격되어 배치되는 복수의 게이트 전극들;
    상기 복수의 게이트 전극들의 양 측에 배치되며 제1 수평 방향으로 연장되는 제1 및 제2 스택 분리 절연층들;
    상기 복수의 게이트 전극들을 관통하여 수직 방향으로 연장되는 복수의 채널 구조물들; 및
    상기 복수의 게이트 전극들 상에서 상기 복수의 채널 구조물과 전기적으로 연결되는 비트 라인들을 포함하고,
    상기 복수의 채널 구조물들은 상기 비트 라인들 중 제1 비트 라인에 연결되는 제1 채널 구조물, 제2 채널 구조물, 및 제3 채널 구조물을 포함하고,
    상기 복수의 게이트 전극들은,
    상기 제1 채널 구조물의 하부 측벽을 둘러싸는 제1 하부 선택 게이트 전극,
    상기 제2 채널 구조물의 하부 측벽을 둘러싸며 상기 제1 하부 선택 게이트 전극보다 높은 수직 레벨에 배치되는 제2 하부 선택 게이트 전극,
    상기 제3 채널 구조물의 하부 측벽을 둘러싸며 상기 제1 하부 선택 게이트 전극과 동일한 수직 레벨에 배치되는 제3 하부 선택 게이트 전극,
    상기 제1 내지 제3 하부 선택 게이트 전극 상에 배치되고, 각각이 상기 제1 내지 제3 채널 구조물의 측벽을 둘러싸는 복수의 워드 라인들; 및
    상기 복수의 워드 라인들 상에서 상기 제1 내지 제3 채널 구조물의 측벽을 둘러싸는 상부 선택 게이트 전극들을 포함하는 것을 특징으로 하는 반도체 장치.
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