CN114695372A - 半导体器件和包括半导体器件的电子系统 - Google Patents

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Abstract

一种半导体器件的晶体管，包括隔离区域、设置在隔离区域中的有源区域、在有源区域上沿第二方向延伸的栅极、以及分别在栅极的第一侧和第二侧上的有源区域中沿垂直于第二方向的第一方向延伸的源极和漏极区域。源极和漏极区域包括低浓度源极和漏极掺杂区域，该低浓度源极和漏极掺杂区域包括第一和第二低浓度源极和漏极掺杂区域。源极和漏极区域还包括高浓度源极和漏极掺杂区域，该高浓度源极和漏极掺杂区域分别设置在低浓度源极和漏极掺杂区域中并且具有高于低浓度源极和漏极掺杂区域的掺杂浓度。第一低浓度源极和漏极掺杂区域在第二方向上的第一长度大于第二低浓度源极和漏极掺杂区域在第二方向上的第二长度。

Description

半导体器件和包括半导体器件的电子系统
相关申请的交叉引用
本申请要求2020年12月28日在韩国知识产权局递交的韩国专利申请No.10-2020-0185216的优先权，其全部公开内容通过引用合并于此。
技术领域
本公开涉及半导体，更具体地，涉及半导体器件和包括该半导体器件的电子系统。
背景技术
半导体器件是一种包括诸如硅、锗、砷化镓等半导体材料的电子器件，该电子器件可用于存储数据。已经提出了一种能够在需要数据存储的电子系统中存储大量数据的半导体器件，例如闪存器件。闪存器件可以包括晶体管，例如高压晶体管。高压晶体管可以指具有高击穿电压的晶体管。
发明内容
本发明构思的实施例提供一种可以抑制击穿电压的降低并且可以促进增加的电流的半导体器件和包括该半导体器件的电子系统。
根据本发明构思的实施例，半导体器件包括：衬底、包括设置在衬底上的多个晶体管的外围电路、和由外围电路控制的存储器单元阵列。多个晶体管的每一个包括设置在衬底上的隔离区域、设置在隔离区域中的有源区域、在有源区域上沿第二方向延伸的栅极、和分别在栅极的第一侧和第二侧上的有源区域中沿垂直于第二方向的第一方向延伸的源极和漏极区域。源极和漏极区域包括低浓度源极和漏极掺杂区域，该低浓度源极和漏极掺杂区域包括设置在与栅极相邻的栅极相邻区域中的第一低浓度源极和漏极掺杂区域、以及设置在通过栅极相邻区域与栅极隔开的栅极远离区域中的第二低浓度源极和漏极掺杂区域。源极和漏极区域还包括高浓度源极和漏极掺杂区域，该高浓度源极和漏极掺杂区域分别设置在低浓度源极和漏极掺杂区域中并且具有高于低浓度源极和漏极掺杂区域的掺杂浓度。第一低浓度源极和漏极掺杂区域在第二方向上的第一长度大于第二低浓度源极和漏极掺杂区域在第二方向上的第二长度。
根据本发明构思的实施例，半导体器件包括外围电路，该外围电路包括多个晶体管。多个晶体管中的每一个包括在由隔离区域限定的有源区域上沿第二方向延伸的栅极、以及分别在栅极的沿第一方向的第一侧和第二侧上的有源区域中沿第一方向延伸的源极和漏极区域，第一方向垂直于第二方向。源极和漏极区域包括低浓度源极和漏极掺杂区域，该低浓度源极和漏极掺杂区域包括设置在与栅极相邻的栅极相邻区域中的第一低浓度源极和漏极掺杂区域、以及位于通过栅极相邻区域与栅极隔开的栅极远离区域中的第二低浓度源极和漏极掺杂区域。源极和漏极区域还包括高浓度源极和漏极掺杂区域，该高浓度源极和漏极掺杂区域具有高于低浓度源极和漏极掺杂区域的掺杂浓度。第一低浓度源极和漏极掺杂区域在第二方向上的第一长度大于第二低浓度源极和漏极掺杂区域在第二方向上的第二长度。
根据本发明构思的实施例，电子系统包括主基板、设置在主基板上的半导体器件和电连接到半导体器件的控制器。半导体器件包括外围电路，该外围电路包括多个晶体管。多个晶体管中的每一个包括在由隔离区域限定的有源区域上沿第二方向延伸的栅极、以及分别在栅极的第一侧和第二侧上的有源区域中沿垂直于第二方向的第一方向延伸的源极和漏极区域。源极和漏极区域包括：低浓度源极和漏极掺杂区域，该低浓度源极和漏极掺杂区域包括设置在与栅极相邻的栅极相邻区域中的第一低浓度源极和漏极掺杂区域、以及设置在通过栅极相邻区域与栅极隔开的栅极远离区域中的第二低浓度源极和漏极掺杂区域。源极和漏极区域还包括高浓度源极和漏极掺杂区，该高浓度源极和漏极掺杂区域具有高于低浓度源极和漏极掺杂区域的掺杂浓度。第一低浓度源极和漏极掺杂区域在第二方向上的第一长度大于第二低浓度源极和漏极掺杂区域在第二方向上的第二长度。
附图说明
通过参照附图详细描述本发明构思的实施例，本发明构思的以上和其他特征将变得更显而易见，在附图中：
图1是根据本发明构思的实施例的半导体器件的框图；
图2是根据本发明构思的实施例的半导体器件的示意性透视图；
图3是根据本发明构思的实施例的半导体器件的示意性透视图；
图4是根据本发明构思的实施例的半导体器件的存储器单元阵列的等效电路图；
图5是根据本发明构思的实施例的半导体器件的部分区域的示意性平面图；
图6是根据本发明构思的实施例的存储器单元块的平面图；
图7是沿图6的线X1-X1’截取的放大截面图；
图8是沿图6的线Y1-Y1’截取的放大截面图；
图9是图8的VCX区域的放大截面图；
图10是根据本发明构思的实施例的半导体器件的示意图；
图11是根据本发明构思的实施例的半导体器件的截面图；
图12是根据本发明构思的实施例的半导体器件中包括的晶体管的平面图；
图13是沿图12的线X2-X2’截取的放大截面图；
图14是沿图12的线Y2-Y2’截取的放大截面图；
图15是沿图12的线Y3-Y3’截取的放大截面图；
图16是根据本发明构思的实施例的半导体器件中包括的晶体管的平面图；
图17是沿图16的线X3-X3’截取的放大截面图；
图18是沿图16的线Y4-Y4’截取的放大截面图；
图19是沿图16的线Y5-Y5’截取的放大截面图；
图20是根据本发明构思的实施例的半导体器件的截面图；
图21是包括根据本发明构思的实施例的半导体器件的电子系统的示意图；
图22是包括根据本发明构思的实施例的半导体封装的电子系统的示意透视图；以及
图23是根据本发明构思的实施例的半导体封装的示意性截面图。
具体实施方式
以下将参照附图更全面地描述本发明构思的实施例。贯穿附图的相同附图标记可以表示相同元件。本发明构思的以下实施例可以仅通过一个实施例来实现，或者以下实施例可以通过组合一个或多个实施例来实现。因此，本发明构思不应被解释为限于一个实施例。
本文中使用的单数形式“一”、“一个”和“该”意在还包括复数形式，除非上下文另外明确指出。
图1是根据本发明构思的实施例的半导体器件10的框图。
参照图1，半导体器件10可以包括存储器单元阵列20和外围电路30。存储器单元阵列20可以由外围电路30控制。存储器单元阵列20可以包括多个存储器单元块BLK1至BLKp。多个存储器单元块BLK1至BLKp中的每一个可以包括多个存储器单元。多个存储器单元块BLK1至BLKp可以通过多条位线BL、多条字线WL、至少一条串选择线SSL和至少一条地选择线GSL连接到外围电路30。
外围电路30可以包括行解码器32、页缓冲器34、数据输入/输出(I/O)电路36、控制逻辑38和公共源极线驱动器39。外围电路30还可以包括各种电路，例如用于产生半导体器件10的操作所需的各种电压的电压产生电路、用于校正从存储器单元阵列20读取的数据的错误的纠错电路、以及I/O接口。
在一些实施例中，构成外围电路30的部件中的每一个可以包括多个晶体管，例如金属氧化物硅(MOS)晶体管。在一些实施例中，构成外围电路30的部件中的每一个可以包括多个晶体管，例如高压晶体管。
在一些实施例中，高压晶体管可以是具有约5伏(V)至约10V的击穿电压的晶体管。在一些实施例中，高压晶体管可以是具有10V或更高的击穿电压的晶体管。在一些实施例中，高压晶体管可以是具有约10V至约30V的击穿电压的晶体管。
存储器单元阵列20可以通过多条字线WL、多条串选择线SSL和多条地选择线GSL连接到行解码器32，并且可以通过多条位线BL连接到页缓冲器34。在存储器单元阵列20中，多个存储器单元块BLK1至BLKp中的每一个存储器单元块中包括的多个存储器单元中的每一个存储器单元可以是闪存单元。存储器单元阵列20可以包括三维(3D)存储器单元阵列。3D存储器单元阵列可以包括多个NAND串，并且多个NAND串中的每一个可以包括分别连接到多条字线WL的多个竖直堆叠的存储器单元。
外围电路30可以从半导体器件10的外部接收地址ADDR、命令CMD和控制信号CTRL，并且可以向半导体器件10外部的器件发送数据DATA和从半导体器件10外部的器件接收数据DATA。行解码器32可以响应于来自外部的地址ADDR从多个存储器单元块BLK1至BLKp中选择至少一个存储器单元块，并且可以选择连接到选定的存储器单元块的字线WL、串选择线SSL和地选择线GSL。行解码器32可以将用于执行存储器操作的电压传送到字线WL，该字线WL连接到选定的存储器单元块。
页缓冲器34可以通过多条位线BL连接到存储器单元阵列20。在执行编程操作时，页缓冲器34可以通过将基于存储器单元阵列20中存储的数据DATA的电压施加到位线BL，来用作写入驱动器。在执行读取操作时，页缓冲器34可以通过感测存储器单元阵列20中存储的数据DATA，来用作感测放大器。页缓冲器34可以基于从控制逻辑38提供的控制信号PCTL来操作。
数据I/O电路36可以通过多条数据线DL连接到页缓冲器34。在执行编程操作时，数据I/O电路36可以从存储器控制器接收数据DATA，并且可以基于从控制逻辑38提供的列地址C_ADDR将编程数据DATA提供给页缓冲器34。在执行读取操作时，数据I/O电路36可以基于列地址C_ADDR向存储器控制器提供存储在页缓冲器34中的读取数据DATA。
数据I/O电路36可以将输入到数据I/O电路36的地址或命令传送到控制逻辑38或行解码器32。外围电路30还可以包括静电放电(ESD)电路和上拉/下拉驱动器。
控制逻辑38可以从存储器控制器接收命令CMD和控制信号CTRL。控制电路38可以将行地址R_ADDR提供给行解码器32，并且可以将列地址C_ADDR提供给数据I/O电路36。控制逻辑38可以响应于控制信号CTRL，产生在半导体器件10中使用的各种内部控制信号。例如，在执行诸如编程操作或擦除操作之类的存储器操作时，控制逻辑38可以控制提供给字线WL和位线BL的电压电平。
公共源极线驱动器39可以通过多条公共源极线CSL连接到存储器单元阵列20。公共源极线驱动器39可以基于控制逻辑38的偏置信号CTRL_BIAS向公共源极线CSL施加公共源极电压(例如，电源电压)或地电压。
图2是根据本发明构思的实施例的半导体器件10的示意性透视图。
参照图2，半导体器件10可以包括可以布置在第三方向(Z方向)上的单元阵列结构CAS和外围电路结构PCS，该第三方向是竖直方向。第一方向(X方向)是水平方向，并且第二方向(Y方向)是可以垂直于第一方向的水平方向。第三方向可以垂直于第一方向和第二方向。单元阵列结构CAS可以包括图1的存储器单元阵列20。
在一些实施例中，外围电路结构PCS可以包括多个晶体管，例如MOS晶体管。在一些实施例中，外围电路结构PCS可以包括多个晶体管，例如高压晶体管。在一些实施例中，高压晶体管可以是具有约5V至约10V的击穿电压的晶体管。在一些实施例中，高压晶体管可以是具有10V或更高的击穿电压的晶体管。在一些实施例中，高压晶体管可以是具有约10V至约30V的击穿电压的晶体管。外围电路结构PCS可以包括图1的外围电路30。
单元阵列结构CAS可以包括多个拼块(tile)24。多个拼块24中的每一个可以包括多个存储器单元块BLK1至BLKp。多个存储器单元块BLK1至BLKp中的每一个可以包括可以三维布置的多个存储器单元。
图3是根据本发明构思的实施例的半导体器件10-1的示意性透视图。
参照图3，与图2的单元阵列结构CAS和外围电路结构PCS不同，半导体器件10-1可以包括可以布置在第一方向上的单元阵列结构CAS和外围电路结构PCS。
单元阵列结构CAS可以包括图1的存储器单元阵列20。在一些实施例中，外围电路结构PCS可以包括参照图2描述的多个晶体管，例如MOS晶体管或高压晶体管。外围电路结构PCS可以包括图1的外围电路30。
类似于图2，单元阵列结构CAS可以包括多个拼块24。多个拼块24中的每一个可以包括多个存储器单元块BLK1至BLKp。多个存储器单元块BLK1至BLKp中的每一个可以包括可以三维布置的存储器单元。
图4是根据本发明构思的实施例的半导体器件的存储器单元阵列MCA的等效电路图。
具体地，具有竖直沟道结构的竖直NAND闪存器件的等效电路图如图4所示。在实施例中，图1至图3所示的多个存储器单元块BLK1至BLKp中的每一个可以包括具有图4所示的电路配置的存储器单元阵列MCA。
存储器单元阵列MCA可以包括多个存储器单元串MS。存储器单元阵列MCA可以包括多条位线BL(BL1至BLm)、多条字线WL(WL1至WLn)、至少一条串选择线SSL、至少一条地选择线GSL和公共源极线CSL。
多个存储器单元串MB可以形成在多条位线BL和公共源极线CSL之间。在图4中，示出了多个存储器单元串MS中的每一个包括一条地选择线GSL和两条串选择线SSL的示例，但是本发明构思的实施例不必局限于此。例如，多个存储器单元串MS中的每一个可以包括一条串选择线SSL。
多个存储器单元串MS中的每一个可以包括串选择晶体管SST、地选择晶体管GST和多个存储器单元晶体管MC1至MCn。串选择晶体管SST的漏极区域可以连接到位线BL，地选择晶体管GST的源极区域可以连接到公共源极线CSL。公共源极线CSL可以是多个地选择晶体管GST的源极区域共同连接的区域。
串选择晶体管SST可以连接到串选择线SSL，而地选择晶体管GST可以连接到地选择线GSL。多个存储器单元晶体管MC1至MCn中的每一个可以连接到字线WL。
图5是根据本发明构思的实施例的半导体器件100的部分区域的示意性平面图。
参照图5，半导体器件100的单元阵列结构CAS可以包括上衬底110和可以布置在上衬底110上的多个存储器单元块BLK1至BLKp。
如图2所示的外围电路结构PCS可以布置在上衬底110下方。多个存储器单元块BLK1至BLKp可以在第三方向上与外围电路结构PCS重叠，而上衬底110在第三方向上设置在多个存储器单元块BLK1至BLKp与外围电路结构PCS之间。布置在上衬底110下方的外围电路结构PCS可以包括图1的外围电路30。
单元阵列结构CAS可以包括存储器单元区域MEC和连接区域CON，连接区域CON可以在第一方向上布置在存储器单元区域MEC的两侧中的每一侧。多个存储器单元块BLK1至BLKp中的每一个可以包括存储器堆叠结构MST，存储器堆叠结构MST可以在存储器单元区域MEC和连接区域CON之上沿第一方向延伸。
存储器堆叠结构MST可以包括多条栅极线130，多条栅极线130可以在上衬底110的存储器单元区域MEC和连接区域CON中堆叠以在第三方向上彼此重叠。在多个存储器堆叠结构MST中的每一个中，栅极堆叠GS可以包括多条栅极线130。
在多个存储器堆叠结构MST中的每一个中，多条栅极线130可以构成图4所示的地选择线GSL、多条字线WL和串选择线SSL。随着与上衬底110的距离增加，多条栅极线130的面积可以逐渐减小。在第三方向上重叠的多条栅极线130中的每条栅极线130的中心部分可以构成存储器单元区域MEC，并且多条栅极线130中的每条栅极线130的边缘部分可以构成连接区域CON。
多个字线切割结构WLC可以在存储器单元区域MEC和连接区域CON中沿第一方向较长地延伸，并且可以布置在上衬底110上。多个字线切割结构WLC可以在第二方向上彼此间隔开。多个存储器单元块BLK1至BLKp可以各自布置在多个字线切割结构WLC中的两个相邻字线切割结构WLC之间。
图6是示出了存储器单元块BLK11和BLK12的一些元件的平面图，可以将其理解为图5所示的多个存储器单元块BLK1至BLKp的代表。图7是沿图6的线X1-X1′截取的放大截面图。图8是沿图6的线Y1-Y1′截取的放大截面图。图9是图8中的VCX区域的放大截面图。
参照图6至图9，半导体器件100可以包括外围电路结构PCS和单元阵列结构CAS，单元阵列结构CAS可以布置在外围电路结构PCS上并且在第三方向上与外围电路结构PCS重叠，如图2所示。
单元阵列结构CAS可以包括上衬底110、绝缘板112、第一导电板114、第二导电板118和存储器堆叠结构MST。在单元阵列结构CAS中，第一导电板114、第二导电板118和存储器堆叠结构MST可以依次堆叠在存储器单元区域MEC中的上衬底110上。在单元阵列结构CAS中，绝缘板112、第二导电板118和存储器堆叠结构MST可以依次堆叠在连接区域CON中的上衬底110上。
第一导电板114和第二导电板118可以执行图3的公共源极线CSL的功能。第一导电板114和第二导电板118可以用作源极区，其可以向单元阵列结构CAS中包括的多个竖直存储器单元提供电流。
在一些实施例中，上衬底110可以包括诸如多晶硅之类的半导体材料。第一导电板114和第二导电板118中的每一个可以包括掺杂多晶硅、金属层或其组合。金属层可包括钨(W)，但金属层可备选地或额外地包括其他材料。
存储器堆叠结构MST可以包括栅极堆叠GS。栅极堆叠GS可以包括可以在第一方向上平行延伸并且可以在第三方向上彼此重叠的多条栅极线130。多条栅极线130中的每一条可以包括金属、金属硅化物、杂质掺杂半导体、或其组合。例如，多条栅极线130中的每一条可以包括诸如钨、镍、钴或钽之类的金属，诸如钨硅化物、镍硅化物、钴硅化物或钽硅化物之类的金属硅化物，掺杂多晶硅，或其组合。
绝缘层132可以布置在第二导电板118和多条栅极线130之间以及多条栅极线130中的两条相邻的栅极线130之间。多条栅极线130中最上面的栅极线130可以至少部分地被绝缘层132覆盖。绝缘层132可以包括氧化硅。
在存储器单元区域MEC和连接区域CON中，多个字线切割结构WLC可以在上衬底110上沿第一方向延伸。存储器单元块BLK11和BLK12中包括的多条栅极线130中的每一条在第二方向上的宽度可以由多个字线切割结构WLC限定。
每一个字线切割结构WLC可以包括绝缘结构。在一些实施例中，绝缘结构可以包括氧化硅、氮化硅、氮氧化硅或低k介电材料。例如，绝缘结构可以包括氧化硅层、氮化硅层、SiON层、SiOCN层、SiCN层或其组合。在一些实施例中，绝缘结构的至少一部分可以包括气隙(air gap)。如本文所用，术语“空气(air)”可以表示包括在空气中的或在制造过程中使用的其他气体，例如氮气。
构成一个栅极堆叠GS的多条栅极线130可以竖直堆叠在两个相邻字线切割结构WLC之间的第二导电板118上。构成一个栅极堆叠GS的多条栅极线130可以包括上面参照图4所述的地选择线GSL、多条字线WL和串选择线SSL。
如图8所示，多条栅极线130中的两条上栅极线130可以在第二方向上彼此间隔开，在其间设置有串选择线切割结构SSLC。两条上栅极线130可以构成上面参照图4所述的串选择线SSL。
在图8中，示出了在一个栅极堆叠GS中形成一个串选择线切割结构SSLC的示例，但是本发明构思的实施例不必局限于此。例如，可以在一个栅极堆叠GS中形成至少两个串选择线切割结构SSLC。串选择线切割结构SSLC可以填充有绝缘层。在一些实施例中，串选择线切割结构SSLC可以包括绝缘层，该绝缘层可以包括氧化物、氮化物或其组合。在一些实施例中，串选择线切割结构SSLC的至少一部分可以包括气隙。
如图6和图8所示，多个沟道结构180可以穿过多条栅极线130、多个绝缘层132、第二导电板118和第一导电板114，并且可以在存储器单元区域MEC中的上衬底110上沿第三方向延伸。多个沟道结构180可以在第一方向和第二方向上以特定间隔彼此间隔开。多个沟道结构180可以各自包括栅极介电层182、沟道区域184、掩埋绝缘层186和漏极区域188。
如图9所示，栅极介电层182可以包括可以从沟道区域184起依次形成的隧道介电层TD、电荷存储层CS和阻挡介电层BD。然而，隧道介电层TD、电荷存储层CS和阻挡介电层BD中的每一个的相对厚度不限于图9的图示，并且可以进行各种修改。
隧道介电层TD可以包括氧化硅、氧化铪、氧化铝、氧化锆或氧化钽。电荷存储层CS可以是可以存储从沟道区域184穿过隧道介电层TD的电子的区域，并且可以包括氮化硅、氮化硼、氮化硼硅或杂质掺杂多晶硅。阻挡介电层BD可以包括氧化硅、氮化硅或具有比氧化硅更高的介电常数的金属氧化物。金属氧化物可包括氧化铪、氧化铝、氧化锆、氧化钽或其组合。
如图9所示，第一导电板114可以在第一和/或第二方向上穿过栅极介电层182的部分区域并且可以接触沟道区域184。在第一导电板114中，在第三方向上与栅极介电层182相邻的部分在第三方向上的厚度可以大于在第三方向上与第二导电板118相邻的部分在第三方向上的厚度。
栅极介电层182可以包括至少部分地覆盖第一导电板114上方的沟道区域184的侧壁的部分，和至少部分地覆盖第一导电板114下方的沟道区域的底面的部分。栅极介电层182的最下面部分可以设置在沟道区域184和上衬底110之间。沟道区域184的侧壁可以接触第一导电板114并且可以电连接到第一导电板114。
如图8和图9所示，沟道区域184可以具有圆柱形状。沟道区域184可以包括掺杂多晶硅或未掺杂多晶硅。掩埋绝缘层186可以填充沟道区域184的内部空间。掩埋绝缘层186可以包括绝缘材料。例如，掩埋绝缘层186可以包括氧化硅、氮化硅、氮氧化硅或其组合。在一些实施例中，可以省略掩埋绝缘层186，而沟道区域184可以具有非中空的柱状结构。
漏极区域188可以包括掺杂多晶硅。多个漏极区域188可以通过第一上绝缘层187彼此绝缘。在存储器单元区域MEC中，多个沟道结构180和第一上绝缘层187可以至少部分地被第二上绝缘层189覆盖。
串选择线切割结构SSLC可以在第三方向上穿过第一上绝缘层187和第二上绝缘层189。串选择线切割结构SSLC的顶面、字线切割结构WLC的顶面和第二上绝缘层189的顶面可以在上衬底110的第一层LV1处延伸。串选择线切割结构SSLC、字线切割结构WLC和第二上绝缘层189可以至少部分地被第三上绝缘层190覆盖。第一上绝缘层187、第二上绝缘层189和第三上绝缘层190可以各自包括氧化物、氮化物或其组合。
如图6和图8所示，在存储器堆叠结构MST的存储器单元区域MEC中，多条位线BL可以布置在第三上绝缘层190上。多条位线BL可以在第二方向上平行延伸。多个沟道结构180中的每一个可以通过多个接触插塞194连接到多条位线BL，该多个接触插塞194可以穿过第二上绝缘层189和第三上绝缘层190。
如图7所示，在存储器堆叠结构MST的连接区域CON中，绝缘板112和第二导电板118可以依次堆叠在上衬底110上。绝缘板112可以包括具有多层结构的绝缘层，该多层结构包括可以依次地堆叠在上衬底110上的第一绝缘层112A、第二绝缘层112B和第三绝缘层112C。
在一些实施例中，第一绝缘层112A和第三绝缘层112C可以包括氧化硅，而第二绝缘层112B可以包括氮化硅。在连接区域CON中，多条栅极线130和多个绝缘层132中的每一个的边缘部分可以至少部分地被层间绝缘层138覆盖。层间绝缘层138可以包括氧化硅，但是层间绝缘层138可以备选地或额外地包括其他材料。
如图6和图7所示，在连接区域CON中，多个伪沟道结构D180可以穿过层间绝缘层138、多条栅极线130、多个绝缘层132、第二导电板118和绝缘板112，并且可以沿第三方向延伸。多个伪沟道结构D180可以在第一方向和第二方向上以特定间隔彼此间隔开。类似于多个沟道结构180，多个伪沟道结构D180可以包括栅极介电层182、沟道区域184、掩埋绝缘层186和漏极区域188。在一些实施例中，多个伪沟道结构D180中的每一个在第一方向和第三方向上的尺寸可以大于多个沟道结构180在第一方向和第三方向上的尺寸。
如图7所示，在连接区域CON中，层间绝缘层138可以被第一上绝缘层187覆盖。多个伪沟道结构D180中的每一个的漏极区域188可以通过第一上绝缘层187与相邻的漏极区域188绝缘。在连接区域CON中，多个伪沟道结构D180和第一上绝缘层187可以至少部分地被第二上绝缘层189覆盖。
如图6和图7所示，连接区域CON中两个相邻字线切割结构WLC之间的存储器单元块BLK11和BLK12中的每一个可以包括挡板(dam)结构DM。挡板结构DM可以穿过层间绝缘层138、多条栅极线130、多个绝缘层132、第二导电板118和绝缘板112，并且可以在上衬底110上沿第三方向延伸。
挡板结构DM可以包括第一绝缘衬层142、第二绝缘衬层144和主插塞146，它们可以从挡板孔DMH的内壁向挡板孔DMH的内部依次堆叠，该挡板孔DMH可以穿过层间绝缘层138、多条栅极线130、多个绝缘层132、第二导电板118和绝缘板112。
在一些实施例中，第一绝缘衬层142可以包括氧化硅，第二绝缘衬层144可以包括氮化硅，并且主插塞146可以包括多晶硅。然而，第一绝缘衬层142和第二绝缘衬层144可以备选地或额外地包括其他材料。
在图6中，示出了一个挡板结构DM布置在两个相邻字线切割结构WLC之间的实施例，但是本发明构思的实施例不必局限于此。例如，多个挡板结构DM可以在第二方向上布置成一行并且可以在两个相邻的字线切割结构WLC之间彼此间隔开。
如图6所示，多个伪字线切割结构XDC1、XDC2、XDC3和XDC4可以布置在存储器单元块BLK11和BLK12的每一个中。类似于多个字线切割结构WLC，多个伪字线切割结构XDC1、XDC2、XDC3和XDC4中的每一个可以沿第一方向延伸。
类似于挡板结构DM，在连接区域CON中，多个伪字线切割结构XDC1、XDC2、XDC3和XDC4中的每一个可以穿过层间绝缘层138、多条栅极线130、多个绝缘层132、第二导电板118和绝缘板112，并且可以在上衬底110上沿第三方向延伸。多个伪字线切割结构XDC1、XDC2、XDC3和XDC4中的每一个的材料可以与上述多个字线切割结构WLC中的每一个的材料相同。
如图7所示，穿过上衬底110、绝缘板112和第二导电板118的绝缘插塞120可以布置在连接区域CON的部分区域中。绝缘插塞120可以布置在可以与由挡板结构DM限定的通孔区域TA竖直相邻的区域中。绝缘插塞120可以包括氧化硅、氮化硅或其组合。
由挡板结构DM限定的通孔区域TA的一部分可以填充有绝缘岛INS。绝缘岛INS可以与多条栅极线130间隔开，挡板结构DM设置在绝缘岛INS和多条栅极线130之间。绝缘岛INS可以包括多绝缘层，其中绝缘层132和牺牲绝缘层134交替堆叠多次。在绝缘岛INS中，绝缘层132可以包括氧化硅，牺牲绝缘层134可以包括氮化硅。
在一些实施例中，绝缘岛INS可以包括单个绝缘层。在由挡板结构DM限定的通孔区域TA中，绝缘岛INS的上部可以填充有层间绝缘层138的一部分、第一上绝缘层187的一部分和第二上绝缘层189的一部分。
在由挡板结构DM限定的通孔区域TA中，多个通孔THV可以穿过绝缘岛INS、层间绝缘层138、第一上绝缘层187、第二上绝缘层189和第三上绝缘层190，并且可以沿第三方向延伸。多个通孔THV中的每一个的顶面可以接触形成在第三上绝缘层190上的布线层ML。
多个通孔THV中的每一个可以穿过绝缘插塞120并且可以沿第三方向延伸直到外围电路结构PCS。多个通孔THV中的每一个可以包括被绝缘插塞120和绝缘岛INS围绕的部分。多个通孔THV可以连接到外围电路结构PCS中包括的外围电路。多个通孔THV中的每一个可以包括钨、钛、钽、铜、铝、氮化钛、氮化钽、氮化钨或其组合。
如图7所示，分别连接到多条栅极线130的多个接触结构CTS可以布置在连接区域CON中。多个接触结构CTS中的每一个可以从多条栅极线130中的相应栅极线的边缘部分穿过层间绝缘层138、第一上绝缘层187、第二上绝缘层189和第三上绝缘层190，并且可以沿第三方向延伸。
多个接触结构CTS中的每一个的顶面可以接触形成在第三上绝缘层190上的布线层ML。在连接区域CON中，形成在第三上绝缘层190上的多个布线层ML可以布置在与布置在存储器单元区域MEC中的多条位线BL相同的高度处。多个接触结构CTS和多个布线层ML可以各自包括钨、钛、钽、铜、铝、氮化钛、氮化钽、氮化钨或其组合。
如图7和图8所示，外围电路结构PCS可以包括下衬底52、形成在下衬底52上的多个外围电路、以及多层布线结构MWS，多层布线结构MWS可以将多个外围电路彼此连接或可以将多个外围电路连接到存储器单元区域MEC中的元件。
下衬底52可以包括半导体衬底。例如，下衬底52可以包括硅(Si)、锗(Ge)或SiGe。有源区域AC可以通过隔离区域54设置在下衬底52中。有源区域AC可以是掺杂有导电类型与下衬底52的导电类型相同的杂质的阱区域。在一些实施例中，有源区域AC可以是p型阱区域。
构成外围电路的多个晶体管TR可以形成在有源区域AC上。多个晶体管TR中的每一个可以包括栅极PG和多个源极和漏极区域PSD，多个源极和漏极区域PSD可以形成在栅极PG两侧的有源区域AC中。多个源极和漏极区域PSD可以是掺杂有导电类型与下衬底52的导电类型不同的杂质的掺杂区域。在一些实施例中，多个源极和漏极区域PSD可以是n型区域。
外围电路结构PCS中包括的多个外围电路可以包括上面参照图1所述的外围电路30中包括的各种电路。在一些实施例中，外围电路结构PCS中包括的多个外围电路可以各自包括图1中所示的行解码器32、页缓冲器34、数据I/O电路36、控制逻辑38和和公共源极线驱动器39。
外围电路结构PCS中包括的多层布线结构MWS可以包括多个外围电路布线层ML60、ML61和ML62以及多个外围电路接触MC60、MC61和MC62。多个外围电路布线层ML60、ML61和ML62中的至少一些可以电连接到晶体管TR。多个外围电路接触MC60、MC61和MC62可以将多个晶体管TR中的一些晶体管TR连接到多个外围电路布线层ML60、ML61和ML62中的一些外围电路布线层。
布置在单元阵列结构CAS的连接区域CON中的多个通孔THV中的每一个可以通过外围电路结构PCS中包括的多层布线结构MWS连接到多个外围电路中的至少一个外围电路。多个通孔THV可以连接到多个外围电路布线层ML60、ML61和ML62中的一个。例如，多个通孔THV中的每一个可以接触多个外围电路布线层ML60、ML61和ML62中的最靠近单元阵列结构CAS的最上面的外围电路布线层ML62。在图7和图8中，多层布线结构MWS被示出为在第三方向上包括三层布线层，但是本发明构思的实施例不限于此。例如，多层布线结构MWS可以包括两层或四层或更多层布线层。
多个外围电路布线层ML60、ML61和ML62以及多个外围电路接触MC60、MC61和MC62可以各自包括金属、导电金属氮化物、金属硅化物或其组合。例如，多个外围电路布线层ML60、ML61和ML62以及多个外围电路接触MC60、MC61和MC62可以各自包括导电材料，例如钨、钼、钛、钴、钽、镍、钨硅化物、钛硅化物、钴硅化物、钽硅化物或镍硅化物。
外围电路结构PCS中包括的多个晶体管TR和多层布线结构MWS可以至少部分地被层间绝缘层70覆盖。多个通孔THV可以穿过层间绝缘层70的一部分并且可以接触外围电路布线层ML62的顶面。层间绝缘层70可以包括氧化硅、SiON或SiOCN。在图7中，为方便起见，外围电路结构PCS以X-Z截面示出，但在Y-Z截面中可以具有相同的形状。
图10是根据本发明构思的实施例的半导体器件100-1的示意图。
具体地，图10是半导体器件100-1中与图8的VCX区域相对应的部分的放大截面图。除了栅极介电层182A之外，半导体器件100-1的结构可以与参照图6至图9所述的半导体器件100的结构相同。将简要给出或省略图10中与图6至图9的描述相同的描述。
栅极介电层182A的结构可以与图7和图8的栅极介电层182的结构基本相同。栅极介电层182A可以包括第一阻挡介电层BD1和第二阻挡介电层BD2，而不是图7和图8的阻挡介电层BD。第一阻挡介电层BD1可以与沟道区域184平行地延伸，而第二阻挡介电层BD2可以围绕栅极线130。
第一阻挡介电层BD1和第二阻挡介电层BD2中的每一个可以包括氧化硅、氮化硅或金属氮化物。例如，第一阻挡介电层BD1可以包括氧化硅，第二阻挡介电层BD2可以包括介电常数大于氧化硅的金属氧化物。金属氧化物可包括氧化铪、氧化铝、氧化锆、氧化钽或其组合。
图11是根据本发明构思的实施例的半导体器件200的截面图。
具体地，示出了半导体器件200中的与沿图6的线Y1-Y1’截取的截面相对应的区域的一些元件的放大截面结构。在图11中，与图6至图9相同的附图标记指示相似的元件，并且将简要给出或省略重复的描述。
半导体器件200的结构可以与上面参照图6至图9所述的半导体器件100的结构基本相同。然而，半导体器件200的单元阵列结构CAS可以包括存储器堆叠结构MST2而不是存储器堆叠结构MST。
存储器堆叠结构MST2可以包括：包括多条栅极线130的下栅极堆叠GS21和包括多条栅极线230的上栅极堆叠GS22。在下栅极堆叠GS21中，绝缘层132可以布置在多条栅极线130中的两条相邻栅极线130之间。在上栅极堆叠GS22中，绝缘层232可以布置在多条栅极线230中的两条相邻栅极线230之间。在第三方向上的厚度比绝缘层132或绝缘层232在第三方向上的厚度更大的中间绝缘层250可以布置在下栅极堆叠GS21和上栅极堆叠GS22之间。绝缘层232和中间绝缘层250可以各自包括氧化硅。
在一些实施例中，下栅极堆叠GS21可以包括48、64或96条栅极线130，这些栅极线可以被堆叠成在第三方向上彼此重叠；而上栅极堆叠GS22可以包括48、64或96条栅极线230，这些栅极线可以被堆叠成在第三方向上彼此重叠。然而，本发明构思的实施例不必局限于此。例如，构成下栅极堆叠GS21的栅极线130的数量与构成上栅极堆叠GS22的栅极线230的数量之和可以是至少128。
在单元阵列结构CAS的存储器单元区域MEC中，多个沟道结构280可以穿过多条栅极线230、多个绝缘层232、中间绝缘层250、多条栅极线130、多个绝缘层132、第二导电板118和第一导电板114，并且可以在上衬底110上沿第三方向延伸。
多个沟道结构280可以包括栅极介电层282、沟道区域284、掩埋绝缘层286以及漏极区域288。栅极介电层282、沟道区域284、掩埋绝缘层286和漏极区域288的结构可以分别与图6和图8的多个沟道结构180中包括的栅极介电层182、沟道区域184、掩埋绝缘层186和漏极区域188的结构相同。
在被中间绝缘层250围绕的区域中，多个沟道结构280中包括的栅极介电层282、沟道区域284和掩埋绝缘层286中的每一个可以包括弯曲部分INF。弯曲部分INF可以在制造半导体器件200的工艺中形成。由于下沟道孔和上沟道孔之间在第二方向上的宽度差，弯曲部分INF可以在下沟道孔与上沟道孔接触的区域附近形成在栅极介电层282、沟道区域284和掩埋绝缘层286中的每一个中，下沟道孔形成在下栅极堆叠GS21和绝缘层132中，而上沟道孔形成在上栅极堆叠GS22和绝缘层132中。
栅极介电层282、沟道区域284、掩埋绝缘层286和漏极区域288的详细结构可以与上面参照图6至图8所述的栅极介电层182、沟道区域184、掩埋绝缘层186和漏极区域188的详细结构基本相同。
半导体器件200可以包括外围电路结构PCS。在外围电路结构PCS中，构成外围电路的多个晶体管TR可以形成在有源区域AC上。多个晶体管TR中的每一个可以包括栅极PG和多个源极和漏极区域PSD，多个源极和漏极区域PSD形成在栅极PG两侧的有源区域AC中。构成外围电路结构PCS的晶体管可以与上面参照图6至图8所述的晶体管相同。
图12是根据本发明构思的实施例的半导体器件中包括的晶体管的平面图。
具体地，图12可以是上述半导体器件10、10-1、100、100-1或200中包括的多个晶体管TR中的晶体管TR1的示意图。图12可以是上述的半导体器件10、10-1、100、100-1或200的外围电路结构PCS中的外围电路(例如，图1的外围电路30)中包括的多个晶体管TR中的晶体管TR1的示意图。在图12中，第一方向可以是沟道长度方向，而第二方向可以是沟道宽度方向。
晶体管TR1可以包括隔离区域302、有源区域304、栅极314以及源极和漏极区域306、310、308和312。隔离区域302和有源区域304可以分别对应于图7、图8和图11的隔离区域54和有源区域AC。栅极314以及源极和漏极区域306、310、308和312可以分别对应于图7、图8和图11的栅极PG和源极和漏极区域PSD。
如图12所示，有源区域304可以布置在隔离区域302中。有源区域304可以由隔离区域302限定。栅极314可以在有源区域304上沿第二方向延伸。栅极314可以布置在有源区域304的中间。栅极314可以部分地延伸到隔离区域302上并与隔离区域302重叠。栅极接触318可以布置在栅极314上。尽管仅示出了一个栅极接触318，但可以形成多个栅极接触318。
源极和漏极区域306、310、308和312可以分别在栅极314的两侧上的有源区域304中沿垂直于第二方向的第一方向延伸。源极和漏极区域306、310、308和312可以包括源极区域(即，低浓度源极掺杂区域306和高浓度源极掺杂区域310)和漏极区域(即，低浓度漏极掺杂区域308和高浓度漏极掺杂区域312)。
源极和漏极区域306、310、308和312可以是掺杂有导电类型与有源区域304的导电类型相反的杂质的区域。在一些实施例中，有源区域304可以是掺杂有p型杂质的区域，而源极和漏极区域306、310、308和312可以是掺杂有n型杂质的区域。
如上所述，源极和漏极区域306、310、308和312可以包括低浓度源极掺杂区域306、高浓度源极掺杂区域310、低浓度漏极掺杂区域308和高浓度漏极掺杂区域312。低浓度源极和漏极掺杂区域306和308可以包括：布置在与栅极314相邻的栅极相邻区域中的第一低浓度源极和漏极掺杂区域306a和308a，以及布置在通过栅极相邻区域与栅极314间隔开的栅极远离区域中的第二低浓度源极和漏极掺杂区域306b和308b。
低浓度源极和漏极掺杂区域306和308可以被称为轻掺杂漏极(LDD)区域。在晶体管TR1中，第一低浓度源极和漏极掺杂区域306a和308a以及第二低浓度源极和漏极掺杂区域306b和308b可以具有在第一方向上关于栅极314对称的结构。
第一低浓度源极和漏极掺杂区域306a和308a以及第二低浓度源极和漏极掺杂区域306b和308b可以构成低浓度源极和漏极掺杂区域306和308。第一低浓度源极和漏极掺杂区域306a和308a中的一些区域可以与栅极314重叠。第一低浓度源极和漏极掺杂区域306a和308a在第二方向上的第一长度IL3和IL1可以大于第二低浓度源极和漏极掺杂区域306b和308b在第二方向上的第二长度IL4和IL2。在一些实施例中，第一长度IL3和IL1以及第二长度IL4和IL2可以是几μm到几十μm。
第一低浓度源极和漏极掺杂区域306a和308a可以包括第一低浓度源极掺杂区域306a和第一低浓度漏极掺杂区域308a。第二低浓度源极和漏极掺杂区域306b和308b可以包括第二低浓度源极掺杂区域306b和第二低浓度漏极掺杂区域308b。
第一低浓度源极掺杂区域306a在第二方向上的第一长度IL3可以大于第二低浓度源极掺杂区域306b在第二方向上的第二长度IL4。第一低浓度漏极掺杂区域308a在第二方向上的第一长度IL1可以大于第二低浓度漏极掺杂区域308b在第二方向上的第二长度IL2。
源极和漏极区域306、310、308和312可以在第二低浓度源极和漏极掺杂区域306b和308b中包括高浓度源极和漏极掺杂区域310和312，高浓度源极和漏极掺杂区域310和312各自具有高于低浓度源极和漏极掺杂区域306和308的掺杂浓度。高浓度源极和漏极掺杂区域310和312可以分别被第一低浓度源极和漏极掺杂区域306a和306b以及第二低浓度源极和漏极掺杂区域308a和308b围绕。
高浓度源极和漏极掺杂区域310和312可以包括高浓度源极掺杂区域310和高浓度漏极掺杂区域312。源极和漏极接触316和320可以分别位于高浓度源极和漏极掺杂区域310和312上。尽管示出了仅一个源极接触316和仅一个漏极接触320，但是可以在晶体管TR1中设置多个源极接触和多个漏极接触。
在下文中，将更详细地描述位于隔离区域302中的有源区域304上的低浓度源极和漏极掺杂区域306a、308a、306b和308b的布置。
隔离区域302可以包括在第二方向上位于栅极相邻区域的上侧和下侧的内部的第一边缘UE3、LE3、UE1和LE1，在第二方向上位于栅极远离区域的上侧和下侧的内部的第二边缘UE4、LE4、UE2和LE2，以及在第一方向上位于栅极远离区域的侧表面的内部的侧边缘SE2和SE1。
在低浓度源极和漏极掺杂区域306a、308a、306b和308b中，栅极相邻区域中的第一低浓度源极和漏极掺杂区域306a和308a可以分别在第二方向上与位于隔离区域304的上侧和下侧的内部的第一边缘UE3、LE3、UE1和LE1间隔开第一间隔距离UL3、LL3、UL1和LL1。在一些实施例中，第一间隔距离UL3、LL3、UL1和LL1中的每一个可以是几个μm。在一些实施例中，第一间隔距离UL3、LL3、UL1和LL1中的每一个可以是约100纳米(nm)至约500nm。
第一边缘UE3、LE3、UE1和LE1可以包括位于隔离区域304上方的第一上边缘UE3和UE1以及位于隔离区域304下方的第一下边缘LE3和LE1。第一间隔距离UL3、LL3、UL1和LL1可以包括在第二方向上与第一上边缘UE3和UE1间隔开的第一上间隔距离UL3和UL1，以及在第二方向上与第一下边缘LE3和LE1间隔开的第一下间隔距离LL3和LL1。第一上间隔距离UL3和UL1可以分别等于第一下间隔距离LL3和LL1。
第一低浓度源极掺杂区域306a可以在第二方向上与位于隔离区域304的上侧的内部的第一源极上边缘(即，第一上边缘UE3)间隔开第一源极上间隔距离(即，第一上间隔距离UL3)。第一低浓度源极掺杂区域306a可以在第二方向上与位于隔离区域304的下侧的内部的第一源极下边缘(即，第一下边缘LE3)间隔开第一源极下间隔距离(即，第一下间隔距离LL3)。第一源极上间隔距离(即，第一上间隔距离UL3)可以等于第一源极下间隔距离(即，第一下间隔距离LL3)。
第一低浓度漏极掺杂区域308a可以在第二方向上与位于隔离区域304的上侧的内部的第一漏极上边缘(即，第一上边缘UE1)间隔开第一漏极上间隔距离(即，第一上间隔距离UL1)。第一低浓度漏极掺杂区域308a可以在第二方向上与位于隔离区域304的下侧的内部的第一漏极下边缘(即，第一下边缘LE1)间隔开第一漏极下间隔距离(即，第一下间隔距离LL1)。第一漏极上间隔距离(即，第一上间隔距离UL1)可以等于第一漏极下间隔距离(即，第一下间隔距离LL1)。
如上所述，当第一低浓度源极和漏极掺杂区域306a和308a与隔离区域304间隔开第一间隔距离UL3、LL3、UL1和LL1时，可以通过抑制在晶体管TR1工作期间隔离区域304的第一边缘UE3、LE3、UE1和LE1处的电场增加来抑制击穿电压的降低。此外，在本发明构思的实施例中，如下所述，第一间隔距离UL3、LL3、UL1和LL1可以分别小于第二低浓度源极和漏极掺杂区域308a和308b的与隔离区域304的第二间隔距离UL4、LL4、UL2和LL2，因此可以促进增加的电流。
在低浓度源极和漏极掺杂区域306a、308a、306b和308b中，栅极远离区域中的第二低浓度源极和漏极掺杂区域306b和308b可以分别在第二方向上与位于隔离区域304的上侧和下侧的内部的第二边缘UE4、LE4、UE2和LE2间隔开第二间隔距离UL4、LL4、UL2和LL2。在一些实施例中，第二间隔距离UL4、LL4、UL2和LL2中的每一个可以是几个μm。在一些实施例中，第二间隔距离UL4、LL4、UL2和LL2中的每一个可以是约100nm至约500nm。
第二边缘UE4、LE4、UE2和LE2可以包括位于隔离区域304上方的第二上边缘UE4和UE2以及位于隔离区域304下方的第二下边缘LE4和LE2。第二间隔距离UL4、LL4、UL2和LL2可以包括在第二方向上与第二上边缘UE4和UE2间隔开的第二上间隔距离UL4和UL2，以及在第二方向上与第二下边缘LE4和LE2间隔开的的第二下间隔距离LL4和LL2。第二上间隔距离UL4和UL2可以分别等于第二下间隔距离LL4和LL2。
第二低浓度源极掺杂区域306b可以在第二方向上与位于隔离区域304的上侧的内部的第二源极上边缘(即，第二上边缘UE4)间隔开第二源极上间隔距离(即，第二上间隔距离UL4)。第二低浓度源极掺杂区域306b可以在第二方向上与位于隔离区域304的下侧的内部的第二源极下边缘(即，第二下边缘LE4)间隔开第二源极下间隔距离(即，第二下间隔距离LL4)。第二源极上间隔距离(即，第二上间隔距离UL4)可以等于第二源极下间隔距离(即，第二下间隔距离LL4)。
第二低浓度漏极掺杂区域308b可以在第二方向上与位于隔离区域304的上侧的内部的第二漏极上边缘(即，第二上边缘UE2)间隔开第二漏极上间隔距离(即，第二上间隔距离UL2)。第二低浓度漏极掺杂区域308b可以在第二方向上与位于隔离区域304的下侧的内部的第二漏极下边缘(即，第二下边缘LE2)间隔开第二漏极下间隔距离(即，第二下间隔距离LL2)。第二漏极上间隔距离(即，第二上间隔距离UL2)可以等于第二漏极下间隔距离(即，第二下间隔距离LL2)。
当第二低浓度源极和漏极掺杂区域306b和308b与隔离区域304间隔开第二间隔距离UL4、LL4、UL2和LL2时，可以通过抑制在晶体管TR1的工作期间隔离区域304的第二边缘UE4、LE4、UE2和LE2处的电场增加来抑制击穿电压的降低。
此外，第一低浓度源极和漏极掺杂区域306a和308a的与隔离区域304的内边缘的第一间隔距离UL3、LL3、UL1和L1可以分别小于第二低浓度源极和漏极掺杂区域306b和308b的与隔离区域304的内边缘的第二间隔距离UL4、LL4、UL2和LL2。
在低浓度源极和漏极掺杂区域306a、306b、308a和308b中，栅极远离区域中的第二低浓度源极和漏极掺杂区域306b和308b可以分别在第一方向上与位于隔离区域304的两侧的内部的第一侧边缘SE2和第二侧边缘SE1间隔开第三间隔距离SL2和SL1。在一些实施例中，第三间隔距离SL2和SL1中的每一个可以是几个μm。在一些实施例中，第三间隔距离SL2和SL1中的每一个可以是约100nm至约500nm。
栅极远离区域中的第二低浓度源极掺杂区域306b可以在第一方向上与位于隔离区域304的一侧的内部的第一侧边缘SE2间隔开第三源极间隔距离(即，第三间隔距离SL2)。栅极远离区域中的第二低浓度漏极掺杂区域308b可以在第一方向上与位于隔离区域304的一侧的内部的第二侧边缘SE1间隔开第三漏极间隔距离(即，第三间隔距离SL1)。
如上所述，当第二低浓度源极和漏极掺杂区域306b和308b与隔离区域304间隔开第三间隔距离SL2和SL1时，可以通过抑制在晶体管TR1工作期间隔离区域304的第一侧边缘SE2和第二侧边缘SE1处的电场增加来抑制击穿电压的降低。
在如上所述的晶体管TR1中，通过将低浓度源极和漏极掺杂区域306a、306b、308a和308b布置在与离隔离区域304间隔开不同间隔距离的位置处，可以促进增加的电流并且可以抑制击穿电压的降低。
图13至图15是图12的晶体管TR1的截面图。具体地，图13是沿图12的线X2-X2’截取的放大截面图。图14和图15分别是沿图12的Y2-Y2′线和图12的Y3-Y3′线截取的放大截面图。
如上所述，晶体管TR1可以包括隔离区域302、有源区域304、栅极314以及源极和漏极区域306、310、308和312。隔离区域302、有源区域304以及源极和漏极区域306、310、308和312可以形成在衬底300中。
晶体管TR1可以包括位于栅极314两侧的间隔物324。间隔物324可以包括第一间隔物324a和第二间隔物324b。衬底300可以对应于图7、图8和图11的下衬底52。在一些实施例中，衬底300可以是掺杂有诸如p型杂质的第一导电类型杂质的区域。隔离区域302可以是沟槽隔离区域。
有源区域304可以是掺杂有第一导电类型杂质(例如p型杂质)的区域或阱区域。源极和漏极区域306、310、308和312可以是掺杂有与有源区域304的导电类型相反的诸如n型杂质的第二导电类型杂质的区域。
如上所述，源极和漏极区域306、310、308和312可以包括低浓度源极和漏极掺杂区域306和308以及高浓度源极和漏极掺杂区域310和312。
在一些实施例中，低浓度源极和漏极掺杂区域306和308可以是以约5×1016每cm3至约5×1017每cm3的掺杂浓度掺杂磷或砷的区域。在一些实施例中，高浓度源极和漏极掺杂区域310和312可以是以约1×1019每cm3至约1×1020每cm3的掺杂浓度掺杂磷或砷的区域。低浓度源极和漏极掺杂区域306和308可以包括第一低浓度源极和漏极掺杂区域306a和308a以及第二低浓度源极和漏极掺杂区域306b和308b。
低浓度源极和漏极掺杂区域306和308可以形成在衬底300中并与栅极314基本对齐。高浓度源极和漏极掺杂区域310和312可以形成在衬底300中并与间隔物324基本对齐。高浓度源极和漏极掺杂区域310和312可以位于低浓度源极和漏极掺杂区域306和308中。高浓度源极和漏极掺杂区域310和312的掺杂深度可以比低浓度源极和漏极掺杂区域306和308的掺杂深度更大。
如图13中所示，第二低浓度源极和漏极掺杂区域306b和308b可以在第一方向上与隔离区域304的两侧的内侧间隔开第三间隔距离SL2和SL1。
换言之，第二低浓度源极掺杂区域306b可以在第一方向上与隔离区域304的一侧的内侧间隔开第三源极间隔距离(即，第三间隔距离SL2)。第二低浓度漏极掺杂区域308b可以在第一方向上与隔离区域304的一侧的内侧间隔开第三漏极间隔距离(即，第三间隔距离SL1)。
如图14所示，栅极绝缘层313可以位于栅极314下方。第一低浓度漏极掺杂区域308a可以在第二方向上与隔离区域304的内侧间隔开第一漏极下间隔距离(即，第一下间隔距离LL1)和第一漏极上间隔距离(即第一上间隔距离UL1)。第一漏极上间隔距离(即，第一上间隔距离UL1)可以等于第一漏极下间隔距离(即，第一下间隔距离LL1)。
如图15中所述，第二低浓度漏极掺杂区域308b可以在第二方向上与隔离区域304的内侧间隔开第二漏极下间隔距离(即，第二下间隔距离LL2)和第二漏极上间隔距离(即第二上间隔距离UL2)。第二漏极上间隔距离(即，第二上间隔距离UL2)可以等于第二漏极下间隔距离(即，第二下间隔距离LL2)。
图16是根据本发明构思的实施例的半导体器件中包括的晶体管TR2的平面图。
具体地，图16可以是描述上述半导体器件10、10-1、100、100-1或200中包括的晶体管TR中的晶体管TR2的示意图。图16可以是描述上述半导体器件10、10-1、100、100-1或200的外围电路结构PCS中的外围电路(例如，图1的外围电路30)中包括的晶体管TR中的晶体管TR2的示意图。将简要给出或省略图16中与图12的描述相同的描述。
在晶体管TR2中，第一低浓度源极和漏极掺杂区域306a和308a-1以及第二低浓度源极和漏极掺杂区域306b和308b-1可以具有在第一方向上关于栅极314不对称的结构。在晶体管TR2中，高浓度源极掺杂区域310-1和高浓度漏极掺杂区域312可以具有在第一方向上关于栅极314不对称的结构。
除了包括第一低浓度漏极掺杂区域308a-1和第二低浓度漏极掺杂区域308b-1的低浓度漏极掺杂区域308-1的尺寸不同于晶体管TR1外，晶体管TR2可以与图12的晶体管TR1基本相同。
更详细地，晶体管TR2的第一低浓度漏极掺杂区域308a-1在第二方向上的第一漏极长度IL1’可以大于晶体管TR1的第一低浓度漏极掺杂区域308a在第二方向上的第一漏极长度(即，第一长度IL1)。
晶体管TR2的第二低浓度漏极掺杂区域308b-1在第二方向上的第二漏极长度IL2’可以大于晶体管TR1的第二低浓度漏极掺杂区域308b在第二方向上的第二漏极长度(即第二长度IL2)。
除了第一漏极下间隔距离LL1a、第二漏极下间隔距离LL2a和高浓度源极掺杂区域310-1的布置与晶体管TR1中的那些不同之外，晶体管TR2可以与图12的晶体管TR1基本相同。
更详细地，晶体管TR2的第一漏极下间隔距离LL1a和第二漏极下间隔距离LL2a可以分别小于晶体管TR1的第一漏极下间隔距离(即，第一下间隔距离LL1)和第二漏极下间隔距离(即，第二下间隔距离LL2)。此外，晶体管TR2的高浓度源极掺杂区域310-1的侧表面可以接触隔离区域302的第一侧边缘SE2。
在如上所述的晶体管TR2中，通过将低浓度源极和漏极掺杂区域306a、306b、308a和308b布置在与隔离区域304间隔开不同间隔距离的位置处，可以促进增加的电流并且可以抑制击穿电压的降低。此外，在晶体管TR2中，可以通过改变高浓度源极和漏极掺杂区域310-1和312的布置来减小接触电阻。
图17至图19是图16的晶体管TR2的截面图。
具体地，图17是沿图16的线X3-X3’截取的放大截面图。图18和图19分别是沿图16的Y4-Y4′线和Y5-Y5′线截取的放大截面图。
如上所述，晶体管TR2可以包括隔离区域302、有源区域304、栅极314以及源极和漏极区域306、310-1、308-1和312。隔离区域302、有源区域304以及源极和漏极区域306、310-1、308-1和312可以形成在衬底300中。衬底300可以对应于图7、图8和图11的下衬底52。在一些实施例中，衬底300可以是掺杂有诸如p型杂质的第一导电类型杂质的区域。隔离区域302可以是沟槽隔离区域。
有源区域304可以是掺杂有诸如p型杂质的第一导电类型杂质的区域或阱区域。源极和漏极区域306、310-1、308-1和312可以是掺杂有与有源区域304的导电类型相反的诸如n型杂质的第二导电类型杂质的区域。
如上所述，源极和漏极区域306、310-1、308-1和312可以包括低浓度源极和漏极掺杂区域306和308-1以及高浓度源极和漏极掺杂区域310-1和312。低浓度源极和漏极掺杂区域306和308-1可以包括第一低浓度源极和漏极掺杂区域306a和308a-1以及第二低浓度源极和漏极掺杂区域306b和308b-1。
高浓度源极和漏极掺杂区域310-1和312可以包括高浓度源极掺杂区域310-1和高浓度漏极掺杂区域312。高浓度源极和漏极掺杂区域310-1和312可以位于低浓度源极和漏极掺杂区域306和308-1中。高浓度源极和漏极掺杂区域310-1和312的掺杂深度可以比低浓度源极和漏极掺杂区域306和308-1的掺杂深度更大。
如图17所示，高浓度源极掺杂区域310-1可以接触隔离区域302的内边缘，并且第二低浓度漏极掺杂区域308b-1可以在第一方向上与隔离区域304的一侧的内侧间隔开第三漏极间隔距离(即，第三间隔距离SL1)。
如图18所示，栅极绝缘层313可以位于栅极314下方。第一低浓度漏极掺杂区域308a-1可以在第二方向上与隔离区域304的内侧间隔开第一漏极下间隔距离(即，第一下间隔距离LL1a)和第一漏极上间隔距离(即第一上间隔距离UL1)。第一漏极上间隔距离(即，第一上间隔距离UL1)可以大于第一漏极下间隔距离(即，第一下间隔距离LL1a)。
如图19中所述，第二低浓度漏极掺杂区域308b-1可以在第二方向上与隔离区域304的内侧间隔开第二漏极下间隔距离(即，第二下间隔距离LL2a)和第二漏极上间隔距离(即第二上间隔距离UL2)。第二漏极上间隔距离(即，第二上间隔距离UL2)可以大于第二漏极下间隔距离(即，第二下间隔距离LL2a)。
图20是根据本发明构思的实施例的半导体器件400的截面图。
参照图20，半导体器件400可以具有芯片到芯片(C2C)结构。C2C结构可以指通过以下方式形成的结构：在第一晶片上制造包括单元阵列结构CAS的上芯片，在与第一晶片间隔开的第二晶片上制造包括外围电路结构PCS(外围电路结构PCS包括外围电路)的下芯片，然后将上芯片与下芯片通过接合方法彼此接合。
接合方法可以指电连接形成在上芯片的最上层金属层上的接合金属和形成在下芯片的最上层金属层上的接合金属的方法。例如，当接合金属包括铜(Cu)时，接合方法可以是铜到铜接合方法。接合金属还可以包括铝(Al)或钨(W)。
在图20中，示出了外围电路结构PCS上的一个单元阵列结构CAS的接合。然而，本发明构思的实施例不必局限于此。例如，包括多个单元阵列结构的上芯片可以在外围电路结构PCS上接合。
半导体器件400的外围电路结构PCS和单元阵列结构CAS中的每一个可以包括外部焊盘接合区域PA、字线接合区域WLBA和位线接合区域BLBA。
外围电路结构PCS可以包括第一衬底410、层间绝缘层415、形成在第一衬底410上的多个电路元件420a、420b和420c、分别连接到多个电路元件420a、420b和420c的第一金属层430a、430b和430c，以及形成在第一金属层430a、430b和430c上的第二金属层440a、440b和440c。
根据本发明构思的实施例，电路元件420a、420b和420c可以包括晶体管(例如，图12至图15中的晶体管TR1和图16至图19中的晶体管TR2)。在一个实施例中，第一金属层430a、430b和430c可以各自包括钨(具有相对高的电阻率)，而第二金属层440a、440b和440c可以各自包括铜(具有相对低的电阻率)。
尽管仅显示和描述了第一金属层430a、430b和430c以及第二金属层440a、440b和440c，但是本发明构思的实施例不必局限于此，并且可以进一步在第二金属层440a、440b和440c上形成一个或多个额外金属层。形成在第二金属层440a、440b和440c上的一个或多个额外金属层的至少一部分可以包括电阻率低于形成第二金属层440a、440b和440c的铜的电阻率的铝等材料。
层间绝缘层415可以布置在第一衬底410上并且至少部分地覆盖多个电路元件420a、420b和420c、第一金属层430a、430b和430c以及第二金属层440a、440b和440c，并且可以包括诸如氧化硅或氮化硅的绝缘材料。
下接合金属471b和472b可以形成在字线接合区域WLBA中的第二金属层440b上。在字线接合区域WLBA中，外围电路结构PCS中的下接合金属471b和472b可以电接合到单元阵列结构CAS的上接合金属571b和572b。下接合金属471b和472b以及上接合金属571b和572b可以包括铝、铜、钨等。
单元阵列结构CAS可以提供至少一个存储器块。单元阵列结构CAS可以包括第二衬底510和公共源极线520。在第二衬底510上，多条字线530(即，531至538)可以在第三方向上堆叠，该第三方向可以垂直于第二衬底510的上表面。至少一条串选择线和至少一条地选择线可以分别布置在多条字线530的上面和下面，并且多条字线530可以布置在至少一条串选择线和至少一条地选择线之间。
在位线接合区域BLBA中，沟道结构CHS可以沿可以垂直于第二衬底510的上表面的第三方向延伸，并且穿过多条字线530、至少一条串选择线，和至少一条地选择线。沟道结构CHS可以包括数据存储层、沟道层、掩埋绝缘层等，并且沟道层可以电连接到第一金属层550c和第二金属层560c。例如，第一金属层550c可以是位线接触，并且第二金属层560c可以是位线。在一个实施例中，位线560c可以沿第二方向延伸，该第二方向可以平行于第二衬底510的上表面。
在一个实施例中，其中布置有沟道结构CHS、位线560c等的区域可以被定义为位线接合区域BLBA。在位线接合区域BLBA的外围电路结构PCS中，位线560c可以电连接到电路元件420c。例如，位线560c可以连接到外围电路结构PCS中的上接合金属571c和572c，并且上接合金属571c和572c可以连接到下接合金属471c和472c，该下接合金属471c和472c连接到电路元件420c。
在字线接合区域WLBA中，多条字线530可以沿可以平行于第二衬底510的上表面的第一方向延伸，并且可以连接到多个单元接触插塞540(即541到547)。多条字线530和多个单元接触插塞540可以在由沿第一方向延伸不同长度的多条字线530的至少一部分限定的焊盘中彼此连接。第一金属层550b和第二金属层560b可以依次连接到多个单元接触插塞540的上部，该多个单元接触插塞540可以连接到多个字线530。在字线接合区域WLBA中，多个单元接触插塞540可以通过单元阵列结构CAS的上接合金属571b和572b以及外围电路结构PCS的下接合金属471b和472b连接到外围电路结构PCS。多个单元接触插塞540可以电连接到外围电路结构PCS中的电路元件420b。
公共源极线接触插塞580可以布置在外部焊盘接合区域PA中。公共源极线接触插塞580可以包括诸如金属、金属化合物或多晶硅的导电材料，并且可以电连接到公共源极线520。第一金属层550a和第二金属层560a可以依次堆叠在公共源极线接触插塞580的上部。例如，其中布置有公共源极线接触插塞580、第一金属层550a和第二金属层560a的区域可以被定义为外部焊盘接合区域PA。
下接合金属471a和472a可以形成在外部焊盘接合区域PA中。在外部焊盘接合区域PA中，外围电路结构PCS中的下接合金属471a和472a可以电接合到单元阵列结构CAS的上接合金属571a和572a。下接合金属471a和472a以及上接合金属571a和572a可以包括诸如铝、铜、钨等的金属。
输入-输出焊盘(即，第一输入-输出焊盘405和第二输入-输出焊盘505)可以布置在外部焊盘接合区域PA中。至少部分地覆盖第一衬底410的下表面的下绝缘层401可以形成在第一衬底410下，并且第一输入-输出焊盘405可以形成在下绝缘层401上。第一输入-输出焊盘405可以通过第一输入-输出接触插塞403连接到布置在外围电路结构PCS中的多个电路元件420a、420b和420c中的至少一个，并且可以通过下绝缘层401与第一衬底410间隔开。此外，可以在第一输入-输出接触插塞403和第一衬底410之间布置侧绝缘层，以将第一输入-输出接触插塞403和第一衬底410电隔离。
覆盖第二衬底510的上表面的上绝缘层501可以形成在第二衬底510上，并且第二输入-输出焊盘505可以布置在上绝缘层501上。第二输入-输出焊盘505可以通过第二输入-输出接触插塞503连接到可以布置在外围电路结构PCS中的多个电路元件420a、420b和420c中的至少一个。
在一些实施例中，可以从其中布置第二输入-输出接触插塞503的区域省略第二衬底510和公共源极线520。此外，第二输入-输出焊盘505在第三方向上可以不与字线530重叠。第二输入-输出接触插塞503可以在平行于第二衬底510的上表面的方向上与第二衬底510间隔开，并且可以穿过单元阵列结构CAS的层间绝缘层515以连接到第二输入-输出焊盘505。
在一些实施例中，可以选择性地形成第一输入-输出焊盘405和第二输入-输出焊盘505。例如，半导体器件400可以仅包括布置在第一衬底410上的第一输入-输出焊盘405或布置在第二衬底510上的第二输入-输出焊盘505。然而，本发明构思的实施例不必局限于此。例如，半导体器件400可以包括第一输入-输出焊盘405和第二输入-输出焊盘505两者。
在单元阵列结构CAS和外围电路结构PCS中分别包括的外部焊盘接合区域PA和位线接合区域BLBA的每一个中，可以将最上层金属层中的金属图案设置为伪图案，或者可以省略最上层金属层。
在半导体器件400的外部焊盘接合区域PA中，下金属图案472a(即下接合金属472a)和473a可以形成在外围电路结构PCS的最上层金属层中，下金属图案472a(即下接合金属472a)和473a可以对应于形成在单元阵列结构CAS的最上层金属层中的上金属图案572a(即上接合金属572a)并且形状与单元阵列结构CAS的上金属图案572a的形状相同。在外围电路结构PCS中，可以在外围电路结构PCS的最上层金属层中形成的下金属图案473a可以不连接到接触。类似地，在外部焊盘接合区域PA中，上金属图案572a可以形成在单元阵列结构CAS的最上层金属层中，上金属图案572a可以对应于形成在外围电路结构PCS的最上层金属层中的下金属图案473a并且形状与外围电路结构PCS的下金属图案473a的形状相同。
下接合金属471b和472b可以形成在字线接合区域WLBA中的第二金属层440b上。在字线接合区域WLBA中，外围电路结构PCS中的下接合金属471b和472b可以通过接合方法电连接到单元阵列结构CAS的上接合金属571b和572b。
此外，在位线接合区域BLBA中，上金属图案592可以形成在单元阵列结构CAS的最上层金属层中，上金属图案592可以对应于形成在外围电路结构PCS的最上层金属层中的下金属图案452并且形状与外围电路结构PCS的下金属图案452的形状相同。可以从形成在单元阵列结构CAS的最上层金属层中的上金属图案592省略接触。外围电路结构PCS中的下金属图案452可以通过金属层451连接到电路元件420c。
图21是包括根据本发明构思的实施例的半导体器件1100的电子系统1000的示意图。
参照图21，根据本发明构思的实施例的电子系统1000可以包括半导体器件1100和可以电连接到半导体器件1100的控制器1200。电子系统1000可以包括存储器件，该存储器件包括一个半导体器件1100或多个半导器件1100，或者电子系统1000可以包括具有存储器件的电子器件。例如，电子系统1000可包括固态驱动器(SSD)器件、通用串行总线(USB)、计算系统、医疗器件或通信器件，其中每一者可以包括至少一个半导体器件1100。
半导体器件1100可以包括非易失性存储器器件。例如，半导体器件1100可以包括NAND闪存器件，该NAND闪存器件包括上述半导体器件100、200、300、400、500、600、700、800和900中包括的结构中的至少一种。半导体器件1100可以包括第一结构1100F和位于第一结构1100F上的第二结构1100S。在一些实施例中，第一结构1100F可以布置在第二结构1100S的旁边。第一结构1100F可以是包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100S可以是包括位线BL、公共源极线CSL、多条字线WL、第一和第二栅极上布线GUL1和GUL2、第一和第二栅极下布线GLL1和GLL2、以及位线BL和公共源极线CSL之间的多个存储器单元串CSTR的存储器单元结构。
在第二结构1100S中，多个存储器单元串CSTR中的每一个可以包括在公共源极线CSL附近的下晶体管LT1和LT2、在位线BL附近的上晶体管UT1和UT2，以及位于下晶体管LT1和LT2以及上晶体管UT1和UT2之间的多个存储器单元晶体管MCT。下晶体管LT1和LT2的数量以及上晶体管UT1和UT2的数量不限于图21中所示的数量，并且可以根据实施例进行各种修改。
在一些实施例中，上晶体管UT1和UT2可以各自包括串选择晶体管，而下晶体管LT1和LT2可以各自包括地选择晶体管。多条栅极下布线GLL1和GLL2可以分别是下晶体管LT1和LT2的栅电极。字线WL可以是存储器单元晶体管MCT的栅电极，并且栅极上布线GUL1和GUL2可以分别是上晶体管UT1和UT2的栅电极。
公共源极线CSL、多条栅极下布线GLL1和GLL2、多条字线WL以及多条栅极上布线GUL1和GUL2可以经由多条第一连接布线1115电连接到解码器电路1110，该多条第一连接布线1115可以从第一结构1100F的内部延伸到第二结构1100S。多条位线BL可以经由多条第二连接布线1125电连接到页缓冲器1120，该多条第二连接布线1125可以从第一结构1100F的内部延伸到第二结构1100S。
在第一结构1100F中，解码器电路1110和页缓冲器1120可以对多个存储器单元晶体管MCT中的至少一个执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。
半导体器件1100可以经由输入/输出焊盘1101与控制器1200通信，该输入/输出焊盘1101可以电连接到逻辑电路1130。输入/输出焊盘1101可以经由输入/输出连接布线1135电连接到逻辑电路1130，该输入/输出连接布线1135可以从第一结构1100F的内部延伸到第二结构1100S。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。在一些实施例中，电子系统1000可以包括多个半导体器件1100，并且控制器1200可以控制多个半导体器件1100。
处理器1210可以控制包括控制器1200的电子系统1000的整体操作。处理器1210可以根据固件来操作，并且可以通过控制NAND控制器1220来访问半导体器件1100。NAND控制器1220可以包括NAND接口1221，该NAND接口1221可以处理与半导体器件1100的通信。可以经由NAND接口1221传输用于控制半导体器件1100的控制命令、要写入半导体器件1100的多个存储器单元晶体管MCT的数据、要从半导体器件1100的多个存储器单元晶体管MCT读取的数据等。主机接口1230可以提供电子系统1000和外部主机之间的通信。当经由主机接口1230从外部主机接收控制命令时，处理器1210可以响应于控制命令来控制半导体器件1100。
图22是包括根据本发明构思的实施例的半导体封装的电子系统2000的示意性透视图。
参照图22，根据本发明构思的实施例的电子系统2000可以包括主基板2001、安装在主基板2001上的控制器2002、一个或多个半导体封装2003、以及DRAM 2004。半导体封装2003和DRAM 2004可以通过在主基板2001上形成的多个布线图案2005连接到控制器2002。
主基板2001可以包括连接器2006，该连接器2006包括可以耦接到外部主机的多个引脚。连接器2006中的多个引脚的数量和布置可以根据电子系统2000和外部主机之间的通信接口变化。在一些实施例中，电子系统2000可以根据诸如通用串行总线(USB)、外围组件互连快速(PCI-Express)、串行高级技术附件(SATA)、用于通用闪存存储(UFS)的M-Phy的接口与外部主机通信。在一些实施例中，电子系统2000可以经由从外部主机由连接器2006提供的电力来操作。电子系统2000可以进一步包括将从外部主机提供的电力分配给控制器2002和半导体封装2003的电源管理集成电路(PMIC)。
控制器2002可以向半导体封装2003写入数据或从半导体封装2003读取数据，并且可以提高电子系统2000的操作速度。
DRAM 2004可以是用于缓解外部主机和半导体封装2003之间的速度差异的缓冲存储器，该缓冲存储器是数据存储空间。电子系统2000中包括的DRAM 2004也可以用作一种高速缓冲存储器，并且可以在对半导体封装2003的控制操作中提供用于临时存储数据的空间。当电子系统2000包括DRAM 2004时，控制器2002可以包括用于控制DRAM 2004的DRAM控制器和用于控制半导体封装2003的NAND控制器。
半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每一个可以是包括多个半导体芯片2200的半导体封装。第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括封装基板2100、封装基板2100上的多个半导体芯片2200、多个半导体芯片2200中的每一个的下表面上的粘合层2300、将多个半导体芯片2200电连接到封装基板2100的连接结构2400、以及可以布置在封装基板2100上并且至少部分地覆盖多个半导体芯片2200和连接结构2400的模塑层2500。
封装基板2100可以包括印刷电路板，该印刷电路板包括多个封装上焊盘2130。多个半导体芯片2200中的每一个可以包括输入/输出焊盘2210。输入/输出焊盘2210可以对应于图21的输入/输出焊盘1101。多个半导体芯片2200中的每一个可以包括多个栅极堆叠3210和多个沟道结构3220。多个半导体芯片2200中的每一个可以包括上述半导体器件100、100-1、200和400中的至少一个。
在一些实施例中，连接结构2400可以包括电连接输入/输出焊盘2210和封装上焊盘2130的接合布线。因此，在第一半导体封装2003a和第二半导体封装2003b中，多个半导体芯片2200可以通过接合布线方法彼此电连接，并且可以电连接到封装基板2100的封装上焊盘2130。在一些实施例中，在第一半导体封装2003a和第二半导体封装2003b中，多个半导体芯片2200可以通过包括硅通孔(TSV)的连接结构而不是通过接合布线类型的连接结构2400彼此电连接。
在一些实施例中，控制器2002和多个半导体芯片2200可以被包括在一个封装中。在实施例中，控制器2002和多个半导体芯片2200可以安装在不同于主基板2001的单独的中介层基板上，并且可以通过可以形成在中介层基板上的布线彼此连接。
图23是根据本发明构思的实施例的半导体封装2100的沿着图22的线II-II’截取的示意性截面图。
参照图23，在半导体封装2003中，封装基板2100可以包括印刷电路板。封装基板2100可以包括封装基板主体2120、布置在封装基板主体2120的上表面上的多个封装上焊盘2130(见图22)、布置在封装基板主体2120的下表面上或由封装基板主体2120的下表面至少部分暴露的多个下焊盘2125、以及布置在封装基板主体2120内部以将多个封装上焊盘2130电连接到多个下焊盘2125的多个内部布线2135。多个封装上焊盘2130可以电连接到多个连接结构2400。如图22所示，多个下焊盘2125可以经由多个导电连接单元2800连接到电子系统2000的主基板2001上的多个布线图案2005。
多个半导体芯片2200中的每一个可以包括半导体衬底3010、第一结构3100和第二结构3200。第一结构3100和第二结构3200可以以所述顺序依次堆叠在半导体衬底3010上。第一结构3100可以包括外围电路区域，该外围电路区域包括多条外围布线3110。第二结构3200可以包括公共源极线3205、公共源极线3205上的栅极堆叠3210、贯穿栅极堆叠3210的沟道结构3220和电连接到沟道结构3220的位线3240。第二结构3200可以包括栅极线3250，该栅极线3250可以经由接触结构CTS电连接到栅极堆叠3210。在一些实施例中，多个半导体芯片2200中的每一个可以包括与上述半导体器件100、100-1、200和400的结构基本相同的结构。
多个半导体芯片2200中的每一个可以包括贯通布线3245，该贯通布线3245可以电连接到第一结构3100的多个外围布线3110并且可以延伸到第二结构3200中。贯通布线3245可以布置在栅极堆叠3210的外部。在一些实施例中，半导体封装2003可以进一步包括贯穿栅极堆叠3210的贯通布线。多个半导体芯片2200中的每一个可以包括电连接到第一结构3100的多条外围布线3110的输入/输出焊盘(图22的2210)。
尽管已经参考本发明构思的实施例具体示出和描述了本发明构思，但是应当理解，在不脱离本公开的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (20)

1.一种半导体器件，包括：
衬底；
外围电路，包括设置在所述衬底上的多个晶体管；以及
存储器单元阵列，由所述外围电路控制，
其中，所述多个晶体管中的每一个包括：
隔离区域，设置在所述衬底上；
有源区域，设置在所述隔离区域中；
栅极，在所述有源区域上沿第二方向延伸；以及
源极和漏极区域，分别在所述栅极的第一侧和第二侧上的有源区域中沿与所述第二方向垂直的第一方向延伸，
其中所述源极和漏极区域包括：
低浓度源极和漏极掺杂区域，包括设置在与所述栅极相邻的栅极相邻区域中的第一低浓度源极和漏极掺杂区域、以及设置在通过所述栅极相邻区域与所述栅极隔开的栅极远离区域中的第二低浓度源极和漏极掺杂区域；以及
高浓度源极和漏极掺杂区域，分别设置在所述低浓度源极和漏极掺杂区域中，并且具有高于所述低浓度源极和漏极掺杂区域的掺杂浓度，并且
其中，所述第一低浓度源极和漏极掺杂区域在所述第二方向上的第一长度大于所述第二低浓度源极和漏极掺杂区域在所述第二方向上的第二长度。
2.根据权利要求1所述的半导体器件，其中，所述第一低浓度源极和漏极掺杂区域在所述第二方向上与第一边缘间隔开第一间隔距离，所述第一边缘在所述第二方向上位于所述隔离区域的上侧和下侧的内部，以及
所述第二低浓度源极和漏极掺杂区域在所述第二方向上与第二边缘间隔开大于所述第一间隔距离的第二间隔距离，所述第二边缘在所述第二方向上位于所述隔离区域的上侧和下侧的内部。
3.根据权利要求2所述的半导体器件，其中，
所述第一边缘包括在所述第二方向上位于所述隔离区域上方的第一上边缘和位于所述隔离区域下方的第一下边缘；
所述第一间隔距离包括在所述第二方向上与所述第一上边缘间隔开的第一上间隔距离；
所述第一间隔距离进一步包括在所述第二方向上与所述第一下边缘间隔开的第一下间隔距离；以及
所述第一上间隔距离等于所述第一下间隔距离。
4.根据权利要求2所述的半导体器件，其中：
所述第二边缘包括在所述第二方向上位于所述隔离区域上方的第二上边缘和位于所述隔离区域下方的第二下边缘；
所述第二间隔距离包括在所述第二方向上与所述第二上边缘间隔开的第二上间隔距离；
所述第二间隔距离进一步包括在所述第二方向上与所述第二下边缘间隔开的第二下间隔距离；以及
所述第二上间隔距离等于所述第二下间隔距离。
5.根据权利要求2所述的半导体器件，其中：
所述第一低浓度源极和漏极掺杂区域包括第一低浓度漏极掺杂区域，所述第一低浓度漏极掺杂区域设置在所述栅极的第一侧上的栅极相邻区域中；
所述第一边缘包括在所述第二方向上位于所述隔离区域上方的第一漏极上边缘和位于所述隔离区域下方的第一漏极下边缘；
所述第一间隔距离进一步包括在所述第二方向上从所述第一漏极上边缘到所述第一低浓度漏极掺杂区域的第一漏极上间隔距离；
所述第一间隔距离进一步包括在所述第二方向上从所述第一漏极下边缘到所述第一低浓度漏极掺杂区域的第一漏极下间隔距离；以及
所述第一漏极上间隔距离不同于所述第一漏极下间隔距离。
6.根据权利要求2所述的半导体器件，其中：
所述第二低浓度源极和漏极掺杂区域包括第二低浓度漏极掺杂区域，所述第二低浓度漏极掺杂区域设置在所述栅极的第一侧上的栅极远离区域中；
所述第二边缘包括位于所述隔离区域上方的第二漏极上边缘和位于所述隔离区域下方的第二漏极下边缘；
所述第二间隔距离进一步包括在所述第二方向上从所述第二漏极上边缘到所述第二低浓度漏极掺杂区域的第二漏极上间隔距离；
所述第二间隔距离进一步包括在所述第二方向上从所述第二漏极下边缘到所述第二低浓度漏极掺杂区域的第二漏极下间隔距离；以及
所述第二漏极上间隔距离不同于所述第二漏极下间隔距离。
7.根据权利要求1所述的半导体器件，其中，所述第二低浓度源极和漏极掺杂区域在所述第一方向上与位于所述隔离区域的内侧的侧边缘间隔开。
8.根据权利要求1所述的半导体器件，其中，所述高浓度源极和漏极掺杂区域被所述第一低浓度源极和漏极掺杂区域和所述第二低浓度源极和漏极掺杂区域围绕。
9.根据权利要求1所述的半导体器件，其中：
所述第二低浓度源极和漏极掺杂区域包括第二低浓度源极掺杂区域，所述第二低浓度源极掺杂区域位于设置在所述栅极的第一侧上的栅极远离区域中；
所述第二低浓度源极和漏极掺杂区域进一步包括第二低浓度漏极掺杂区域，所述第二低浓度漏极掺杂区域位于设置在所述栅极的第二侧上的栅极远离区域中；
所述第二低浓度源极掺杂区域接触位于所述隔离区域的内侧的第二侧边缘；以及
所述第二低浓度漏极掺杂区域在所述第一方向上与位于所述隔离区域的内侧的第一侧边缘间隔开。
10.根据权利要求1所述的半导体器件，其中，所述高浓度源极和漏极掺杂区域具有大于所述低浓度源极和漏极掺杂区域的掺杂深度。
11.一种半导体器件，包括：
外围电路，包括多个晶体管，
其中，所述多个晶体管中的每一个包括：
栅极，在由隔离区域限定的有源区域上沿第二方向延伸；以及
源极和漏极区域，分别在所述栅极的沿第一方向的第一侧和第二侧上的有源区域中沿所述第一方向延伸，所述第一方向与所述第二方向垂直，
其中所述源极和漏极区域包括：
低浓度源极和漏极掺杂区域，包括设置在与所述栅极相邻的栅极相邻区域中的第一低浓度源极和漏极掺杂区域、以及设置在通过所述栅极相邻区域与所述栅极隔开的栅极远离区域中的第二低浓度源极和漏极掺杂区域；以及
高浓度源极和漏极掺杂区域，具有高于所述低浓度源极和漏极掺杂区域的掺杂浓度，以及
其中，所述第一低浓度源极和漏极掺杂区域在所述第二方向上的第一长度大于所述第二低浓度源极和漏极掺杂区域在所述第二方向上的第二长度。
12.根据权利要求11所述的半导体器件，其中，所述栅极的第一侧上的所述第一低浓度源极和漏极掺杂区域和所述第二低浓度源极和漏极掺杂区域分别具有与所述栅极的第二侧上的所述第一低浓度源极和漏极掺杂区域和所述第二低浓度源极和漏极掺杂区域对称的结构。
13.根据权利要求11所述的半导体器件，其中，所述栅极的第一侧上的所述第一低浓度源极和漏极掺杂区域和所述第二低浓度源极和漏极掺杂区域分别具有与所述栅极的第二侧上的所述第一低浓度源极和漏极掺杂区域和所述第二低浓度源极和漏极掺杂区域不对称的结构。
14.根据权利要求11所述的半导体器件，其中，所述高浓度源极和漏极掺杂区域被所述第一低浓度源极和漏极掺杂区域和所述第二低浓度源极和漏极掺杂区域围绕。
15.根据权利要求11所述的半导体器件，其中，所述第一低浓度源极和漏极掺杂区域在所述第二方向上与第一边缘间隔开第一间隔距离，所述第一边缘位于所述隔离区域的上侧和下侧的内部，以及
所述第二低浓度源极和漏极掺杂区域在所述第二方向上与第二边缘间隔开大于所述第一间隔距离的第二间隔距离，所述第二边缘位于所述隔离区域的上侧和下侧的内部。
16.根据权利要求11所述的半导体器件，其中，所述第二低浓度源极和漏极掺杂区域在所述第一方向上与所述隔离区域的侧表面内的侧边缘间隔开。
17.根据权利要求11所述的半导体器件，其中，
所述第二低浓度源极和漏极掺杂区域包括设置在所述栅极的一侧上的栅极远离区域中的第二低浓度源极掺杂区域；
所述第二低浓度源极和漏极掺杂区域进一步包括位于所述栅极的另一侧上的栅极远离区域中的第二低浓度漏极掺杂区域；
所述第二低浓度源极掺杂区域接触位于所述隔离区域的内侧的第二侧边缘；以及
所述第二低浓度漏极掺杂区域在所述第一方向上与位于所述隔离区域的内侧的第一侧边缘间隔开。
18.根据权利要求11所述的半导体器件，其中，所述高浓度源极和漏极掺杂区域具有大于所述低浓度源极和漏极掺杂区域的掺杂深度。
19.一种电子系统，包括：
主基板；
半导体器件，设置在所述主基板上；以及
控制器，电连接到所述半导体器件，
其中，所述半导体器件包括外围电路，所述外围电路包括多个晶体管，
其中，所述多个晶体管中的每一个包括：
栅极，在由隔离区域限定的有源区域上沿第二方向延伸；以及
源极和漏极区域，分别在所述栅极的第一侧和第二侧上的有源区域中沿与所述第二方向垂直的第一方向延伸，
其中所述源极和漏极区域包括：
低浓度源极和漏极掺杂区域，包括设置在与所述栅极相邻的栅极相邻区域中的第一低浓度源极和漏极掺杂区域、以及设置在通过所述栅极相邻区域与所述栅极隔开的栅极远离区域中的第二低浓度源极和漏极掺杂区域；以及
高浓度源极和漏极掺杂区域，具有高于所述低浓度源极和漏极掺杂区域的掺杂浓度，以及
其中，所述第一低浓度源极和漏极掺杂区域在所述第二方向上的第一长度大于所述第二低浓度源极和漏极掺杂区域在所述第二方向上的第二长度。
20.根据权利要求19所述的电子系统，其中，所述第一低浓度源极和漏极掺杂区域在所述第二方向上与所述隔离区域内的第一边缘间隔开第一间隔距离，以及
所述第二低浓度源极和漏极掺杂区域在所述第二方向上与所述隔离区域内的第二边缘间隔开大于所述第一间隔距离的第二间隔距离。
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